CN105938836A - 半导体器件 - Google Patents
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Abstract
公开了一种半导体器件，包括：垂直沟道层，其形成在半导体衬底之上；第一层叠导电层，其以预定间隔层叠在半导体衬底上以围绕垂直沟道层的一侧表面；第二层叠导电层，其以预定间隔层叠在半导体衬底上以围绕垂直沟道层的另一侧表面；第一电荷储存层，其布置在垂直沟道层与第一层叠导电层之间；以及第二电荷储存层，其布置在垂直沟道层与第二层叠导电层之间。
Description
相关申请的交叉引用
本申请要求2015年3月4日提交的申请号为10-2015-0030447的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体器件，更具体地，涉及一种包括存储单元的半导体器件。
背景技术
已经进行了在三维存储块的预定区域中形成更多个存储单元的研究。为了在预定区域中形成更多个存储单元，已经提出在其中存储单元垂直形成在衬底上的三维存储串或存储块。
发明内容
本发明试图提供一种在其中更多个存储单元可以形成在预定区域中的半导体器件。
本发明的一个示例性实施例提供一种半导体器件，包括：垂直沟道层，其形成在半导体衬底之上并且在第一方向上延伸；第一导电层叠，其在第一方向上延伸，形成在半导体衬底之上，以及围绕垂直沟道层的第一侧表面；第二导电层叠，其在第一方向上延伸，形成在半导体衬底之上，以及围绕垂直沟道层的第二侧表面；第一电荷储存层，其布置在垂直沟道层与第一导电层叠之间；以及第二电荷储存层，其布置在垂直沟道层与第二导电层叠之间。
本发明的另一个示例性实施例提供一种半导体器件，包括：多个垂直沟道层，其形成在半导体衬底之上；第一层叠导电层，其以预定间隔层叠在半导体衬底之上以围绕垂直沟道层的一侧表面；第二层叠导电层，其以预定间隔层叠在半导体衬底之上以围绕垂直沟道层的另一侧表面；第一电荷储存层，其布置在垂直沟道层与第一层叠导电层之间；以及第二电荷储存层，其布置在垂直沟道层与第二层叠导电层之间。
根据本发明的示例性实施例，可能在预定区域中形成更多个存储单元。
前面概述仅是说明性的，而在任何方面都非意在是限制性的。除了上述说明性的方面、实施例和特征以外，通过参考附图和以下的详细描述，进一步的方面、实施例和特征将变得明显。
附图说明
通过参照附图详细描述本发明的实施例，本发明的上述特征和优点以及其他特征和优点对于本领域技术人员而言将变得更加明显，在附图中：
图1是图示根据本发明的一个示例性实施例的半导体器件的框图；
图2A和图2B是用于描述根据本发明的示例性实施例的存储串的结构的示图；
图3A至图3F是用于描述制造根据本发明的一个示例性实施例的半导体器件的方法的示图；
图4是用于描述制造根据本发明的另一个示例性实施例的半导体器件的方法的示图；
图5是示意性地图示根据本发明的一个示例性实施例的存储系统的框图；
图6是示意性地图示根据前述各种示例性实施例的执行编程操作的融合式存储器件或融合式存储系统的框图；以及
图7是示意性地图示根据本发明的一个示例性实施例的包括闪速存储器件的计算系统的框图。
具体实施方式
在下文中，将参考附图来详细描述本发明的实施例。然而，本发明不局限于以下公开的实施例且可以以各种形式实现，并且本发明的范围不局限于下面的实施例。更确切地说，提供实施例以更真诚地且完全地公开本发明，并且将本发明的精神和范围完全传达给本发明所属领域的技术人员。
图1是图示根据本发明的一个示例性实施例的半导体器件的框图。
参考图1，半导体器件包括存储阵列110和操作电路120至140。存储阵列110包括多个存储块110MB。存储块中的每个包括多个存储单元。对于闪速存储器件，存储块包括闪速存储单元。例如，存储块可以包括由多晶硅形成的浮栅或包括闪速存储单元，该闪速存储单元包括有由氮化物层形成的电荷储存层。
特别地，存储块可以包括分别与位线连接且并联连接至公共源极线的存储串。存储串可以在半导体衬底上形成为二维(2D)结构或三维(3D)结构。将更详细描述包括3D结构存储串的存储块。
图2A和图2B是用于描述根据本发明的示例性实施例的存储串的结构的示图。
参考图2A和图2B，P阱PW可以形成在半导体衬底SUB上。P阱PW可以通过将第一杂质注入到半导体衬底SUB中来形成。第一杂质可以包括周期表中的III族元素。公共源极区SL形成在P阱PW中。公共源极区SL成为公共源极线。公共源极区SL可以通过将第二杂质注入至衬底SUB或P阱PW中来形成。第二杂质可以包括周期表中的V族元素。
多个垂直沟道层SP形成在半导体衬底SUB或公共源极区SL上。而且，位线BL(图1中示出)连接至多个垂直沟道层SP的上部。
第一层叠导电层SSLa、WL0a至WLna和DSLa以预定间隔层叠在半导体衬底SUB上，以便围绕垂直沟道层SP的一侧表面。第二层叠导电层SSLb、WL0b至WLnb、DSLb以预定间隔层叠在半导体衬底SUB上，以便围绕垂直沟道层SP的另一侧表面。
氧化物-氮化物-氧化物(ONO)结构分别形成在第一层叠导电层SSLa、WL0a至WLna和DSLa与垂直沟道层SP之间以及第二层叠导电层SSLb、WL0b至WLnb、DSLb与垂直沟道层SP之间。特别地，由氮化物层形成的电荷储存层CTDa布置在第一层叠导电层SSLa、WL0a至WLna和DSLa与垂直沟道层SP之间。由氮化物层形成的电荷储存层CTDb布置在第二层叠导电层SSLb、WL0b至WLnb、DSLb中的每个与垂直沟道层SP中的每个之间。
阻挡绝缘层Boxa被提供在第一层叠导电层SSLa、WL0a至WLna和DSLa中的每个与电荷储存层CTDa之间。阻挡绝缘层Boxb布置在第二层叠导电层SSLb、WL0b至WLnb、DSLb中的每个与电荷储存层CTDb之间。阻挡绝缘层Boxa和Boxb中的每个可以由绝缘层(诸如，氧化物层)形成。隧道绝缘层Toxa可以布置在电荷储存层CTDa与垂直沟道层SP中的每个之间。隧道绝缘层Toxb可以布置在电荷储存层CTDb与垂直沟道层SP中的每个之间。隧道绝缘层Toxa和Toxb中的每个可以由绝缘层(诸如，氧化物层)形成。
垂直沟道层SP之间的间隔可以大于、等于或小于垂直沟道层SP的直径。垂直沟道层SP可以形成为圆柱形。在另一个实施例中，垂直沟道层SP也可以形成为四棱柱形。
第一层叠导电层SSLa、WL0a至WLna和DSLa的最高导电层DSLa和最低导电层SSLa以及第二层叠导电层SSLb、WL0b至WLnb和DSLb的最高导电层DSLb和最低导电层SSLb可以分别用作选择线DSLa、DSLb、SSLa和SSLb。第一层叠导电层SSLa、WL0a至WLna和DSLa的剩余导电层WL0a至WLna以及第二层叠导电层SSLb、WL0b至WLnb和DSLb的剩余导电层WL0b至WLnb可以分别用作字线。
第一层叠导电层SSLa、WL0a至WLna和DSLa与第二层叠导电层SSLb、WL0b至WLnb和DSLb电气地且物理地分离。在一个实施例中，第一层叠导电层SSLa、WL0a至WLna和DSLa与第二层叠导电层SSLb、WL0b至WLnb和DSLb可以属于不同的存储块。
选择晶体管DSTa、DSTb、SSTa和SSTb以及存储单元C0a至Cna和C0b至Cnb形成在其中第一层叠导电层SSLa、WL0a至WLna和DSLa与垂直沟道层SP重叠的区域中，以及其中第二层叠导电层SSLb、WL0b至WLnb和DSLb与垂直沟道层SP重叠的区域中。
根据前述结构，两个相邻存储块成为一对。例如，包括在第一存储块中的存储串和包括在第二存储块中的存储串布置为围绕相同的垂直沟道层SP。即，包括在一个存储块中的存储串和包括在不同存储块中的存储串交替地连接至位线。
如上所述，存储单元形成在垂直沟道层的一侧表面和另一侧表面上，使得在相同的区域中可以形成更多个存储单元。
参考图1和图2A，操作电路120至140被配置为对连接至选择的字线WL0a的存储单元C0a执行编程循环、擦除循环和读取操作。编程循环包括编程操作和验证操作，以及擦除循环包括擦除操作和验证操作。操作电路120至140可以在擦除循环之后执行用于调节擦除电平的编程操作和/或后置编程操作，在擦除循环之后存储单元的阈值电压分布于所述擦除电平处。
为了执行编程循环、擦除循环和读取操作，操作电路120至140选择性地将操作电压Verase、Vpgm、Vread、Vpass、Vdsl[a:b]、Vssl[a:b]、Vsl和Vpv输出至选择的存储块的局部线SSLa、WL0a～WLna和DSLa以及公共源极线SL，并且控制位线BL的预充电/放电或感测位线BL的电流流动或电压变化。
对于与非(NAND)闪速存储器件，操作电路包括控制电路120、电压供应电路130和读取/写入电路140。每个组成元件将在下面被详细描述。
控制电路120控制电压供应电路130，使得用于执行编程循环、擦除循环和读取操作的操作电压Verase、Vpgm、Vread、Vpass、Vdsl[a:b]、Vssl[a:b]、Vsl和Vpv产生于期望的电平处，并且产生的操作电压响应于从外部输入的命令信号CMD而被施加至选择的存储块的局部线SSLa、WL0a至WLna和DSLa以及公共源极线SL。为了这个目的，控制电路120可以将电压控制信号CMDv和根据地址信号ADD而产生的行地址信号RADD输出至电压供应电路130。
此外，控制电路控制读取/写入电路140以根据要储存在存储单元中的数据来控制位线BL的预充电/放电，以便在读取操作或验证操作期间执行编程循环、擦除循环和读取操作或感测位线BL的电流流动或电压变化。为了这个目的，控制电路120可以将操作控制信号CMBpb输出至读取/写入电路140。
电压供应电路130根据控制电路120的控制信号CMDv来产生根据存储单元的编程循环、擦除循环和读取操作的必需的操作电压Verase、Vpgm、Vread、Vpass、Vdsl[a:b]、Vssl[a:b]、Vsl和Vpv。操作电压可以包括擦除电压Verase、编程电压Vpgm、读取电压Vread、通过电压Vpass、选择电压Vdsl[a:b]和Vssl[a:b]以及公共源极电压Vsl。而且，电压供应电路130响应于行地址信号RADD来将操作电压输出至选择的存储块的局部线SSLa、WL0a至WLna和DSLa以及公共源极线SL。
读取/写入电路140可以包括通过位线BL与存储阵列110连接的多个页缓冲器(未示出)中的每个。特别地，页缓冲器可以分别连接至位线BL。即，一个页缓冲器可以连接至一个位线。在编程操作期间，读取/写入电路140的页缓冲器根据控制电路120的控制信号CMDpb和要储存在存储单元中的数据DATA来选择性地预充电位线BL。在编程验证操作或读取操作期间，读取/写入电路140的页缓冲器可以预充电位线BL，然后感测位线BL的电压变化或电流，以及根据控制电路的控制信号CMDpb来锁存从存储单元读取的数据。
在下文中，将描述制造根据本发明的一个示例性实施例的半导体存储器件的方法。图3A至图3F是用于描述制造根据本发明的一个示例性实施例的半导体器件的方法的示图。图4是用于描述制造根据本发明的另一个示例性实施例的半导体器件的方法的示图。
参考图3A，要用作公共源极线的公共源极区303形成在半导体衬底301上。公共源极区303可以通过将杂质注入到半导体衬底301中来形成。
在半导体衬底301上交替地形成第一绝缘层305和第二绝缘层307。第二绝缘层307是牺牲绝缘层并且在后续工艺中被去除，所述牺牲绝缘层被形成以保护其中形成导电层的区域。在后续工艺中形成在第一绝缘层305之间的导电层的厚度根据第二绝缘层307的厚度来确定。第一绝缘层305可以由氧化物层形成，而第二绝缘层307可以由氮化物层形成。
参考图3B，刻蚀第一绝缘层305和第二绝缘层307的预定区域。在刻蚀部分形成缝隙309，并且可以通过缝隙309来限定存储块区域。缝隙309可以在与位线交叉的方向上或在平行于字线的方向上形成为线形。
参考图3C，用第三绝缘层311填充缝隙309。特别地，在整个结构上形成氧化物层311，使得缝隙309被填充，然后可以通过执行化学机械抛光工艺来平坦化氧化物层311的上表面。
参考图3D，通过刻蚀填充在缝隙中的第三绝缘层311之间的第一绝缘层305和第二绝缘层307的预定区域来形成形状像线的孔洞313。孔洞313被形成为使得第一绝缘层305和第二绝缘层307在第三绝缘层311之间被划分为两侧。孔洞313被形成以便限定其中要形成垂直沟道层的区域，并且半导体衬底301的公共源极区303通过孔洞313而暴露。孔洞313在其中要形成垂直沟道层的区域中形成为圆形或四边形，以及可以形成为在圆形刻蚀区域或四边形刻蚀区域之间具有小宽度的线形。
参考图3E，去除第二绝缘层307，并且在从其去除第二绝缘层的空间中形成导电层315a和315b。特别地，导电层被形成为使得从其去除第二绝缘层的空间通过化学气相沉积(CVD)方法或原子层沉积(ALD)方法来填充。然后，可以执行全面刻蚀工艺以去除沉积在第一绝缘层305的上部和侧壁上的导电层。结果，在从其去除第二绝缘层的空间中形成导电层315a和315b。导电层315a和315b可以用作选择线和字线。特别地，导电层315a和导电层315b用作分别属于不同存储块的选择线和字线。
参考图3F，在孔洞313内部的第一绝缘层305和导电层315a和315b的侧壁(在图3E中示出)上顺序地形成阻挡绝缘层317、电荷储存层319、隧道绝缘层321和垂直沟道层323。形成在第一绝缘层305和导电层315a的侧壁上的隧道绝缘层321a与形成在第一绝缘层305和导电层315b的侧壁上的隧道绝缘层321b接触。结果，垂直沟道层323形成在孔洞313内部且彼此不连接。
垂直沟道层323可以根据孔洞313的形状和宽度来形成为圆柱形或四棱柱形。在一个实施例中，垂直沟道层323的间隔D可以大于垂直沟道层323的根据孔洞313的形状的直径W。
参考图4，垂直沟道层323的间隔D可以小于垂直沟道层323的直径W。根据前述方法，漏极选择晶体管DSTa、存储单元Ca和源极选择晶体管SSTa形成在垂直沟道层323的一侧表面上，以及漏极选择晶体管DSTb、存储单元Cb和源极选择晶体管SSTb形成在垂直沟道层323的另一侧表面上。漏极选择晶体管DSTa、存储单元Ca和源极选择晶体管SSTa包括在第一存储块中，而漏极选择晶体管DSTb、存储单元Cb和源极选择晶体管SSTb可以包括在与第一存储块不同的第二存储块中。
不同的选择晶体管和存储单元形成在垂直沟道层323的一侧表面和另一侧表面上，使得可能在预定区域中形成更多个器件。
图5是示意性地图示根据本发明的一个示例性实施例的存储系统的框图。参考图5，根据本发明的示例性实施例的存储系统500包括非易失性存储器件520和存储控制器510。
非易失性存储器件520可以对应于参考图1描述的存储器件，以及可以连接至参考图1描述的存储阵列和操作电路。存储控制器510可以被配置为控制非易失性存储器件520。除了非易失性存储器件520和存储控制器510以外，还可以提供存储卡或半导体磁盘设备(固态磁盘：SSD)。SRAM 511用作处理单元512的操作存储器。主机接口513包括与存储系统500连接的主机的数据交换协议。错误校正块514检测并校正包括在从非易失性存储器件520的单元区域读取的数据中的错误。存储器接口515与本发明的非易失性存储器件520接口。处理单元512执行用于存储控制器510的数据交换的常规控制操作。
虽然未在附图中示出，但是还可以提供用于与主机接口的、储存编码数据的ROM(未示出)。非易失性存储器件520还可以被提供为包括多个闪速存储芯片的多芯片封装体的形式。本发明的存储系统500可以被提供为具有改善的操作特性的高可靠性储存介质。本发明的闪速存储器件可以包括在存储系统(诸如，半导体磁盘器件(SSD))中。在这种情况下，存储器控制器510可以被配置为通过各种接口协议(诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE)中的一种与外部设备(例如，主机)通信。
图6是示意性地图示执行编程操作的融合式存储器件或融合式存储系统的框图。例如，本发明的技术特征可以应用至作为融合式存储器件的OneNAND闪速存储器件600。
OneNAND闪速存储器件600包括：主机接口610，其用于使用不同的协议在设备单元或模块之间交换各种信息；缓冲RAM 620，其包括用于驱动存储器件或临时储存数据的编码；控制器630，其被配置为响应于从外部提供的控制信号和命令来控制读取操作和编程操作等；寄存器640，其用于储存数据(诸如，命令、地址以及定义存储器件内的系统操作环境的配置)；以及NAND闪存单元阵列650，其由包括非易失性存储单元和页缓冲器的操作电路形成。OneNAND闪速存储器件响应于来自主机的写入请求来编程数据。
图7示意性地图示了根据本发明的实施例的包括闪速存储器件712的计算系统。根据本发明的计算系统700包括电连接至系统总线760、RAM 730、用户接口740、调制解调器750(诸如，基带芯片组)和存储系统710的微处理器720。在根据本发明的计算系统700是移动设备的情况下，还可以提供用于供应计算系统700的操作电压的电池(未示出)。虽然未在附图中示出，但是根据本发明的计算系统700还可以包括应用芯片组、相机图像处理器(CIS)和移动DRAM等。存储系统710还可以包括例如使用参考图1描述的非易失性存储器来储存数据的SSD。在一个实施例中，存储系统710可以被提供为融合式闪速存储器(例如，OneNAND闪速存储器)。
通过以上实施例可以看出，本发明提供以下技术方案。
技术方案1.一种半导体器件，包括：
垂直沟道层，其形成在半导体衬底之上并且在第一方向上延伸；
第一导电层叠，其在第一方向上延伸，形成在半导体衬底之上，以及围绕垂直沟道层的第一侧表面；
第二导电层叠，其在第一方向上延伸，形成在半导体衬底之上，以及围绕垂直沟道层的第二侧表面；
第一电荷储存层，其布置在垂直沟道层与第一导电层叠之间；以及
第二电荷储存层，其布置在垂直沟道层与第二导电层叠之间。
技术方案2.如技术方案1所述的半导体器件，其中，垂直沟道层形成为圆柱形。
技术方案3.如技术方案1所述的半导体器件，其中，第一导电层叠和第二导电层叠彼此电气且物理隔离。
技术方案4.如技术方案1所述的半导体器件，其中，第一导电层叠包括在第一存储块中，而第二导电层叠包括在第二存储块中。
技术方案5.如技术方案1所述的半导体器件，还包括：
第一隧道绝缘层，其布置在垂直沟道层与第一电荷储存层之间；
第二隧道绝缘层，其布置在垂直沟道层与第二电荷储存层之间；
第一阻挡绝缘层，其布置在第一电荷储存层与第一导电层叠之间；以及
第二阻挡绝缘层，其布置在第二电荷储存层与第二导电层叠之间。
技术方案6.如技术方案1所述的半导体器件，其中，公共源极区形成在半导体衬底中，以及
其中，垂直沟道层的下部与公共源极区连接。
技术方案7.如技术方案6所述的半导体器件，其中，垂直沟道层的上部与位线连接。
技术方案8.如技术方案1所述的半导体器件，其中，第一导电层叠包括第一最高导电层、第一最低导电层和第一中间导电层，
其中，第二导电层叠包括第二最高导电层、第二最低导电层和第二中间导电层，
其中，第一最高导电层和第一最低导电层中的至少一个是第一选择线，
其中，第二最高导电层和第二最低导电层中的至少一个是第二选择线，以及
其中，第一中间导电层和第二中间导电层分别是第一字线和第二字线。
技术方案9.一种半导体器件，包括：
多个垂直沟道层，其形成在半导体衬底之上；
第一层叠导电层，其以预定间隔层叠在半导体衬底之上以围绕垂直沟道层的一侧表面；
第二层叠导电层，其以预定间隔层叠在半导体衬底之上以围绕垂直沟道层的另一侧表面；
第一电荷储存层，其布置在垂直沟道层与第一层叠导电层之间；以及
第二电荷储存层，其布置在垂直沟道层与第二层叠导电层之间。
技术方案10.如技术方案9所述的半导体器件，其中，垂直沟道层之间的间隔大于垂直沟道层中的每个的直径。
技术方案11.如技术方案9所述的半导体器件，其中，垂直沟道层之间的间隔小于垂直沟道层中的每个的直径。
技术方案12.如技术方案9所述的半导体器件，其中，垂直沟道层中的每个形成为圆柱形。
技术方案13.如技术方案9所述的半导体器件，其中，第一层叠导电层和第二层叠导电层彼此电气且物理隔离。
技术方案14.如技术方案9所述的半导体器件，其中，第一层叠导电层包括在第一存储块中，而第二层叠导电层包括在第二存储块中。
技术方案15.如技术方案9所述的半导体器件，还包括：
隧道绝缘层，其布置在垂直沟道层与第一电荷储存层之间以及垂直沟道层与第二电荷储存层之间；以及
阻挡绝缘层，其布置在第一电荷储存层与第一层叠导电层之间以及第二电荷储存层与第二层叠导电层之间。
技术方案16.如技术方案9所述的半导体器件，其中，公共源极区形成在半导体衬底中，以及
其中，垂直沟道层的下部与公共源极区连接。
技术方案17.如技术方案16所述的半导体器件，其中，垂直沟道层的上部分别与位线连接。
技术方案18.如技术方案9所述的半导体器件，其中，第一层叠导电层之中的最高导电层和最低导电层以及第二层叠导电层之中的最高导电层和最低导电层是选择线，以及
其中，第一层叠导电层的剩余导电层和第二层叠导电层的剩余导电层是字线。
技术方案19.一种半导体器件，包括：
衬底，其包括第一存储块和第二存储块；
第一导电层叠，其从包括在第一存储块中的衬底向第一方向上延伸；
第二导电层叠，其从包括在第二存储块中的衬底向第一方向上延伸；
第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和第二垂直沟道层中的每个从第一导电层叠与第二导电层叠之间的衬底向第一方向上延伸；
第一电荷储存层，其从第一垂直沟道层与第一导电层叠之间延伸至第二垂直沟道层与第一导电层叠之间；以及
第二电荷储存层，其从第一垂直沟道层与第二导电层叠之间延伸至第二垂直沟道层与第二导电层叠之间。
技术方案20.如技术方案19所述的半导体器件，还包括：
第一隧道绝缘层，其从第一垂直沟道层与第一电荷储存层之间延伸至第二垂直沟道层与第一电荷储存层之间；
第二隧道绝缘层，其从第一垂直沟道层与第二电荷储存层之间延伸至第二垂直沟道层与第二电荷储存层之间；
第一阻挡绝缘层，其在第一电荷储存层与第一导电层叠之间延伸；以及
第二阻挡绝缘层，其在第二电荷储存层与第二导电层叠之间延伸。
技术方案21.如技术方案20所述的半导体器件，
其中，第一隧道绝缘层和第二隧道绝缘层彼此耦接。
Claims (10)
1.一种半导体器件，包括：
垂直沟道层，其形成在半导体衬底之上并且在第一方向上延伸；
第一导电层叠，其在第一方向上延伸，形成在半导体衬底之上，以及围绕垂直沟道层的第一侧表面；
第二导电层叠，其在第一方向上延伸，形成在半导体衬底之上，以及围绕垂直沟道层的第二侧表面；
第一电荷储存层，其布置在垂直沟道层与第一导电层叠之间；以及
第二电荷储存层，其布置在垂直沟道层与第二导电层叠之间。
2.如权利要求1所述的半导体器件，其中，垂直沟道层形成为圆柱形。
3.如权利要求1所述的半导体器件，其中，第一导电层叠和第二导电层叠彼此电气且物理隔离。
4.如权利要求1所述的半导体器件，其中，第一导电层叠包括在第一存储块中，而第二导电层叠包括在第二存储块中。
5.如权利要求1所述的半导体器件，还包括：
第一隧道绝缘层，其布置在垂直沟道层与第一电荷储存层之间；
第二隧道绝缘层，其布置在垂直沟道层与第二电荷储存层之间；
第一阻挡绝缘层，其布置在第一电荷储存层与第一导电层叠之间；以及
第二阻挡绝缘层，其布置在第二电荷储存层与第二导电层叠之间。
6.如权利要求1所述的半导体器件，其中，公共源极区形成在半导体衬底中，以及
其中，垂直沟道层的下部与公共源极区连接。
7.如权利要求6所述的半导体器件，其中，垂直沟道层的上部与位线连接。
8.如权利要求1所述的半导体器件，其中，第一导电层叠包括第一最高导电层、第一最低导电层和第一中间导电层，
其中，第二导电层叠包括第二最高导电层、第二最低导电层和第二中间导电层，
其中，第一最高导电层和第一最低导电层中的至少一个是第一选择线，
其中，第二最高导电层和第二最低导电层中的至少一个是第二选择线，以及
其中，第一中间导电层和第二中间导电层分别是第一字线和第二字线。
9.一种半导体器件，包括：
多个垂直沟道层，其形成在半导体衬底之上；
第一层叠导电层，其以预定间隔层叠在半导体衬底之上以围绕垂直沟道层的一侧表面；
第二层叠导电层，其以预定间隔层叠在半导体衬底之上以围绕垂直沟道层的另一侧表面；
第一电荷储存层，其布置在垂直沟道层与第一层叠导电层之间；以及
第二电荷储存层，其布置在垂直沟道层与第二层叠导电层之间。
10.一种半导体器件，包括：
衬底，其包括第一存储块和第二存储块；
第一导电层叠，其从包括在第一存储块中的衬底向第一方向上延伸；
第二导电层叠，其从包括在第二存储块中的衬底向第一方向上延伸；
第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和第二垂直沟道层中的每个从第一导电层叠与第二导电层叠之间的衬底向第一方向上延伸；
第一电荷储存层，其从第一垂直沟道层与第一导电层叠之间延伸至第二垂直沟道层与第一导电层叠之间；以及
第二电荷储存层，其从第一垂直沟道层与第二导电层叠之间延伸至第二垂直沟道层与第二导电层叠之间。
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