CN114743986A - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

本申请涉及半导体存储器装置及其制造方法。本文可提供一种半导体存储器装置和制造该半导体存储器装置的方法。该半导体存储器装置可包括：层叠体，其包括在基板上交替地层叠的多个层间绝缘层和多个栅电极；以及多个沟道结构，其被配置为垂直地穿过层叠体。所述多个沟道结构中的每一个可包括朝着基板垂直地延伸的芯绝缘层、第一沟道层、第二沟道层、隧道绝缘层和电荷存储层。第一沟道层的电子迁移率可高于第二沟道层的电子迁移率。

Description

半导体存储器装置及其制造方法
技术领域
本公开的各种实施方式涉及电子装置，更具体地，涉及一种垂直沟道结构的半导体存储器装置和制造该半导体存储器装置的方法。
背景技术
近来，计算机环境的范式已转变为普适计算以使得计算机系统可随时随地使用。因此，诸如移动电话、数字相机和笔记本计算机的便携式电子装置的使用快速增加。通常，这些便携式电子装置使用采用半导体存储器装置的存储器系统(换言之，数据存储装置)。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
使用半导体存储器装置的数据存储装置的优点在于，由于不存在机械驱动器，所以稳定性和耐久性优异，信息存取速度高，并且功耗降低。作为具有这些优点的存储器系统提出的数据存储装置的示例可包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
半导体存储器装置主要被分类为易失性存储器装置和非易失性存储器装置。
尽管读速度和写速度相对低，但是即使当供电中断时，非易失性存储器装置也可保留存储在其中的数据。因此，当需要存储不管供电如何均应该维持的数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR型和NAND型。
发明内容
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：层叠体，其包括在基板上交替地层叠的多个层间绝缘层和多个栅电极；以及被配置为垂直地穿过层叠体的多个沟道结构。所述多个沟道结构中的每一个可包括朝着基板垂直地延伸的芯绝缘层、第一沟道层、第二沟道层、隧道绝缘层和电荷存储层。第一沟道层的电子迁移率可高于第二沟道层的电子迁移率。
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：层叠体，其包括在基板上交替地层叠的多个层间绝缘层和多个栅电极；以及被配置为垂直地穿过层叠体的多个沟道结构。所述多个沟道结构中的每一个可包括朝着基板垂直地延伸的芯绝缘层、第一沟道层、第二沟道层、隧道绝缘层和电荷存储层，第一沟道层可包围芯绝缘层，并且第二沟道层可包围第一沟道层，并且第二沟道层的电子迁移率可高于第一沟道层的电子迁移率。
本公开的实施方式可提供一种制造半导体存储器装置的方法，该方法包括以下步骤：通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠体；形成被配置为垂直地穿过层叠体的多个孔；以及在所述多个孔中的每一个的侧壁上依次形成阻挡绝缘层、电荷存储层、隧道绝缘层、第一沟道层和第二沟道层。第二沟道层可以是电子迁移率高于所述第一沟道层的材料层。
本公开的实施方式可提供一种制造半导体存储器装置的方法，该方法包括以下步骤：通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠体；形成被配置为垂直地穿过层叠体的多个孔；以及在所述多个孔中的每一个的侧壁上依次形成阻挡绝缘层、电荷存储层、隧道绝缘层、第一沟道层和第二沟道层。第一沟道层可以是电子迁移率高于第二沟道层的材料层。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出图1的存储器单元阵列的电路图。
图3A和图3B是示意性地示出根据本公开的实施方式的半导体存储器装置的立体图。
图4是示出根据本公开的实施方式的半导体存储器装置的存储器单元阵列的一部分的立体图。
图5是图4的区域A的放大图。
图6A至图6F是示出根据本公开的实施方式的存储器单元阵列的制造方法的截面图。
图7是示出根据本公开的实施方式的半导体存储器装置的存储器单元阵列的一部分的立体图。
图8是图7的区域B的放大图。
图9是示出根据本公开的实施方式的存储器系统的配置的框图。
图10是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述仅是为了描述本公开的实施方式。这些描述不应被解释为限于本说明书或申请中描述的实施方式。
现在将在下文参照附图更充分地描述本公开的各种实施方式，附图中示出本公开的优选实施方式，以使得本领域普通技术人员可容易地实现本公开的技术思想。
本公开的各种实施方式涉及一种半导体存储器装置和制造该半导体存储器装置的方法，其中在具有垂直沟道结构的半导体存储器装置中由多层结构形成沟道层，因此改进沟道迁移率。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置10可包括外围电路PC和存储器单元阵列20。
外围电路PC可被配置为控制用于将数据存储在存储器单元阵列20中的编程操作、用于输出存储在存储器单元阵列20中的数据的读操作或者用于擦除存储在存储器单元阵列20中的数据的擦除操作。
在实施方式中，外围电路PC可包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。
存储器单元阵列20可包括多个存储块。存储器单元阵列20可经由字线WL联接至行解码器33，并且可经由位线BL联接至页缓冲器组37。
控制电路35可响应于命令CMD和地址ADD而控制外围电路PC。
电压发生器31可响应于控制电路35而生成用于编程操作、读操作和擦除操作的各种操作电压，例如预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压和读电压。
行解码器33可响应于控制电路35而选择存储块。行解码器33可被配置为将操作电压施加到与所选存储块联接的字线WL。
页缓冲器组37可通过位线BL联接至存储器单元阵列20。响应于控制电路39，页缓冲器组37可在编程操作期间暂时存储从输入/输出电路(未示出)接收的数据。响应于控制电路35，页缓冲器组37可在读操作或验证操作期间感测位线BL的电压或电流。页缓冲器组37可响应于控制电路35而选择位线BL。
结构上，存储器单元阵列20可与外围电路PC的一部分交叠。
图2是示出图1的存储器单元阵列的电路图。
参照图2，存储器单元阵列20可包括联接在源极线SL与多条位线BL之间的多个单元串CS1和CS2。多个单元串CS1和CS2可共同联接到多条字线WL1至WLn。
单元串CS1和CS2中的每一个可包括联接至源极线SL的至少一个源极选择晶体管SST、联接至位线BL的至少一个漏极选择晶体管DST以及串联联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC1至MCn。
存储器单元MC1至MCn的栅极可分别联接至彼此间隔开并层叠的多条字线WL1至WLn。多条字线WL1至WLn可设置在源极选择线SSL与两条或更多条漏极选择线DSL1和DSL2之间。两条或更多条漏极选择线DSL1和DSL2可在相同的高度处彼此间隔开。
源极选择晶体管SST的栅极可联接至源极选择线SSL。漏极选择晶体管DST的栅极可联接至与漏极选择晶体管DST的栅极对应的漏极选择线。
源极线SL可联接至源极选择晶体管SST的源极。漏极选择晶体管DST的漏极可联接至与漏极选择晶体管DST的漏极对应的位线。
多个单元串CS1和CS2可被分成分别联接至两条或更多条漏极选择线DSL1和DSL2的串组。联接至同一字线和同一位线的单元串可由不同的漏极选择线独立地控制。此外，联接至同一漏极选择线的单元串可由不同的位线独立地控制。
在实施方式中，两条或更多条漏极选择线DSL1和DSL2可包括第一漏极选择线DSL1和第二漏极选择线DSL2。多个单元串CS1和CS2可包括联接至第一漏极选择线DSL1的第一串组的第一单元串CS1和联接至第二漏极选择线DSL2的第二串组的第二单元串CS2。
图3A和图3B是示意性地示出根据本公开的实施方式的半导体存储器装置的立体图。
参照图3A和图3B，半导体存储器装置10A和10B中的每一个可包括设置在基板SUB上的外围电路PC以及与外围电路PC交叠的栅极层叠体GST。
各个栅极层叠体GST可包括源极选择线SSL、多条字线WL1至WLn以及在同一高度处通过第一狭缝S1彼此分离的两条或更多条漏极选择线DSL1和DSL2。
源极选择线SSL和多条字线WL1至WLn可在第一方向X和第二方向Y上延伸，并且可形成为与基板SUB的上表面平行的平板的形状。参照图3A，第一方向X可以是XYZ坐标系中的X轴，第二方向Y可以是XYZ坐标系中的Y轴。
多条字线WL1至WLn可在沿第三方向Z彼此间隔开的同时层叠。参照图3A，第三方向Z可以是XYZ坐标系中的Z轴。多条字线WL1至WLn可设置在两条或更多条漏极选择线DSL1和DSL2与源极选择线SSL之间。
栅极层叠体GST可通过第二狭缝S2彼此分离。第一狭缝S1可形成为在第三方向Z上比第二狭缝S2短，并且可与多条字线WL1至WLn交叠。
第一狭缝S1和第二狭缝S2中的每一个可按线性形状、锯齿形形状或波浪形状延伸。第一狭缝S1和第二狭缝S2中的每一个的宽度可根据设计规则而变化。
参照图3A，根据实施方式，源极选择线SSL可被设置为比两条或更多条漏极选择线DSL1和DSL2更靠近外围电路PC。
半导体存储器装置10A可包括设置在栅极层叠体GST和外围电路PC之间的源极线以及与源极线SL相比与外围电路PC间隔开更远的多条位线BL。栅极层叠体GST可设置在多条位线BL和源极线SL之间。
参照图3B，根据实施方式，两条或更多条漏极选择线DSL1和DSL2可被设置为比源极选择线SSL更靠近外围电路PC。
半导体存储器装置10B可包括设置在栅极层叠体GST和外围电路PC之间的多条位线BL，并且半导体存储器装置10B可包括相比位线BL与外围电路PC间隔开更远的源极线SL。栅极层叠体GST可设置在多条位线BL和源极线SL之间。
返回参照图3A和图3B，多条位线BL可由各种导电材料形成。源极线SL可包括掺杂半导体层。在实施方式中，源极线SL可包括n型掺杂硅层。
尽管图中未示出，外围电路PC可通过各种结构的互连件电联接到多条位线BL、源极线SL和多条字线WL1至WLn。
图4是示出根据本公开的实施方式的半导体存储器装置的存储器单元阵列的一部分的立体图。
参照图4，存储器单元阵列20可包括通过狭缝SI彼此分离的栅极层叠体GST以及被配置为分别穿过栅极层叠体GST的沟道结构CH。
狭缝SI可填充有垂直结构VS。在实施方式中，垂直结构VS可包括绝缘材料。
各个栅极层叠体GST可包括在一个方向上交替地层叠的层间绝缘层ILD和栅电极GA。下文中，层间绝缘层ILD和栅电极GA交替地层叠的方向被称为层叠方向。
栅电极GA当中设置在最下层的至少一个栅电极可用作源极选择线，而设置在最上层的至少一个栅电极可用作漏极选择线。
栅电极GA可包括掺杂半导体、金属、金属硅化物或金属氮化物层中的至少一种。栅电极GA可用作存储器单元的栅电极或选择晶体管的栅电极。
沟道结构CH可在层叠方向上延伸并且可由栅电极GA包围。
根据本公开的实施方式，沟道结构CH可包括具有多层结构的沟道层117。例如，沟道层117可包括第一沟道层117A、第二沟道层117B和第三沟道层117C。在实施方式中，第一沟道层117A和第三沟道层117C可各自由多晶硅(Si)形成，并且第二沟道层117B可由电子迁移率高于多晶硅(Si)的硅锗(SiGe)形成。在另一实施方式中，第一沟道层117A和第三沟道层117C可各自由硅锗(SiGe)形成，并且第二沟道层117B可由多晶硅(Si)形成。因此，沟道层117的沟道迁移率可改进，进而导致存储器单元的电特性改进。
作为本公开的实施方式，如图3A所示，已描述了栅极层叠体GST当中设置在最下层的至少一个栅极层叠体可用作源极选择线，而设置在最上层的至少一个栅极层叠体可用作漏极选择线的示例。然而，不限于此，如图3B所示，栅极层叠体GST当中设置在最下层的至少一个栅极层叠体可用作漏极选择线，而设置在最上层的至少一个栅极层叠体可用作源极选择线。
图5是图4的区域A的放大图。
参照图5，沟道结构CH可包括在垂直方向上延伸的阻挡绝缘层111、电荷存储层113、隧道绝缘层115、第一沟道层117A、第二沟道层117B、第三沟道层117C和芯绝缘层119。
芯绝缘层119可在沟道结构CH的中央区域上沿垂直方向延伸并且可由诸如氧化物层的绝缘层形成。
第一沟道层117A、第二沟道层117B和第三沟道层117C可用作单元串的沟道区域。例如，在实施方式中，第一沟道层117A和第三沟道层117C可各自由多晶硅(Si)形成，并且第二沟道层117B可由硅锗(SiGe)形成。第一沟道层117A可在第一沟道层与隧道绝缘层115接触的界面上包括氧化硅层(SiO2)。第三沟道层117C可在第三沟道层与芯绝缘层119接触的界面上包括氧化硅层(SiO2)。
在实施方式中，第一沟道层117A和第三沟道层117C可各自由硅锗(SiGe)形成，并且第二沟道层117B可由多晶硅(Si)形成。沟道层的电子迁移率由第一沟道层117A和第三沟道层117C改进。此外，第二沟道层117B可经受由第一沟道层117A和第三沟道层117C导致的拉应力(tensile stress)，从而导致第二沟道层117B的电子迁移率改进。
隧道绝缘层115可包围第一沟道层117A的侧壁。隧道绝缘层115可由使得电荷隧穿成为可能的氧化硅层形成。
电荷存储层113可包围隧道绝缘层115的侧壁。电荷存储层113可由可存储利用福勒-诺德汉姆(Fowler-Nordheim)隧穿而改变的数据的材料层形成。在实施方式中，电荷存储层113可由电荷捕获氮化物层形成。
阻挡绝缘层111可包围电荷存储层113的侧壁。阻挡绝缘层111可包括能够阻挡电荷的氧化物层。
如上所述，在本公开的实施方式中，第一沟道层117A和第三沟道层117C可由多晶硅形成，并且第二沟道层117B可由电子迁移率高于多晶硅的硅锗形成，因此改进沟道层的沟道迁移率。此外，在另一实施方式中，第二沟道层117B可由多晶硅形成，并且第一沟道层117A和第三沟道层117C可由电子迁移率高于多晶硅的电子迁移率的硅锗形成，因此改进沟道层的沟道迁移率。
图6A至图6F是示出根据本公开的实施方式的存储器单元阵列的制造方法的截面图。
参照图6A，可通过交替地层叠层间绝缘层101和牺牲层103来形成层叠体ST。层叠体ST可形成在具有外围电路的基板(未示出)上。
与层间绝缘层101相比，牺牲层103可由不同的材料制成。例如，层间绝缘层101可由诸如氧化硅层的氧化物形成。牺牲层103可由与层间绝缘层101相比具有不同蚀刻速率的材料形成。例如，牺牲层103可由诸如氮化硅层的氮化物形成。
参照图6B，形成被配置为穿过层叠体ST的孔105。随后，可在孔105的侧壁上依次形成阻挡绝缘层111、电荷存储层113和隧道绝缘层115。
阻挡绝缘层111可包括能够阻挡电荷的氧化物层。在实施方式中，阻挡绝缘层111可由Al2O3形成。
电荷存储层113可由电荷捕获层、具有导电纳米点的材料层或相变材料层形成。例如，电荷存储层113可存储利用福勒-诺德汉姆(Fowler-Nordheim)隧穿而改变的数据。为此，电荷存储层113可由能够捕获电荷的氮化硅层形成。
隧道绝缘层115可由使得电荷隧穿成为可能的氧化硅层形成。
参照图6C，可在孔105内的隧道绝缘层115的侧壁上依次形成第一沟道层117A、第二沟道层117B和第三沟道层117C。
第一沟道层117A和第三沟道层117C可各自由多晶硅(Si)形成，并且第二沟道层117B可由硅锗(SiGe)形成。第一沟道层117A、第二沟道层117B和第三沟道层117C可使用ALD工艺来形成。第一沟道层117A、第二沟道层117B和第三沟道层117C可使用超周期方法(super cycle method)单独地形成，其中在形成第一沟道层117A、第二沟道层117B和第三沟道层117C的工艺中控制Si周期(Si cycles)和Ge周期(Ge cycles)的数量，并且可调节第二沟道层117B中的Si和Ge的组成比。
可利用氧化硅层替换第一沟道层117A的形成在隧道绝缘层115的界面上的一部分。
参照图6D，可利用芯绝缘层119填充孔的中央区域以形成沟道结构121。芯绝缘层119可由氧化物层形成。在形成芯绝缘层119的工艺中，可利用氧化硅层替换第三沟道层117C的与芯绝缘层119接触的部分。
参照图6E，可形成被配置为穿过层叠体ST的狭缝SI。图6C所示的牺牲层103的侧壁可通过狭缝SI暴露。随后，可通过狭缝SI去除图6C所示的牺牲层103。因此，可形成被配置为暴露阻挡绝缘层111的侧面的开口。这些开口可限定在层间绝缘层101之间。
参照图6F，可利用栅电极131填充通过牺牲层去除的空间(即，开口)。例如，在沉积导电材料以填充开口之后，狭缝中的导电材料可被去除，以使得导电材料被狭缝分离为栅电极131。此后，利用绝缘材料填充狭缝以形成垂直结构133。
在本公开的实施方式中，第一沟道层117A和第三沟道层117C可由多晶硅形成，并且第二沟道层117B可由电子迁移率高于多晶硅的硅锗形成，因此改进沟道层的电子迁移率。
在上述实施方式中，第一沟道层117A和第三沟道层117C可由多晶硅形成，并且第二沟道层117B可由硅锗形成。然而，在另一实施方式中，第一沟道层117A和第三沟道层117C可由硅锗形成，并且第二沟道层117B可由多晶硅形成。在这种情况下，可通过第一沟道层117A和第三沟道层117C的电子迁移率改进沟道层的电子迁移率，并且第二沟道层117B的电子迁移率可由于第一沟道层117A和第三沟道层117C所导致的拉应力而改进。此外，第一沟道层117A和第三沟道层117C可减轻由隧道绝缘层115和芯绝缘层119导致的压应力(compressive stress)，并且可防止氧从隧道绝缘层115和芯绝缘层119扩散，因此改进沟道层117A、117B和117C的电子迁移率。
图7是示出根据本公开的实施方式的半导体存储器装置的存储器单元阵列的一部分的立体图。
参照图7，存储器单元阵列20可包括通过狭缝SI彼此分离的栅极层叠体GST以及被配置为分别穿过栅极层叠体GST的沟道结构CH。
狭缝SI可填充有垂直结构VS。在实施方式中，垂直结构VS可包括绝缘材料。
各个栅极层叠体GST可包括在一个方向上交替地层叠的层间绝缘层ILD和栅电极GA。下文中，层间绝缘层ILD和栅电极GA交替地层叠的方向被称为层叠方向。
栅电极GA当中设置在最下层的至少一个栅电极可用作源极选择线，而设置在最上层的至少一个栅电极可用作漏极选择线。
栅电极GA可包括掺杂半导体、金属、金属硅化物或金属氮化物层中的至少一种。栅电极GA可用作存储器单元的栅电极或选择晶体管的栅电极。
沟道结构CH可在层叠方向上延伸并且可由栅电极GA包围。
根据本公开的实施方式，沟道结构CH可包括具有多层结构的沟道层118。例如，沟道层118可包括第一沟道层118A和第二沟道层118B。在实施方式中，第一沟道层118A可由多晶硅(Si)形成，并且第二沟道层118B可由电子迁移率高于多晶硅(Si)的硅锗(SiGe)形成。在实施方式中，第一沟道层118A可由硅锗(SiGe)形成，并且第二沟道层118B可由多晶硅(Si)形成。因此，沟道层118的沟道迁移率可改进，并且存储器单元的电特性可改进。
参照本公开的实施方式，如图3A所示，描述了栅极层叠体GST当中设置在最下层的至少一个栅极层叠体可用作源极选择线，而设置在最上层的至少一个栅极层叠体可用作漏极选择线的示例。然而，不限于此，如图3B所示，栅极层叠体GST当中设置在最下层的至少一个栅极层叠体可用作漏极选择线，而设置在最上层的至少一个栅极层叠体可用作源极选择线。
图8是图7的区域B的放大图。
参照图8，沟道结构CH可包括在垂直方向上延伸的阻挡绝缘层111、电荷存储层113、隧道绝缘层115、第一沟道层118A、第二沟道层118B和芯绝缘层119。
芯绝缘层119可在沟道结构CH的中央区域内在垂直方向上延伸并且可由诸如氧化物层的绝缘层形成。
第一沟道层118A和第二沟道层118B可用作单元串的沟道区域。例如，在实施方式中，第一沟道层118A可由多晶硅(Si)形成，并且第二沟道层118B可由硅锗(SiGe)形成。第一沟道层118A可在第一沟道层与隧道绝缘层115接触的界面上包括氧化硅层(SiO2)。第二沟道层118B可在第二沟道层与芯绝缘层119接触的界面上包括氧化硅层(SiO2)。
在另一实施方式中，第一沟道层118A可由硅锗(SiGe)形成，并且第二沟道层118B可由多晶硅(Si)形成。
如上所述，在本公开的实施方式中，沟道层可由具有硅锗的双层形成，并且沟道层的电子迁移率可由于包含硅锗而改进。
隧道绝缘层115可包围第一沟道层118A的侧壁。隧道绝缘层115可由使得电荷隧穿成为可能的氧化硅层形成。
电荷存储层113可包围隧道绝缘层115的侧壁。电荷存储层113可由可存储利用福勒-诺德汉姆(Fowler-Nordheim)隧穿而改变的数据的材料层形成。在实施方式中，电荷存储层113可由电荷捕获氮化物层形成。
阻挡绝缘层111可包围电荷存储层113的侧壁。阻挡绝缘层111可包括能够阻挡电荷的氧化物层。
图9是示出根据本公开的实施方式的存储器系统1100的配置的框图。
参照图9，存储器系统1100可包括半导体存储器装置1120和存储控制器1110。
半导体存储器装置1120可包括被配置为穿过多个层间绝缘层和多个栅电极交替地层叠的层叠结构的多个沟道结构。多个沟道结构可包括阻挡绝缘层、电荷存储层、隧道绝缘层、沟道层和芯绝缘层。在实施方式中，沟道层可由多层结构形成，并且多层结构可包括多晶硅层和硅锗层。
半导体存储器装置1120可以是由多个闪存芯片形成的多芯片封装。
存储控制器1110可被配置为控制半导体存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可用作CPU 1112的操作存储器。CPU 1112可执行用于存储控制器1110的数据交换的总体控制操作。主机接口1113可设置有与存储器系统1100联接的主机的数据交换协议。此外，纠错块1114可检测并纠正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115可与存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据的只读存储器(ROM)等。
图10是示出根据本公开的实施方式的计算系统的配置的框图。
参照图10，根据本公开的实施方式，计算系统1200可包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。计算系统1200可以是移动装置。
存储器系统1210可包括半导体存储器装置1212和存储控制器1211。半导体存储器装置1212可包括被配置为穿过多个层间绝缘层和多个栅电极交替地层叠的层叠结构的多个沟道结构。多个沟道结构可包括阻挡绝缘层、电荷存储层、隧道绝缘层、沟道层和芯绝缘层。在实施方式中，沟道层可由多层结构形成，并且多层结构可包括多晶硅层和硅锗层。
尽管出于例示性目的公开了本公开的示例性实施方式，但是本领域技术人员将理解，可进行各种修改、添加和替换。因此，本公开的范围必须由所附权利要求和权利要求的等同物而非由它们之前的描述限定。
根据本公开，在具有垂直沟道结构的半导体存储器装置中，沟道层由多层结构形成，因此改进沟道迁移率，从而改进存储器单元的电特性。
相关申请的交叉引用
本申请要求2021年1月7日提交于韩国知识产权局的韩国专利申请号10-2021-0002196的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
层叠体，该层叠体包括在基板上交替地层叠的多个层间绝缘层和多个栅电极；以及
多个沟道结构，所述多个沟道结构垂直地穿过所述层叠体，
其中，所述多个沟道结构中的每一个包括朝着所述基板垂直地延伸的芯绝缘层、第一沟道层、第二沟道层、隧道绝缘层和电荷存储层，并且
其中，所述第一沟道层的电子迁移率高于所述第二沟道层的电子迁移率。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一沟道层是硅锗层，并且所述第二沟道层是多晶硅层。
3.根据权利要求1所述的半导体存储器装置，其中，所述第一沟道层包围所述芯绝缘层的表面，并且所述第二沟道层包围所述第一沟道层的表面。
4.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括形成在所述第一沟道层和所述芯绝缘层之间的界面上的第三沟道层。
5.根据权利要求4所述的半导体存储器装置，其中，所述第三沟道层是多晶硅层。
6.一种半导体存储器装置，该半导体存储器装置包括：
层叠体，该层叠体包括在基板上交替地层叠的多个层间绝缘层和多个栅电极；以及
多个沟道结构，所述多个沟道结构垂直地穿过所述层叠体，
其中，所述多个沟道结构中的每一个包括朝着所述基板垂直地延伸的芯绝缘层、第一沟道层、第二沟道层、隧道绝缘层和电荷存储层，
其中，所述第一沟道层包围所述芯绝缘层，并且所述第二沟道层包围所述第一沟道层，并且
其中，所述第二沟道层的电子迁移率高于所述第一沟道层的电子迁移率。
7.根据权利要求6所述的半导体存储器装置，其中，所述第一沟道层是多晶硅层，并且所述第二沟道层是硅锗层。
8.根据权利要求6所述的半导体存储器装置，该半导体存储器装置还包括形成在所述芯绝缘层和所述第一沟道层之间的界面上的第三沟道层。
9.根据权利要求8所述的半导体存储器装置，其中，所述第三沟道层是硅锗层。
10.根据权利要求8所述的半导体存储器装置，其中，所述第二沟道层和所述第三沟道层防止氧从所述隧道绝缘层和所述芯绝缘层扩散和引入。
11.根据权利要求8所述的半导体存储器装置，其中，所述第一沟道层的电子迁移率由于所述第二沟道层和所述第三沟道层所导致的拉应力而增加。
12.一种制造半导体存储器装置的方法，该方法包括以下步骤：
通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠体；
形成垂直地穿过所述层叠体的多个孔；以及
在所述多个孔中的每一个的侧壁上依次形成阻挡绝缘层、电荷存储层、隧道绝缘层、第一沟道层和第二沟道层，
其中，所述第二沟道层是电子迁移率高于所述第一沟道层的材料层。
13.根据权利要求12所述的方法，其中，所述第一沟道层由多晶硅层形成，并且所述第二沟道层由硅锗层形成。
14.根据权利要求12所述的方法，该方法还包括以下步骤：在形成所述第二沟道层之后，在所述第二沟道层的侧壁上形成第三沟道层。
15.根据权利要求14所述的方法，其中，所述第三沟道层由多晶硅层形成。
16.根据权利要求14所述的方法，其中，所述第一沟道层、所述第二沟道层和所述第三沟道层使用ALD工艺来形成并且使用控制Si周期和Ge周期的数量的超周期方法来形成。
17.一种制造半导体存储器装置的方法，该方法包括以下步骤：
通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠体；
形成垂直地穿过所述层叠体的多个孔；以及
在所述多个孔中的每一个的侧壁上依次形成阻挡绝缘层、电荷存储层、隧道绝缘层、第一沟道层和第二沟道层，
其中，所述第一沟道层是电子迁移率高于所述第二沟道层的材料层。
18.根据权利要求17所述的方法，其中，所述第一沟道层由硅锗层形成，并且所述第二沟道层由多晶硅层形成。
19.根据权利要求17所述的方法，该方法还包括以下步骤：在形成所述第二沟道层之后，在所述第二沟道层的侧壁上形成第三沟道层。
20.根据权利要求19所述的方法，其中，所述第三沟道层由硅锗层形成。
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