CN109671455A - 包括行解码器的非易失性存储器件 - Google Patents

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Abstract

本公开提供了包括行解码器的非易失性存储器件。一种非易失性存储器件包括：基板；存储单元阵列，以竖直堆叠结构形成在基板上；以及行解码器，配置为向存储单元阵列供应行线电压，该行解码器包括多个通过晶体管。行线电压通过将通过晶体管连接到存储单元阵列的多条行线供应。每条行线包括与基板的主表面平行的配线和垂直于基板的主表面的接触。所述多条行线当中的至少一条行线中的每个的配线包括多条导电线。

Description

包括行解码器的非易失性存储器件
技术领域
本发明构思涉及包括行解码器的非易失性存储器件。具体地，本发明构思涉及连接到行解码器的通过晶体管(pass transistor)的竖直堆叠的非易失性存储器件。
背景技术
存储器件可以根据其操作性质分为易失性或非易失性存储器件。闪速存储器是一种非易失性存储器，其通常用于移动电话、数码相机、个人数字助理(PDA)、便携式计算机装置、固定计算机装置等。
随着对非易失性存储器件的高数据存储能力和小型化的持续需求，已经开发了各种类型的竖直堆叠的存储器件。在这点上，术语“竖直堆叠的存储器件”是指包括竖直堆叠在基板上的多个存储单元或存储单元阵列的存储器件。
发明内容
本发明构思提供用于减小导电线的电阻的非易失性存储器件，该导电线将包括多个存储单元的存储单元块与多个通过晶体管连接。
根据本发明构思的一方面，提供一种非易失性存储器件，该非易失性存储器件包括：竖直堆叠的存储单元阵列，形成在具有主表面的基板上；以及行解码器，通过多条行线向存储单元阵列提供行线电压。行解码器包括多个通过晶体管，使得所述多条行线的每条包括经由所述多个通过晶体管中的至少一个连接到存储单元阵列的至少一条配线，并且所述多条行线中的至少一条中的每个包括在平行于基板的主表面的方向上延伸的多条配线和在垂直于基板的主表面的方向上延伸的接触。
根据本发明构思的另一个方面，提供一种非易失性存储器件，该非易失性存储器件包括：外围电路区域，形成在具有主表面的基板上并包括多个通过晶体管；以及存储单元阵列，以竖直堆叠结构形成在外围电路区域上，存储单元阵列通过多条行线连接到通过晶体管。每条行线包括形成在存储单元阵列的上部层上的第一配线、形成在外围电路区域中的第二配线以及将第一配线与第二配线连接的接触，并且包括在所述多条行线当中的第一行线中的第一配线、接触和第二配线当中的至少一个包括多条导电线。
根据本发明构思的另一个方面，提供一种非易失性存储器件，该非易失性存储器件包括：竖直堆叠的存储单元阵列，形成在具有主表面的基板上；以及行解码器，向存储单元阵列提供行线电压，行解码器包括多个通过晶体管。行线电压通过将通过晶体管连接到存储单元阵列的多条行线提供，每条行线包括与基板的主表面平行的配线和垂直于基板的主表面的接触，并且所述多条行线当中的第一行线的配线的至少一部分具有比所述多条行线当中的其它行线的配线宽的宽度。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1是根据本发明构思的实施方式的非易失性存储器件的方框图；
图2是根据本发明构思的实施方式的图1所示的行解码器的方框图；
图3是根据本发明构思的实施方式的存储块的电路图；
图4是根据本发明构思的另一个实施方式的存储块的电路图；
图5是图4所示的存储块的透视图；
图6是用于说明根据本发明构思的实施方式的非易失性存储器件中包括的行解码器的布置的布局图；
图7A是用于说明图6所示的部分存储单元阵列区域和部分行解码器区域的布局图；
图7B是根据本发明构思的实施方式的所述部分区域沿着图7A所示的线I-I’剖取的截面图；
图8是用于说明根据本发明构思的实施方式的图7B所示的配线的布局图；
图9是用于说明根据本发明构思的另一个实施方式的图7B所示的配线的布局图；
图10A是用于说明根据本发明构思的另一个实施方式的图7B所示的配线的布局图；
图10B是该布局沿着图10A所示的线II-II'剖取的截面图；
图11A是根据本发明构思的另一个实施方式的非易失性存储器件的布局图；
图11B是根据本发明构思的实施方式的非易失性存储器件的沿着图11A所示的线III-III'剖取的截面图；
图12是用于说明根据本发明构思的实施方式的图11B所示的第一配线的布局图；
图13是用于说明根据本发明构思的另一个实施方式的图11B所示的第一配线的布局图；
图14A是用于说明根据本发明构思的另一个实施方式的图11B所示的第一配线的布局图；
图14B是该布局沿着图14A所示的线IV-IV'剖取的截面图；
图15是根据本发明构思的另一个实施方式的非易失性存储器件的布局图；
图16是用于说明根据本发明构思的另一个实施方式的图11B所示的第二配线的布局图；
图17是用于说明根据本发明构思的另一个实施方式的图11B所示的第二配线的布局图；
图18A是用于说明根据本发明构思的另一个实施方式的图11B所示的第二配线的布局图；
图18B是该布局沿着图18A所示的线V-V'剖取的截面图；
图19是用于说明根据本发明构思的实施方式的非易失性存储器件中包括的行解码器的布置的布局图；
图20A是根据本发明构思的实施方式的包括具有四位线(QBL)结构的页缓冲器单元的存储器件的图；
图20B是根据本发明构思的实施方式的包括具有屏蔽位线(SBL)结构的页缓冲器单元的存储器件的图；以及
图21是包括根据本发明构思的实施方式的非易失性存储器件的计算系统的图。
具体实施方式
图1是根据本发明构思的实施方式的非易失性存储器件的方框图。
参照图1，非易失性存储器件100可以包括存储单元阵列110、行解码器120、页缓冲器130、输入/输出(I/O)缓冲器140、控制逻辑150和电压发生器160。非易失性存储器件100可以是包括闪存、磁随机存取存储器(MRAM)、电阻RAM(ReRAM)和铁电RAM(FRAM)的非易失性存储器。非易失性存储器件100可以是包括行解码器的各种存储器件中的任何一种，该行解码器驱动包括字线的行线。
存储单元阵列110可以通过字线WL1至WLn连接到行解码器120。存储单元阵列110还可以通过位线BL1至BLm连接到页缓冲器130。页缓冲器130可以根据操作模式而作为写驱动器或感测放大器操作。例如，在编程操作期间，页缓冲器130可以将对应于要被编程的数据的电压传输到位线BL1至BLm。在读操作期间，页缓冲器130可以通过位线BL1至BLm感测存储在选择的存储单元中的数据并将该数据传输到I/O缓冲器140。I/O缓冲器140可以将输入数据传输到页缓冲器130或者可以从页缓冲器130输出数据。
控制逻辑150可以控制包括在非易失性存储器件100中的各种元件。例如，控制逻辑150可以根据外部提供的指令诸如编程指令或读指令而产生内部控制信号。也就是，控制逻辑150可以用于控制电压发生器160以便产生适合于编程和/或读操作的执行的不同电平的电压。控制逻辑150也可以控制I/O缓冲器140以控制数据的输入或输出时序。此外，控制逻辑150可以产生用于控制行解码器120的控制信号CTRL_row。行解码器120可以基于控制信号CTRL_row选择存储单元阵列110中的单元块和字线。
电压发生器160可以基于控制逻辑150的控制产生将分别被供应到字线WL1至WLn的各种字线电压和将被供应到包括存储单元的块体(例如阱区域)的块体电压(bulkvoltage)。例如，在编程操作期间，电压发生器160可以产生供应到选择的字线的编程电压和供应到未被选择的字线的通过电压(pass voltage)。在读操作期间，电压发生器160可以产生不同电平的被选择字线电压和未被选择字线电压。电压发生器160也可以在擦除操作期间向包括选择的存储单元阵列的基板块体供应高的擦除电压。
存储单元阵列110可以包括多个单元块。尽管在图1中示出一个存储单元阵列和一个行解码器，但是这仅是为了描述的方便，并且一个行解码器可以设置用于一个单元块。或者，一个行解码器可以由两个或更多个单元块共用。因此，非易失性存储器件100可以包括比单元块少的行解码器。
行解码器120可以用于“选择”一个或更多个单元块。例如，字线电压可以在单元块被选择时被供应到单元块的字线WL1至WLn，反之当单元块没有被选择时向单元块的字线WL1至WLn的字线电压的供应可以被切断。为了执行此操作，行解码器120可以包括块选择器，使得字线电压的传输可以通过与包括在块选择器中的通过晶体管(例如图2中的TR_P)相关地执行的开关操作来控制。
在某些实施方式中，非易失性存储器件100可以是闪存器件，并且存储单元阵列110可以包括多个NAND单元串。每个单元串可以在竖直或水平方向上形成沟道。包括在每个单元串中的存储单元可以通过由行解码器120的高电压的选择性施加而被编程或擦除。
存储单元阵列110也可以通过除了字线WL1至WLn之外的其它线连接到行解码器120。例如，存储单元阵列110可以通过至少一条串选择线SSL和接地选择线GSL连接到行解码器120。也就是，串选择线SSL、字线WL1至WLn和接地选择线GSL可以单独地称为或统称为“行线(row line)”。供应到行线的电压可以被称为行驱动电压。存储单元阵列110的一个示例将在下面参照图3、图4和图5更详细地描述。
图2是在一个示例中进一步示出根据本发明构思的实施方式的图1的行解码器120的方框图。在图2所示的实施方式中，非易失性存储器件100是闪存器件，并且行解码器121驱动闪存单元。图2所示的单元块BLK或111可以是图1所示的存储单元阵列110中包括的多个单元块当中的一个单元块。这里，行解码器121可以是图1所示的行解码器120的部分。尽管在图2所示的实施方式中设置一条串选择线SSL和一条接地选择线GSL，但是串选择线SSL和接地选择线GSL的数量可以根据设计而变化。
参照图2，行解码器121包括SSL驱动器122、字线驱动器123、GSL驱动器124和块选择器125。块选择器125可以用于解码地址ADD中的一个或更多个位以便选择特定单元块。在某些实施方式中，块选择器125可以在SSL驱动器122、字线驱动器123和GSL驱动器124与单元块111之间。
SSL驱动器122通过块选择器125连接到串选择线SSL。换言之，SSL驱动器122可以通过块选择器125驱动串选择线SSL。例如，SSL驱动器122可以在擦除操作期间浮置串选择线SSL，并可以在编程操作期间向串选择线SSL供应高串选择电压(例如电源电压)。
类似地，字线驱动器123通过块选择器125连接到字线WL1至WLn。换言之，字线驱动器123可以通过块选择器125驱动字线WL1至WLn。例如，高擦除电压可以供应到包括单元块111的块体，并且字线驱动器123可以在擦除操作期间向字线WL1至WLn供应低电平的字线电压(例如接地电压)。字线驱动器123可以在编程操作期间向选择的字线供应高电平的编程电压并向未选择的字线供应通过电压(pass voltage)。
类似地，GSL驱动器124可以通过块选择器125驱动接地选择线GSL。例如，GSL驱动器124可以在擦除操作期间浮置接地选择线GSL，并可以在编程操作期间向接地选择线GSL供应低电平的接地选择电压(例如接地电压)。
块选择器125可以包括连接在SSL驱动器122、字线驱动器123、GSL驱动器124与行线(SSL、WL1至WLn和GSL)之间的多个通过晶体管TR_P。行线(SSL、WL1至WLn和GSL)的操作可以基于通过晶体管TR_P的开关操作来控制。
根据本发明构思的某些实施方式，当需要减小将多个通过晶体管与单元块111连接的行线(SSL、WL1至WLn和GSL)当中的某些行线的电阻时，或者当行线(SSL、WL1至WLn和GSL)之间存在足够的备用空间时，行线(SSL、WL1至WLn和GSL)中的至少一个可以具有不同的布局(或形状)，使得行线(SSL、WL1至WLn和GSL)中的所述至少一个的总电阻可以被减小。
图3是在一个示例中进一步示出根据本发明构思的实施方式的图1的存储块110的电路图。
参照图3，存储单元阵列110可以是包括多个存储块的水平NAND闪存阵列。存储块BLK0可以包括布置在位线BL1至BLm的方向上的“m”个单元串STR，其中“m”是至少2的整数。“m”个单元串STR的每个包括串联连接的多个存储单元(MC1至MCn)。
具有图3所示的结构的NAND闪存器件对每个存储块执行擦除操作，并对与字线WL1至WLn的每个对应的每页执行编程操作。在图3所示的实施方式中，单个存储块包括用于“n”条字线WL1至WLn的“n”页。图1所示的非易失性存储器件100可以包括具有与上述存储单元阵列110相同的结构并执行与上述存储单元阵列110相同的操作的多个存储单元阵列。
图4是在一个示例中进一步示出根据本发明构思的另一个实施方式的图1的存储块110的电路图。
参照图4，存储单元阵列110可以是水平NAND闪存并可以包括多个存储块。在图4所示的实施方式中，单个存储块包括例如八(8)条字线WL1至WL8。存储块BLK0'可以包括多个NAND单元串(例如NS11至NS33)、多条字线(例如WL1至WL8)、多条位线(例如第一位线BL1至第三位线BL3)、多条接地选择线(例如GSL1至GSL3)、多条串选择线(例如第一单元串选择线SSL1至第三单元串选择线SSL3)以及公共源极线CSL。这里，NAND单元串的数量、字线的数量、位线的数量、接地选择线的数量和单元串选择线的数量可以随设计而变化。
NAND单元串NS11、NS21和NS31提供在第一位线BL1和公共源极线CSL之间。NAND单元串NS12、NS22和NS32提供在第二位线BL2和公共源极线CSL之间。NAND单元串NS13、NS23和NS33提供在第三位线BL3和公共源极线CSL之间。每个NAND单元串(例如NS11)可以包括串联连接的单元串选择晶体管SST、多个存储单元MC1至MC8和接地选择晶体管GST。
共同连接到一条位线的单元串形成单列线。例如，共同连接到第一位线BL1的NAND单元串NS11、NS21和NS31可以对应于第一列。共同连接到第二位线BL2的NAND单元串NS12、NS22和NS32可以对应于第二列。共同连接到第三位线BL3的NAND单元串NS13、NS23和NS33可以对应于第三列。
连接到一条单元串选择线的单元串形成单行。例如，连接到第一单元串选择线SSL1的NAND单元串NS11、NS12和NS13可以对应于第一行。连接到第二单元串选择线SSL2的NAND单元串NS21、NS22和NS23可以对应于第二行。连接到第三单元串选择线SSL3的NAND单元串NS31、NS32和NS33可以对应于第三行。
单元串选择晶体管SST连接到第一单元串选择线SSL1至第三单元串选择线SSL3当中的对应一个。存储单元MC1至MC8分别连接到字线WL1至WL8。接地选择晶体管GST连接到接地选择线GSL1至GSL3当中的对应一个。单元串选择晶体管SST连接到第一位线BL1至第三位线BL3当中的对应一个。接地选择晶体管GST连接到公共源极线CSL。
相同水平面处的字线(例如WL1)被共同地连接。第一单元串选择线SSL1至第三单元串选择线SSL3彼此分开。接地选择线GSL1至GSL3也彼此分开。例如，当连接到第一字线WL1且包括在NAND单元串NS11、NS12和NS13中的存储单元被编程时，第一字线WL1和第一单元串选择线SSL1被选择。接地选择线GSL1至GSL3可以彼此共同地连接。
图5是在一个示例中示出图4的存储块BLK0'的透视图。
参照图5，包括在存储单元阵列(例如图1的存储单元阵列110)中的每个存储块可以形成在相对于基板SUB的主表面(这里，假设对应于基本上垂直于竖直方向的水平方向)的竖直方向上。尽管在图5所示的实施方式中存储块BLK0'包括两条选择线GSL和SSL、八条字线WL1至WL8和三条位线BL1至BL3，但是选择线、字线和位线的数量可以如具体设计所需地减少或增加。
公共源极线CSL提供在基板SUB上。公共源极线CSL在具有第一导电类型(例如p型)的基板SUB上在第二方向(例如Y方向)上延伸，并掺杂有第二导电类型(例如n型)杂质。在该方向上延伸的多个绝缘层IL在第三方向(例如Z方向)上顺序地提供在基板SUB上且在两条相邻的公共源极线CSL之间。绝缘层IL在第三方向上间隔开预定的距离。绝缘层IL可以包括绝缘材料诸如硅氧化物。
在第三方向上穿过绝缘层IL的多个柱P在第二方向上顺序地设置在基板SUB上且在两条相邻的公共源极线CSL之间。例如，柱P可以穿过绝缘层IL并接触基板SUB。更详细地，每个柱P的表面层S可以包括具有第一导电类型的硅材料并可以用作沟道区域。每个柱P的内层I可以包括绝缘材料诸如硅氧化物或空气间隙。
电荷存储层CS沿着绝缘层IL、柱P和基板SUB的暴露表面提供在两条相邻的公共源极线CSL之间的区域中。电荷存储层CS可以包括栅极绝缘层(或称为“隧穿绝缘层”)、电荷陷阱层和阻挡绝缘层。电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。多个栅电极GE诸如选择线GSL和SSL及字线WL1至WL8提供在电荷存储层CS的暴露表面上且在两个相邻的公共源极线CSL之间的区域中。
漏极或漏极接触DR分别提供在柱P上。漏极或漏极接触DR可以包括掺杂有第二导电类型杂质的硅材料。在第一方向(例如X方向)上延伸的位线BL1至BL3设置在漏极DR上、在第二方向上间隔开预定的距离。
图6是示出根据本发明构思的实施方式的非易失性存储器件中包括的行解码器的示范性布置的布局图。
参照图6，非易失性存储器件100a可以实施在半导体芯片中。半导体芯片可以包括存储单元阵列区域CA1和CA2、行解码器区域RD1、RD2和RD3以及外围电路区域PERI。行解码器区域RD1、RD2和RD3在第一方向(例如X方向)上与存储单元阵列区域CA1和CA2相邻，使得行解码器可以设置在行解码器区域RD1、RD2和RD3中。因此，存储单元阵列区域CA1和CA2以及行解码器区域RD1、RD2和RD3可以与基板的主表面平行地并排设置。
外围电路区域PERI在第二方向(即Y方向)上与存储单元阵列区域CA1和CA2以及行解码器区域RD1、RD2和RD3相邻。页缓冲器、数据I/O电路等可以设置在外围电路区域PERI中。
图7A是进一步示出图6的非易失性存储器件100a的部分存储单元阵列区域和部分行解码器区域的另一布局图，图7B是图7A的这些部分区域沿着线I-I’剖取的截面图。
参照图7A和图7B，非易失性存储器件100a可以包括形成在基板SUB上的存储单元阵列区域CA1和行解码器区域RD1。
这里，基板SUB具有在第一方向和第二方向(例如任意的X方向和Y方向)上延伸的“主表面”。在某些实施方式中，基板SUB可以包括Si、Ge或SiGe。在另一些实施方式中，基板SUB可以包括多晶硅基板、绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。
竖直堆叠的存储单元阵列110a可以形成在存储单元阵列区域CA1中(即存储单元阵列110a可以具有竖直堆叠的结构)。例如，多个沟道孔CH和多个栅极导电层GE可以形成在基板SUB上以构成存储单元阵列110a。这里，存储单元阵列110a可以具有与之前关于图4描述的电路结构类似的电路结构。
分别形成栅极导电层GE的多个栅电极G1至G6可以被称为字线、串选择线或接地选择线。栅电极G1至G6可以竖直堆叠在垂直于基板SUB的主表面的取向的第三方向(例如Z方向)上。如图7B所示，栅极绝缘层115可以设置在栅电极G1至G6中的每个的顶部或底部上。栅电极G1至G6的面积可以远离基板SUB而减小。因此，如图7B所示，栅极导电层GE的外部区域可以具有阶梯形式。多个第一接触CNT1可以分别形成在各栅极导电层GE的外部区域中。栅电极G1至G6可以通过第一接触CNT1连接到行解码器区域RD1中形成的块选择器125_1中的通过晶体管TR_P。
栅极导电层GE可以由字线切割区域WLC分开。栅极导电层GE当中的串选择线SSL可以由选择线切割区域SLC分开。
尽管在图7A和图7B所示的实施方式中栅极导电层GE包括六个栅电极G1至G6，但是这仅是为了描述的方便，本发明构思不限于此。栅电极的数量可以随着存储单元阵列中包括的单元串的结构而变化。例如，如图4和图5所示，栅极导电层GE可以包括十个栅电极，并且根据本发明的某些实施方式的非易失性存储器件不受栅电极的该数量限制。
沟道孔CH可以在第三方向上延伸穿过栅极导电层GE和栅极绝缘层115。每个沟道孔CH的底表面可以接触基板SUB的顶表面。沟道孔CH可以在第一方向和第二方向上布置为以预定距离间隔开。每个沟道孔CH可以包括沟道层111、栅极绝缘膜112和掩埋绝缘膜113。
沟道层111可以在垂直于阱区域101的顶表面的第三方向上延伸，穿过栅极导电层GE和栅极绝缘层115。沟道层111的底表面可以接触阱区域101的顶表面。沟道层111可以布置为在第一方向和第二方向上间隔开预定的距离。
沟道层111可以包括杂质掺杂的多晶硅或未掺杂杂质的多晶硅。沟道层111可以具有在竖直方向上延伸的杯子形状(或者具有封闭底部的圆筒形状)。沟道层111的内侧可以填充有掩埋绝缘膜113。掩埋绝缘膜113的顶表面可以处于与沟道层111的顶表面相同的水平面。或者，沟道层111可以具有柱形状，在此时可以不形成掩埋绝缘膜113。
栅极绝缘膜112可以在沟道层111和栅极导电层GE之间。可选地，阻挡金属层也可以形成在栅极绝缘膜112和栅极导电层GE之间。
漏极区域116可以形成在沟道层111和栅极绝缘膜112上。漏极区域116可以包括杂质掺杂的多晶硅。
蚀刻停止层117可以形成在漏极区域116的侧壁上。蚀刻停止层117的顶表面可以处于与漏极区域116的顶表面相同的水平面。蚀刻停止层117可以包括绝缘材料诸如硅氮化物或硅氧化物。
位线接触118可以形成在漏极区域116上。位线BL可以形成在位线接触118上。位线BL可以在第二方向上延伸。布置在第二方向上的多个沟道层111可以电连接到位线BL。
栅极导电层GE可以形成多个边缘区域(例如第一至第四边缘区域A、B、C和D)。台阶焊盘结构可以形成在第一至第四边缘区域A、B、C和D的每个中。台阶焊盘结构可以被称为焊盘-线-焊盘(pad-line-pad)。多个第一接触CNT1可以形成在第一至第四边缘区域A、B、C和D当中的至少一个边缘区域(例如第二边缘区域B)中。栅极导电层GE可以通过第一接触CNT1分别连接到多条配线CL，并可以通过配线CL分别连接到块选择器125_1的通过晶体管TR_P。配线CL当中的至少一条配线CL可以具有与其它配线CL的形状不同的实施或布局(在下文，通常为“形状”)，因此由于此差异而具有减小的电阻。
每个通过晶体管TR_P可以包括栅极(例如图10B中的123)、栅极绝缘膜(例如图10B中的125)和源极/漏极区域(例如图10B中的121)。栅极123的相反的侧壁的每个可以覆盖有绝缘间隔物(例如图10B中的127)。
有源区域ACT可以由隔离层103限定在基板SUB的行解码器区域RD1中。用于行解码器的P型阱和N型阱可以形成在有源区域ACT中，并且金属氧化物半导体(MOS)晶体管可以分别形成在P型阱和N型阱上。有源区域ACT可以形成每个通过晶体管TR_P的源极/漏极区域。
每条配线CL可以通过多个第二接触CNT2当中的对应的一个连接到行解码器区域RD1的有源区域ACT且连接到通过晶体管TR_P的源极/漏极区域。
多条配线CL和多个第二接触CNT2可以包括金属材料，诸如W、Au、Ag、Cu、Al、TiAlN、WN、Ir、Pt、Pd、Ru、Zr、Rh、Ni、Co、Cr、Sn或Zn。第一接触CNT1和第二接触CNT2也可以包括阻挡金属膜。
多条配线CL可以包括与第一接触CNT1和第二接触CNT2中包括的金属不同的材料。例如，配线CL可以包括具有比第一接触CNT1中包括的金属低的电阻的材料。
图8是示出一种可能的配线布置的布局图，该配线布置可以用于实施根据本发明构思的实施方式的图7A和图7B的非易失性存储器件100a。在这点上，图8仅示出图7A的非易失性存储器件100a的选择部分。
参照图7A、图7B和图8，块选择器125_1可以包括多个通过晶体管TR_P，其中每个通过晶体管TR_P可以分别连接到存储单元阵列区域CA1中的栅极导电层(例如图7B中的G1至G6)。例如，通过晶体管TR_P可以分别通过多个第一接触CNT1a、CNT1b和CNT1c、多条配线CLa、CLb和CLc_1以及多个第二接触CNT2a、CNT2b和CNT2c连接到栅极导电层G1至G6。
配线CLa、CLb和CLc_1可以相对于基板(例如图7B中的SUB)形成在相同的水平面处，其中术语“水平面(level)”在这里用于表示垂直于基板SUB的高度(例如第三方向)。
配线CLa、CLb和CLc_1可以分别包括具有相同宽度的导电线。也就是，配线CLa、CLb和CLc_1当中的至少一条配线(例如CLc_1)可以包括并联连接且具有相同宽度的多条导电线。因此，包括并联连接的多条导电线的配线CLc_1的总电阻可以被减小。
在某些实施方式中，多条配线当中的包括多条导电线的配线可以基于分别连接到配线的栅极导电层G1至G6的每个的电阻值来确定。例如，连接到堆叠在彼此之上的栅极导电层G1至G6当中的具有最高电阻的栅极导电层的配线可以包括多条导电线。
如图7B所示，每个沟道孔CH的形状具有随着下降到下部的层而减小的宽度。因此，分别连接到第一接触CNT1a、CNT1b和CNT1c的堆叠栅极导电层G1至G6当中的处于顶部的栅极导电层G6可以具有相对高的电阻。在此情况下，连接到顶部处的栅极导电层G6的配线CLc_1可以包括并联连接的多条导电线。然而，本发明构思不限于此，栅极导电层G1至G6当中的另一个栅极导电层而不是栅极导电层G6(最顶层)可以具有最高的电阻，因此，连接到具有最高电阻的栅极导电层的配线可以包括多条导电线。
图8所示的实施方式不限于包括并联连接且具有相同宽度的多条导电线的至少一条配线CLc_1。例如，所述至少一条配线CLc_1可以包括并联连接且具有不同宽度的多条导电线。
行线电压到栅极导电层G1至G6的传输可以通过块选择器125_1中包括的通过晶体管TR_P的开关操作来控制。将通过晶体管TR_P连接到单元块(例如图2中的111)的多条行线(例如图2中的SSL、WL1至WLn和GSL)当中的每条行线包括第一接触、配线和第二接触，因此，至少一条行线的电阻可以在至少一条配线的电阻降低时减小。
图9是进一步示出配线(或配线布置)的另一个布局图，该配线可以用于实施根据本发明构思的另一个实施方式的图7A和图7B的非易失性存储器件100a。与图8一样，图9仅示出非易失性存储器件100a的相关部分。
参照图7A、图7B、图8和图9，多个通过晶体管TR_P可以分别通过多个第一接触CNT1a、CNT1b和CNT1c、多条配线CLa、CLb和CLc_2以及多个第二接触CNT2a、CNT2b和CNT2c连接到栅极导电层G1至G6。配线CLa、CLb和CLc_2可以形成在自基板(例如图7B中的SUB)的相同的水平面处。
这里，配线CLa、CLb和CLc_2当中的至少一条配线(例如CLc_2)可以包括具有比配线CLa、CLb和CLc_2当中的某些其它配线(例如CLa和CLb)大的宽度的导电线。因此，所述至少一条配线CLc_2的总电阻可以被减小。这里，假设其它配线CLa和CLb可以分别包括具有相同宽度的导电线。
然而，在某些实施方式中，配线CLa、CLb和CLc_2当中的包括具有相对较大的宽度的导电线的配线可以基于分别连接到配线CLa、CLb和CLc_2的栅极导电层G1至G6的每个的电阻值来确定。例如，连接到堆叠在彼此之上的栅极导电层G1至G6当中的具有最高电阻的栅极导电层的配线可以包括具有相对较大宽度的导电线。在某些实施方式中，连接到堆叠的栅极导电层G1至G6当中的顶部处的栅极导电层G6的配线CLc_2可以包括具有相对较大宽度的导电线。
图10A是示出配线的另一个布局图，该配线可以用于实施根据本发明构思的另一个实施方式的图7A和图7B的存储器件100a，图10B是图10A的布局沿着线II-II'剖取的截面图。
参照图7A、图7B、图10A和图10B，多个通过晶体管TR_P可以分别通过多个第一接触CNT1a、CNT1b和CNT1c、多条配线CLa、CLb和CLc_3和多个第二接触CNT2a、CNT2b和CNT2c连接到栅极导电层G1至G6。
这里，配线CLa、CLb和CLc_3当中的至少一条配线(例如CLc_3)可以包括形成在不同水平面处的导电线CLc_3a和CLc_3b。形成在不同水平面处的导电线CLc_3a和CLc_3b可以通过通路结构CLc_3c彼此连接，该通路结构CLc_3c穿过导电线CLc_3a和CLc_3b之间的绝缘层。因此，所述至少一条配线CLc_3的总电阻可以减小。这里，配线CLa、CLb和CLc_3当中的某些其它的配线CLa和CLb可以具有相同的宽度并形成在相同的水平面处。
然而，在某些实施方式中，在配线CLa、CLb和CLc_3当中，包括形成在不同水平面处的多条导电线的配线可以基于分别连接到配线CLa、CLb和CLc_3的栅极导电层G1至G6的每个的电阻值来确定。例如，连接到堆叠在彼此之上的栅极导电层G1至G6当中的具有最高电阻的栅极导电层的配线可以包括形成在不同水平面处的多条导电线。在某些实施方式中，连接到堆叠的栅极导电层G1至G6当中的处于顶部的栅极导电层G6的配线CLc_3可以包括形成在不同水平面处的导电线CLc_3a和CLc_3b。
根据示出之前实施方式的某些实施方式(包括图7A、图7B、图8、图9、图10A和图10B)，非易失性存储器件可以配置为使得将多个通过晶体管TR_P连接到单元块(例如图2中的111)的某些行线的电阻被选择性减小。
图11A是示出根据本发明构思的另一个实施方式的非易失性存储器件100b的布局图，图11B是非易失性存储器件100b沿着线III-III'剖取的截面图。
在非易失性存储器件100b中，存储单元阵列110b可以形成在外围电路区域20上(或之上)，其中非易失性存储器件100b的所得到的电路结构可以称为外围上单元(COP)电路结构。
参照图11A和图11B，非易失性存储器件100b可以包括形成在基板SUB2上的第一水平面处的外围电路区域20、第一半导体层SUB1、以及形成在基板SUB2上的第二水平面处的存储单元阵列110b。非易失性存储器件100b还可以包括在外围电路区域20和第一半导体层SUB1之间的绝缘薄膜209。
外围电路区域20可以包括页缓冲器、锁存电路、高速缓存电路、列解码器、行解码器、感测放大器或数据输入/输出电路。
存储单元阵列110b可以具有如图4所示的电路结构。
这里，术语“水平面”用于表示在竖直方向上自基板SUB2的高度，其中第一水平面比第二水平面更靠近基板SUB2。
在某些实施方式中，基板SUB2可以具有在第一方向和第二方向(例如X方向和Y方向)上延伸的主表面。基板SUB2可以包括Si、Ge或SiGe。在另一些实施方式中，基板SUB2可以包括SOI基板或GeOI基板。
在基板SUB2中，有源区域211可以由隔离层210限定。用于外围电路的P型阱和N型阱可以形成在基板SUB2中的有源区域211中。MOS晶体管可以分别形成在P型阱和N型阱上。例如，可以形成多个通过晶体管(例如图2中的TR_P)。每个通过晶体管可以包括栅极、栅极绝缘膜和源极/漏极区域。
多个层间绝缘膜201、203和205可以顺序地堆叠在基板SUB2上。层间绝缘膜201、203和205可以包括硅氧化物或硅氮氧化物。
外围电路区域20可以包括多个通过晶体管。通过晶体管可以电连接到形成在外围电路区域20中的多条第二配线CL2和多个第三接触CNT3。第二配线CL2和第三接触CNT3可以通过层间绝缘膜201、203和205而彼此绝缘。
在某些实施方式中，多条第一配线CL1和第二配线CL2可以包括金属、导电的金属氮化物、金属硅化物或其组合。例如，第二配线CL2可以包括导电材料，诸如钨、钼、钛、钴、钽、镍、钨硅化物、钛硅化物、钴硅化物、钽硅化物或镍硅化物。
尽管在当前实施方式中第二配线CL2具有单层配线结构，但是本发明构思不限于此。例如，第二配线CL2可以跨过多个层形成为多层结构。
第一半导体层SUB1可以用作其上将形成竖直存储单元的基板。在某些实施方式中，第一半导体层SUB1可以包括杂质掺杂的多晶硅。例如，第一半导体层SUB1可以包括p型杂质掺杂的多晶硅。第一半导体层SUB1可以形成至约20至500nm的高度，但是不限于此。
存储单元阵列110b可以形成在第一半导体层SUB1上。图11B所示的存储单元阵列110b的结构可以与图7A和图7B所示的存储单元阵列110a的结构基本上相同。
栅极导电层GE可以形成多个边缘区域(例如第一至第四边缘区域110a、110b、110c和110d)。台阶焊盘结构可以形成在第一至第四边缘区域110a、110b、110c和110d的每个中。例如，多个第一接触CNT1可以形成在第二边缘区域100b中。
栅极导电层GE可以通过多个第一接触CNT1、多条第一配线CL1、多个第二接触CNT2、多条第二配线CL2和多个第三接触CNT3连接到基板SUB2中的其中形成通过晶体管的源极/漏极区域的相应有源区域211。
图7A和图7B所示的第一接触CNT1和配线CL的描述可以应用于图11B所示的第一接触CNT1和第一配线CL1。因此，分别在图8至10A中示出的某些配线CLc_1、CLc_2和CLc_3的描述可以应用于图11B所示的第一配线CL1当中的至少一条配线(例如CL1c)。
图12、图13和图14A是进一步示出根据本发明构思的实施方式的图11B所示的第一配线的布局图。图14B是图14A的沿着线IV-IV'剖取的截面图。
参照图12，多个第一配线CL1a、CL1b和CL1c_1可以形成在自第一半导体层(例如图11B中的SUB1)的相同水平面处。第一配线CL1a、CL1b和CL1c_1可以分别包括具有相同宽度的导电线。这里，第一配线CL1a、CL1b和CL1c_1当中的至少一条第一配线(例如CL1c_1)可以包括并联连接且具有相同宽度的多条导电线。包括并联连接的多条导电线的第一配线CL1c_1的总电阻可以被减小。
在某些实施方式中，多条第一配线CL1a、CL1b和CL1c_1当中的包括多条导电线的第一配线(例如CL1c_1)可以基于分别连接到第一配线CL1a、CL1b和CL1c_1的栅极导电层G1至G6的每个的电阻值来确定。例如，连接到堆叠在彼此之上的栅极导电层G1至G6当中的具有最高电阻的栅极导电层的第一配线可以包括多条导电线。
如图11B所示，每个沟道孔CH的形状具有朝向下部的层减小的宽度。因此，分别连接到第一接触CNT1a、CNT1b和CNT1c的栅极导电层G1至G6当中的处于顶部的栅极导电层G6可以具有高电阻。在此情况下，连接到处于顶部的栅极导电层G6的第一配线CL1c_1可以包括并联连接的多条导电线。
参照图13，多条第一配线CL1a、CL1b和CL1c_2当中的至少一条配线(例如CL1c_2)可以包括具有比第一配线CLa、CLb和CLc_2当中的一些其它配线(例如CL1a和CL1b)大的宽度的导电线。因此，所述至少一条第一配线CL1c_2的总电阻可以减小。其它的第一配线CL1a和CL1b可以分别包括具有相同宽度的导电线。
在某些实施方式中，第一配线CL1a、CL1b和CL1c_2当中的包括具有相对较大宽度的导电线的第一配线可以基于分别连接到第一配线CL1a、CL1b和CL1c_2的栅极导电层G1至G6的每个的电阻值来确定。例如，连接到堆叠在彼此之上的栅极导电层G1至G6当中的具有最高电阻的栅极导电层的第一配线可以包括具有相对较大的宽度的导电线。
参照图14A和图14B，多条第一配线CL1a、CL1b和CL1c_3当中的至少一条配线(例如CL1c_3)可以包括形成在不同水平面处的导电线CL1c_3a和CL1c_3b。形成在不同水平面处的导电线CL1c_3a和CL1c_3b可以通过穿过导电线CL1c_3a和CL1c_3b之间的绝缘层的通路结构CL1c_3c而彼此连接。因此，所述至少一条配线CL1c_3的总电阻可以减小。这里，第一配线CL1a、CL1b和CL1c_3当中的一些其它的第一配线CL1a和CL1b可以具有相同的宽度且形成在相同的水平面处。
在某些实施方式中，在第一配线CL1a、CL1b和CL1c_3当中，包括形成在不同水平面处的多条导电线的第一配线(例如CL1c_3)可以基于分别连接到第一配线CL1a、CL1b和CL1c_3的栅极导电层G1至G6的每个的电阻值来确定。例如，连接到竖直地堆叠在彼此之上的栅极导电层G1至G6当中的具有最高电阻的栅极导电层的第一配线可以包括多条导电线。
参照图11B、图12、图13、图14A和图14B，第一配线CL1可以包括图12所示的第一配线CL1c_1、图13所示的第一配线CL1c_2和图14B所示的第一配线CL1c_3当中的至少一条配线。因此，根据本发明构思的某些实施方式，存储器件可以考虑到配线的工艺环境或布置来制造，并可以配置为减小将形成在外围电路区域中的多个通过晶体管和存储单元阵列连接的某些行线的电阻。
图15是示出根据本发明构思的另一个实施方式的非易失性存储器件100b_1的布局图。可以与图11B进行比较参考。
参照图15，在非易失性存储器件100b_1的存储单元阵列110b_1中，多个栅极导电层GE可以通过多个第一接触CNT1、多条第一配线CL1、多个第二接触CNT2_1、多条第二配线CL2和多个第三接触CNT3连接到基板SUB2中的其中形成通过晶体管的源极/漏极区域的相应有源区域211。
在某些实施方式中，第二接触CNT2_1当中的至少一个第二接触CNT2c_1可以包括多个接触插塞，该多个接触插塞可以穿过第一半导体层SUB1、绝缘薄膜209和层间绝缘膜205以将第一配线CL1c连接到第二配线CL2c。因此，所述至少一个第二接触CNT2c_1的总电阻可以减小。
在某些实施方式中，第二接触CNT2_1当中的包括多个接触插塞的第二接触可以基于分别连接到第二接触CNT2_1的栅极导电层G1至G6的每个的电阻值来确定。例如，连接到堆叠在彼此之上的栅极导电层G1至G6当中的具有最高电阻的栅极导电层的第二接触可以包括多个接触插塞。在某些实施方式中，连接到栅极导电层G1至G6当中的处于顶部的栅极导电层G6的第二接触CNT2c_1可以包括多个接触插塞。
根据本发明构思的某些实施方式，非易失性存储器件100b_1可以配置为减小将形成在外围电路区域20_1中的多个通过晶体管和存储单元阵列110b_1连接的某些行线的电阻。
图16是进一步示出第二配线的布局图，该第二配线可以用于实施根据本发明构思的另一个实施方式的图11B的非易失性存储器件100b。这里，第二配线形成在层间绝缘膜203上。
参照图16，多个通过晶体管TR_P可以分别通过多个第一接触CNT1a、CNT1b和CNT1c、多条第一配线CL1a、CL1b和CL1c、多个第二接触CNT2a、CNT2b和CNT2c、多条第二配线CL2a、CL2b和CL2c_1以及多个第三接触CNT3a、CNT3b和CNT3c连接到多个栅极导电层(例如图11B中的G1至G6)。
第二配线CL2a、CL2b和CL2c_1可以形成在自基板(例如图11B中的SUB2)的相同的水平面处，即在层间绝缘膜203上。第二配线CL2a、CL2b和CL2c_1可以分别包括具有相同宽度的导电线。此时，第二配线CL2a、CL2b和CL2c_1当中的至少一条配线(例如CL2c_1)可以包括并联连接且具有相同宽度的多条导电线。包括并联连接的多条导电线的第二配线CL2c_1的总电阻可以减小。
在某些实施方式中，第二配线CL2a、CL2b和CL2c_1当中的包括多条导电线的第二配线可以基于分别连接到第二配线CL2a、CL2b和CL2c_1的栅极导电层G1至G6的每个的电阻值来确定。例如，连接到堆叠在彼此之上的栅极导电层G1至G6当中的具有最高电阻的栅极导电层的第二配线可以包括多条导电线。在某些实施方式中，连接到栅极导电层G1至G6当中的处于顶部的栅极导电层G6的第二配线CL2c_1可以包括并联连接的多条导电线。
当前实施方式不限于所述至少一条配线CL2c_1包括并联连接且具有相同宽度的多条导电线的情况。所述至少一条配线CL2c_1可以包括并联连接且具有不同宽度的多条导电线。
图17是进一步示出根据本发明构思的另一个实施方式的图11B所示的第二配线的布局图。
参照图17并比较参考图16，多个通过晶体管TR_P可以分别通过多个第一接触CNT1a、CNT1b和CNT1c、多条第一配线CL1a、CL1b和CL1c、多个第二接触CNT2a、CNT2b和CNT2c、多条第二配线CL2a、CL2b和CL2c_2以及多个第三接触CNT3a、CNT3b和CNT3c连接到多个栅极导电层(例如图11B中的G1至G6)。第二配线CL2a、CL2b和CL2c_2可以形成在自基板(例如图11B中的SUB2)的相同的水平面处。
这里，第二配线CL2a、CL2b和CL2c_2当中的至少一条第二配线(例如CL2c_2)可以包括具有比第二配线CL2a、CL2b和CL2c_2当中的某些其它第二配线(例如CL2a和CL2b)大的宽度的导电线。因此，与其它第二配线CL2a和CL2b相比，所述至少一条第二配线CL2c_2的总电阻可以减小。其它第二配线CL2a和CL2b可以分别包括具有相同宽度的导电线。
在某些实施方式中，第二配线CL2a、CL2b和CL2c_2当中的包括具有相对较宽的宽度的导电线的第二配线可以基于分别连接到第二配线CL2a、CL2b和CL2c_2的栅极导电层G1至G6的每个的电阻值来确定。例如，连接到堆叠在彼此之上的栅极导电层G1至G6当中的具有最高电阻的栅极导电层的第二配线可以包括具有相对较宽(或较大)宽度的导电线。在某些实施方式中，连接到栅极导电层G1至G6当中的处于顶部的栅极导电层G6的第二配线CL2c_2可以包括具有此较宽宽度的导电线。
图18A是进一步示出根据本发明构思的另一个实施方式的图11B所示的第二配线的布局图，图18B是图18A的布局沿着线V-V'剖取的截面图。
参照图18A和图18B，多个通过晶体管TR_P可以分别通过多个第一接触CNT1a、CNT1b和CNT1c、多条第一配线CL1a、CL1b和CL1c、多个第二接触CNT2a、CNT2b和CNT2c、多条第二配线CL2a、CL2b和CL2c_3以及多个第三接触CNT3a、CNT3b和CNT3c连接到多个栅极导电层(例如图11B中的G1至G6)。
这里，第二配线CL2a、CL2b和CL2c_3当中的至少一条配线(例如CL2c_3)可以包括形成在不同水平面处的导电线CL2c_3a和CL2c_3b。形成在不同水平面处的导电线CL2c_3a和CL2c_3b可以通过穿过位于导电线CL2c_3a和CL2c_3b之间的层间绝缘膜203的通路结构CL2c_3c而彼此连接。第二配线CL2a、CL2b和CL2c_3当中的某些其它配线CL2a和CL2b可以分别包括具有相同宽度且形成在相同水平面处的导电线。因此，所述至少一条第二配线CL2c_3的总电阻可以相对于其它第二配线CL2a和CL2b减小。
在某些实施方式中，在第二配线CL2a、CL2b和CL2c_3当中，包括形成在不同水平面处的多条导电线的第二配线可以基于分别连接到第二配线CL2a、CL2b和CL2c_3的栅极导电层G1至G6的每个的电阻值来确定。例如，连接到竖直堆叠在彼此之上的栅极导电层G1至G6当中的具有最高电阻的栅极导电层的第二配线可以包括形成在不同水平面处的多条导电线。在某些实施方式中，连接到栅极导电层G1至G6当中的处于顶部的栅极导电层G6的第二配线CL2c_3可以包括形成在不同水平面处的导电线CL2c_3a和CL2c_3b。
共同地参照图11A、图11B、图12、图13、图14A、图14B、图15、图16、图17、图18A和图18B，第二配线CL2可以包括图16所示的第二配线CL2c_1、图17所示的第二配线CL2c_2和图18B所示的第二配线CL2c_3当中的至少一条配线。因此，根据本发明构思的某些实施方式，存储器件可以考虑到配线的工艺环境和布置来制造，并可以配置为减小将形成在外围电路区域中的多个通过晶体管和存储单元阵列连接的某些行线的电阻。
返回参照图11A和图11B，非易失性存储器件100b可以包括图12至图14B所示的第一配线CL1c_1、CL1c_2和CL1c_3、图15所示的第二接触CNT2C_1以及图16、图17、图18A和图18B所示的第二配线CL2c_1、CL2c_2和CL2c_3当中的至少一个。
图19是示出根据本发明构思的实施方式的非易失性存储器件中包括的行解码器的可能的布置的布局图。
参照图19，非易失性存储器件100c可以实施在半导体芯片中。半导体芯片可以包括存储单元阵列区域CA1至CA4、行解码器区域RD1至RD6、页缓冲器区域PB1至PB4以及外围电路区域PERI。行解码器区域RD1至RD6在第一方向上与存储单元阵列区域CA1至CA4相邻。行解码器可以位于行解码器区域RD1至RD6中。页缓冲器区域PB1至PB4可以在第二方向上与存储单元阵列区域CA1至CA4相邻地设置。多个页缓冲器可以位于页缓冲器区域PB1至PB4中。页缓冲器的操作将在下面参照图20A和图20B更详细地描述。
存储单元阵列区域CA1至CA4、行解码器区域RD1至RD6和页缓冲器区域PB1至PB4可以与基板的主表面平行地并排设置。数据I/O电路等可以位于外围电路区域PERI中。
图6所示的存储单元阵列区域CA1和CA2以及行解码器区域RD1、RD2和RD3的描述可以应用于图19所示的存储单元阵列区域CA1至CA4以及行解码器区域RD1至RD6。尽管在图19中示出四个存储单元阵列区域、六个行解码器区域和四个页缓冲器区域，但是本发明构思不限于此。存储单元阵列区域、行解码器区域和页缓冲器区域的数量可以随设计而变化。
图20A是进一步示出根据本发明构思的实施方式的包括具有四位线(QBL)结构的页缓冲器单元的非易失性存储器件100c的方框图。
参照图20A，存储单元阵列110c可以连接到多条位线BL1至BL_4i，其中“i”是至少3的整数。页缓冲器单元130c可以包括多个页缓冲器131c至133c。在某些实施方式中，页缓冲器131c至133c的数量可以为“i”，并且位线BL1至BL_4i的数量可以为4i。这里，四条位线(例如BL1至BL4)可以连接到一个页缓冲器(例如131c)，因此，页缓冲器单元130c可以被称为QBL结构的页缓冲器。
位线BL1至BL_4i可以分成第一位线组BLG1至第四位线组BLG4。第一位线组BLG1至第四位线组BLG4的编程顺序可以变化。例如，第一位线组BLG1可以包括位线BL1、BL5和BL_4i-3，第二位线组BLG2可以包括位线BL2、BL6和BL_4i-2，第三位线组BLG3可以包括位线BL3、BL7和BL_4i-1，第四位线组BLG4可以包括位线BL4、BL8和BL_4i。
分别包括在第一位线组BLG1至第四位线组BLG4中的第一位线BL1至第四位线BL4可以共用一个页缓冲器131c。这里，对第一位线组BLG1至第四位线组BLG4的编程操作可以顺序地执行。换言之，对连接到第一位线BL1至第四位线BL4的存储单元的编程操作可以顺序地执行。
图20B是示出根据本发明构思的实施方式的包括具有屏蔽位线(SBL)结构的页缓冲器单元的非易失性存储器件100c_1的另一方框图。
参照图20B，存储单元阵列110c_1可以连接到多条位线BL1至BL_2i，其中“i”是至少3的整数。页缓冲器单元130c_1可以包括多个页缓冲器131c_1至133c_1。在某些实施方式中，页缓冲器131c_1至133c_1的数量可以为“i”，位线BL1至BL_2i的数量可以为2i。这里，两条位线(例如BL1和BL2)可以连接到一个页缓冲器(例如131c_1)，因此，页缓冲器单元130c_1可以被称为SBL结构的页缓冲器。
位线BL1至BL_2i可以分成第一位线组BLG1和第二位线组BLG2。第一位线组BLG1和第二位线组BLG2的编程顺序可以变化。例如，第一位线组BLG1可以包括位线BL1、BL3和BL_2i-1，第二位线组BLG2可以包括位线BL2、BL4和BL_2i。分别包括在第一位线组BLG1和第二位线组BLG2中的第一位线BL1和第二位线BL2可以共用一个页缓冲器131c_1。这里，对第一位线组BLG1和第二位线组BLG2的编程操作可以顺序地执行。换言之，对连接到第一位线BL1和第二位线BL2的存储单元的编程操作可以顺序地执行。
图21是可并入根据本发明构思的实施方式的非易失性存储器件的计算系统的方框图。
参照图21，计算系统1000可以包括中央处理单元(CPU)1030、用户接口1050和非易失性存储系统1010，它们电连接到总线1060。非易失性存储系统1010包括存储控制器1012和非易失性存储器件1011。
非易失性存储器件1011可以包括图6和图7A所示的非易失性存储器件100a、图11A所示的非易失性存储器件100b或图19所示的非易失性存储器件100c。因此，在非易失性存储器件1011中，将存储单元阵列连接到包括在行解码器中的通过晶体管的行线的电阻可以被减小。
计算系统1000还可以包括RAM 1040和电源单元1020。
当计算系统1000是移动装置时，可以另外地提供供应操作电压的电池和调制解调器诸如基带芯片。对本领域技术人员显然的，应用芯片组、照相机图像处理器、移动动态RAM(DRAM)等也可以被提供用于计算系统1000，因此将省略其详细描述。
存储控制器1012和非易失性存储器件1011可以形成例如采用非易失性存储器的固态驱动器/盘(SSD)来存储数据。
尽管已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种变化，而没有脱离权利要求书的精神和范围。
本申请要求于2017年10月16日在韩国知识产权局提交的韩国专利申请第10-2017-0134249号的权益，其主题通过引用整体地结合于此。

Claims (20)

1.一种非易失性存储器件，包括：
竖直堆叠的存储单元阵列，形成在具有主表面的基板上；和
行解码器，通过多条行线向所述存储单元阵列供应行线电压，
其中所述行解码器包括多个通过晶体管，使得所述多条行线的每条包括经由所述多个通过晶体管中的至少一个连接到所述存储单元阵列的至少一条配线，并且
所述多条行线中的至少一条中的每个包括在平行于所述基板的所述主表面的方向上延伸的多条配线和在垂直于所述基板的所述主表面的方向上延伸的接触。
2.如权利要求1所述的非易失性存储器件，其中所述多条配线具有相同的宽度。
3.如权利要求1所述的非易失性存储器件，其中所述多条配线包括形成在自所述基板的所述主表面的相同水平面处的第一导电线和第二导电线。
4.如权利要求1所述的非易失性存储器件，其中所述多条配线包括分别形成在自所述基板的所述主表面的不同水平面处的第一导电线和第二导电线。
5.如权利要求4所述的非易失性存储器件，其中所述多条行线中的所述至少一条还包括连接所述第一导电线和所述第二导电线的通路结构。
6.如权利要求1所述的非易失性存储器件，其中所述存储单元阵列包括多个栅极导电层，并且所述多条行线中的所述至少一条连接到所述多个导电层当中的具有最高电阻值的栅极导电层。
7.如权利要求1所述的非易失性存储器件，其中所述存储单元阵列和所述行解码器平行于所述基板的所述主表面并排地设置。
8.一种非易失性存储器件，包括：
外围电路区域，形成在具有主表面的基板上并包括多个通过晶体管；和
存储单元阵列，以竖直堆叠结构形成在所述外围电路区域上，所述存储单元阵列通过多条行线连接到所述通过晶体管，
其中所述多条行线中的每条包括形成在所述存储单元阵列的上部层上的第一配线、形成在所述外围电路区域中的第二配线、以及将所述第一配线与所述第二配线连接的接触，并且
所述多条行线当中的第一行线中包括的所述第一配线、所述接触和所述第二配线当中的至少一个包括多条导电线。
9.如权利要求8所述的非易失性存储器件，其中分别包括在所述多条行线中的多条第一配线具有相同的宽度。
10.如权利要求8所述的非易失性存储器件，其中分别包括在所述多条行线中的多条第二配线具有相同的宽度。
11.如权利要求8所述的非易失性存储器件，其中包括在所述第一行线中的所述第一配线包括第一导电线和第二导电线，并且所述第一导电线和所述第二导电线形成在自所述基板的所述主表面起的相同的水平面处。
12.如权利要求8所述的非易失性存储器件，其中包括在所述第一行线中的所述第一配线包括第一导电线和第二导电线，并且所述第一导电线和所述第二导电线形成在自所述基板的所述主表面起的不同的水平面处。
13.如权利要求8所述的非易失性存储器件，其中包括在所述第一行线中的所述第二配线包括第三导电线和第四导电线，并且所述第三导电线和所述第四导电线形成在自所述基板的主表面的相同的水平面处。
14.如权利要求8所述的非易失性存储器件，其中所述存储单元阵列包括多个栅极导电层，并且所述第一行线连接到所述多个栅极导电层当中的具有最高电阻的栅极导电层。
15.如权利要求8所述的非易失性存储器件，其中包括在所述第一行线中的所述第二配线包括第三导电线和第四导电线，并且所述第三导电线和所述第四导电线形成在自所述基板的所述主表面起的不同的水平面处。
16.如权利要求8所述的非易失性存储器件，其中所述第一行线还包括连接包括在所述第一行线中的所述第一配线和所述第二配线的多个接触。
17.一种非易失性存储器件，包括：
竖直堆叠的存储单元阵列，形成在具有主表面的基板上；和
行解码器，向所述存储单元阵列供应行线电压，所述行解码器包括多个通过晶体管；
其中所述行线电压通过将所述通过晶体管连接到所述存储单元阵列的多条行线供应，
所述多条行线中的每条包括与所述基板的所述主表面平行的配线和垂直于所述基板的所述主表面的接触，并且
所述多条行线当中的第一行线的配线的至少部分具有比所述多条行线当中的其它行线的配线宽的宽度。
18.如权利要求17所述的非易失性存储器件，其中所述其它行线的所述配线具有相同的宽度。
19.如权利要求17所述的非易失性存储器件，其中所述行解码器位于所述基板和所述存储单元阵列之间，
所述配线包括形成在所述存储单元阵列的上表面上的第一配线以及形成在所述存储单元阵列下面的第二配线，并且
所述第一行线的所述第一配线具有比所述其它行线的第一配线大的宽度，和/或所述第一行线的所述第二配线具有比所述其它行线的第二配线大的宽度。
20.如权利要求17所述的非易失性存储器件，其中所述存储单元阵列和所述行解码器平行于所述基板的所述主表面并排设置。
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