CN107545912A - 具有垂直结构的存储器件 - Google Patents

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CN107545912A CN201710500365.4A CN201710500365A CN107545912A CN 107545912 A CN107545912 A CN 107545912A CN 201710500365 A CN201710500365 A CN 201710500365A CN 107545912 A CN107545912 A CN 107545912A
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Abstract

本发明公开了一种存储器件，该存储器件包括第一半导体层、在第一半导体层上的第二半导体层、以及上位线。第一半导体层包括在第一方向上延伸并在与第一方向垂直的第二方向上彼此平行的下位线、以及衬底。第二半导体层包括在垂直于第一方向和第二方向的第三方向上延伸的垂直柱。上位线连接到垂直柱并在第二半导体层上在第一方向上延伸。上位线布置为在第二方向上具有第一节距。下位线布置为在第二方向上具有第二节距。第一节距和第二节距具有不同的长度。

Description

具有垂直结构的存储器件
技术领域
本公开涉及一种半导体器件，更具体地，涉及将存储器件的单元区域连接到其页缓冲区的连接区域的布局。
背景技术
为了满足高的性能和低廉的价格，可以增加存储器件的集成。具体地，由于为了存储器件的高集成而使得存储单元尺寸方面的减小，存储器件的操作和操作电路和/或互连线的结构已经变得更加复杂。因此，期望具有改善的集成度和优良的电特性的存储器件。
发明内容
发明构思涉及具有优异的电特性和高集成度的存储器件。
根据发明构思的一些示例实施方式，一种存储器件包括第一半导体层、在第一半导体层上的第二半导体层、以及多条上位线。第一半导体层包括在第一方向上延伸并在与第一方向垂直的第二方向上彼此平行的多条下位线。第一半导体层包括衬底。第二半导体层包括在垂直于第一方向和第二方向的第三方向上延伸的多个垂直柱。所述多条上位线连接到所述多个垂直柱并在第二半导体层上在第一方向上延伸。所述多条上位线被布置为在第二方向上具有第一节距。所述多条下位线被布置为在第二方向上具有第二节距。第一节距和第二节距具有不同的长度。
根据发明构思的一些示例实施方式，一种存储器件包括：第一半导体层；多个页缓冲器电路，在第一半导体层中并布置为多个组；在第一半导体层上的第二半导体层；以及多条上位线。第一半导体层包括在第一方向上延伸并在垂直于第一方向的第二方向上布置的多条下位线。第一半导体层包括衬底。所述多个页缓冲电路在第一半导体层中并布置为多个组。第二半导体层在垂直于第一方向和第二方向的第三方向上在第一半导体层上，并包括多个垂直柱和多个栅结构。所述多个栅结构包括沿着所述多个垂直柱的侧壁堆叠的多个栅导电层。所述多条上位线连接到所述多个垂直柱。所述多条上位线在所述多个栅结构上在第一方向上延伸并在第二方向上布置。所述多条上位线被布置为具有第一节距。所述多条下位线被布置为具有第二节距。第二节距大于第一节距。
根据发明构思的一些示例实施方式，一种存储器件包括：衬底；在衬底上的多条下位线；存储单元阵列，在衬底上且在所述多条下位线上；多条字线，在与第一方向和第二方向交叉的第三方向上一个堆叠在另一个的顶部上；以及多条上位线，连接到存储单元阵列。所述多条下位线在第一方向上延伸并在第二方向上彼此间隔开第一距离。第二方向交叉第一方向。所述多条字线在第二方向上延伸并连接到存储单元阵列。所述多条上位线横跨字线并在第一方向上延伸。所述多条上位线在第二方向上彼此间隔开小于第一距离的第二距离。
附图说明
将以下结合附图的详细描述，本发明构思的一些示例实施方式将被更清楚地理解，附图中：
图1是根据发明构思的一些示例实施方式的存储器件的框图；
图2是示意性地示出根据发明构思的一些示例实施方式的图1的存储器件的结构的图；
图3是示出根据发明构思的一些示例实施方式的图1的存储单元阵列的一示例的图；
图4是根据发明构思的一些示例实施方式的图3的存储块之一的等效电路的电路图；
图5是根据发明构思的一些示例实施方式的垂直存储器件的一部分的平面图；
图6是与图5的平面图的一部分对应的透视图；
图7是图5的垂直存储器件的剖视图；
图8是根据发明构思的一些示例实施方式的存储器件的布局图；
图9和图10是图8的存储器件的剖视图；
图11是根据发明构思的一些示例实施方式的存储器件的一部分的布局图；
图12是根据发明构思的一些示例实施方式的垂直存储器件的剖视图；
图13是根据发明构思的一些示例实施方式的垂直存储器件的存储块的透视图；
图14是示出根据发明构思的一些示例实施方式的存储器件中的电路的配置的图；以及
图15是包括根据发明构思的一些示例实施方式的存储系统的计算系统的框图。
具体实施方式
图1是根据发明构思的一些示例实施方式的存储器件10的框图。如图1所示，存储器件10可以包括存储单元阵列12、行解码器14、页缓冲器16和外围电路18。
存储单元阵列12可以包括多个存储单元，每个存储单元具有与所存储的数据相对应的状态。所述多个存储单元可以布置成存储单元阵列12，并可以通过多条字线WL和多条位线BL存取。存储单元可以是易失性存储单元(当供给的电力被切断时所存储的数据丢失)或非易失性存储单元(即使当供给的电力被切断时，所存储的数据也被保持)。例如，当存储单元是易失性存储单元时，存储器件10可以是动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双数据速率同步动态随机存取存储器(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM或Rambus动态随机存取存储器(RDRAM)。此外，当存储单元是非易失性存储单元时，存储器件10可以是电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮置栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)或铁电随机存取存储器(FRAM)。此外，存储器件10可以是混合存储器件，其中存储单元阵列12既包括易失性存储单元又包括非易失性存储单元。在下面的描述中，存储器件10被描述为垂直NAND快闪装置。然而，发明构思不限于此。
参照图1，行解码器14可以从外围电路18接收驱动电压V_X和行地址A_X，并控制布置在存储单元阵列12中的字线。例如，行解码器14可以基于行地址A_X激活字线中的至少一条并将驱动电压V_X施加到被选择的字线。由通过行解码器14基于行地址A_X激活的字线选择的存储单元可以被称为页，数据可以以页为单位写入到存储单元阵列12或从存储单元阵列12读取。
行解码器14可以不仅与存储单元阵列12相邻地设置，而且包括与布置在存储单元阵列12中的相应字线相邻地重复布置的相同电路。因此，行解码器14可以具有与存储单元阵列12在字线布置的方向上(例如在与字线延伸的方向垂直的方向上)的长度基本上相同的长度。
参照图1，页缓冲器16可以从外围电路18接收页缓冲器控制信号C_PB，并向外围电路18发送数据信号D_RW或从外围电路18接收数据信号D_RW。页缓冲器16可以响应于页缓冲器控制信号C_PB控制布置在存储单元阵列中的位线12。例如，页缓冲器16可以响应于页缓冲器控制信号C_PB来感测位线的信号，因此检测存储在存储单元阵列12的存储单元中的数据并可以根据所检测的数据将数据信号D_RW发送到外围电路18。此外，页缓冲器16可以响应于页缓冲器控制信号C_PB、基于从外围电路18接收的数据信号D_RW向位线施加信号，因此将写数据写入存储单元阵列12的存储单元。如上所述，页缓冲器16可以向连接到由行解码器14激活的字线的存储单元写入数据或从其读取数据。
页缓冲器16可以包括用于执行数据读取操作的读电路、用于执行数据写入操作的写电路以及用于临时存储数据的多个锁存器。读电路、写电路和锁存器可以布置在每条位线处。尽管没有在图1中示出，但是页缓冲器16可以包括列解码器并从外围电路18接收列地址。当页缓冲器16包括列解码器时，读电路、写电路和锁存器可以布置在列解码器的每条输出线处，而不是以位线为单位布置。
页缓冲器16不仅可以与存储单元阵列12相邻地设置，而且可以包括与布置在存储单元阵列12中的相应位线相邻地重复布置的相同电路。因此，页缓冲器16可以具有与存储单元阵列12在布置位线的方向上(例如在与位线延伸的方向垂直的方向上)的长度基本上相同的长度。
参照图1，外围电路18可以从存储器件10的外部接收命令信号CMD、地址信号ADDR和控制信号CTRL，并向存储器件10外部的装置(例如存储器控制器)发送数据DATA或从其接收数据DATA。外围电路18可以输出信号(例如行地址A_X或页缓冲器控制信号C_PB)，从而基于命令信号CMD、地址信号ADDR和控制信号CTRL将数据写入存储单元阵列12或者从存储单元阵列12读取数据。外围电路18可以包括多个子电路。外围电路18的子电路可以包括用于产生存储器件10的操作所需的各种电压(包括驱动电压V_X)的电压产生电路，并包括用于校正从存储单元阵列12读取的数据的错误的纠错电路。
图2示意性地示出根据发明构思的一些示例实施方式的图1的存储器件10的结构。如以上参照图1所述，存储器件10可以包括存储单元阵列12、行解码器14、页缓冲器16和外围电路18，并且存储器件10的元件可以在半导体制造工艺中形成。图2将在下面参照图1被描述。
参照图2，存储器件10可以包括第一半导体层20和第二半导体层30，并且第二半导体层30可以在第三方向上堆叠在第一半导体层20上。根据发明构思的一些示例实施方式，图1的行解码器14、页缓冲器16和外围电路18可以形成在第一半导体层20中，图1的存储单元阵列12可以形成在第二半导体层30中。换句话说，第一半导体层20可以包括衬底，并且诸如晶体管的半导体器件和用于布线器件的图案可以形成在衬底上。因此，电路(例如，与行解码器14、页缓冲器16和外围电路18对应的电路)可以形成在第一半导体层20中。
在第一半导体层20中形成电路之后，可以形成包括存储单元阵列12的第二半导体层30，并且可以形成用于将存储单元阵列12(例如字线WL和位线BL)电连接到形成在第一半导体层20中的电路(例如对应于行解码器14和页缓冲器16的电路)的图案。因此，存储器件10可以具有其中存储单元阵列12和其它电路(例如，与行解码器14、页缓冲器16和外围电路18对应的电路)设置在堆叠方向(也就是，第三方向)上的结构，也就是，外围上单元或单元在外围之上(COP)结构。由于除了存储单元阵列12之外的电路设置在存储单元阵列12下面，所以COP结构可以有效地减小在与堆叠方向垂直的表面上占据的面积。因此，可以增大集成在存储器件10中的存储单元的数量。
如图2所示，在形成有存储单元阵列12的第二半导体层30中，字线WL可以在垂直于堆叠方向(也就是，第三方向)的第二方向上延伸。位线BL可以在与堆叠方向(也就是，第三方向)垂直的第一方向上延伸。如上所述，存储单元阵列12中包括的存储单元可以通过字线WL和位线BL存取，并且字线WL和位线BL可以电连接到形成在第一半导体层20中的电路，例如对应于行解码器14和页缓冲器16的电路。
尽管没有在图2中示出，但是用于电连接到存储器件10的外部的多个焊盘可以设置在存储器件10中。例如，用于从存储器件10外部的装置(例如存储器控制器)接收命令信号CMD、地址信号ADDR和控制信号CTRL的多个焊盘以及用于输入/输出数据DATA的多个焊盘可以被设置。焊盘可以相对于外围电路18在垂直方向(也就是，第三方向)上或水平方向(也就是，第二方向)上彼此相邻地设置，外围电路18处理从存储器件10的外部接收的信号或发送到存储器件10外部的信号。
图3示出根据发明构思的一些示例实施方式的图1的存储单元阵列12的一示例。参照图3，作为存储单元阵列12的一示例的存储单元阵列11可以包括多个存储块BLK1至BLKi。
存储块BLK1至BLKi的每个可以具有三维(3D)结构或垂直结构。具体地，存储块BLK1至BLKi的每个可以包括在第一方向和第二方向上延伸的结构。此外，存储块BLK1至BLKi的每个可以包括在第三方向上延伸的多个NAND串。所述多个NAND串可以通过在第一方向和第二方向上分隔特定的距离来提供。
每个NAND串可以连接到位线BL、串选择线SSL(参照图6)、地选择线GSL(参照图6)、字线WL和公共源极线CSL(参照图6)。换句话说，存储块BLK1至BLKi的每个可以连接到多条位线BL、多条串选择线SSL(参照图6)、多条地选择线GSL(参照图6)、多条字线WL和公共源极线CSL(参照图6)。存储块BLK1至BLKi被参照图4更详细地描述。
图4是根据发明构思的一些示例实施方式的对应于图3的存储块BLK1至BLKi的存储块BLK的电路图。
参照图4，存储块BLK可以是具有垂直结构的NAND快闪存储器。图3的存储块BLK1至BLKi可以如图4中那样实现。存储块BLK可以包括多个NAND串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、地选择线GSL、多条串选择线SSL1至SSL3、以及公共源极线CSL。根据发明构思的各种示例实施方式，NAND串的数量、字线的数量、位线的数量、地选择线的数量以及串选择线的数量可以被各种各样地改变。
多个NAND串可以提供在位线BL1至BL3的每条与公共源极线CSL之间。NAND串NS11、NS21和NS31可以提供在作为第一位线的位线BL1与公共源极线CSL之间。NAND串NS12、NS22和NS32可以提供在作为第二位线的位线BL2与公共源极线CSL之间。公共源极线CSL和NAND串NS13、NS23和NS33可以提供在作为第三位线的位线BL3与公共源极线CSL之间。在下文，为了方便起见，NAND串可以被称为串。
共同连接到一条位线的串可以形成一列。例如，共同连接到第一位线BL1的串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的串NS12、NS22和NS32可以对应于第二列，共同连接到第三位线BL3的串NS13、NS23和NS33可以对应于第三列。
连接到一条串选择线的串可以形成一行。例如，连接到作为第一串选择线的串选择线SSL1的串NS11、NS12和NS13可以对应于第一行，连接到作为第二串选择线的串选择线SSL2的串NS21、NS22和NS23可以对应于第二行，连接到作为第三串选择线的串选择线SSL3的串NS31、NS32和NS33可以对应于第三行。
在每个串中，串选择晶体管SST连接到串选择线SSL1、SSL2和SSL3中的一个。在每个串中，多个存储单元MC1至MC8分别连接到字线WL1至WL8。在每个串中，地选择晶体管GST连接到地选择线GSL。在每个串中，串选择晶体管SST连接到位线BL1、BL2和BL3中的一条，并且地选择晶体管GST连接到公共源极线CSL。
相同高度的字线(例如第一字线WL1)彼此共同地连接，并且串选择线SSL1至SSL3彼此分离。例如，第一字线WL1和第一串选择线SSL1被选择以对连接到第一字线WL1并属于串NS11、NS12和NS13的存储单元编程。
图5是根据发明构思的一些示例实施方式的垂直存储器件100的一部分的平面图。图6是图5的平面图的A部分的透视图。图7是存储器件100沿着图5的线VII-VII'截取的剖视图。参照图5至图7，提供了在第一至第三方向上延伸的3D结构。
参照图5，在第一方向上延伸的多条上位线U_BL和在第二方向上延伸的多条串选择线SS0至SS3可以彼此交叉地布置。多条串选择线SS0至SS3可以通过选择线切割区域SLC或字线切割区域WLC而彼此分离。
如图6和图7所示，在该处形成行解码器14、页缓冲器16和外围电路18的第一半导体层20可以包括衬底SUB以及在第三方向上以这种所述的次序顺序地堆叠在衬底SUB上的第一、第二和第三层间绝缘膜110、112和114。衬底SUB可以具有在第一方向和第二方向上延伸的主表面。在一些示例实施方式中，衬底SUB可以包括多晶硅衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
如上所述，第一层间绝缘膜110、第二层间绝缘膜112和第三层间绝缘膜114可以按这种所述的顺序依次堆叠在衬底SUB上。第一至第三层间绝缘层110、112和114可以通过借助化学气相沉积(CVD)工艺或旋涂工艺使用诸如硅氧化物的绝缘材料形成。
多个半导体器件(例如晶体管TR)可以形成在第一半导体层20的衬底SUB上。半导体器件可以经由穿过第一层间绝缘膜110的第二接触插塞144而电连接到形成在第二层间绝缘膜112中的下位线D_BL。在一些示例实施方式中，用于将下位线D_BL电连接到上位线U_BL的下位线焊盘(未示出)可以形成在第三层间绝缘膜114中。例如，形成在第一半导体层20中的半导体器件可以形成对应于图1的页缓冲器16的电路。
如图6和图7所示，在该处形成图1的存储单元阵列12的第二半导体层30可以堆叠在第一半导体层20上，并可以包括基底层120和在基底层120上的栅结构GS。
基底层120可以是第一导电类型(例如p型)的层。掺杂有第二导电类型(例如n型)的杂质并在第二方向上延伸的公共源极线CSL可以布置在基底层120中。在一些示例实施方式中，第二半导体层30的基底层120可以通过使用多晶硅，借助溅射工艺、CVD工艺、原子层沉积(ALD)工艺或物理气相沉积(PVD)工艺形成。在一些示例实施方式中，第二半导体层30的基底层120可以通过在第三层间绝缘层114上形成非晶硅层以及然后通过热处理或激光束照射将非晶硅层改变为单晶硅层来形成。因此，可以去除基底层120中的缺陷。在另一些示例实施方式中，基底层120可以通过晶片接合工艺形成。在这种情况下，基底层120可以通过将单晶硅晶片附接在第三层间绝缘膜114上以及然后部分地去除或平坦化单晶硅晶片的上部分而形成。
栅结构GS可以形成在基底层120上。缓冲电介质膜131可以形成在基底层120和栅结构GS之间。缓冲电介质膜131可以是硅氧化物膜。
栅结构GS可以在第二方向上延伸。栅结构GS可以在垂直于第二方向的第一方向上彼此面对。栅结构GS可以包括绝缘膜IL以及彼此间隔开且绝缘膜IL在其间的栅电极GSL、WL1至WL4和SSL。绝缘膜IL可以是硅氧化物膜。缓冲电介质膜131可以比绝缘膜IL薄。栅电极GSL、WL1至WL4和SSL可以包括掺杂的硅、金属(例如钨)、金属氮化物、金属硅化物或其组合。
栅电极GSL、WL1至WL4和SSL可以包括地选择线GSL、字线WL1至WL4和串选择线SSL。地选择线GSL、字线WL1至WL4和串选择线SSL可以以所述的顺序依次形成在基底层120上。随着距基底层120的距离增加，栅电极GSL、WL1至WL4和SSL的面积可以减小。参照图8和图9，栅电极可以以阶梯的形式堆叠。
尽管在图6和图7中示出四条字线WL1至WL4，但是可以形成一结构，在该结构中不同数量的字线(例如8、16、32或64条字线)在垂直方向上堆叠在地选择线GSL和串选择线SSL之间并且绝缘膜IL分别在每两条相邻的字线之间。堆叠在地选择线GSL和串选择线SSL之间的字线的数量不限于此。此外，两条或更多条地选择线GSL可以堆叠在垂直方向上，并且两条或更多条串选择线SSL可以堆叠在垂直方向上。
在第二方向上延伸的字线切割区域WLC可以设置在栅结构GS之间。栅电极GSL、WL1至WL4和SSL可以通过字线切割区域WLC彼此分离。例如，字线切割区域WLC可以包括绝缘材料(例如硅氧化物)或者可以是气隙。
在第三方向上穿透栅电极GSL、WL1至WL4和SSL以及绝缘膜IL的多个垂直柱PL布置在基底层120的在该处形成栅结构GS的区域上。垂直柱PL穿透栅电极GSL、WL1至WL4和SSL以及绝缘膜IL，并因此连接到基底层120。垂直柱PL可以具有从基底层120向上延伸(也就是，在第三方向上延伸)的长轴。垂直柱PL的第一端可以连接到基底层120，垂直柱PL的第二端可以连接到在第一方向上延伸的上位线U_BL。每个垂直柱PL的表面层141可以包括第二导电类型的硅材料，并可以用作沟道区。每个垂直柱PL的内部140可以包括绝缘材料例如硅氧化物或气隙。
垂直柱PL可以形成为蜂窝形状，在其中垂直柱PL与相邻行或列的垂直柱PL交错。当垂直柱PL彼此交错时，相邻的垂直柱PL之间的距离可以相对恒定。
每个栅结构GS可以包括电荷存储层CS。电荷存储层CS可以在栅电极GSL、WL1至WL4和SSL与绝缘膜IL之间和/或在栅电极GSL、WL1至WL4和SSL与垂直柱PL之间延伸。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。
漏极DR可以分别设置在垂直柱PL上。例如，漏极DR可以包括掺杂有第二导电类型的杂质的硅材料。在第一方向延伸并在第二方向上彼此间隔开特定距离的上位线U_BL可以布置在漏极DR上。上位线U_BL可以经由第一接触插塞142连接到漏极DR。
参照图7，经由漏极DR和第一接触插塞142连接到垂直柱PL的上位线U_BL具有第一节距L1，并且经由第二接触插塞144连接到形成在衬底SUB中的晶体管TR的下位线D_BL具有第二节距L2。尽管没有在附图中示出，但是上位线U_BL可以经由穿透第二半导体层30以及第一半导体层20的一部分的接触插塞电连接到下位线D_BL。
上位线U_BL和下位线D_BL可以通过不同的工艺被图案化。在一些示例实施方式中，上位线U_BL可以通过使用双图案化技术(DPT)或四重图案化技术(QPT)被图案化，下位线D_BL可以通过使用间隔物图案化技术(SPT)被图案化。在这种情况下，下位线D_BL的第二节距L2可以大于上位线U_BL的第一节距L1。在一些示例实施方式中，第二节距L2可以是第一节距L1的两倍。然而，发明构思不限于此。
在一些示例实施方式中，下位线D_BL可以被分组为第一下位线组和第二下位线组。参照图7，仅示出与第一和第二下位线组之一对应的下位线D_BL。公共组的下位线D_BL可以电连接到公共组的晶体管TR。晶体管TR可以形成图1的页缓冲器16。后面将参照图11详细描述下位线D_BL。
在一些示例实施方式中，与常规垂直存储器件相比，垂直存储器件100中的页尺寸可以由于被一条串选择线SSL选择的上位线U_BL的数量的增加而增加。因此，编程速度和读速度可以增大，并且干扰的发生可以由于编程的数量(NOP)的减少而减少。
图8是根据发明构思的一些示例实施方式的存储器件100a的布局图，图9和图10是存储器件100a的剖视图。图9是沿图8的IX-IX'线截取的截面，图10是沿图8的X-X'线截取的剖视图。具体地，图8至图10示出用于将形成在图7的第二半导体层30上的上位线U_BL电连接到形成在图7的第一半导体层20中的下位线D_BL的结构的示例。图8至图10将参照图1和图2被描述。
参照图8，提供基底层120，并且栅电极GSL、WL1至WL4和SSL(地选择线GSL、字线WL1至WL4和串选择线SSL)可以以所述的顺序垂直地(也就是，在第三方向上)依次形成在基底层120上。随着距基底层120的距离增加，栅电极GSL、WL1至WL4和SSL的面积可以减小。栅电极GSL、WL1至WL4和SSL可以以阶梯的形式堆叠。
垂直柱PL可以穿透栅电极GSL、WL1至WL4和SSL并在第三方向上延伸。垂直柱PL可以布置为在第一方向和第二方向上彼此间隔开期望的(和/或可选地，预定的)间隔。
在第一方向上延伸且在第二方向上彼此间隔开特定距离并分别在第三方向上交叠垂直柱PL的上位线U_BL可以布置在垂直柱PL上。漏极DR(参照图9)可以分别设置在垂直柱PL上，并且上位线U_BL可以经由第一接触插塞142(参见图9)连接到漏极DR。
上位线U_BL可以被分组为第一上位线组U_BLG_1和第二上位线组U_BLG_2。在一些示例实施方式中，第一上位线组U_BLG_1中的上位线和第二上位线组U_BLG_2中的上位线可以在第二方向上交替地布置。
每条上位线U_BL的连接区域150可以被限定在其垂直地(也就是，在第三方向上)不交叠基底层120的外部分中。电连接上位线U_BL和下位线D_BL的导电路径可以形成在连接区域150中。
参照图9，第一半导体层20可以包括衬底SUB和在第三方向上堆叠的多个层间绝缘膜(例如第一至第三层间绝缘膜110、112和114)。尽管没有在图8至10中示出，但是多个半导体器件例如晶体管可以形成在衬底SUB上，并且用于将下位线D_BL电连接到半导体器件的接触插塞可以形成在第一层间绝缘膜110中。
下位线D_BL可以形成在第二层间绝缘膜112中。在一些示例实施方式中，下位线D_BL可以分组为第一下位线组和第二下位线组，并且第一下位线组和第二下位线组可以分别连接到形成不同页缓冲器组的页缓冲器。后面将参照图11详细描述下位线D_BL。
在连接区域150中，导电路径可以通过穿透第二半导体层30与第三层间绝缘膜114的一部分的第三接触插塞154而形成在上位线U_BL和下位线D_BL之间。换句话说，如图9所示，上位线U_BL经由上位线接触插塞152电连接到第三接触插塞154，下位线D_BL经由穿透第二层间绝缘膜112的一部分的下位线接触插塞158和形成在第三层间绝缘膜114中的下位线焊盘156而电连接到第三接触插塞154。
参照图10，导电路径形成在包括第一和第二上位线组U_BLG_1和U_BLG_2的上位线U_BL中的一些与下位线D_BL中的一些之间。在一些示例实施方式中，图10中示出的所有下位线D_BL可以是相同组的下位线。
参照图10，上位线U_BL具有第一节距L1，下位线D_BL具有第二节距L2。上位线U_BL和下位线D_BL可以通过不同的工艺被图案化。在一些示例实施方式中，上位线U_BL可以通过使用DPT或QPT被图案化，下位线D_BL可以通过使用SPT被图案化。在这种情况下，下位线D_BL的第二节距L2可以大于上位线U_BL的第一节距L1。在一些示例实施方式中，第二节距L2可以是第一节距L1的两倍。然而，发明构思不限于此。
在具有垂直结构的存储器件100a中，在一些示例实施方式中，与常规垂直存储器件相比，页尺寸可以由于被一条串选择线SSL选择的上位线U_BL的数量的增加而增加。因此，编程速度和读速度可以增大，并且干扰的发生可以由于NOP的减少而减少。
图11是根据发明构思的一些示例实施方式的上位线U_BL和下位线D_BL的布局图。具体地，图11示出图8至图10的上位线U_BL和下位线D_BL的布置的一示例。上位线U_BL可以垂直地(也就是，在第三方向上)交叠下位线D_BL，并且为了便于描述，上位线U_BL和下位线D_BL被示出在同一平面上。尽管在图11中示出了八条上位线U_BL和八条下位线D_BL，但是发明构思不限于此。
上位线U_BL可以在第二方向上彼此间隔开特定距离并在第一方向上延伸以垂直地(也就是，在第三方向上)交叠第一页缓冲区PB1、位线焊盘区BLPD和第二页缓冲区PB2。上位线U_BL可以包括第一上位线组U_BLG_1和第二上位线组U_BLG_2。第一上位线组U_BLG_1中的上位线和第二上位线组U_BLG_2中的上位线可以交替地布置。
下位线D_BL可以包括第一下位线组D_BLG_1的下位线和第二下位线组D_BLG_2的下位线。第一下位线组D_BLG_1的下位线可以在第二方向上彼此间隔开特定距离并垂直地(也就是，在第三方向上)交叠位线焊盘区BLPD的一部分和第二页缓冲区PB2。第二下位线组D_BLG_2的下位线可以在第二方向上彼此间隔开特定距离，并垂直地(也就是，在第三方向上)交叠第一页缓冲区PB1与位线焊盘区BLPD的一部分。
形成第一页缓冲器组的页缓冲器电路(未示出)可以形成在第一页缓冲器区PB1中，并且形成第二页缓冲器组的页缓冲器电路(未示出)可以形成在第二页缓冲器区PB2中。在一些示例实施方式中，页缓冲器电路可以在堆叠方向(也就是，第三方向)上与外围电路(未示出)和存储单元阵列(未示出)一起布置，从而形成COP结构。在COP结构中，页缓冲器电路和外围电路可以位于下位线D_BL之下，并且上位线U_BL可以位于存储单元阵列上。由于页缓冲器电路和外围电路被布置在存储单元阵列下面，所以COP结构可以有效地减小在垂直于堆叠方向的表面上占据的面积。
在该处形成上位线U_BL与下位线D_BL之间的导电路径的多个连接区域150可以位于位线焊盘区BLPD中。形成在第一上位线组U_BLG_1的上位线中的连接区域150可以在第三方向上交叠形成在第一下位线组D_BLG_1的下位线中的连接区域150。形成在第二上位线组U_BLG_2的上位线中的连接区域150可以在第三方向上交叠形成在第二下位线组D_BLG_2的下位线中的连接区域150。
图12是根据发明构思的一些示例实施方式的垂直存储器件200的剖视图。在图12中，与图7的那些元件相同的元件由与图7的附图标记相同的附图标记表示，因此不提供其重复描述。
参照图12，导电路径可以通过穿透垂直柱PL之间的多条字线WL1至WL4形成的第三接触插塞254而形成在第一半导体层20和第二半导体层30之间。如图12所示，第三接触插塞254和绝缘膜图案255可以通过穿透串选择线SSL、字线WL1至WL4和地选择线GSL而形成。穿透第二半导体层30的第三接触插塞254可以电连接形成在第二半导体层30的上表面上的上位线焊盘253和形成在第一半导体层20中的下位线焊盘256。
尽管没有在图12中示出，但是上位线焊盘253可以电连接到上位线U_BL。此外，下位线焊盘256可以经由下位线接触258电连接到下位线D_BL。因此，上位线U_BL可以经由通过穿过字线WL1至WL4形成的第三接触插塞254而连接到形成在第一半导体层20中的下位线D_BL。
图13是根据发明构思的一些示例实施方式的垂直存储器件300的存储块的透视图。在图13中，与图6的元件具有相同形式的元件由与图6的那些相同的附图标记来表示，因此不提供其重复描述。
参照图13，辅助互连线SU_BL提供在垂直柱PL和上位线U_BL之间。垂直柱PL可以经由第一接触插塞342连接到辅助互连线SU_BL。每条辅助互连线SU_BL可以经由第一接触插塞342将联接到彼此相邻的不同栅结构GS的两个垂直柱PL彼此连接。
每条辅助互连线SU_BL可以具有在第二方向或与第二方向相反的方向上突出的突出部分。每条具有在第二方向上突出的突出部分的辅助互连线SU_BL和每条具有在与第二方向相反的方向上突出的突出部分的辅助互连线SU_BL可以在第一方向上交替地布置。辅助互连线接触插塞343可以分别设置在辅助互连线SU_BL的突出部分上。上位线U_BL可以经由设置在突出部分上的辅助互连线接触插塞343连接到辅助互连线SU_BL。
在一些示例实施方式中，通过经由辅助互连线SU_BL将垂直柱PL连接到上位线U_BL，相邻的上位线U_BL可以设置得彼此更靠近。换句话说，形成在第二层间绝缘膜112中的下位线D_BL的节距可以大于上位线U_BL的节距。
图14是示出根据发明构思的一些示例实施方式的形成在具有COP结构的存储器件400中的存储单元阵列(未示出)下面的电路的配置的图。
页缓冲器电路PGBUF、行解码器XDEC、外围电路PERI和位线焊盘区BLPD可以在第三方向上交叠存储单元阵列(未示出)。外围电路PERI可以包括列逻辑、内部电压发生器、高电压发生器、预解码器、温度传感器、命令解码器、地址解码器、移动区(moving zone)控制器、调度器和测试/测量电路，但是不限于此。
行解码器XDEC可以在第一方向上延伸并设置在存储单元阵列(未示出)的两侧下面。尽管没有在图14中示出，但是第一方向可以是其中多条字线沿其布置的方向，例如与字线延伸的方向垂直的方向。
其中在该处形成上位线U_BL(参照图6和图7)和下位线D_BL(参照图6和图7)之间的导电路径的多个连接区域所在的位线焊盘区BLPD可以在第二方向上形成在存储单元阵列(未示出)的中央。第二方向可以是布置多条位线的方向，例如与位线延伸的方向垂直的方向。
页缓冲器电路PGBUF可以在第二方向上形成在位线焊盘区BLPD的两侧。页缓冲器电路PGBUF可以电连接到下位线D_BL(参照图6和图7)和/或外围电路PERI。由于页缓冲器电路PGBUF与位线焊盘区BLPD的两侧相邻地形成，所以可以减小位线负荷。
图15是包括根据发明构思的一些示例实施方式的存储系统1100的计算系统1000的框图。
参照图15，计算系统1000可以包括存储系统1100、处理器1200、RAM1300、输入/输出(I/O)装置1400和电源1500。尽管没有在图15中示出，但是计算系统1000还可以包括能够与视频卡、声卡、存储卡、USB设备或其它电子设备通信的端口。计算系统1000可以用个人计算机或便携式电子设备诸如笔记本计算机、移动电话、个人数字助理(PDA)和照相机来实现。
处理器1200可以执行特定的计算或任务。根据发明构思的一些示例实施方式，处理器1200可以是微处理器或中央处理单元CPU。处理器1200可以经由总线1600(诸如地址总线、控制总线和数据总线)与RAM 1300、I/O装置1400和存储系统1100通信。存储系统1100可以通过使用图1至图14中示出的示例实施方式实现。具有根据参照图1至图14描述的发明构思的一些示例实施方式的布局的存储器件可以应用于存储系统1100。根据发明构思的一些示例实施方式，处理器1200可以连接到扩展总线，诸如外围部件互连(PCI)总线。存储系统1100可以包括存储器1110和存储器控制器1120。
RAM 1300可以存储用于计算系统1000的操作的数据。例如，RAM 1300可以用DRAM、移动DRAM、SRAM、PRAM、FRAM、RRAM和/或MRAM实现。
输入/输出装置1400可以包括输入装置诸如键盘、小键盘或鼠标以及输出装置诸如打印机或显示器。电源1500可以供给计算系统1000的操作所需的操作电压。
尽管已经具体示出和描述了发明构思的一些示例实施方式，但是将理解，在不脱离权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请要求于2016年6月27日在韩国知识产权局提交的韩国专利申请第10-2016-0080245号的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种存储器件，包括：
第一半导体层，包括在第一方向上延伸并在与所述第一方向垂直的第二方向上彼此平行的多条下位线，所述第一半导体层包括衬底；
在所述第一半导体层上的第二半导体层，所述第二半导体层包括在垂直于所述第一方向和所述第二方向的第三方向上延伸的多个垂直柱；和
多条上位线，连接到所述多个垂直柱并在所述第二半导体层上在所述第一方向上延伸；
所述多条上位线布置为在所述第二方向上具有第一节距，所述多条下位线布置为在所述第二方向上具有第二节距，所述第一节距和所述第二节距具有不同的长度。
2.根据权利要求1所述的存储器件，其中所述第二节距大于所述第一节距。
3.根据权利要求1所述的存储器件，其中
所述第一半导体层包括多个页缓冲器电路，
所述多个页缓冲器电路的第一部分在第一页缓冲器组中，并且
所述多个页缓冲器电路的第二部分在第二页缓冲器组中。
4.根据权利要求3所述的存储器件，其中
第一下位线组包括所述多条下位线中的一些，
第二下位线组包括所述多条下位线中的其它下位线，
所述第一下位线组的下位线连接到所述第一页缓冲器组的页缓冲器电路，以及
所述第二下位线组的下位线连接到所述第二页缓冲器组的页缓冲器电路。
5.根据权利要求4所述的存储器件，其中所述第一下位线组的下位线和所述第二下位线组的下位线在所述第二方向上交替地布置。
6.根据权利要求1所述的存储器件，还包括：
多个栅电极，沿着所述多个垂直柱的侧壁一个堆叠在另一个的顶部上；
多个绝缘膜，在所述多个栅电极之间；和
电荷存储层，在所述多个栅电极与所述多个绝缘膜之间延伸和/或在所述多个栅电极与所述多个垂直柱之间延伸。
7.根据权利要求1所述的存储器件，还包括：
多个接触插塞，在所述第三方向上穿透所述第二半导体层，其中
所述多条上位线通过所述多个接触插塞中的一些分别连接到所述多条下位线。
8.根据权利要求7所述的存储器件，还包括：
多个上位线接触插塞，将所述多条上位线连接到所述多个接触插塞中的一些；和
多个下位线焊盘，将所述多条下位线连接到所述多个接触插塞中的一些。
9.根据权利要求8所述的存储器件，其中
所述多个上位线接触插塞和所述多个下位线焊盘布置在所述第二方向上并形成焊盘区，并且
所述多个页缓冲电路与所述焊盘区在所述第一方向上的两侧相邻。
10.根据权利要求1所述的存储器件，其中相邻行或列的所述多个垂直柱布置为蜂窝图案。
11.根据权利要求1所述的存储器件，还包括：
多条选择线，联接到所述多个垂直柱并在所述第二方向上延伸；和
多条辅助互连线，将所述多个垂直柱当中的联接到不同选择线的至少两个垂直柱彼此连接，
其中所述多条上位线经由所述多条辅助互连线连接到所述多个垂直柱。
12.一种存储器件，包括：
第一半导体层，包括在第一方向上延伸并在与所述第一方向垂直的第二方向上布置的多条下位线，所述第一半导体层包括衬底；
多个页缓冲电路，在所述第一半导体层中并布置为多个组；
第二半导体层，在垂直于所述第一方向和所述第二方向的第三方向上在所述第一半导体层上，所述第二半导体层包括多个垂直柱和多个栅结构，所述多个栅结构包括沿着所述多个垂直柱的侧壁堆叠的多个栅导电层；和
多条上位线，连接到所述多个垂直柱，所述多条上位线在所述多个栅结构上在所述第一方向上延伸并在所述第二方向上布置，
所述多条上位线布置为具有第一节距，所述多条下位线布置为具有第二节距，并且所述第二节距大于所述第一节距。
13.根据权利要求12所述的存储器件，还包括：
多个接触插塞，连接到所述多条上位线并在所述第三方向上穿透所述多个栅结构，其中
所述多条下位线的第一端分别连接到所述多个页缓冲器电路，并且
所述多条下位线的第二端分别连接到所述多个接触插塞。
14.如权利要求12所述的存储器件，其中
所述多个栅结构包括多条选择线，
所述存储器件还包括多条辅助互连线，所述多条辅助互连线将所述多个垂直柱中的联接到不同选择线的至少两个垂直柱彼此连接，以及
所述多条上位线经由所述多条辅助互连线连接到所述多个垂直柱。
15.如权利要求12所述的存储器件，其中
第一下位线组包括所述多条下位线中的一些，
第二下位线组包括所述多条下位线中的其它位线，
所述第一下位线组连接到所述多个页缓冲器电路当中的第一页缓冲器组的页缓冲器电路，
所述第二下位线组连接到所述多个页缓冲器电路当中的第二页缓冲器组的页缓冲器电路，
所述第一页缓冲器组与所述第二页缓冲器组不同。
16.一种存储器件，包括：
衬底；
在所述衬底上的多条下位线，所述多条下位线在第一方向上延伸并在第二方向上彼此间隔开第一距离，所述第二方向与所述第一方向交叉；
存储单元阵列，在所述衬底上且在所述多条下位线上；
多条字线，在与所述第一方向和所述第二方向交叉的第三方向上一个堆叠在另一个的顶部上，所述多条字线在所述第二方向上延伸并连接到所述存储单元阵列；以及
多条上位线，连接到所述存储单元阵列，所述多条上位线横跨所述字线并在所述第一方向上延伸，
所述多条上位线在所述第二方向上彼此间隔开小于所述第一距离的第二距离。
17.根据权利要求16所述的存储器件，其中
所述存储单元阵列包括连接到所述多条字线和所述多条上位线的多个NAND串，
每个所述NAND串包括在地选择晶体管和串选择晶体管之间且在所述地选择晶体管上一个堆叠在另一个的顶部上的多个存储单元，
所述多条上位线连接到所述多个NAND串的所述串选择晶体管，
所述多条上位线具有第一节距，并且
所述多条下位线具有大于所述第一节距的第二节距。
18.根据权利要求16所述的存储器件，还包括：
第一半导体层，其中
所述第一半导体层包括所述多条下位线和多个页缓冲器电路，
所述多个页缓冲器电路的第一部分是第一页缓冲器组，
所述多个页缓冲器电路的第二部分是第二页缓冲器组，
所述多条下位线的第一组连接到所述第一页缓冲器组的页缓冲器电路，并且
所述多条下位线的第二组连接到所述第二页缓冲器组的页缓冲器电路。
19.根据权利要求16所述的存储器件，还包括：
多个接触插塞，其中
所述多条上位线通过所述多个接触插塞中的一些连接到所述多条下位线。
20.根据权利要求16所述的存储器件，还包括：
电连接到所述多条下位线的多个晶体管，其中
所述存储单元阵列在所述多个晶体管上。
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