CN111755452A - 包括平行结构的半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件包括：基板；在基板上方的第一字线，第一字线在第一方向上延伸；在基板上方的第一位线，第一位线在第二方向上延伸；第一存储单元，连接到第一字线和第一位线；第一导电材料，连接到第一字线并且在垂直于第一方向和第二方向的第三方向上从第一字线延伸；第二导电材料，连接到第一位线并且在第一位线上方，第二导电材料在第一方向上延伸；以及第三导电材料，连接到第二导电材料并且在第三方向上从第二导电材料延伸。

Description

包括平行结构的半导体存储器件
技术领域
这里描述的发明构思的实施方式总体上涉及半导体电路，更具体地，涉及具有减小的尺寸的半导体存储器件，该半导体存储器件具有平行放置的行解码器块和页缓冲器块以及平行放置的位线和字线。
背景技术
半导体存储器件可以在诸如计算机、智能电话和/或智能手表的各种电子设备中用作主存储器或辅助存储器。半导体存储器件包括易失性存储器件，诸如动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。半导体存储器件可以包括非易失性存储器件，诸如闪存、相变存储器、铁电存储器、磁存储器和/或电阻存储器。
半导体存储器件可以通过使用诸如晶片的基板来制造，例如，生产。可以用一个晶片同时制造多个半导体存储器件。用一个晶片制造的半导体存储器件的数量对制造半导体存储器件的成本有影响。通过减小半导体存储器件的尺寸因而增加用一个晶片制造的半导体存储器件的数量，可以降低制造半导体存储器件的成本。
半导体存储器件可以包括存储单元阵列和外围块。存储单元阵列可以包括配置为存储数据的多个存储单元。外围块可以被配置为访问存储单元阵列的多个存储单元。尝试将半导体存储器件的存储单元阵列和外围块堆叠例如垂直堆叠的结构，以减小半导体存储器件的尺寸。然而，至今尚未提出伴随着高产量和低制造成本的堆叠结构的半导体存储器件。
发明内容
发明构思的示例实施方式提供了具有降低的制造成本、提高的设计灵活性和/或提高的可靠性的半导体存储器件。
根据一些示例实施方式，一种半导体存储器件包括：基板；在基板上方的第一字线，第一字线在第一方向上延伸；在基板上方的第一位线，第一位线在第二方向上延伸；第一存储单元，连接到第一字线和第一位线；第一导电材料，连接到第一字线并且在第三方向上从第一字线延伸，第三方向垂直于第一方向和第二方向；第二导电材料，连接到第一位线并且在第一位线上方，第二导电材料在第一方向上延伸；以及第三导电材料，连接到第二导电材料并且在第三方向上从第二导电材料延伸。
根据一些示例实施方式，一种半导体存储器件包括：基板，具有由第一方向和第二方向限定的上表面；第一行解码器结构，在基板的上表面的第一区域上在第二方向上延伸；第一页缓冲器结构，在基板的上表面的第一区域上在第二方向上延伸；在第一行解码器结构上方的第一导电材料，第一导电材料连接到第一行解码器结构并且在垂直于第一方向和第二方向的第三方向上延伸；以及在第一页缓冲器结构上方的第二导电材料，第二导电材料连接到第一页缓冲器结构并且沿第三方向延伸。
根据一些示例实施方式，一种半导体存储器件包括：第一基板，具有平行于第一方向和交叉第一方向的第二方向的上表面；第二基板，具有平行于第一方向和第二方向的上表面，第二基板的上表面面对第一基板的上表面；存储单元，在第一基板的上表面上方，存储单元连接到沿第一方向延伸的字线并连接到沿第二方向延伸的位线；第一导电材料，连接到字线并且在垂直于第一方向和第二方向的第三方向上从字线延伸；第二导电材料，连接到位线并且在第一方向上在位线上方延伸；第三导电材料，连接到第二导电材料并且在第三方向上从第二导电材料延伸；行解码器结构，在第二基板的上表面上延伸，行解码器结构在第二方向上延伸；页缓冲器结构，在第二基板的上表面上，页缓冲器结构在第二方向上延伸；第四导电材料，连接到行解码器结构并且在行解码器结构上方、在背离第三方向的方向上延伸、并连接到第一导电材料；以及第五导电材料，在页缓冲器结构上方连接到页缓冲器结构、在背离第三方向的方向上延伸、并连接到第三导电材料。
附图说明
通过参照附图详细描述发明构思的示例实施方式，发明构思的以上和另外的目的及特征将变得明显。
图1是示出根据发明构思的一示例实施方式的半导体存储器件的框图。
图2示出了根据发明构思的一示例实施方式的图1的半导体存储器件的三维结构。
图3示出了为简明描述而从图2的三维结构省略了一些部件的三维结构。
图4示出了根据发明构思的一示例实施方式的图1的半导体存储器件的存储单元阵列的三维结构。
图5示出了为简明描述而从图4的三维结构省略了一些部件的三维结构。
图6示出了根据发明构思的一示例实施方式的外围块的三维结构，该外围块包括图1的半导体存储器件的第一行解码器块、第二行解码器块、页缓冲器块和控制块。
图7示出了将图4的存储单元阵列的三维结构和图6的外围块的三维结构组合的示例。
图8示出了根据发明构思的一示例实施方式的图1的半导体存储器件的存储单元阵列的三维结构。
图9示出了为简明描述而从图8的三维结构省略了一些部件的三维结构。
图10示出了根据发明构思的一示例实施方式的外围块的三维结构，该外围块包括图1的半导体存储器件的第一行解码器块、第二行解码器块、页缓冲器块和控制块。
图11示出了与两个独立的存储单元阵列对应的外围块的三维结构。
图12示出了与两个独立的存储单元阵列对应的外围块的三维结构的另一示例。
图13示出了用于描述当存储单元阵列的尺寸改变时如何相对于存储单元阵列放置第一行解码器结构、第二行解码器结构和页缓冲器结构的示例。
图14示出了图1的存储单元阵列的一部分的示例。
图15是图1的存储单元阵列的局部结构的透视截面图。
具体实施方式
以下，可以以使本领域普通技术人员容易地实现发明构思的程度详细且清楚地描述发明构思的一些示例实施方式。
图1是示出根据发明构思的一示例实施方式的半导体存储器件100的框图。参照图1，半导体存储器件100可以包括存储单元阵列110、第一行解码器块120、第二行解码器块130、页缓冲器块140和/或控制块150。
存储单元阵列110可以包括按行和列布置的存储单元。存储单元可以通过第一导电线CL1连接到第一行解码器块120，并且可以通过第二导电线CL2连接到第二行解码器块130。存储单元可以通过位线BL连接到页缓冲器块140。
第一行解码器块120和第二行解码器块130可以在控制块150的控制下调节第一导电线CL1和第二导电线CL2的电压。第一行解码器块120和第二行解码器块130可以以相同的方式控制第一导电线CL1和第二导电线CL2；然而，发明构思不限于此。
例如，第一导电线CL1可以通过存储单元阵列110中的导电材料与第二导电线CL2连接。第一行解码器块120和第二行解码器块130可以将相同的电压施加到每个导电材料的相反两端，使得存储单元阵列110内的每个导电材料的电压一致。
第一行解码器块120可以将激活电压施加到从第一导电线CL1选择的线，并且可以将去激活电压施加到未选择的线。同样，第二行解码器块130可以将激活电压施加到从第二导电线CL2选择的线，并且可以将去激活电压施加到未选择的线。
在图1中示出了存储单元阵列110连接到第一行解码器块120和第二行解码器块130的示例。然而，可以进行改变或修改，使得存储单元阵列110连接到一个(例如，仅一个)行解码器块。存储单元阵列110可以被划分为存储块。出于读取操作、写入操作和/或擦除操作的目的，每个存储块可以被选择或者可以不被选择。
页缓冲器块140通过位线BL连接到存储单元阵列110。页缓冲器块140通过数据线DL连接到控制块150。页缓冲器块140可以将通过数据线DL从控制块150提供的数据写入存储单元阵列110中。例如，页缓冲器块140可以通过位线BL将数据写入由第一行解码器块120和第二行解码器块130选择的存储单元中。
页缓冲器块140可以通过数据线DL将从存储单元阵列110读取的数据输出到控制块150。例如，页缓冲器块140可以通过位线BL从由第一行解码器块120和第二行解码器块130选择的存储单元读取数据，并且可以通过数据线DL将读取的数据输出到控制块150。
控制块150可以被配置为与外部器件(例如，控制半导体存储器件100的控制器)通信。例如，控制块150可以从外部器件接收地址、命令、数据和/或第一控制信号。而且，控制块150可以向外部器件提供数据、响应和/或第二控制信号。
控制块150可以基于从外部器件接收的地址、命令和/或第一控制信号而控制第一行解码器块120、第二行解码器块130和/或页缓冲器块140。控制块150可以通过数据线DL将从外部器件接收的数据输出到页缓冲器块140。控制块150可以将通过数据线DL从页缓冲器块140提供的数据输出到外部器件。
控制块150可以包括配置为与外部器件通信的各种部件(例如，物理(PHY)块)、配置为控制半导体存储器件100的各种部件(例如，状态机)和/或支持将数据写入存储单元阵列110或从存储单元阵列110读取数据的操作的各种部件(例如，写入链、读取链、电荷泵、DC-DC转换器等)。
第一行解码器块120、第二行解码器块130、页缓冲器块140和/或控制块150可以支持对存储单元阵列110的访问，并且可以统称为“外围块”。
图2示出了根据发明构思的一示例实施方式的图1的半导体存储器件100的三维结构200a。图3示出了为简明描述而从图2的三维结构200a省略了一些部件的三维结构200b。参照图1至图3，半导体存储器件100的三维结构200a/200b可以与半导体存储器件100的框图类似地放置，例如布置。
半导体存储器件100的三维结构200a/200b可以设置在基板201上。基板201可以具有与由第一方向和第二方向限定的平面对应的上表面。第二方向可以垂直于第一方向。与存储单元阵列110对应的核心结构210可以设置在基板201的上表面上。
以下，该结构可以形成在基板201的有源区域中，并且可以包括诸如晶体管的有源元件(其被放置在被示出为该结构的区域中)、诸如电阻器和/或电容器的无源元件、以及在有源元件和无源元件之间和之中将它们彼此连接的布线。该结构的有源元件和无源元件可以通过布线来组织，从而执行上述功能。
参照图3，沿垂直于基板201的第三方向从核心结构210延伸例如垂直延伸的第一核心接触211至第五核心接触215可以布置在核心结构210上。第一核心接触211至第五核心接触215可以沿第二方向成排布置。
第一核心接触211至第五核心接触215可以包括导电材料。第一核心接触211至第五核心接触215可以连接到核心结构210的存储单元的行。例如，第一核心接触211和第五核心接触215可以连接到字线和/或选择线(参照图14和图15)。第二核心接触212至第四核心接触214可以连接到核心结构210的存储单元的列。
与图1中的第一行解码器块120对应的第一行解码器结构220可以设置在基板201的上表面上，并且在核心结构210的一侧。核心结构210的该侧可以面向与第一方向相反的方向。沿第三方向从第一行解码器结构220延伸的第一行接触221可以设置在第一行解码器结构220上。第一行接触221可以沿第二方向成排布置。第一行接触221可以包括导电材料。
回顾图2和图3，核心结构210的第一核心接触211和第一行解码器结构220的第一行接触221可以分别通过沿第一方向平行延伸的第一导电线CL1连接。第一行解码器结构220可以通过第一导电线CL1将电压施加到核心结构210的存储单元的行。
与图1中的第二行解码器块130对应的第二行解码器结构230可以设置在基板201的上表面上，并且可以在核心结构210的一侧。核心结构210的该侧可以在第一方向上面对第二行解码器结构230。沿第三方向从第二行解码器结构230延伸的第二行接触231可以设置在第二行解码器结构230上。第二行接触231可以沿第二方向成排布置。第二行接触231可以包括导电材料。
回顾图2和图3，核心结构210的第五核心接触215和第二行解码器结构230的第二行接触231可以分别通过沿第一方向平行延伸的第二导电线CL2连接。第二行解码器结构230可以通过第二导电线CL2将电压施加到核心结构210的存储单元的行。
与图1中的页缓冲器块140对应的页缓冲器结构240可以设置在基板201的上表面上，并且在核心结构210的一侧。核心结构210的该侧可以在第二方向上面对页缓冲器结构240。沿第三方向从页缓冲器结构240延伸的第一页缓冲器接触241至第三页缓冲器接触243可以设置在页缓冲器结构240上。第一页缓冲器接触241至第三页缓冲器接触243可以沿第一方向成排布置。第一页缓冲器接触241至第三页缓冲器接触243可以包括导电材料。
回顾图2和图3，核心结构210的第二核心接触212可以通过沿第二方向延伸的第一位线BL1与第一页缓冲器接触241连接。核心结构210的第三核心接触213可以通过沿第二方向延伸的第二位线BL2与第二页缓冲器接触242连接。核心结构210的第四核心接触214可以通过沿第二方向延伸的第三位线BL3与第三页缓冲器接触243连接。
回顾图2，第一位线BL1至第三位线BL3可以彼此平行地布置。第一位线BL1至第三位线BL3可以包括导电材料。页缓冲器结构240可以通过第一位线BL1至第三位线BL3访问核心结构210的存储单元的列。
回顾图2，与控制块150对应的控制结构250可以设置在基板201的上表面上，并且在第一行解码器结构220、第二行解码器结构230和页缓冲器结构240中的每个的面向第二方向的一侧。例如，第一行解码器结构220、第二行解码器结构230和页缓冲器结构240可以以围绕核心结构210的形式设置在基板201的上表面上。控制结构250可以放置在基板201的上表面的剩余区域中。
为了减小半导体存储器件100的尺寸，其中放置与存储单元阵列110对应的核心结构210的层(例如，垂直层)可以不同于其中放置与外围块对应的第一行解码器结构220、第二行解码器结构230、页缓冲器结构240和/或控制结构250的层(例如，垂直层)。
例如，核心结构可以放置在第一层中。控制结构可以放置在核心结构之上或之下的第二层的位置处；第一行解码器结构、第二行解码器结构和页缓冲器结构可以放置为围绕控制结构。然而，在这种结构中，用于将核心结构与第一行解码器结构、第二行解码器结构和页缓冲器结构连接的备用空间(spare space)存在于第一层中。这意味着会降低半导体存储器件100的空间效率和/或会减少放置在晶片上的半导体存储器件的数量。
此外，因为控制结构被第一行解码器结构、第二行解码器结构和页缓冲器结构围绕，所以控制结构会仅在单一方向上敞开，因此，会降低半导体存储器件100的设计灵活性。
图4示出了根据发明构思的一示例实施方式的图1的半导体存储器件100的存储单元阵列110的三维结构300a。图5示出了为简明描述而从图4的三维结构300a省略了一些部件的三维结构300b。
参照图1、图4和图5，半导体存储器件100的存储单元阵列110可以被单独制造，例如，在与外围块的制造时间分开的时间被制造。存储单元阵列110的三维结构300a/300b可以设置在基板301上。基板301可以具有与由第一方向和第二方向限定的平面对应的上表面。第二方向可以垂直于第一方向。
与存储单元阵列110对应的核心结构310可以设置在基板301的上表面上。沿第三方向从核心结构310延伸的第一核心接触311至第五核心接触315可以布置在核心结构310上。第三方向可以垂直于第一方向和第二方向，并且垂直于基板的表面。第一核心接触311至第五核心接触315可以沿第二方向成排布置。
第一核心接触311至第五核心接触315可以包括导电材料，诸如金属和/或多晶硅(例如，掺杂的多晶硅)。第一核心接触311至第五核心接触315可以连接到核心结构310的存储单元的行。例如，第一核心接触311和第五核心接触315可以连接到字线和选择线(参照图14和图15)。另外，第二核心接触312至第四核心接触314可以连接到核心结构310的存储单元的列。
例如，核心结构310可以具有二维结构，其包括在基板301的上表面上按行和列二维布置的存储单元。备选地或另外地，核心结构310可以具有三维结构，其中存储单元的多个平面堆叠在基板301的上表面上。二维结构和/或三维结构的细节未在图4和图5的核心结构310中示出。
核心结构310的第二核心接触312可以与沿第二方向延伸的第一位线BL1连接或连接到该第一位线BL1。核心结构310的第三核心接触313可以与沿第二方向延伸的第二位线BL2连接或连接到该第二位线BL2。核心结构310的第四核心接触314可以与沿第二方向延伸的第三位线BL3连接或连接到该第三位线BL3。第一位线BL1至第三位线BL3可以彼此平行地布置。第一位线BL1至第三位线BL3可以包括导电材料。例如，第一位线BL1至第三位线BL3可以包括金属和/或掺杂的多晶硅。
参照图5，沿第三方向从第一位线BL1延伸的第1a接触C1a可以设置在第一位线BL1上。第1a接触C1a可以连接到沿第一方向延伸的第1a导电材料M1a。沿第三方向从第1a导电材料M1a延伸的第2a接触C2a可以设置在第1a导电材料M1a上。第2a导电材料M2a可以设置在第2a接触C2a上。第1a接触C1a和第2a接触C2a可以包括导电材料。例如，第1a接触C1a和第2a接触C2a可以包括金属和/或掺杂的多晶硅。
仍然参照图5，沿第三方向从第二位线BL2延伸的第1b接触C1b可以设置在第二位线BL2上。第1b接触C1b可以与沿第一方向延伸的第1b导电材料M1b连接或连接到该第1b导电材料M1b。沿第三方向从第1b导电材料M1b延伸的第2b接触C2b可以设置在第1b导电材料M1b上。第2b导电材料M2b可以设置在第2b接触C2b上。第1b接触C1b和第2b接触C2b可以包括导电材料。例如，第1b接触C1b和第2b接触C2b可以包括金属和/或掺杂的多晶硅。
仍然参照图5，沿第三方向从第三位线BL3延伸的第1c接触C1c可以设置在第三位线BL3上。第1c接触C1c可以与第1c导电材料M1c连接或连接到该第1c导电材料M1c。即使由于图5中的空间限制，第1c导电材料M1c在图5中未延伸，但是第1c导电材料M1c也可以沿第一方向延伸。沿第三方向从第1c导电材料M1c延伸的第2c接触C2c可以设置在第1c导电材料M1c上。第2c导电材料M2c可以设置在第2c接触C2c上。第1c接触C1c和第2c接触C2c可以包括导电材料。例如，第1c接触C1c和第2c接触C2c可以包括金属和/或掺杂的多晶硅。
第1a导电材料M1a至第1c导电材料M1c可以彼此平行，并且可以沿第一方向延伸。第2a接触C2a至第2c接触C2c和/或第2a导电材料M2a至第2c导电材料M2c可以在基板301的上表面的边缘上对准。例如，第2a接触C2a至第2c接触C2c或第2a导电材料M2a至第2c导电材料M2c可以沿第二方向成排布置。
参照图4，第三导电材料M3、第三接触C3、第五导电材料M5、第五接触C5和第七导电材料M7可以沿第三方向在第一核心接触311上顺序地设置。第四导电材料M4、第四接触C4、第六导电材料M6、第六接触C6和第八导电材料M8可以沿第三方向在第五核心接触315上顺序地设置。
参照图5，第2a导电材料M2a至第2c导电材料M2c可以被配置为与外部器件连接。例如，第2a导电材料M2a至第2c导电材料M2c可以被配置为与外围块(参见图1)的页缓冲器块140连接或连接到该页缓冲器块140。第2a导电材料M2a至第2c导电材料M2c可以是接合焊盘。
参照回图4，第七导电材料M7可以被配置为与外部器件连接或连接到该外部器件。例如，第七导电材料M7可以被配置为与外围块的第一行解码器块120连接。第七导电材料M7可以是接合焊盘。第八导电材料M8可以被配置为与外部器件连接或连接到该外部器件。例如，第八导电材料M8可以被配置为与外围块的第二行解码器块130连接或连接到该第二行解码器块130。第八导电材料M8可以是接合焊盘。
在图2和图3中，第二核心接触212至第四核心接触214可以通过沿第二方向延伸的第一位线BL1至第三位线BL3被路由(route)到页缓冲器结构240。因此，在图2和图3的三维结构200a/200b中，页缓冲器结构240可以设置在核心结构210的面向第二方向的一侧上，具有与核心结构210相似的宽度(例如，在第一方向上的长度)。
相比之下，在根据图4和图5的非限制性示例实施方式中，第二核心接触312至第四核心接触314可以通过沿第一方向平行延伸的第1a导电材料M1a至第1c导电材料M1c被路由到沿第二方向成排布置的第2a导电材料M2a至第2c导电材料M2c。因此，与存储单元阵列110的三维结构300a/300b对应的页缓冲器块140可以不限于在第一方向上具有长边，代替地可以在第二方向上具有长边。
在存储单元阵列110的三维结构300a/300b中，连接到第一行解码器块120的第七导电材料M7(参照图4)在核心结构310上(例如，上方)沿第二方向成排布置。连接到第二行解码器块130的第八导电材料M8(参照图4)在核心结构310上/上方沿第二方向成排布置。
同样，连接到页缓冲器块140的第2a导电材料M2a至第2c导电材料M2c也在核心结构310上/上方沿第二方向成排布置。因此，因为用于路由连接存储单元阵列110和外围块的备用空间是不必要的(例如，不被使用或是不需要的)，所以半导体存储器件100的尺寸可以被减小，例如与图2和图3所示的半导体存储器件100相对比可以被减小。
图6示出了根据发明构思的一示例实施方式的外围块的三维结构400，该外围块包括图1的半导体存储器件的第一行解码器块120、第二行解码器块130、页缓冲器块140和控制块150。参照图1、图4和图6，外围块的三维结构400可以设置在基板401上。基板401可以具有与由第一方向和第二方向限定的平面对应的上表面。
与第一行解码器块120对应的第一行解码器结构420可以放置在基板401的上表面的边缘中的一个边缘处。沿第三方向的相反方向从第一行解码器结构420延伸的第一行接触421可以设置在第一行解码器结构420上。第一行接触421可以沿第二方向成排布置。
第九导电材料M9、第七接触C7和第十导电材料M10可以沿第三方向设置(例如，顺序地设置)在第一行接触421上。第七接触C7可以包括导电材料，诸如金属和/或掺杂的多晶硅。第十导电材料M10可以被配置为与和第一核心接触311连接的第七导电材料M7连接。例如，第十导电材料M10可以是接合焊盘。
与第二行解码器块130对应的第二行解码器结构430可以放置在基板401的上表面的边缘当中面对所述一个边缘的另一边缘处。沿第三方向从第二行解码器结构430延伸的第二行接触431可以设置在第二行解码器结构430上。第二行接触431可以沿第二方向成排布置。
第十一导电材料M11、第八接触C8和第十二导电材料M12可以沿第三方向顺序地设置在第二行接触431上。第八接触C8可以包括导电材料，诸如金属和/或掺杂的多晶硅。第十二导电材料M12可以被配置为与和第五核心接触315连接的第八导电材料M8连接。例如，第十二导电材料M12可以是接合焊盘。
具有与第一行解码器结构420的长边和第二行解码器结构430的长边平行的长边的页缓冲器结构440可以设置在基板401的上表面上，从而插置在第一行解码器结构420和第二行解码器结构430之间。沿第三方向从页缓冲器结构440延伸的第一页缓冲器接触441、第二页缓冲器接触442和第三页缓冲器接触443可以设置在页缓冲器结构440上。
第一页缓冲器接触441至第三页缓冲器接触443可以布置成沿第二方向延伸的一排。第13a导电材料M13a、第13b导电材料M13b、第13c导电材料M13c、第9a接触C9a、第9b接触C9b、第9c接触C9c以及第14a导电材料M14a、第14b导电材料M14b、第14c导电材料M14c可以设置(例如，顺序地设置)在第一页缓冲器接触441至第三页缓冲器接触443上，从而沿第三方向堆叠。
第9a接触C9a至第9c接触C9c可以包括导电材料，诸如金属和/或掺杂的多晶硅。第14a导电材料M14a至第14c导电材料M14c可以被配置为分别与和第一位线BL1至第三位线BL3连接的第2a导电材料M2a至第2c导电材料M2c(参照图4和图5)连接。控制结构450可以放置在基板401的上表面的剩余空间中。
如参照图4至图6所述，通过将与核心结构310的存储单元的列连接的第2a导电材料M2a至第2c导电材料M2c沿第二方向布置成排，页缓冲器结构440可以平行于第一行解码器结构420和第二行解码器结构430放置。控制结构450可以在两个方向上敞开，因此，可以提高半导体存储器件100的设计灵活性。
第一行解码器结构420、第二行解码器结构430、页缓冲器结构440和/或控制结构450可以具有与核心结构310相同的尺寸。因为用于对连接存储单元阵列110和外围块的布线进行路由的备用空间是不必要的和/或不被使用，所以半导体存储器件100的尺寸可以减小，例如，与图2和图3所示的半导体存储器件相对比可以减小。
图4的存储单元阵列110的三维结构300a和图6的外围块的三维结构400可以彼此独立地制造，例如，可以在不同的晶片上制造或生产，然后可以被组合。图7示出了将图4的存储单元阵列110的三维结构300a和图6的外围块的三维结构400组合的示例。参照图1、图4、图6和图7，外围块的三维结构400可以绕第一方向旋转180度，然后可以与存储单元阵列110的三维结构300a组合。
不使用(例如，不需要)用于路由连接图4的存储单元阵列110的三维结构300a和图6的外围块的三维结构400的单独空间。外围块的三维结构400可以具有与存储单元阵列110的三维结构300a相同的面积。例如，半导体存储器件100可以具有与存储单元阵列110的三维结构300a相同的尺寸。
一般地，存储单元阵列110的结构和外围块的结构是不同的。例如，存储单元阵列110可以具有简单的结构，其中存储单元被重复地排布，例如，被重复地排布成矩形网格。外围块被配置为执行各种控制功能和逻辑功能，并且可以具有复杂的结构，例如，比矩形网格或阵列的结构更复杂的结构。
如参照图4至图7所述，由于存储单元阵列110和外围块被单独制造然后被组合，因此可以提高半导体存储器件100的产量。
例如，当存储单元阵列110和外围块用一个晶片制造例如生产时，可以交替地执行应用存储单元阵列110的独特特征的工艺和应用外围块的独特特征的工艺。存储单元阵列110的工艺可以对预先制造的外围块的结构施加应力。或者，外围块的工艺可以对预先制造的存储单元阵列110的结构施加应力。
当仅存储单元阵列110的结构用一个晶片来制造例如生产时，可以不发生归因于外围块的工艺的应力。此外，当仅外围块的结构用另一晶片制造例如生产时，可以不发生归因于存储单元阵列110的工艺的应力。
当存储单元阵列110的结构300a和外围块的结构400用不同的晶片来制造然后组合时，上述工艺应力可以减小，因而提高半导体存储器件100的产量和/或可靠性。
图8示出了根据发明构思的一示例实施方式的图1的半导体存储器件100的存储单元阵列110的三维结构500a。图9示出了为描述的简明而从图8的三维结构500a省略了一些部件的三维结构500b。
参照图1、图8和图9，半导体存储器件100的存储单元阵列110可以与外围块分开制造。例如，半导体存储器件100的存储单元阵列110可以在不同的基板(例如，不同的晶片)上生产或制造。存储单元阵列110的三维结构500a/500b可以设置在基板501上。基板501可以具有与由第一方向和第二方向限定的平面对应的上表面。
与存储单元阵列110对应的核心结构510可以设置在基板501的上表面上。沿垂直于基板501的第三方向从核心结构510延伸的第一核心接触511、第二核心接触512、第三核心接触513、第四核心接触514、第五核心接触515、第六核心接触516可以布置在核心结构510上。第一核心接触511至第六核心接触516可以沿第二方向成排布置。
第一核心接触511至第六核心接触516可以包括导电材料，例如，可以包括金属和/或掺杂的多晶硅。第一核心接触511至第六核心接触516可以连接到核心结构510的存储单元的行。第二核心接触512至第五核心接触515可以连接到核心结构510的存储单元的列。
核心结构510的第二核心接触512至第五核心接触515可以与沿第二方向延伸的第一位线BL1至第四位线BL4连接。第一位线BL1至第四位线BL4可以彼此平行地布置。第一位线BL1至第四位线BL4可以包括导电材料，例如，可以包括金属和/或掺杂的多晶硅。
如参照图4和图5所述，第1a接触C1a、第1a导电材料M1a、第2a接触C2a和第2a导电材料M2a可以顺序地设置在第一位线BL1上。图4和图5的第1a导电材料M1a可以沿第一方向从第1a接触C1a延伸，而图8和图9的第1a导电材料M1a能在与第一方向相反的方向上从第1a接触C1a延伸，即使由于图8和图9中的空间限制，第1a导电材料M1a在图8和图9中未延伸。因此，图4和图5的第2a导电材料M2a可以与第八导电材料M8相邻放置，而图8和图9的第2a导电材料M2a可以与第七导电材料M7相邻放置。
如参照图4和图5所述，第1b接触C1b、第1b导电材料M1b、第2b接触C2b和第2b导电材料M2b可以顺序地设置在第二位线BL2上。图4和图5的第1b导电材料M1b可以沿第一方向从第1b接触C1b延伸，而图8和图9的第1b导电材料M1b可以在与第一方向相反的方向上从第1b接触C1b延伸。因此，图4和图5的第2b导电材料M2b可以与第八导电材料M8相邻放置，而图8和图9的第2b导电材料M2b可以与第七导电材料M7相邻放置。
如参照图4和图5所述，第1c接触C1c、第1c导电材料M1c、第2c接触C2c和第2c导电材料M2c可以顺序地设置在第三位线BL3上。第1c导电材料M1c可以在第1c接触C1c上。第2c导电材料M2c可以与第八导电材料M8相邻放置。
如图8和图9所示，第1d接触C1d、第1d导电材料M1d、第2d接触C2d和第2d导电材料M2d可以顺序地设置在第四位线BL4上。第1d导电材料M1d可以在第1d接触C1d上。第2d导电材料M2d可以与第八导电材料M8相邻放置。
将图5的非限制性示例实施方式与图9的非限制性示例实施方式比较，在第一方向(或与第一方向相反的方向)上从位线BL1至BL4延伸的导电材料M1a至M1d的长度变短，例如，比图5的长度短。因此，导电材料M1a至M1d的负载可以减小，并且半导体存储器件100的操作速度可以提高，例如，相对于根据图5的半导体存储器件100的操作速度提高。
如参照图8和图9所述，第三导电材料M3、第三接触C3、第五导电材料M5、第五接触C5和第七导电材料M7可以沿第三方向顺序地设置在第一核心接触511上。第四导电材料M4、第四接触C4、第六导电材料M6、第六接触C6和第八导电材料M8可以沿第三方向顺序地设置在第六核心接触516上。
图10示出了根据发明构思的一示例实施方式的外围块的三维结构600，该外围块包括图1的半导体存储器件的第一行解码器块120、第二行解码器块130、页缓冲器块140和控制块150。参照图1以及图8至图10，外围块的三维结构600可以设置在基板601上。基板601可以具有与由第一方向和第二方向限定的平面对应的上表面。
如参照图10所述，分别与第一行解码器块120和第二行解码器块130对应的第一行解码器结构620和第二行解码器结构630可以放置在基板601的上表面的边缘当中彼此面对的边缘处。沿第三方向从第一行解码器结构620延伸的第一行接触621可以设置在第一行解码器结构620上。第一行接触621可以沿第二方向成排布置。
第九导电材料M9、第七接触C7和第十导电材料M10可以沿第三方向顺序地设置在第一行接触621上。第七接触C7可以包括导电材料。第十导电材料M10可以被配置为与和第一核心接触511连接的第七导电材料M7连接。例如，第十导电材料M10可以是接合焊盘。
沿第三方向从第二行解码器结构630延伸的第二行接触631可以设置在第二行解码器结构630上。第二行接触631可以沿第二方向成排布置。
第十一导电材料M11、第八接触C8和第十二导电材料M12可以沿第三方向顺序地设置在第二行接触631上。第八接触C8可以包括导电材料。第十二导电材料M12可以被配置为与和第六核心接触516连接的第八导电材料M8连接。例如，第十二导电材料M12可以是接合焊盘。
第一页缓冲器结构640a和第二页缓冲器结构640b可以设置在基板601的上表面上，从而插置在第一行解码器结构620和第二行解码器结构630之间。第一页缓冲器结构640a和第二页缓冲器结构640b中的每个可以具有与第一行解码器结构620的长边和第二行解码器结构630的长边平行的长边。
在一示例实施方式中，第一页缓冲器结构640a可以与第一行解码器结构620相邻放置，第二页缓冲器结构640b可以与第二行解码器结构630相邻放置。沿第三方向从第一页缓冲器结构640a延伸的第一页缓冲器接触641和第二页缓冲器接触642可以设置在第一页缓冲器结构640a上。第一页缓冲器接触641和第二页缓冲器接触642可以沿第二方向成排布置。
沿第三方向从第二页缓冲器结构640b延伸的第三页缓冲器接触643和第四页缓冲器接触644可以设置在第二页缓冲器结构640b上。第三页缓冲器接触643和第四页缓冲器接触644可以沿第二方向成排布置。
第13a导电材料M13a、第13b导电材料M13b、第13c导电材料M13c、第13d导电材料M13d、第9a接触C9a、第9b接触C9b、第9c接触C9c、第9d接触C9d以及第14a导电材料M14a、第14b导电材料M14b、第14c导电材料M14c、第14d导电材料M14d可以分别顺序地设置在第一页缓冲器接触641至第四页缓冲器接触644上，从而沿第三方向堆叠。
第9a接触C9a至第9d接触C9d可以包括导电材料。第14a导电材料M14a至第14d导电材料M14d可以被配置为分别与和第一位线BL1至第四位线BL4连接的第2a导电材料M2a至第2d导电材料M2d连接。控制结构650可以设置在基板601的上表面的剩余空间中。
类似于参照图7所述的实施方式，图8的存储单元阵列110的三维结构500a可以与图10的外围块的三维结构600组合。通过将页缓冲器块140划分为第一页缓冲器结构640a和第二页缓冲器结构640b，可以减小第一位线BL1至第四位线BL4的负载。
此外，通过将页缓冲器块140划分为第一页缓冲器结构640a和第二页缓冲器结构640b，可以提高半导体存储器件100的设计灵活性。例如，第一页缓冲器结构640a和第二页缓冲器结构640b中的每个的长边的长度(例如，在第二方向上的长度)可以变得比核心结构510在第二方向上的长度更长或更短。
也就是，即使在核心结构510在第一方向上的长度和核心结构510在第二方向上的长度不同的情况下，第一页缓冲器结构640a和第二页缓冲器结构640b可以被设计使得第一页缓冲器结构640a和第二页缓冲器结构640b在第二方向上的总长度等于核心结构510在第一方向上的长度。
为了便于描述，在图4至图10中具体示出了存储单元阵列110的核心接触的数量、第一行解码器块120的第一行接触和第二行解码器块130的第二行接触的数量、以及页缓冲器块140的页缓冲器接触的数量。然而，与上述部件中的每个相关联的接触的数量是示例，但不限于该示例。接触的数量可以随包括在存储单元阵列110中的存储单元的行的数量和包括在其中的存储单元的列的数量而变化。
在图4至图10中，为了便于描述，具体示出了与存储单元阵列110的三维结构300a或500a和外围块的三维结构400或600连接的接触和导电材料。然而，接触的数量和导电材料的数量仅是示例，并且可以根据半导体存储器件100的特征而改变。
在图8至图10中，给出的描述是用两个页缓冲器结构640a和640b实现页缓冲器块140。然而，发明构思不限于此，页缓冲器块140可以用三个或更多个页缓冲器结构来实现。三个或更多个页缓冲器结构可以与第一行解码器结构620和第二行解码器结构630相邻地交替放置。
图11示出了与两个独立的存储单元阵列对应的外围块的三维结构700。例如，在图11中示出了与参照图4描述的三维结构300a沿第二方向顺序布置的情况对应的外围块的三维结构700。
参照图11，两个第一行解码器结构720a和720b可以相对于两个存储单元阵列沿第二方向顺序地布置在基板701上。两个第二行解码器结构730a和730b可以相对于所述两个存储单元阵列沿第二方向顺序地布置。两个页缓冲器结构740a和740b可以相对于所述两个存储单元阵列沿第二方向顺序地布置。
控制结构750可以相对于所述两个存储单元阵列公共地提供。例如，因为外围块的三维结构700在两个方向上敞开，所以控制结构750可以相对于所述两个存储单元阵列公共地提供。因此，可以提供仅包括公共地应用于两个存储单元阵列和两个外围块的一个电路的设计，并且可以提高设计灵活性。备选地或另外地，可以降低半导体存储器件100的制造成本和/或尺寸。
图12示出了与两个独立的存储单元阵列对应的外围块的三维结构800的示例。例如，在图12中示出了与参照图8描述的三维结构500a沿第二方向顺序布置的情况对应的外围块的三维结构800。半导体器件可以具有包括图12的特征的块、以及包括图11的特征的另一块。也就是，根据示例实施方式的半导体器件不限于图11中的一个和图12中的一个，而是可以包括图11和图12两者的特征。
参照图12，两个第一行解码器结构820a和820b可以相对于两个存储单元阵列沿第二方向顺序地布置在基板801上。两个第二行解码器结构830a和830b可以相对于所述两个存储单元阵列沿第二方向顺序地布置。
两个第一页缓冲器结构840a1和840b1可以相对于所述两个存储单元阵列沿第二方向顺序地布置。两个第二页缓冲器结构840a2和840b2可以相对于所述两个存储单元阵列沿第二方向顺序地布置。
控制结构850可以相对于所述两个存储单元阵列公共地提供。例如，因为外围块的三维结构800在两个方向上敞开，所以控制结构850可以相对于所述两个存储单元阵列公共地提供。因此，可以提高半导体存储器件100的设计灵活性，并且可以降低半导体存储器件100的制造成本和尺寸。
图13示出了用于描述当存储单元阵列910的尺寸改变时如何相对于存储单元阵列910放置第一行解码器结构920、第二行解码器结构930以及页缓冲器结构940a和940b的示例。根据示例实施方式的半导体器件可以具有包括EX1的特征、EX2的特征和/或EX3的特征的块。参照图13的第一示例EX1，存储单元阵列910在第一方向上的长度可以与存储单元阵列910在第二方向上的长度相同。
页缓冲器结构940a和940b可以分别与第一行解码器结构920和第二行解码器结构930相邻放置。页缓冲器结构940a和940b可以在第二方向上延伸，并且可以对准到平分存储单元阵列910的第一中心线CL1。
参照图13的第二示例EX2，存储单元阵列910在第一方向上的长度可以比存储单元阵列910在第二方向上的长度短。页缓冲器结构940a和940b可以分别与第一行解码器结构920和第二行解码器结构930相邻放置。页缓冲器结构940a和940b可以在第二方向上延伸，并且可以与平分存储单元阵列910的第二中心线CL2隔开。
参照图13的第三示例EX3，存储单元阵列910在第一方向上的长度可以比存储单元阵列910在第二方向上的长度长。页缓冲器结构940a和940b可以分别与第一行解码器结构920和第二行解码器结构930相邻放置。页缓冲器结构940a和940b可以在第二方向上延伸，并且可以跨过平分存储单元阵列910的第三中心线CL3。
页缓冲器结构940a和940b在第二方向上的总长度可以对应于存储单元阵列910在第一方向上的总长度，或者可以与存储单元阵列910在第一方向上的总长度基本相同。即使存储单元阵列910在第一方向上的长度和存储单元阵列910在第二方向上的长度各种各样地改变，但如参照图13的第一示例EX1至第三示例EX3所述，通过将页缓冲器结构划分为两个页缓冲器结构940a和940b，页缓冲器结构940a和940b可以与存储单元阵列910的尺寸的变化无关地放置。
图14示出了图1的存储单元阵列110的一部分的示例。图14被示出为电示意图；然而，将理解，图14可以对应于图1的存储单元阵列110的物理部分。参照图1和图14，多个单元串CS可以在基板101上按行和列布置。例如，基板101可以对应于图4的三维结构300a的基板301和/或图8的三维结构500a的基板501。多个单元串CS可以共同连接到形成在基板101上(或在基板101中)的公共源极线CSL。在图14中，示出了基板101的位置以帮助理解存储单元阵列110的结构。
在图14中示出了这样的示例：公共源极线CSL连接到单元串CS的下端。然而，如果公共源极线CSL电连接到单元串CS的下端就足够，并且发明构思不限于公共源极线CSL物理地定位在单元串CS的下端的情况。在图14中示出了这样的示例：单元串CS以4×4矩阵布置；然而，存储单元阵列110中的单元串CS的数量可以增加或减少。
两行中的单元串CS可以共同连接到地选择线GSL1或GSL2，并且可以连接到第一串选择线SSL1至第四串选择线SSL4中的对应串选择线。每一列中的单元串CS可以连接到第一位线BL1至第四位线BL4中的对应位线。为了说明，连接到第二串选择线SSL2和第三串选择线SSL3的单元串CS被描绘为是模糊的(blurred)。
每个单元串CS可以包括连接到地选择线GSL1或GSL2的至少一个地选择晶体管GST、分别连接到多个字线WL1至WL8的多个存储单元MC(例如，MC1至MC8)、以及分别连接到串选择线SSL1、SSL2、SSL3或SSL4的串选择晶体管SST。
在每个单元串CS中，地选择晶体管GST、存储单元MC1至MC8和串选择晶体管SST可以沿垂直于基板101的方向串联连接，并且可以沿垂直于基板101的方向顺序地堆叠。在每个单元串CS中，存储单元MC1至MC8中的至少一个可以用作虚设存储单元。虚设存储单元可以不被编程(例如，可以被禁止编程)和/或可以与存储单元MC1至MC8中的除虚设存储单元以外的其余存储单元不同地被编程。
在一示例实施方式中，位于相同高度并与一个串选择线SSL1、SSL2、SSL3或SSL4相关联的存储单元可以形成一个物理页。一个物理页的存储单元可以连接到一个子字线。位于相同高度的物理页的子字线可以共同连接到一个字线。
在一示例实施方式中，位于相同高度的物理页的子字线可以在形成子字线的高度处彼此连接。备选地或另外地，位于相同高度的物理页的子字线可以在诸如金属层的任何其它层中彼此间接地连接，该任何其它层具有与形成子字线的高度不同的高度。
在一示例实施方式中，地选择线GSL1和GSL2可以连接到与存储单元的行相关联的核心接触311、315、511和516中的对应核心接触。字线WL1至WL8可以连接到与存储单元的行相关联的核心接触311、315、511和516中的对应核心接触。串选择线SSL1至SSL4可以连接到与存储单元的行相关联的核心接触311、315、511和516中的对应核心接触。
图15是示出图1的存储单元阵列110的局部结构的透视截面图。参照图1、图14和图15，沿第一方向延伸并沿第二方向彼此隔开的公共源极区CSR提供在基板101上。
公共源极区CSR可以被共同连接以形成公共源极线CSL。在一示例实施方式中，基板101可以包括P型半导体材料。公共源极区CSR可以包括N型半导体材料。例如，用于增加公共源极线CSL的导电性的导电材料可以设置在公共源极区CSR上。
在公共源极区CSR之间，绝缘层112和112a沿垂直于基板101的第三方向顺序地堆叠在基板101上。绝缘层112和112a可以被堆叠为沿第三方向彼此隔开。在一示例实施方式中，绝缘层112和112a可以包括硅氧化物或硅氮化物。在一示例实施方式中，绝缘层112和112a当中的与基板101接触的绝缘层112a的厚度(例如，在第三方向上的厚度)可以比其余绝缘层112中的每个的厚度(例如，在第三方向上的厚度)薄。
设置为沿第一方向和第二方向彼此隔开并沿第三方向穿透绝缘层112和112a的柱PL提供在公共源极区CSR之间。在一示例实施方式中，柱PL可以穿过绝缘层112和112a与基板101接触。每个柱PL可以包括内部材料114、沟道层115和/或第一绝缘层116。
内部材料114可以包括绝缘材料或气隙。沟道层115可以包括掺杂的半导体材料，诸如N型或P型半导体材料和/或本征(例如，无掺杂的)半导体材料。第一绝缘层116可以包括一个或更多个绝缘层(例如，不同的绝缘层)，诸如硅氧化物层、硅氮化物层和铝氧化物层。
在公共源极区CSR之间，第二绝缘层117提供在绝缘层112和112a的上表面及下表面以及柱PL的暴露的外表面上。提供在绝缘层112和112a当中的最上面的绝缘层的上表面上的第二绝缘层117可以被去除。
在每个柱PL中，第一绝缘层116和第二绝缘层117可以彼此相邻设置以形成信息存储层。例如，第一绝缘层116和第二绝缘层117可以包括氧化物-氮化物-氧化物(ONO)和/或氧化物-氮化物-铝(ONA)。第一绝缘层116和第二绝缘层117可以形成隧道绝缘层、电荷陷阱层和/或阻挡绝缘层。
在公共源极区CSR之间以及在绝缘层112和112a之间，导电部分CM1、CM2、CM3、CM4、CM5、CM6、CM7、CM8、CM9、CM10和CM11提供在第二绝缘层117的暴露的外表面上。导电部分CM1至CM11可以包括金属性导电部分。漏极118提供在柱PL上。在一示例实施方式中，漏极118可以包括N型半导体材料(例如，硅)。在一示例实施方式中，漏极118可以与柱PL的沟道层的上表面接触。
沿第二方向延伸并沿第一方向彼此隔开的位线BL2和BL3提供在漏极118上。位线BL2和BL3与漏极118连接。在一示例实施方式中，漏极118和位线(例如，BL2和BL3)可以通过接触插塞连接。位线BL2和BL3可以包括金属性导电部分。
柱PL与第二绝缘层117以及导电部分CM1至CM11一起形成单元串CS。每个柱PL与和其相邻的第二绝缘层117以及导电部分CM1至CM11一起形成单元串。第一导电部分CM1可以与和其相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成地选择晶体管GST。第一导电部分CM1可以沿第一方向延伸以形成地选择线GSL。
第二导电部分CM2至第九导电部分CM9可以与和其相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成第一存储单元MC1至第八存储单元MC8。第二导电部分CM2至第九导电部分CM9可以沿第一方向延伸以分别形成第一字线WL1至第八字线WL8。
第十导电部分CM10可以与和其相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成串选择晶体管SST当中的相对靠近基板101的下部串选择晶体管。第十导电部分CM10可以沿第一方向延伸以形成串选择线SSL1至SSL4当中的靠近基板101的下部串选择线。
第十一导电部分CM11可以与和其相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成串选择晶体管SST当中的和位线BL1至BL4相邻的上部串选择晶体管。第十一导电部分CM11可以沿第一方向延伸以形成串选择线SSL1至SSL4当中的靠近位线BL1至BL4的上部串选择线。
由于第一导电部分CM1至第十一导电部分CM11沿第三方向堆叠，因此在每个单元串中，地选择晶体管GST、存储单元MC1至MC8和串选择晶体管SST可以沿第三方向堆叠。
由于在每个柱PL中沟道层115由第一导电部分CM1至第十一导电部分CM11共用，因此在每个单元串中，地选择晶体管GST、存储单元MC1至MC8和串选择晶体管SST可以沿第三方向串联连接。
由于第一导电部分CM1至第九导电部分CM9被共同连接，因此地选择线GSL和第一字线WL1至第八字线WL8可以被视为在单元串CS中共同连接。
第一导电部分CM1至第十一导电部分CM11可以沿第一方向平行地延伸并且可以被暴露。如此暴露的第一导电部分CM1至第十一导电部分CM11可以和与存储单元的行相关联的核心接触311、315、511和516中的对应核心接触连接。
存储单元阵列110可以用三维(3D)存储阵列来实现。3D存储阵列以存储单元MC的阵列以及与那些存储单元MC的操作相关联的电路的一个或更多个物理层级单体地形成，该存储单元MC的阵列具有设置在硅基板上方的有源区域。与存储单元MC的操作相关联的电路可以位于这种基板之上或之内。术语“单体”意思是阵列的每个层级的层直接沉积在3D存储阵列的每个下面的层级的层上。
在发明构思的一示例实施方式中，3D存储阵列包括垂直取向的垂直单元串CS(或NAND串)，使得至少一个存储单元位于另一存储单元上方。所述至少一个存储单元可以包括电荷陷阱层。每个单元串还可以包括放置在存储单元MC上方的至少一个选择晶体管。所述至少一个选择晶体管可以具有与存储单元MC相同的结构，并且可以与存储单元MC一致地形成。
以下专利文件(其通过引用全文合并于此)描述了用于三维存储阵列的合适配置(其中三维存储阵列被配置为多个层级，并且具有在层级之间共用的字线和/或位线)：美国专利申请第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号以及美国专利公开第2011/0233648号。
如上所述，通过使用术语“第一”、“第二”、“第三”等来描述半导体存储器件100的部件。然而，术语“第一”、“第二”、“第三”等可以用于将部件彼此区分开，并且不限制发明构思。例如，术语“第一”、“第二”、“第三”等不涉及任何形式的次序或数字含义。
在上述实施方式中，通过使用块描述了根据发明构思的示例实施方式的部件。块可以用各种硬件器件(诸如集成电路、专用IC(ASCI)、现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD))、在硬件器件中驱动的固件、软件(诸如应用)或硬件器件和软件的组合来实现。此外，块可以包括用集成电路中的半导体元件实现的电路或知识产权(IP)。
根据发明构思，半导体存储器件的存储单元阵列不需要用于与半导体存储器件的外围块连接的备用空间。因此，提供了具有降低的成本的半导体存储器件。另外，根据发明构思，控制块的结构在两个方向上敞开。因此，提供了具有提高的设计灵活性的半导体存储器件。根据发明构思，半导体存储器件的存储单元阵列和半导体存储器件的外围块通过使用不同的工艺被分开制造。因此，基于存储单元阵列的独特特征的工艺和基于外围块的独特特征的工艺是可行的，并且可以提供具有提高的产量的半导体存储器件。
虽然已经参照发明构思的示例实施方式描述了发明构思，但是对本领域普通技术人员将明显的是，可以对其进行各种改变和修改而不背离发明构思的如在所附权利要求中阐明的精神和范围。

Claims (20)

1.一种半导体存储器件，包括：
基板；
在所述基板上方的第一字线，所述第一字线在第一方向上延伸；
在所述基板上方的第一位线，所述第一位线在第二方向上延伸；
第一存储单元，连接到所述第一字线和所述第一位线；
第一导电材料，连接到所述第一字线并且在第三方向上从所述第一字线延伸，所述第三方向垂直于所述第一方向和所述第二方向；
第二导电材料，连接到所述第一位线并且在所述第一位线上方，所述第二导电材料在所述第一方向上延伸；以及
第三导电材料，连接到所述第二导电材料并且在所述第三方向上从所述第二导电材料延伸。
2.根据权利要求1所述的半导体存储器件，其中所述第一导电材料和所述第三导电材料被配置为与外部器件连接。
3.根据权利要求1所述的半导体存储器件，所述基板包括多个边缘，所述第一导电材料在所述多个边缘中的一个处沿所述第二方向布置。
4.根据权利要求3所述的半导体存储器件，还包括：
第四导电材料，连接到所述第一字线、在所述多个边缘中的另一个处沿所述第二方向布置，所述第四导电材料在所述第三方向上从所述第一字线延伸。
5.根据权利要求1所述的半导体存储器件，其中所述第三导电材料平行于所述第一导电材料在所述第二方向上布置。
6.根据权利要求1所述的半导体存储器件，其中所述第三导电材料包括：
第一组第三导电材料，布置在所述基板的多个边缘中的一个边缘上；以及
第二组第三导电材料，布置在所述多个边缘中的另一边缘上，所述另一边缘与所述一个边缘相反。
7.根据权利要求6所述的半导体存储器件，其中所述第二导电材料包括：
连接到第一组第一位线的第一组第二导电材料，所述第一组第二导电材料在所述第一方向上从所述第一组第三导电材料延伸；以及
连接到所述第二组第三导电材料的第二组第二导电材料，所述第二组第二导电材料在所述第一方向上从第二组第一位线延伸。
8.根据权利要求1所述的半导体存储器件，还包括：
在所述基板上方的第二存储单元，所述第二存储单元连接到第二字线和第二位线，所述第二字线在所述第一方向上延伸，所述第二位线在所述第二方向上延伸；
第四导电材料，连接到所述第二字线并且在所述第三方向上从所述第二字线延伸；
在所述第二位线上方的第五导电材料，所述第五导电材料连接到所述第二位线并且在所述第二位线上方在所述第一方向上延伸；以及
第六导电材料，连接到所述第五导电材料并且在所述第三方向上从所述第五导电材料延伸。
9.根据权利要求8所述的半导体存储器件，其中所述第二存储单元在所述第二方向上与所述第一存储单元相邻地布置。
10.一种半导体存储器件，包括：
基板，具有由第一方向和第二方向限定的上表面；
第一行解码器结构，在所述基板的所述上表面的第一区域上在所述第二方向上延伸；
第一页缓冲器结构，在所述基板的所述上表面的所述第一区域上在所述第二方向上延伸；
在所述第一行解码器结构上方的第一导电材料，所述第一导电材料连接到所述第一行解码器结构并且在垂直于所述第一方向和所述第二方向的第三方向上延伸；以及
在所述第一页缓冲器结构上方的第二导电材料，所述第二导电材料连接到所述第一页缓冲器结构并且沿所述第三方向延伸。
11.根据权利要求10所述的半导体存储器件，其中所述第一导电材料在所述第二方向上布置，以及
其中所述第二导电材料沿所述第二方向平行于所述第一导电材料布置。
12.根据权利要求10所述的半导体存储器件，其中所述第一导电材料和所述第二导电材料被配置为连接到外部器件。
13.根据权利要求10所述的半导体存储器件，其中所述第一行解码器结构和所述第一导电材料放置在所述基板的所述上表面的所述第一区域的多个边缘中的一个边缘处。
14.根据权利要求13所述的半导体存储器件，还包括：
第二行解码器结构，在所述上表面的所述多个边缘中的另一边缘处沿所述第二方向延伸，所述另一边缘与所述一个边缘相反；以及
在所述第二行解码器结构上方的第三导电材料，所述第三导电材料连接到所述第二行解码器结构并且在所述第三方向上延伸。
15.根据权利要求14所述的半导体存储器件，其中所述第一页缓冲器结构插置在所述第一行解码器结构和所述第二行解码器结构之间。
16.根据权利要求10所述的半导体存储器件，还包括：
第二页缓冲器结构，在所述基板的所述上表面的所述第一区域上，所述第二页缓冲器结构在所述第二方向上延伸；以及
第三导电材料，连接到所述第二页缓冲器结构、沿所述第二方向布置在所述第二页缓冲器结构上方、并且沿所述第三方向延伸。
17.根据权利要求16所述的半导体存储器件，其中所述第一页缓冲器结构和所述第二页缓冲器结构在所述第一方向上彼此隔开。
18.根据权利要求10所述的半导体存储器件，还包括：
第二行解码器结构，在所述基板的所述上表面的第二区域上在所述第二方向上延伸；
第二页缓冲器结构，在所述基板的所述上表面的所述第二区域上在所述第二方向上延伸；
在所述第二行解码器结构上方的第三导电材料，所述第三导电材料连接到所述第二行解码器结构并且在垂直于所述第一方向和所述第二方向的第三方向上延伸；
在所述第二页缓冲器结构上方的第四导电材料，所述第四导电材料连接到所述第二页缓冲器结构并且沿所述第三方向延伸；以及
控制结构，在所述基板的所述上表面的所述第一区域和所述第二区域上沿所述第二方向延伸。
19.一种半导体存储器件，包括：
第一基板，具有平行于第一方向和交叉所述第一方向的第二方向的上表面；
第二基板，具有平行于所述第一方向和所述第二方向的上表面，所述第二基板的所述上表面面对所述第一基板的所述上表面；
在所述第一基板的所述上表面上方的存储单元，所述存储单元连接到沿所述第一方向延伸的字线和沿所述第二方向延伸的位线；
第一导电材料，连接到所述字线并且在垂直于所述第一方向和所述第二方向的第三方向上从所述字线延伸；
第二导电材料，连接到所述位线并且在所述第一方向上在所述位线上方延伸；
第三导电材料，连接到所述第二导电材料并且在所述第三方向上从所述第二导电材料延伸；
行解码器结构，在所述第二基板的所述上表面上延伸，所述行解码器结构在所述第二方向上延伸；
页缓冲器结构，在所述第二基板的所述上表面上，所述页缓冲器结构在所述第二方向上延伸；
第四导电材料，连接到所述行解码器结构并且在所述行解码器结构上方、在背离所述第三方向的方向上延伸、并且连接到所述第一导电材料；以及
第五导电材料，在所述页缓冲器结构上方连接到所述页缓冲器结构、在背离所述第三方向的所述方向上延伸、并且连接到所述第三导电材料。
20.根据权利要求19所述的半导体存储器件，其中在第一晶片上制造所述第一基板、所述存储单元、所述字线、所述位线、所述第一导电材料、所述第二导电材料和所述第三导电材料，以及
其中在第二晶片上制造所述第二基板、所述行解码器结构、所述页缓冲器结构、所述第四导电材料和所述第五导电材料。
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