TWI785314B - 半導體記憶裝置 - Google Patents

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Abstract

一種半導體記憶裝置包括：第一及第二記憶體區塊，其沿一第一方向配置；一第一位元線，其在該第一方向上延伸，且包括第一及第二部分，該第一及第二記憶體區塊分別經由該第一及第二部分連接至該第一位元線；一第一感測放大器，其連接至該第一位元線；一第一佈線，其在與該第一方向相交之一第二方向上延伸，且當在與該第一及第二方向相交之一第三方向上檢視時，與該第一位元線之該第二部分重疊；以及一控制器，其在一讀取操作期間，將一第一電壓施加至該第一位元線，且將一第二電壓施加至該第一佈線。該第一感測放大器與該第一部分之間的一第一距離短於該第一感測放大器與該第二部分之間的一第二距離。

Description

半導體記憶裝置
本文中描述之實施例大體上係關於一種半導體記憶裝置。
包括沿第一方向配置之複數個記憶體區塊以及在該第一方向上延伸且沿與該第一方向相交之第二方向配置之複數個位元線的半導體記憶裝置是已知的。
實施例提供一種能夠高速操作之半導體記憶裝置。
一般而言，根據一個實施例，提供一種半導體記憶裝置，其包括半導體記憶裝置，該半導體記憶裝置包括沿第一方向配置之第一及第二記憶體區塊；在該第一方向上延伸且包括第一部分及第二部分之第一位元線，該第一記憶體區塊穿過該第一部分連接至該第一位元線，且該第二記憶體塊穿過該第二部分連接至該第一位元線；第一感測放大器，其連接至該第一位元線；第一佈線，其在與該第一方向相交之第二方向上延伸，且當在與該第一方向及該第二方向相交的第三方向上檢視時，與該第一位元線之該第二部分重疊；以及控制器，其在讀取操作期間將第一電壓施加至該第一位元線，且將第二電壓施加至該第一佈線。該第一感測放大器與該第一部分之間的第一距離短於該第一感測放大器與該第二部分之間的第二距離。
接下來，將參考附圖詳細描述根據實施例之半導體記憶裝置。以下實施例僅為實例，且無意限制本發明。
在本說明書中，平行於半導體基板之上表面的預定方向被稱作X方向，平行於該半導體基板之上表面且垂直於X方向的方向被稱作Y方向，且垂直於該半導體基板之上表面的方向被稱作Z方向。
在本說明書中沿預定平面之方向可被稱為第一方向，沿該預定平面與該第一方向相交的方向是第二方向，且與該預定平面相交的方向可被稱為第三方向。第一方向、第二方向及第三方向可或可不對應於X方向、Y方向及Z方向中的任一者。
在本說明書中，例如「上」及「下」之表現係基於半導體基板。舉例而言，沿Z方向遠離半導體基板的方向被稱作「上」，且沿Z方向接近半導體基板之方向被稱作「下」。當提到某一組態之下表面或下端部分時，其表示此組態之半導體基板側上的表面或端部部分，且至提到上表面或上端部分時，其表示與此組態之半導體基板側相對之一側上的表面或端部部分。與X方向或Y方向相交之表面被稱作側表面及類似術語。
在本說明書中，當將第一組態描述為「電連接」至第二組態時，該第一組態與該第二組態直接連接，或者，該第一組態經由佈線、半導體部件、電晶體等連接至第二組態。舉例而言，當三個電晶體串聯時，亦即使第二電晶體處於斷開狀態，第一電晶體亦「電連接」至第三電晶體。
在本說明書中，當將第一組態描述為「連接於」第二組態與第三組態「之間」時，此意味著第一組態、第二組態及第三組態串聯，且第一組態提供於第二組態及第三組態的電流路徑中。
在本說明書中，舉例而言，當將電路或類似者描述為「傳導」兩個佈線或類似者時，此意味著該電路或類似者包括電晶體或類似者，且該電晶體或類似者提供於兩個佈線之間的電流路徑中，且該電晶體或類似者進入接通狀態。 第一實施例
下文將參看圖式描述根據第一實施例之半導體記憶裝置的組態。以下圖式是示意性的，且為了解釋之方便起見，可省略該組態之一部分。
圖1是說明根根據此實施例之半導體記憶裝置的組態實例之示意性方塊圖。圖2是說明根據此實施例之半導體記憶裝置的組態實例之示意性電路圖。
舉例而言，根據此實施例之半導體記憶裝置包括如圖1中所說明的記憶體晶粒MD。記憶體晶粒MD包括儲存資料的記憶體單元陣列MCA，以及連接至該記憶體單元陣列MCA之周邊電路PC。 記憶體單元陣列MCA之電路組態
記憶體單元陣列MCA包括如圖2中所說明的複數個記憶體區塊BLK。
該複數個記憶體區塊BLK中之每一者包括複數個串單元SU。該複數個串單元SU中之每一者包括複數個記憶體串MS。該複數個記憶體串MS的一端分別經由位元線BL連接至周邊電路PC。該複數個記憶體串MS之另一端分別經由共用下部佈線SC及源極線SL連接至周邊電路PC。
記憶體串MS包括串聯連接在位元線BL與源極線SL之間的汲極選擇電晶體STD、複數個記憶體單元MC及源極選擇電晶體STS。在下文，汲極選擇電晶體STD及源極選擇電晶體STS可簡稱為選擇電晶體(STD及STS)。
記憶體單元MC是場效電晶體，其包括充當溝道區之半導體層、包括電荷儲存膜之閘極絕緣膜，以及閘電極。記憶體單元MC之臨限值電壓根據儲存在電荷儲存膜中的電荷之量而改變。記憶體單元MC儲存1位元或多位元資料。字線WL中之每一者連接至對應於一個記憶體串MS之該複數個記憶體單元MC的閘電極中之每一者。該等字線WL中之每一者共同地連接至一個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD及STS)是場效應電晶體，其包括充當溝道區之半導體層、閘極絕緣膜及閘電極。選擇閘極線(SGD及SGS)分別連接至選擇電晶體(STD及STS)的閘電極。對應於串單元SU提供汲極選擇線SGD，且汲極選擇線SGD共同地連接至一個串單元SU中之所有記憶體串MS。源極選擇線SGS共同地連接至一個記憶體區塊BLK中的所有記憶體串MS。
圖2示出面向複數個位元線BL之局部區的上表面的位元線-反沖線BKK。位元線-反沖線BKK面向記憶體單元陣列MCA中之所有位元線BL的局部區之上表面。位元線-反沖線BKK及該複數個位元線BL形成複數個電容器Cap。亦即，位元線BL之一部分分別充當電容器Cap之一個電極。位元線-反沖線BKK充當該複數個電容器Cap之其他電極。 周邊電路PC之電路組態
如圖1所示，周邊電路PC包括列解碼器RD、感測放大器模組SAM、反沖線驅動器12(圖2)、電壓產生電路VG及定序器SQC。周邊電路PC包括位址暫存器ADR、命令暫存器CMR及狀態暫存器STR。周邊電路PC包括輸入/輸出控制電路I/O及邏輯電路CTR。
列解碼器RD包括(例如)解碼電路及切換電路。解碼電路對鎖存在位址暫存器ADR中之列位址RA進行解碼。切換電路使對應於列位址RA的字線WL及選擇閘極線(SGD及SGS)根據解碼電路之輸出信號與對應電壓供應線導通。
如圖3所示，感測放大器模組SAM包括對應於該複數個位元線BL的複數個感測放大器單元SAU。感測放大器單元SAU包括：連接至位元線BL之感測放大器SA；資料鎖存器SDL、ADL、BDL、CDL及XDL；邏輯電路OP；以及連接至此些元件之佈線LBUS。
如圖4所示，感測放大器SA包括擊穿電壓電晶體31、箝位電晶體11、節點COM，以及串聯連接在位元線BL與感測節點SEN之間的放電電晶體33。感測放大器SA包括切換電晶體34及感測電晶體35，其串聯連接在佈線LBUS與接地電壓電源線VSS之間。
擊穿電壓電晶體31是NMOS擊穿電壓電晶體。舉例而言，當相對較大之電壓供應至源極線SL(圖2)時，擊穿電壓電晶體31保護感測放大器SA。來自定序器SQC之控制信號經由信號線BLS供應至擊穿電壓電晶體31的閘電極。
箝位電晶體11是NMOS電晶體。箝位電晶體11控制位元線BL之電壓。來自定序器SQC之控制信號經由信號線BLC供應至箝位電晶體11的閘電極。
節點COM經由充電電晶體36及充電電晶體37連接至電壓供應線VDD。節點COM經由放電電晶體38連接至電壓供應線VSRC。充電電晶體36及放電電晶體38是NMOS電晶體。充電電晶體37是PMOS電晶體。來自定序器SQC之控制信號經由信號線BLX供應至充電電晶體36的閘電極。充電電晶體37及放電電晶體38之閘電極分別連接至資料鎖存器SDL的節點INV。
放電電晶體33是NMOS電晶體。放電電晶體33在讀取操作或類似者期間，使感測節點SEN之電荷放電。來自定序器SQC之控制信號經由信號線XXL供應至放電電晶體33的閘電極。
感測節點SEN經由充電電晶體39及充電電晶體37連接至電壓供應線VDD。感測節點SEN經由電容器40連接至信號線CLK。控制信號自定序器SQC供應至信號線CLK。充電電晶體39是NMOS電晶體。來自定序器SQC之控制信號經由信號線HHL供應至充電電晶體39的閘電極。
開關電晶體34是NMOS電晶體。開關電晶體34使佈線LBUS及感測電晶體35在讀取操作或類似者期間導通。來自定序器SQC之控制信號經由信號線STB供應至開關電晶體34的閘電極。
感測電晶體35是NMOS電晶體。感測電晶體35根據感測節點SEN之電壓，在佈線LBUS中釋放或保持電荷。感測電晶體35之閘電極連接至感測節點SEN。
如圖3所示，在此實施例中，上文所述之信號線BLS、BLC、BLX、XXL、HHL及STB共同連接在感測放大器模組SAM中的所有感測放大器單元SAU之間。在此實施例中，上文所述之電壓供應線VDD及VSRC共同跨感測放大器模組SAM中的所有感測放大器單元SAU連接。
如圖4所示，資料鎖存器SDL包括節點LAT及節點INV；並聯連接在節點LAT與節點INV之間的逆變器41及42；連接在節點LAT與佈線LBUS之間的開關電晶體43；連接在節點INV與佈線LBUS之間的開關電晶體44。逆變器41之輸出端子及逆變器42之輸入端子連接至節點LAT。逆變器41之輸入端子及逆變器42的輸出端子連接至節點INV。儘管未說明，但資料鎖存器ADL、BDL、CDL及XDL具有與資料鎖存器SDL相同之組態。
舉例而言，鎖存在資料鎖存器SDL中之資料適當地傳送至資料鎖存器ADL、BDL及CDL。邏輯電路OP(圖3)對資料鎖存器ADL、BDL及CDL中之資料執行邏輯操作，例如「與」、「或」及「異或」，並計算記錄在記憶體單元MC中之資料。
資料鎖存器XDL連接至佈線LBUS及構成匯流排DB(圖3)之佈線db。在資料鎖存器XDL中，舉例而言，儲存寫入至記憶體單元MC之資料或自記憶體單元MC讀取的資料。
感測放大器模組SAM包括解碼電路及開關電路(未示出)。解碼電路對鎖存在位址暫存器ADR(圖1)中之行位址CA進行解碼。開關電路根據解碼電路之輸出信號，使對應於行位址CA之資料鎖存器XDL與匯流排DB導通。
如圖2所示，反沖線驅動器12包括連接於位元線-反沖線BKK與電壓供應線(未示出)之間的開關電晶體13。來自定序器SQC之控制信號經由信號線BLCPL供應至開關電晶體13的閘電極。反沖線驅動器12之組態可酌情改變。
電壓產生電路VG(圖1)包括(例如)：步升電路，例如連接至電力供應電壓供應線VCC及接地電壓供應線VSS的電荷泵電路；步降電路，例如穩壓器；以及複數個電壓供應線(未示出)。根據來自定序器SQC之內部控制信號，電壓產生電路VG產生複數個操作電壓，其將在相對於記憶體單元陣列MCA的讀取操作、寫入操作及抹除操作中供應至位元線BL、源極線SL、字線WL、選擇閘極線(SGD及SGS)及位元線-反沖線BKK，且同時自該複數個電壓供應線輸出複數個操作電壓。
定序器SQC(圖1)循序地對鎖存在命令暫存器CMR中之命令資料CMD進行解碼，自複數個信號線輸出命令資料CMD，且將內部控制信號輸出至列解碼器RD、感測放大器模組SAM、反沖線驅動器12及電壓產生電路VG。定序器SQC適當地將指示其自身之狀態的狀態資料輸出至狀態暫存器STR。舉例而言，當執行寫入操作或抹除操作時，輸出指示寫入操作或抹除操作是否正常完成的資訊作為狀態資料。
輸入/輸出控制電路I/O(圖1)包括資料輸入/輸出端子I/O0至I/O7，連接至資料輸入/輸出端子I/O0至I/O7之移位暫存器，以及連接至移位暫存器的FIFO緩衝器。根據來自邏輯電路CTR之內部控制信號，輸入/輸出控制電路I/O將已輸入至資料輸入/輸出端子I/O0至I/O7之資料輸出至感測放大器模組SAM中的資料鎖存器XDL、位址暫存器ADR或命令暫存器CMR。輸入/輸出控制電路I/O亦將已自資料鎖存器XDL或狀態暫存器STR輸入之資料輸出至資料輸入/輸出端子I/O0至I/O7。
邏輯電路CTR(圖1)經由外部控制端/CEn、CLE、ALE、/WE及/RE自外部控制器接收外部控制信號，且回應於外部控制信號，邏輯電路CTR將內部控制信號輸出至輸入/輸出控制電路I/O。 記憶體晶粒MD
接下來，將參考圖5至圖9描述根據第一實施例之半導體記憶裝置的組態實例。圖5是說明根據此實施例之半導體記憶裝置的組態實例之示意性平面圖。圖6是說明根據此實施例之半導體記憶裝置的組態實例之示意性透視圖。圖7是對應於圖5中由A指示之部分的示意性透視圖。圖8是對應於圖5中由B指示之部分的示意性透視圖。圖9是說明根據此實施例之半導體記憶裝置的組態實例之示意性平面圖。圖5至圖9說明示意性組態，且可酌情改變特定組態。在圖5至圖9中，省略該組態之一部分。
如圖5所示，根據此實施例之記憶體晶粒MD包括在X方向及Y方向上對準的四個記憶體平面區MP，以及在Y方向上在記憶體晶粒MD之一端提供的墊區PAD。記憶體平面區MP中之每一者包括記憶體單元陣列MCA。墊區PAD包括複數個外部墊電極。該複數個外部墊電極經由接合線連接至，例如控制器、另一記憶體晶粒MD或類似者。此些複數個外部墊電極充當資料輸入/輸出端子I/O0至I/O7、外部控制端/CEn、CLE、ALE、/WE及/RE，以及連接至電力供應電壓供應線VCC及接地電壓電源線VSS之電壓供應端子。 記憶體平面區MP
舉例而言，如圖6中所說明，記憶體平面區MP包括記憶體層ML、提供於記憶體層ML下方之電路層CL，以及提供於記憶體層ML上方的上部佈線層WLL。 記憶體層ML
記憶體層ML包括在X方向上交替配置之複數個記憶體單元陣列區R1及貫通-觸點區R2，以及該複數個記憶體單元陣列區R1及貫通-觸點區R2(圖6及圖7)的在X方向上提供在兩端之字線觸點區R3。
記憶體單元陣列區R1包括記憶體單元陣列MCA。如圖5所示，記憶體單元陣列MCA包括配置在Y方向上的複數個記憶體區塊BLK。在Y方向上鄰近之兩個記憶體區塊BLK之間，提供在X方向上延伸之區塊間絕緣層ST，例如如圖7中所說明。
如圖7所說明，記憶體區塊BLK包括在Z方向上延伸之複數個記憶體結構110、覆蓋該複數個記憶體結構110的外部周邊表面且在Z方向上延伸之複數個導電層120、安置於該複數個導電層120之間的複數個絕緣層130、連接至記憶體結構110之上端的複數個佈線140，以及連接至記憶體結構110之下端的下部佈線層150(圖7)。
記憶體結構110以預定模式配置在X及Y方向上。每一記憶體結構110包括在Z方向上延伸之半導體層111、提供於半導體層111與導電層120之間的閘極絕緣層112、連接至半導體層111之上端的半導體層113，以及提供於記憶體結構110之中心部分的絕緣層114。
舉例而言，半導體層111充當複數個記憶體單元MC之溝道區，以及一個記憶體串MS中的汲極選擇電晶體STD(圖2)。半導體層111具有大體上圓柱形形狀，且例如氧化矽(SiO2 )等絕緣層114嵌入於其中心部分中。半導體層111是由例如未摻雜之多晶矽(Si)製成的半導體層。
閘極絕緣層112在Z方向上沿半導體層111的外部周邊表面延伸。閘極絕緣層112包括隧穿絕緣層、電荷儲存層，以及堆疊在半導體層111與導電層120之間的塊絕緣層。舉例而言，隧穿絕緣層及塊絕緣層是例如氧化矽(SiO2 )之絕緣層。電荷儲存層是能夠儲存電荷之層，例如氮化矽(SiN)。電荷儲存層可形成配置在Z方向上的複數個浮動閘極。舉例而言，此類浮動閘極含有多晶矽(Si)，其含有例如磷(P)等N型雜質。
半導體層113是例如含有例如磷(P)等N型雜質之多晶矽(Si)的半導體層。
複數個導電層120配置在Z方向上，其中絕緣層130插入其間，且每一導電層120是在X方向及Y方向上延伸的大體上板狀導電層。此些導電層120具有形成於預定模式之複數個通孔，且記憶體結構110分別提供於通孔中。導電層120包括(例如)氮化鈦(TiN)、鎢(W)或其堆疊膜。
導電層120a中之一些分別充當字線WL(圖2)以及連接至該字線WL之複數個記憶體單元MC(圖2)的閘電極。提供在複數個導電層120a上方之導電層120b充當汲極選擇線SGD(圖2)的閘電極，以及連接至汲極選擇線SGD的複數個汲極選擇電晶體STD(圖2)。提供於複數個導電層120a下方的導電層120c充當源極選擇線SGS(圖2)，以及連接該源極選擇線SGS之複數個源極選擇電晶體STS的閘電極。
絕緣層130中之每一者提供於配置在Z方向上之兩個導電層120之間。絕緣層130是例如氧化矽(SiO2 )之絕緣膜。
佈線140充當位元線BL。複數個佈線140配置在X方向上，且在Y方向上延伸。每一佈線140經由觸點141及半導體層113連接至半導體層111。舉例而言，如圖6中所說明，Y方向上之佈線140的一端經由位元線觸點BL'連接至電路層CL中之元件。
舉例而言，如圖7中所說明，下部佈線層150包括連接至半導體層111的導電層151，以及設置於導電層151之下表面上的導電層152。下部佈線層150充當下部佈線SC(圖2)。導電層151包括(例如)導電膜，例如含有例如磷(P)等N型雜質之多晶矽(Si)。導電層152包括(例如)導電膜，例如包括例如鎢(W)或磷(P)等金屬之N型雜質的多晶矽(Si)或矽化物。
舉例而言，如圖8中所說明，貫通-觸點區R2包括複數個導電層120及複數個絕緣層130的一部分，以及穿通該複數個導電層120及該複數個絕緣層130且在Z方向上延伸的複數個貫通-觸點200。複數個貫通-觸點200連接記憶體單元陣列MCA上方提供之上部佈線層WLL中的佈線及記憶體單元陣列MCA下方提供之電路層CL中的佈線。每一貫通-觸點200包括(例如)氮化鈦(TiN)、鎢(W)或其堆疊膜。該複數個貫通-觸點200經由例如氧化矽(SiO2 )等絕緣層201自複數個導電層120絕緣。記憶體結構110及佈線140不提供於貫通-觸點區R2中。儘管圖8中僅示出一個貫通-觸點200，但複數個貫通-觸點200可提供於貫通-觸點區R2中。
舉例而言，如圖7中所說明，字線觸點區R3包括該複數個導電層120及該複數個絕緣層130的一部分，以及連接至該複數個導電層120之複數個觸點160。每一觸點160在Z方向上延伸，且其下端連接至在該複數個導電層120之X方向上提供於端部之觸點部分161中的每一者。每一觸點160包括(例如)氮化鈦(TiN)、鎢(W)或其堆疊膜。 電路層CL
舉例而言，如圖6中所說明，電路層CL包括周邊電路區PERI。列解碼器RD提供於在周邊電路區PERI之X方向上的兩端處在Y方向上延伸之區中。感測放大器模組SAM提供於Y方向上之一側上的區中，在列解碼器RD之間的此些區之間。在列解碼器RD之間的區之間，周邊電路PC(圖1)中之例如反沖線驅動器12的另一電路提供於Y方向上之另一側上之區中。
當沿Z方向檢視時，其中提供電路層CL之列解碼器RD的區與記憶體層ML之字線觸點區R3重疊。當沿Z方向檢視時，列解碼器RD之間的區與記憶體單元陣列區R1及貫通-觸點區R2重疊。
如圖7所說明，舉例而言，電路層CL包括基板S、周邊電路PC之複數個電晶體Tr，以及連接至該複數個電晶體Tr的複數個佈線及觸點。
基板S是由例如單晶矽(Si)製成的半導體基板。基板S具有例如雙井結構，其在半導體基板的前表面上具有例如磷(P)之N型雜質層，且在N型雜質層中進一步具有例如硼(B)的P型雜質層。
舉例而言，如圖8中所說明，每一電晶體Tr經由貫通-觸點區R2中提供之貫通-觸點200，連接至記憶體層ML上方提供的上部佈線層WLL中之每一佈線。 上部佈線層WLL
圖9是用於說明上部佈線層WLL之示意性平面圖。如圖9所示，上部佈線層WLL包括複數個佈線部件210、220及230，其在X方向上延伸且配置在Y方向上。該複數個佈線部件210、220及230緊接在位元線BL上方提供，且面向位元線BL之上表面。佈線部件210、220及230包括例如鋁(Al)或銅(Cu)等導電材料。
佈線部件210充當例如連接至電壓產生電路VG之輸出端子的電力供應電壓供應線VCC、接地電壓供應線VSS或另一電壓供應線。該複數個佈線部件210在X方向上延伸，且連接至配置在X方向上的貫通-觸點區R2中之每一者中的貫通-觸點200。佈線部件210經由上部佈線層WLL上方提供的佈線連接至電壓產生電路VG之外部墊電極或輸出端子。X方向上之佈線部件210的長度小於X方向上之記憶體單元陣列MCA的長度TMCA。因此，佈線部件210並不面向記憶體單元陣列區R1之一部分中的位元線BL之上表面。
舉例而言，佈線部件220充當上文所述之信號線中之任一者。該複數個佈線部件220在X方向上延伸，且連接至配置在X方向上之貫通-觸點區R2中的每一者中之貫通-觸點200。佈線部件220經由提供於上部佈線層WLL上方之佈線連接至定序器SQC及類似者。X方向上的佈線部件220之長度小於X方向上之記憶體單元陣列MCA的長度TMCA。因此，佈線部件220並不面向記憶體單元陣列區R1之一部分中的位元線BL之上表面。
佈線部件230充當位元線-反沖線BKK(圖2)。佈線部件230僅連接至一個貫通-觸點200。在所說明實例中，佈線部件230不連接至上部佈線層WLL上方提供之任何佈線。佈線部件230面向記憶體單元陣列MCA中之所有位元線BL的上表面之局部區。因此，佈線部件230在X方向上之長度大於或等於記憶體單元陣列MCA在X方向上的長度TMCA。記憶體單元陣列MCA在X方向上之長度TMCA可為自在記憶體單元陣列MCA中的複數個位元線BL之間，在最接近於X方向上之一個端側提供的位元線BL之X方向上之一個端側上的側表面，至最接近於X方向上之另一端側提供的位元線BL上之X方向上之另一端側上的側表面之距離。
記憶體單元陣列MCA中之該複數個位元線BL連接至Y方向上的其一個端部分處之觸點BL'(圖6)，且面向另一端部分處之位元線-反沖線BKK(佈線部件230)。在下文中，包括位元線BL之一個端部分的區可被稱為區R近 。包括位元線BL之另一端部分的區可被稱為區R遠 。
在圖9之實例中，佈線部件210之佈線寬度T210及佈線部件230之佈線寬度T230大於貫通-觸點區R2在X方向上的長度TR2。貫通-觸點區R2在X方向上之長度TR2大於佈線部件220的佈線寬度T220。「佈線寬度」此處係指垂直於佈線之延伸方向(例如X方向)及佈線之膜厚度方向(例如Z方向)的方向(例如Y方向)上之佈線寬度。舉例而言，當注意一個貫通-觸點區R2時，貫通-觸點區R2在X方向上之長度TR2表示自在相對於貫通-觸點區R2提供於X方向上之一側上的複數個位元線BL之間，最接近於貫通-觸點區R2的位元線BL，至在相對於貫通-觸點區R2提供於X方向上之另一側上的複數個位元線BL之間，最接近於貫通-觸點區R2之位元線BL的距離。 第一讀取操作
接下來，將參考圖10及類似者描述根據此實施例之半導體記憶裝置的第一讀取操作。
在第一讀取操作中，自定序器SQC(圖1)輸出控制信號，且將「1」鎖存在感測放大器單元SAU(圖4)之資料鎖存器SDL的節點LAT處，以使充電電晶體37轉變至接通狀態，且使放電電晶體38轉變至斷開狀態(圖4)。
在時序T101，自定序器SQC(圖1)輸出控制信號，並將預定接通電壓供應至對應於位址資料之選擇閘極線(SGD及SGS)，且將預定讀取通過電壓VREAD供應至非選定字線WL，以使選擇電晶體(STD及STS)及非選定記憶體單元MC轉變為接通狀態。對於此組態，選定記憶體單元MC變為與位元線BL及源極線SL導通。
在時序T101，自定序器SQC(圖1)輸出控制信號，且將預定讀取電壓VWL供應至選定字線WL。對於此組態，舉例而言，其中記錄資料「0」之記憶體單元MC進入斷開狀態，且其中記錄資料「1」的記憶體單元MC進入接通狀態。
在時序T102，自定序器SQC(圖1)輸出控制信號，且使圖4中之信號線BLX、信號線HHL、信號線BLC及信號線BLS之電壓升高，以使感測放大器單元SAU中的充電電晶體36、充電電晶體39、箝位電晶體11及擊穿電壓電晶體31轉變為接通狀態。對於此組態，開始位元線BL及感測節點SEN之充電。源極線SL變為經由源極線驅動器(未示出)與上文所述之電壓供應線VSRC導通。
在時序T102，自定序器SQC(圖1)輸出控制信號，且將預定電壓VBKK供應至位元線-反沖線BKK。
在時序T103，自定序器SQC(圖1)輸出控制信號，且降低信號線HHL之電壓，以使充電電晶體39轉變為斷開狀態，且使信號線XXL的電壓升高，以使放電電晶體33轉變為接通狀態。對於此組態，感測節點SEN變為經由位元線BL與選定記憶體單元MC導通，且根據儲存於記憶體單元MC中的資料開始感測節點SEN之放電。
亦即，該複數個感測放大器單元SAU中之感測節點SEN中的若干感測節點變為經由處於接通狀態之選定記憶體單元MC與源極線SL導通。因此，感測節點SEN處之電荷經由位元線BL流至源極線SL，且感測節點SEN處之電壓大大減小。另一方面，感測節點SEN中之若干感測節點變為與處於斷開狀態之選定記憶體單元MC導通，且不會變為與源極線SL導通。因此，感測節點SEN處之電壓並不大大減小。
在時序T104，自定序器SQC(圖1)輸出控制信號，且使信號線XXL之電壓升高，以使放電電晶體33轉變為斷開狀態。對於此組態，完成感測節點SEN之放電。
在時序T105，自定序器SQC(圖1)輸出控制信號，且使信號線STB及信號線STL之電壓升高，以使開關電晶體34及開關電晶體43轉變為接通狀態。對於此組態，將指示記憶體單元MC是否處於接通狀態或斷開狀態的資料鎖存在資料鎖存器SDL之節點LAT處。在下文中，經由匯流排DB、輸入/輸出控制電路I/O及類似者輸出所獲取之資料。
在時序T105，自定序器SQC(圖1)輸出控制信號，且藉由均衡器電路(未示出)使所有位元線BL導通，以使所有位元線BL的電壓接近恆定電壓。
在時序T106，自定序器SQC(圖1)輸出控制信號，且將「0」鎖存在感測放大器單元SAU(圖4)之資料鎖存器SDL的節點LAT處，以使充電電晶體37轉變為斷開狀態，且使放電電晶體38轉變為接通狀態(圖4)。對於此組態，開始位元線BL之放電。
在時序T106，自定序器SQC(圖1)輸出控制信號，且使位元線-反沖線BKK與接地電壓供應線VSS導通。對於此組態，開始位元線-反沖線BKK之放電。
在時序T107，自定序器SQC(圖1)輸出控制信號，且使選擇閘極線(SGD及SGS)、非選定字線WL及選定字線WL與接地電壓供應線VSS導通。對於此組態，開始選擇閘極線(SGD及SGS)、非選定字線WL及選定字線WL的放電。 第二讀取操作
接下來，為了與第一讀取操作比較，將參考圖11描述根據此實施例之半導體記憶裝置的第二讀取操作。
如圖11所說明，以與第一讀取操作相同之方式執行第二讀取操作。然而，在第二讀取操作中，位元線-反沖線BKK總是與接地電壓供應線VSS導通。 作用
舉例而言，如圖6中所說明，位元線BL之區R近 中提供之部分具有距感測放大器單元SAU的短佈線距離。因此，當為位元線BL充電時，在相對較短之時間內達到目標電壓VBL。另一方面，位元線BL之區R遠 (圖6)中所提供之部分具有距感測放大器單元SAU的長佈線距離。因此，充電花費相對較長的時間。因此，在第二讀取操作中，如由圖11中之實線(R近 )及點線(R遠 )指示，位元線BL之區R近 中所提供之部分與區R遠 中所提供之部分之間達到預定目標電壓VBL所需的時間可存在差異。類似地，當使位元線BL放電時，位元線BL之區R近 中所提供之部分與區R遠 中所提供的部分之間達到預定電壓所需之時間存在差異。
因此，根據圖10中說明之第一實施例的半導體記憶裝置包括位元線-反沖線BKK，其面向區R遠 中之位元線BL的端部部分之上表面。根據此組態，有可能執行可比第二讀取操作執行得快的第一讀取操作。
亦即，如圖10中所說明，舉例而言，在第一讀取操作中，當開始位元線BL之充電時，在時序T102，使位元線-反沖線BKK之電壓升高。此處，如上文所描述，由於位元線-反沖線BKK及該複數個位元線BL構成電容器Cap，因此當位元線-反沖線BKK之電壓升高時，歸因於電容耦接，位元線BL之區R遠 中所提供之部分的電壓亦上升。對於此組態，可以高速為所有位元線BL充電。在第一讀取操作中，當開始位元線BL之放電時，在時序T106，使位元線-反沖線BKK之電壓降低。對於此組態，可以高速來使所有位元線BL放電。因此，可以比第二讀取操作高之速度執行第一讀取操作。 位元線-反沖線BKK之組態實例
接下來，將參考圖12至圖15描述位元線-反沖線BKK之組態。圖12至圖15是說明位元線-反沖線BKK之組態實例的示意性平面圖。 第一組態實例
如圖12所說明，根據第一組態實例之位元線-反沖線BKK1具有在X方向上延伸的矩形形狀。 第二組態實例
如圖13所說明，根據第二組態實例之位元線-反沖線BKK2包括：配置在X方向上的複數個第一部分bkk21；以及提供於該複數個第一部分bkk21之間的複數個第二部分bkk22。該複數個第一部分bkk21分別提供於記憶體單元陣列區R1中，且面向記憶體單元陣列區R1中所提供的該複數個位元線BL之局部區之上表面。該複數個第二部分bkk22與該複數個第一部分bkk21電導通。在所說明之實例中，第一部分bkk21之Y方向上的寬度T2_1大於第二部分bkk22之Y方向上的寬度T2_2。在所說明之實例中，沿在X方向上延伸之直線提供在第一部分bkk21的Y方向上之一側上的側表面，以及在第二部分bkk2之Y方向上的一側上之側表面。 第三組態實例
如圖14所說明，根據第三組態實例之位元線-反沖線BKK3包括：配置在X方向上之複數個第一部分bkk31；以及提供於該複數個第一部分bkk31之間的複數個第二部分bkk32。該複數個第一部分bkk31分別提供於記憶體單元陣列區R1中，且面向記憶體單元陣列區R1中所提供之該複數個位元線BL的局部區之上表面。該複數個第二部分bkk32與該複數個第一部分bkk31電導通。在所說明之實例中，第一部分bkk31之Y方向上的寬度T3_1大於第二部分bkk32之Y方向上之寬度T3_2。在所說明之實例中，第一部分bkk31在Y方向上之中心位置及第二部分bkk32在Y方向上的中心位置大體上彼此重合。 第四組態實例
如圖15所示，根據第四組態實例之位元線-反沖線BKK4包括：配置在X方向上之複數個第一部分bkk41；以及提供於該複數個第一部分bkk41之間的複數個第二部分bkk42。配置在X方向上之複數個第一部分bkk41經由配置在Y方向上的複數個第二部分bkk42彼此連接。該複數個第一部分bkk41分別提供於記憶體單元陣列區R1中，且面向記憶體單元陣列區R1中所提供的複數個位元線BL之局部區之上表面。該複數個第二部分bkk42與該複數個第一部分bkk41電導通。在所說明之實例中，第一部分bkk41之Y方向上的寬度T4_1大於配置在Y方向上之該複數個第二部分bkk42之Y方向上的寬度T4_2a、T4_2b及T4_2c之總和。 位元線-反沖線BKK之電壓
在讀取操作或類似者中供應至每一佈線之電壓可歸因於溫度或類似者之影響而變化。舉例而言，電壓供應線VSRC之電壓可歸因於溫度或類似者的影響而變化。此處，為了防止錯誤讀取或類似者，較佳回應於電壓供應線VSRC之變化而調整供應至位元線BL的電壓及供應至位元線-反沖線BKK之電壓。為了調整位元線BL之電壓，例如可設想調整信號線BLC之電壓及電壓供應線VDD之電壓中的至少一者。為了調整位元線-反沖線BKK之電壓，例如可設想調整信號線BLCPL之電壓及連接至位元線-反沖線BKK之電壓供應線的電壓中之至少一者。舉例而言，可藉由調整輸入至電壓產生電路VG中之電荷泵電路的信號來執行此類電壓調整。舉例而言，上文所述之電壓中之任一者可由電荷泵電路產生，且另一電壓可藉由使用穩壓器或類似者逐步降低電荷泵電路之輸出電壓來產生。 其他實施例
已如上文描述了根據實施例之半導體記憶裝置。然而，如上之描述僅為實例，且可酌情調整上文所述之組態、方法及類似者。
舉例而言，如參考圖6、圖7及類似者所描述，在根據第一實施例的半導體記憶裝置中，提供與基板S分開之記憶體單元陣列MCA，且在記憶體單元陣列MCA下方提供包括複數個電晶體Tr的電路層CL。然而，舉例而言，記憶體單元陣列MCA可提供於基板S之表面上。在此情況下，舉例而言，記憶體結構110可連接至基板S之表面。可省略下部佈線層150。
舉例而言，如參考圖6及類似者所描述，在根據第一實施例之半導體記憶裝置中，反沖線驅動器12提供於周邊電路區PERI中。然而，反沖線驅動器12可提供於其他區中。舉例而言，反沖線驅動器12可提供於除記憶體平面區MP之外的區中。在此情況下，貫通-觸點200可不連接至充當位元線-反沖線BKK之佈線部件230。佈線部件230可改為經由上部佈線層WLL上方提供之佈線連接至反沖線驅動器12。
舉例而言，在圖9之實例中，位元線-反沖線BKK經由貫通-觸點區R2(例如貫通-觸點200)中提供的複數個貫通觸點中之一者連接至電路層CL中之元件。然而，例如，位元線-反沖線BKK可藉由兩個或更複數個貫通-觸點200連接至電路層CL中之元件。此類貫通-觸點200之數目可與記憶體平面區MP中之貫通-觸點區R2之數目相同，或小於記憶體平面區MP中之貫通-觸點區R2的數目。
舉例而言，在圖9之實例中，位元線-反沖線BKK之佈線寬度T230大於貫通-觸點區R2在X方向上的長度TR2。然而，位元線-反沖線BKK之佈線寬度T230可小於貫通-觸點區R2在X方向上的長度TR2。在此情況下，舉例而言，擊穿電壓電晶體可連接至位元線-反沖線BKK，且位元線-反沖線BKK在第一讀取操作中之電壓VBKK可被設置成10 V或更多的電壓。
舉例而言，在圖10之實例中，將正常讀取操作說明為第一讀取操作。然而，如參考圖10所描述之方法可應用於其他讀取操作。其他讀取操作之實例包括當執行寫入序列時的檢驗操作、當執行抹除序列時之抹除檢驗操作，及類似者。
舉例而言，在圖10之實例中，其中選定字線WL之讀取電壓VWL為一，且感測節點SEN之充電/放電僅執行一次。舉例而言，此方法例示儲存1位元資料之記憶體單元MC的讀取操作、向其指派1-3-3代碼之記憶體單元MC之下頁面的讀取操作，及類似者。然而，如參考圖10所描述之方法可應用於其他讀取操作。
舉例而言，在向其分配例如2位元、3位元、4位元及類似者之複數個位元之資料的記憶體單元MC之讀取操作中，在一些情況下，可自對應於圖10中之時序T102的時序至對應於時序T106的時序反覆地執行選定字線WL之電壓之調整及感測節點SEN的充電/放電。在此情況下，舉例而言，當選定字線WL之電壓增加時，進入接通狀態之記憶體單元MC之數目可增加，且位元線BL之一部分之電壓可減小，且因此歸因於位元線BL之間的電容耦接，所有位元線BL之電壓可減小。在此情況下，舉例而言，位元線-反沖線BKK之電壓可僅在時序T102升高。位元線-反沖線BKK之電壓可在時序T102升高一個步長，且接著位元線-反沖線BKK之電壓可在選定字線WL之電壓每次增加時一點一點地升高。
舉例而言，在圖10之實例中，信號線BLC之電壓及位元線-反沖線BKK之電壓在時序T102同時升高。然而，信號線BLC之電壓及位元線-反沖線BKK的電壓可在不同時序升高。舉例而言，位元線-反沖線BKK之電壓可遲於信號線BLC之電壓而升高，或可早於信號線BLC之電壓而升高。然而，信號線BLC之電壓及位元線-反沖線BKK的電壓可在不同時序降低。
在第一實施例中，位元線-反沖線BKK面向位元線BL之上表面上的局部區。然而，位元線-反沖線BKK可面向位元線BL之下表面上的局部區，或可面向位元線BL之上表面上之局部區及下表面上的局部區。
在第一實施例中，位元線-反沖線BKK由上部佈線層WLL中之一個佈線部件230實施。然而，位元線-反沖線BKK亦可由配置在X方向上的複數個佈線部件實施。在此情況下，舉例而言，在參考圖13至圖15描述之位元線-反沖線BKK2至BKK4中，亦有可能使用具有其中第二部分bkk22至bkk24之一部分或全部省略之佈線部件。 其他
雖然已描述了某些實施例，但此些實施例僅作為實例而呈現，且無意限制本發明之範疇。實際上，本文中所描述之新穎實施例可以多種其他形式體現；此外，可在不脫離本發明之精神的情況下，對本文中所描述之實施例的形式進行各種省略、替代及改變。所附申請專利範疇及其等效物意在涵蓋將處於本發明之範疇及精神內的此類形式或修改。相關申請案之交叉參考
本申請案係基於且要求來自2019年9月19日提交之日本專利申請第2019-170558號的優先權益，該申請案之全部內容以引用之方式併入本文中。
11:箝位電晶體 12:反沖線驅動器 13:開關電晶體 31:擊穿電壓電晶體 33:放電電晶體 34:切換電晶體 35:感測電晶體 36:充電電晶體 37:充電電晶體 38:放電電晶體 39:充電電晶體 40:電容器 41:逆變器 42:逆變器 43:開關電晶體 44:開關電晶體 110:記憶體結構 111:半導體層 112:閘極絕緣層 113:半導體層 114:絕緣層 120:導電層 120a:導電層 120b:導電層 120c:導電層 130:絕緣層 140:佈線 141:觸點 150:下部佈線層 151:導電層 152:導電層 160:觸點 161:觸點部分 200:貫通-觸點 201:絕緣層 210:佈線部件 220:佈線部件 230:佈線部件 ADL:資料鎖存器 ADR:位址暫存器 ALE:外部控制端 BDL:資料鎖存器 BL:位元線 BL':觸點 BLC:信號線 BLCPL:信號線 BLK:記憶體區塊 BLS:信號線 BLX:信號線 BKK:位元線-反沖線 BKK1:位元線-反沖線 BKK2:位元線-反沖線 BKK3:位元線-反沖線 BKK4:位元線-反沖線 bkk21:第一部分 bkk22:第二部分 bkk31:第一部分 bkk32:第二部分 bkk41:第一部分 bkk42:第二部分 bkk24:第二部分 CA:行位址 Cap:電容器 CDL:資料鎖存器 CL:電路層 CLE:外部控制端 CLK:信號線 CMD:命令資料 CMR:命令暫存器 COM:節點 CTR:邏輯電路 /Cen:外部控制端 db:佈線 DB:匯流排 HHL:信號線 INV:節點 I/O:輸入/輸出控制電路 I/O0至I/O7:資料輸入/輸出端子 LAT:節點 LBUS:佈線 MC:記憶體單元 MCA:記憶體單元陣列 MD:記憶體晶粒 ML:記憶體層 MP:記憶體平面區 MS:記憶體串 OP:邏輯電路 PAD:墊區 PC:周邊電路 PERI:周邊電路區 R1:記憶體單元陣列區 R2:貫通-觸點區 R3:字線觸點區 RA:列位址 RD:行解碼器 /RE:外部控制端 R近 :區 R遠 :區 S:基板 SA:感測放大器 SAM:感測放大器模組 SAU:感測放大器單元 SC:下部佈線 SDL:資料鎖存器 SEN:感測節點 SGD:選擇閘極線 SGS:選擇閘極線 SL:源極線 SQC:定序器 ST:區塊間絕緣層 STB:信號線 STD:汲極選擇電晶體 STR:狀態暫存器 STS:源極選擇電晶體 SU:串單元 T101:時序 T102:時序 T103:時序 T104:時序 T105:時序 T106:時序 T107:時序 T210:佈線寬度 T220:佈線寬度 T230:佈線寬度 T2_1:寬度 T2_2:寬度 T3_1:寬度 T3_2:寬度 T4_1:寬度 T4_2a:寬度 T4_2b:寬度 T4_2c:寬度 TMCA:長度 Tr:電晶體 TR2:長度 VBKK:預定電壓 VCC:電力供應電壓供應線 VDD:電壓供應線 VG:電壓產生電路 WL:字線 WLL:上部佈線層 VREAD:電壓 VSRC:電壓供應線 VSS:接地電壓電源線 VWL:預定讀取電壓 XDL:資料鎖存器 XXL:信號線 /WE:外部控制端
圖1是說明根據第一實施例之半導體記憶裝置的組態實例之示意性方塊圖；
圖2是說明與圖1相同之組態實例的示意性電路圖；
圖3是說明與圖1相同之組態實例的示意性電路圖；
圖4是說明與圖1相同之組態實例的示意性電路圖；
圖5是說明與圖1相同之組態實例的示意性平面圖；
圖6是說明與圖1相同之組態實例的示意性透視圖；
圖7是對應於圖5中由A指示之部分的示意性透視圖；
圖8是對應於圖5中由B指示之部分的示意性透視圖；
圖9是說明與圖1相同之組態實例的示意性平面圖；
圖10是說明與圖1相同之半導體記憶裝置的第一讀取操作之示意性波形圖；
圖11是說明與圖1相同之半導體記憶裝置的第二讀取操作之示意性波形圖；
圖12是說明根據第一實施例之半導體記憶裝置的第一組態實例之示意性俯視圖；
圖13是說明根據第一實施例之半導體記憶裝置的第二組態實例之示意性俯視圖；
圖14是說明根據第一實施例之半導體記憶裝置的第三組態實例之示意性俯視圖；以及
圖15是說明根據第一實施例之半導體記憶裝置的第四組態實例之示意性俯視圖。
140:佈線
200:貫通-觸點
BL:位元線
BL':觸點
BKK:位元線-反沖線
CL:電路層
MCA:記憶體單元陣列
ML:記憶體層
MP:記憶體平面區
PERI:周邊電路區
R1:記憶體單元陣列區
R2:貫通-觸點區
R3:字線觸點區
RD:列解碼器
R近 :區
R遠 :區
SAM:感測放大器模組
WLL:上部佈線層

Claims (18)

  1. 一種半導體記憶裝置，其包含：一第一記憶體區塊；一第二記憶體區塊，其與該第一記憶體區塊一起沿一第一方向配置；一第一位元線，其在該第一方向上延伸，且包括一第一部分及一第二部分，藉由該第一部分，該第一記憶體區塊連接至該第一位元線，且藉由該第二部分，該第二記憶體區塊連接至該第一位元線；一第一感測放大器，其連接至該第一位元線；一第一佈線，其在與該第一方向相交之一第二方向上延伸，且在與該第一方向及該第二方向相交之一第三方向上檢視時，與該第一位元線之該第二部分重疊；及一控制器，其在一讀取操作期間，將一第一電壓施加至該第一位元線，且將一第二電壓施加至該第一佈線；其中，該第一感測放大器與該第一部分之間的一第一距離短於該第一感測放大器與該第二部分之間的一第二距離；上述半導體記憶裝置進而包含：一半導體基板上之複數個電晶體，其在與該第一方向相交之一第三方向上，安置在與該等記憶體區塊不同之位置；一佈線層，其安置於該第一位元線上方，且包括該第一佈線及複數個第二佈線；及複數個觸點，其在該第三方向上延伸，且連接該複數個電晶體之至 少一部分與該等第二佈線之至少一部分。
  2. 如請求項1之半導體記憶裝置，其中該第一佈線在該第一方向上之一寬度大於或等於該等第二佈線在該第一方向上的一寬度。
  3. 如請求項1之半導體記憶裝置，其中該第一佈線在該第一方向上之一寬度大於在該第二方向上鄰近之兩個位元線之間的一距離，該兩個位元線在該第二方向上在該複數個觸點中之一者的任一側上。
  4. 如請求項1之半導體記憶裝置，其中該複數個記憶體區塊包括配置在該第二方向上之複數個記憶體單元陣列區，以及提供於該複數個記憶體單元陣列區之間的包括不連接至該第一佈線之該複數個觸點的複數個接觸區。
  5. 如請求項1之半導體記憶裝置，其中該複數個記憶體區塊包括配置在該第二方向上之複數個記憶體單元陣列區，以及包括該複數個觸點之複數個接觸區，且連接至該第一佈線之該等觸點之數目小於配置在該第二方向上之該等接觸區之數目。
  6. 一種半導體記憶裝置，其包含：一第一記憶體區塊；一第二記憶體區塊，其與該第一記憶體區塊一起沿一第一方向配 置；一第一位元線，其在該第一方向上延伸，且包括一第一部分及一第二部分，藉由該第一部分，該第一記憶體區塊連接至該第一位元線，且藉由該第二部分，該第二記憶體區塊連接至該第一位元線；一第一感測放大器，其連接至該第一位元線；一第一佈線，其在與該第一方向相交之一第二方向上延伸，且在與該第一方向及該第二方向相交之一第三方向上檢視時，與該第一位元線之該第二部分重疊；及一控制器，其在一讀取操作期間，將一第一電壓施加至該第一位元線，且將一第二電壓施加至該第一佈線；其中，該第一感測放大器與該第一部分之間的一第一距離短於該第一感測放大器與該第二部分之間的一第二距離；其中該第一佈線包括配置在該第二方向上之複數個第一部分，且在沿該第三方向檢視時，與位元線重疊；以及連接至該等第一部分中在該第二方向上鄰近之兩者的複數個第二部分。
  7. 如請求項6之半導體記憶裝置，其中該複數個第一部分在該第一方向上之一寬度大於該複數個第二部分在該第一方向上的一寬度。
  8. 如請求項6之半導體記憶裝置，其中該複數個第二部分包括至少一個狹縫。
  9. 一種半導體記憶裝置，其包含： 複數個記憶體區塊，其包括配置在一第一方向上之第一及第二記憶體區塊；複數個位元線，其在該第一方向上延伸，且配置在與該第一方向相交之一第二方向上；一周邊電路，其連接至該複數個位元線在該第一方向上之一端；一第一佈線，其在該第二方向上延伸；當沿與該第一及第二方向相交之一第三方向檢視時，與該複數個位元線在該第一方向上之另一端重疊；且當對該等記憶體單元中之任一者執行一資料讀取操作時，向其施加一預定電壓；一半導體基板上之複數個電晶體，其在與該第一方向相交之一第三方向上，安置在與該等記憶體區塊不同之位置；一佈線層，其提供於該複數個電晶體相對於該複數個記憶體區塊之一相對側上，且包括該第一佈線；及複數個觸點，其在該第三方向上延伸，且連接該半導體基板上所設置之該複數個電晶體之至少一部分與該佈線層中之佈線的至少一部分。
  10. 如請求項9之半導體記憶裝置，其中該第一佈線在該第一方向上的一寬度大於該佈線層中之信號線中之任一者在該第一方向上的一寬度。
  11. 如請求項9之半導體記憶裝置，其中該第一佈線在該第一方向上的一寬度大於在該第二方向上鄰近之兩個位元線之間的一距離，該兩個位元線是在該第二方向上在該複數個觸點中之一者的任一側上。
  12. 如請求項11之半導體記憶裝置，其中該複數個記憶體區塊包括配置在該第二方向上的複數個記憶體單元陣列區，以及在該複數個記憶體單元陣列區之間包括該複數個觸點的複數個接觸區，且該第一佈線不連接至該等觸點中之任一者。
  13. 如請求項11之半導體記憶裝置，其中該複數個記憶體區塊包括配置在該第二方向上的複數個記憶體單元陣列區，以及該複數個記憶體單元陣列區之間包括該複數個觸點的複數個接觸區，且連接至該第一佈線之該等觸點之數目小於配置在該第二方向上之該等接觸區的數目。
  14. 一種半導體記憶裝置，其包含：複數個記憶體區塊，其包括配置在一第一方向上之第一及第二記憶體區塊；複數個位元線，其在該第一方向上延伸，且配置在與該第一方向相交之一第二方向上；一周邊電路，其連接至該複數個位元線在該第一方向上之一端；一第一佈線，其在該第二方向上延伸；當沿與該第一及第二方向相交之一第三方向檢視時，與該複數個位元線在該第一方向上之另一端重疊；且當對該等記憶體單元中之任一者執行一資料讀取操作時，向其施加一預定電壓；其中該第一佈線包括配置在該第二方向上且面向該等位元線之一上表面的複數個第一部分，以及使該等第一部分中之兩者互連且並不面向該等位元線之該上表面的複數個第二部分。
  15. 如請求項14之半導體記憶裝置，其中該複數個第一部分在該第一方向上的一寬度大於該複數個第二部分在該第一方向上的一寬度。
  16. 如請求項15之半導體記憶裝置，其中該等第一部分在該第一方向上之第一端及該等第二部分在該第一方向上之第一端不沿該第二方向對準，該等第一部分在該第一方向上之第二端及該等第二部分在該第一方向上之第二端沿該第二方向對準，且該等第二部分中之一者與在該第三方向上延伸之一觸點直接接觸，且該等第一部分及其他第二部分中無一者與在該第三方向上延伸之一觸點直接接觸。
  17. 如請求項15之半導體記憶裝置，其中該等第一部分在該第一方向上之第一端及該等第二部分在該第一方向上之第一端不沿該第二方向對準，該等第一部分在該第一方向上之第二端及該等第二部分在該第一方向上之第二端不沿該第二方向對準，且該等第二部分中之一者與在該第三方向上延伸之一觸點直接接觸，且該第一部分及該其他第二部分中無一者與在該第三方向上延伸的一觸點直接接觸。
  18. 如請求項14之半導體記憶裝置，其中 該第二部分中之每一者沿該第一方向具有一切口，且該等第二部分中之一者與在該第三方向上延伸之一觸點直接接觸，且該等第一部分及該等其他第二部分中無一者與在該第三方向上延伸之一觸點直接接觸。
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