JP2023140604A - 半導体記憶装置 - Google Patents
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Abstract
【課題】好適に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルアレイ及び周辺回路を備える。メモリセルアレイは、複数の第1半導体層と、複数の第1ビア電極と、を備える。周辺回路は、複数の第1ビア電極に対応して設けられた複数の第1ノードと、複数の第1ノードを充電する充電回路と、複数の第1ノードを放電する放電回路と、入力されたアドレス信号に応じて、複数の第1ノードのうちの一つを充電回路又は放電回路と導通させるアドレス選択回路と、複数の第1ノードのうちの2つの間の電流経路にそれぞれ設けられた複数の第1トランジスタと、複数の第1ビア電極に対応して設けられ、複数の第1ノードのいずれかに接続された入力端子と、複数の第1ビア電極のいずれかに接続された出力端子と、を備える複数の増幅回路と、を備える。【選択図】図17
Description
本実施形態は、半導体記憶装置に関する。
基板の表面と交差する方向に複数のメモリセルが積層された半導体記憶装置が知られている。
好適に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、メモリセルアレイ及び周辺回路を備える。メモリセルアレイは、複数の第1半導体層と、複数の第1ビア電極と、を備える。複数の第1半導体層は、第1方向に延伸し、第1方向と交差する第2方向に並ぶ。複数の第1ビア電極は、それぞれ、第2方向に隣り合う2つの第1半導体層の間に設けられている。周辺回路は、複数の第1ノードと、充電回路と、放電回路と、アドレス選択回路と、複数の第1トランジスタと、複数の増幅回路と、を備える。複数の第1ノードは、複数の第1ビア電極に対応して設けられている。充電回路は、複数の第1ノードを充電する。放電回路は、複数の第1ノードを放電する。アドレス選択回路は、複数の第1ノードと充電回路との間の電流経路、又は、複数の第1ノードと放電回路との間の電流経路に設けられ、入力されたアドレス信号に応じて、複数の第1ノードのうちの一つを充電回路又は放電回路と導通させる。複数の第1トランジスタは、複数の第1ノードのうちの2つの間の電流経路にそれぞれ設けられている。複数の増幅回路は、複数の第1ビア電極に対応して設けられ、複数の第1ノードのいずれかに接続された入力端子と、複数の第1ビア電極のいずれかに接続された出力端子と、を備える。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第1の構成が第2の構成及び第3の構成の「間に接続されている」と言った場合、第1の構成、第2の構成及び第3の構成が直列に接続され、且つ、第2の構成が第1の構成を介して第3の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が2つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が2つの配線の間の電流経路に設けられており、このトランジスタ等がON状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をX方向、基板の上面に対して平行で、X方向と垂直な方向をY方向、基板の上面に対して垂直な方向をZ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Z方向に沿って基板から離れる向きを上と、Z方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、X方向又はY方向と交差する面を側面等と呼ぶ。
[第1実施形態]
[構成]
図1は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。
[構成]
図1は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイMCAを備える。メモリセルアレイMCAは、複数のメモリブロックBLKを備える。複数のメモリブロックBLKは、それぞれ、複数のページPGを備える。
また、本実施形態に係る半導体記憶装置において、メモリセルアレイMCAは、複数の(図示の例では4つの)サブアレイMCASに分割されている。また、複数のメモリブロックBLKは、それぞれ、複数のサブアレイMCASに対応して、複数の(図示の例では4つの)サブブロックBLKSに分割されている。また、複数のページPGは、それぞれ、それぞれ、複数のサブアレイMCASに対応して、複数の(図示の例では4つの)サブページPGSに分割されている。
本実施形態に係る半導体記憶装置は、ページPG又はサブページPGSを、読出動作及び書込動作の実行単位とすることが可能である。また、本実施形態に係る半導体記憶装置は、メモリブロックBLK又はサブブロックBLKSを、消去動作の実行単位とすることが可能である。
図2は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。本実施形態に係る半導体記憶装置は、半導体基板Subと、半導体基板Subの上方に設けられたメモリセルアレイ層LMCAと、メモリセルアレイ層LMCAの上方に設けられたトランジスタ層LTと、を備える。
半導体基板Subは、例えば、ホウ素(B)等のP型の不純物を含むシリコン(Si)等の半導体基板である。半導体基板Subの上面には、メモリセルアレイMCAを制御する周辺回路の一部が設けられていても良い。
メモリセルアレイ層LMCAには、メモリセルアレイMCAが設けられている。メモリセルアレイ層LMCAは、X方向に並ぶ4つのサブアレイMCASを備える。また、X方向の一方側(例えば、X方向負側)から数えて1番目及び2番目のサブアレイMCASの間には、サブアレイ間領域RMCASが設けられている。また、X方向の一方側(例えば、X方向負側)から数えて3番目及び4番目のサブアレイMCASの間にも、サブアレイ間領域RMCASが設けられている。
トランジスタ層LTは、4つのサブアレイMCASに対応する位置に設けられた4つのデコード回路DECSGを備える。また、トランジスタ層LTは、2つのサブアレイ間領域RMCASに対応する位置に設けられた2つのドライバ回路DRVSWLを備える。
また、トランジスタ層LTは、これらの構成に対してX方向に並ぶドライバ回路DRVGWLと、ドライバ回路DRVSGと、デコード回路DECRと、を備える。
[メモリセルアレイ層LMCAの構成]
[サブアレイMCASの構成]
図3は、サブアレイMCASの一部の構成を示す模式的な平面図である。サブアレイMCASは、Y方向に並ぶ複数のサブブロックBLKSを備える。複数のサブブロックBLKSは、それぞれ、X方向に並ぶ複数のアレイ構造ASを備える。
[サブアレイMCASの構成]
図3は、サブアレイMCASの一部の構成を示す模式的な平面図である。サブアレイMCASは、Y方向に並ぶ複数のサブブロックBLKSを備える。複数のサブブロックBLKSは、それぞれ、X方向に並ぶ複数のアレイ構造ASを備える。
図4は、アレイ構造ASの一部の構成を示す模式的な斜視図である。図5は、アレイ構造ASの一部の構成を示す模式的な回路図である。図6は、アレイ構造ASの一部の構成を示す模式的な平面図である。図7及び図8は、アレイ構造ASの一部の構成を示す模式的な断面図である。
図4に示す様に、メモリセルアレイ層LMCAは、Z方向に交互に並ぶ複数のメモリ層ML及び複数の絶縁層101を備える。絶縁層101は、酸化シリコン(SiO2)等を含む。
図5に示す様に、アレイ構造ASは、複数のストリングユニットSUを備える。ストリングユニットSUは、複数のメモリ層MLに対応して設けられた複数のメモリユニットMUを備える。複数のメモリユニットMUは、それぞれ、2つのメモリストリングMSを備える。これら2つのメモリストリングMSの一端は、それぞれ、ビット線BLを介して周辺回路に接続される。また、これら2つのメモリストリングMSの他端は、それぞれ、共通のソース線SLを介して周辺回路に接続される。
メモリストリングMSは、ドレイン側選択トランジスタSTDと、複数のメモリセルMC(メモリトランジスタ)と、ソース側選択トランジスタSTSと、を備える。ドレイン側選択トランジスタSTD、複数のメモリセルMC、及び、ソース側選択トランジスタSTSは、ビット線BL及びソース線SLの間に直列に接続される。以下、ドレイン側選択トランジスタSTD及びソース側選択トランジスタSTSを、単に選択トランジスタ(STD、STS)と呼ぶ事がある。
メモリセルMCは、電界効果型のトランジスタである。メモリセルMCは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積層を含む。メモリセルMCのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。メモリセルMCは、1ビット又は複数ビットのデータを記憶する。尚、1のメモリユニットMUに含まれる複数のメモリセルMCのゲート電極には、それぞれ、サブワード線SWLが接続される。これらサブワード線SWLは、それぞれ、1のアレイ構造AS中の全てのメモリユニットMUに共通に接続される。
選択トランジスタ(STD、STS)は、電界効果型のトランジスタである。選択トランジスタ(STD、STS)は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ(STD、STS)のゲート電極には、それぞれ、選択ゲート線(SGD、SGS)が接続される。2つのメモリストリングMSに対応する2つのドレイン側選択ゲート線は、それぞれ、1つのストリングユニットSU中の全てのメモリユニットMUに共通に接続される。2つのメモリストリングMSに対応する2つのソース側選択ゲート線SGSは、それぞれ、1つのストリングユニットSU中の全てのメモリユニットMUに共通に接続される。
尚、読出動作及び書込動作に際しては、メモリブロックBLK又はサブブロックBLKSを構成する複数のアレイ構造ASにおいて、アドレスデータに応じたドレイン側選択ゲート線SGDが選択される。これにより、各アレイ構造ASにおいて、一つのストリングユニットSUが選択される。また、読出動作及び書込動作に際しては、メモリブロックBLK又はサブブロックBLKSを構成する複数のアレイ構造ASにおいて、アドレスデータに応じたサブワード線SWLが選択される。これにより、各ストリングユニットSUにおいて、一つのメモリセルMCが選択される。これら複数のメモリセルMCは、図1を参照して説明したページPG又はサブページPGSに対応する。
図6に示す様に、アレイ構造ASには、Y方向に交互に並ぶ複数のメモリセル領域RMC及び複数のラダー領域RLDが設けられている。また、アレイ構造ASのY方向の一端部には、選択トランジスタ領域RSGD及びビット線領域RBLが設けられている。また、アレイ構造ASのY方向の他端部には、選択トランジスタ領域RSGS及びソース線領域RSLが設けられている。
メモリ層MLは、X方向に並ぶ複数の半導体層110を備える。これら複数の半導体層110は、それぞれ、図6を参照して説明した複数のメモリセル領域RMC、複数のラダー領域RLD、及び、選択トランジスタ領域RSGD,RSGSにわたってY方向に延伸する。半導体層110は、例えば、直列に接続された複数のメモリセルMC(図5)、及び、これらに接続された選択トランジスタ(STD、STS)(図5)のチャネル領域として機能する。半導体層110は、例えば、多結晶シリコン(Si)等を含んでいても良いし、単結晶シリコン(Si)等を含んでいても良い。また、これらの場合、半導体層110は、リン(P)等のN型の不純物を含んでいても良いし、ホウ素(B)等のP型の不純物を含んでいても良いし、不純物を含んでいなくても良い。
尚、以下の説明において、X方向に隣り合う2つの半導体層110の間の領域を、「チャネル間領域RIC」と呼ぶ場合がある。また、X方向の一方側(例えば、X方向負側)から数えて奇数番目のチャネル間領域RICを、「チャネル間領域RICO」と呼ぶ場合がある。また、X方向の一方側から数えて偶数番目のチャネル間領域RICを、「チャネル間領域RICE」と呼ぶ場合がある。
図6に示す様に、メモリセル領域RMC及び選択トランジスタ領域RSGD,RSGS(図6)中のチャネル間領域RICには、Y方向に並ぶ複数のビア電極120が設けられている。また、メモリセル領域RMCにおいて、メモリ層MLは、複数のビア電極120のX方向の側面と半導体層110との間に設けられた複数のゲート絶縁層130を備える。
ビア電極120のうち、メモリセル領域RMCに設けられたものは、例えば、複数のメモリセルMCのゲート電極、及び、これらに接続されたサブワード線SWL(図5)の一部として機能する。ビア電極120のうち、選択トランジスタ領域RSGD,RSGSに設けられたものは、それぞれ、選択トランジスタSTD,STSのゲート電極、及び、これに接続された選択ゲート線SGD,SGS(図5)として機能する。
ビア電極120は、例えば図6に示す様に、窒化チタン(TiN)等のバリア導電層121と、タングステン(W)等の導電層122と、を含んでいても良い。ビア電極120は、例えば図7に示す様に、複数のメモリ層MLを貫通してZ方向に延伸する。尚、図6に示す様に、Y方向に隣り合う2つのビア電極120の間には、酸化シリコン(SiO2)等の絶縁層123(図6)が設けられている。
また、本実施形態においては、選択トランジスタ領域RSGD中のチャネル間領域RICに、それぞれ、Y方向に並ぶ2つのビア電極120が設けられている。
ここで、選択トランジスタ領域RSGD中のチャネル間領域RICOに設けられた2つのビア電極120のうち、メモリセル領域RMCから遠い方のビア電極120は、選択トランジスタをOFF状態とするために使用される。図示の例において、これらのビア電極120は、ノードN0に共通に接続されている。一方、メモリセル領域RMCに近い方のビア電極120は、選択トランジスタをON状態又はOFF状態とするために使用される。図示の例において、これらのビア電極120は、ノードN1,N3に接続されている。ノードN0,N1,N3はお互いに電気的に独立であり、独立した電圧を転送可能である。
また、選択トランジスタ領域RSGD中のチャネル間領域RICEに設けられた2つのビア電極120のうち、メモリセル領域RMCから遠い方のビア電極120は、選択トランジスタをON状態又はOFF状態とするために使用される。図示の例において、これらのビア電極120は、ノードN2,N4に接続されている。一方、メモリセル領域RMCに近い方のビア電極120は、選択トランジスタをOFF状態とするために使用される。図示の例において、これらのビア電極120は、ノードN0に共通に接続されている。ノードN0,N2,N4はお互いに電気的に独立であり、独立した電圧を転送可能である。
尚、上記チャネル間領域RICOとRICEでのビア電極120の配置は、交互であれば良く、ノードN0~N4との接続はRICOとRICEが逆であっても良い。例えば、選択トランジスタ領域RSGD中のチャネル間領域RICOに設けられた2つのビア電極120のうち、メモリセル領域RMCから遠い方のビア電極120がノードN1,N3に接続され、近い方のビア電極120がノードN0に接続されていても良い。この場合には、選択トランジスタ領域RSGD中のチャネル間領域RICEに設けられた2つのビア電極120のうち、メモリセル領域RMCから遠い方のビア電極120がノードN0に接続され、近い方のビア電極120がノードN2,N4に接続されていても良い。
ゲート絶縁層130は、例えば、半導体層110のX方向の側面に設けられたトンネル絶縁層131と、そのX方向の側面に設けられた電荷蓄積層132と、そのX方向の側面に設けられたブロック絶縁層133と、を備える。
トンネル絶縁層131は、例えば、酸化シリコン(SiO2)等を含んでいても良い。
電荷蓄積層132は、例えば、多結晶シリコン(Si)等を含んでいても良い。この場合、電荷蓄積層132は、リン(P)等のN型の不純物を含んでいても良いし、ホウ素(B)等のP型の不純物を含んでいても良いし、不純物を含んでいなくても良い。
ブロック絶縁層133は、例えば、酸化シリコン(SiO2)等を含んでいても良い。また、ブロック絶縁層133は、酸化アルミニウム(AlO)、酸化ハフニウム(HfO)又はその他の、絶縁性の金属酸化膜を含んでいても良い。
ラダー領域RLD(図6)中のチャネル間領域RICには、ビア電極140が設けられている。
ビア電極140は、例えば、トランジスタのゲート電極、及び、これに接続された配線として機能する。ビア電極140は、例えば図6に示す様に、リン(P)等のN型の不純物を含む多結晶シリコン(Si)等の半導体層141と、窒化チタン(TiN)等の導電層142と、を含んでいても良い。ビア電極140は、例えば図8に示す様に、複数のメモリ層MLを貫通してZ方向に延伸する。また、ビア電極140の外周面には、酸化シリコン(SiO2)等の絶縁層143が設けられている。また、ビア電極140の中心部分には、酸化シリコン(SiO2)等の絶縁層144が設けられていても良い。
ビット線領域RBL(図6)において、メモリ層MLは、X方向に並ぶ複数の半導体層160と、これら複数の半導体層160に接続された導電層170と、を備える。
半導体層160は、例えば、リン(P)等のN型の不純物を含む多結晶シリコン(Si)等の半導体層を含んでいても良い。半導体層160は、それぞれ、半導体層110のY方向の端部に接続されている。また、X方向に隣り合う2つの半導体層160の間には、絶縁層161が設けられている。絶縁層161は、例えば、酸化シリコン(SiO2)等を含んでいても良い。絶縁層161は、複数のメモリ層MLを貫通してZ方向に延伸する。
導電層170は、例えば、ビット線BL(図5)として機能する。導電層170は、例えば、窒化チタン(TiN)等の導電層を含んでいても良い。導電層170は、X方向に延伸し、複数の半導体層160を介して、複数の半導体層110に電気的に接続されている。
ソース線領域RSL(図6)において、メモリ層MLは、X方向に並ぶ複数の半導体層160と、これら複数の半導体層に接続された導電層171と、を備える。
導電層171は、例えば、ソース線SL(図5)として機能する。導電層171は、例えば、窒化チタン(TiN)等の導電層を含んでいても良い。導電層171は、X方向に延伸し、複数の半導体層160を介して、複数の半導体層110に接続されている。
[トランジスタ層LTの構成]
図9及び図10は、トランジスタ層LTの一部の構成を示す模式的な断面図である。尚、図9及び図10には、トランジスタ層LTに加え、トランジスタ層LTの下方に設けられた配線層M0と、トランジスタ層LTの上方に設けられた配線層M1と、を例示している。
図9及び図10は、トランジスタ層LTの一部の構成を示す模式的な断面図である。尚、図9及び図10には、トランジスタ層LTに加え、トランジスタ層LTの下方に設けられた配線層M0と、トランジスタ層LTの上方に設けられた配線層M1と、を例示している。
トランジスタ層LTは、図9に例示する様なトランジスタTrLVと、図10に例示する様なトランジスタTrHVと、を含む。トランジスタTrLVは、低電圧トランジスタである。トランジスタTrHVは、高電圧トランジスタである。
図9に示す様に、トランジスタTrLVは、半導体層181Lと、半導体層181Lの上面に設けられたゲート絶縁層182と、ゲート絶縁層182の上面に設けられたゲート電極183と、ゲート絶縁層182及びゲート電極183のX方向又はY方向の両側面に設けられた側壁絶縁層184と、を備える。
半導体層181Lは、多結晶シリコン(Si)等を含んでいても良い。ゲート絶縁層182は、例えば、例えば、酸化シリコン(SiO2)及び窒化シリコン(SiN)の少なくとも一方を含んでいても良いし、酸化アルミニウム(AlO)、酸化ハフニウム(HfO)又はその他の、絶縁性の金属酸化膜を含んでいても良い。ゲート電極183は、ゲート絶縁層182を介して、半導体層181Lの上面に対向する。ゲート電極183は、例えば、N型又はP型の不純物を含む多結晶シリコン(Si)、タングステン(W)等の金属、シリサイド、又は、これらのうちの2以上を組み合わせた積層膜等を含んでいても良い。ゲート電極183は、ビアコンタクト電極v1を介して、配線層M1中の配線m1に接続されている。側壁絶縁層184は、例えば、酸化シリコン(SiO2)及び窒化シリコン(SiN)の少なくとも一方を含んでいても良い。
半導体層181Lの、Z方向から見てゲート電極183と重なる領域は、ゲート領域181gとなる。また、半導体層181Lの、Z方向から見て側壁絶縁層184と重なる領域は、領域181s´又は領域181d´となる。また、半導体層181Lの、Z方向から見てゲート電極183とも側壁絶縁層184とも重ならない領域は、ソース領域181s又はドレイン領域181dとなる。ソース領域181s及びドレイン領域181dは、ビアコンタクト電極v0又はビアコンタクト電極v1を介して、配線層M0中の配線m0、又は、配線層M1中の配線m1に接続されている。領域181s´は、ソース領域181s及びゲート領域181gの間に設けられる。領域181d´は、ドレイン領域181d及びゲート領域181gの間に設けられる。
トランジスタTrLVがNチャネル型の電界効果トランジスタである場合、ソース領域181s、ドレイン領域181d、領域181s´及び領域181d´は、リン(P)又はヒ素(As)等のN型の不純物を含み、N型の半導体として機能する。領域181s´及び領域181d´における不純物濃度は、ソース領域181s及びドレイン領域181dにおける不純物濃度よりも小さい。また、ゲート領域181gは、ホウ素(B)等のP型の不純物を含み、P型の半導体として機能する。
トランジスタTrLVがPチャネル型の電界効果トランジスタである場合、ソース領域181s、ドレイン領域181d、領域181s´及び領域181d´は、ホウ素(B)等のP型の不純物を含み、P型の半導体として機能する。領域181s´及び領域181d´における不純物濃度は、ソース領域181s及びドレイン領域181dにおける不純物濃度よりも小さい。また、ゲート領域181gは、リン(P)又はヒ素(As)等のN型の不純物を含み、N型の半導体として機能する。
図10に示す様に、トランジスタTrHVは、基本的には、トランジスタTrLVと同様に構成される。ただし、トランジスタTrHVは、半導体層181Lのかわりに、半導体層181Hを備える。半導体層181Hは、基本的には、半導体層181Lと同様に構成される。ただし、半導体層181Hの、Z方向から見てゲート電極183とも側壁絶縁層184とも重ならない領域には、ソース領域181s又はドレイン領域181dだけでなく、領域181s´又は領域181d´の一部が設けられる。
以下の説明では、半導体層181L及び半導体層181Hをまとめて、半導体層181と呼ぶ場合がある。
尚、図9及び図10には、チャネル方向(半導体層181の長手方向)をY方向とするトランジスタTrLV,TrHVを例示している。しかしながら、トランジスタ層LTは、チャネル方向をX方向とするトランジスタTrLV,TrHVを含んでいても良い。
[ドライバ回路DRVSWL,DRVGWLの構成]
図11は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図12及び図13は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
図11は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図12及び図13は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
図11~図13には、複数組のサブワード線SWLと、複数組のグローバルワード線GWLと、一組のバス配線BWLと、を例示している。
図13に示す様に、複数組のサブワード線SWLは、それぞれ、Y方向に並ぶ複数のサブブロックBLKSに対応する。一つのサブブロックBLKSに含まれる複数のアレイ構造ASには、複数のサブワード線SWLが、共通に接続される。尚、図11に示す様に、サブワード線SWLは、それぞれ、サブアレイMCAS毎に電気的に独立である。
図13に示す様に、ドライバ回路DRVSWLは、それぞれ、Y方向に並ぶ複数のサブブロックBLKSに対応して設けられた複数の回路drvsを備える。回路drvsは、1つのサブブロックBLKSに接続される複数のサブワード線SWLに対応して設けられた複数のトランジスタTrHVを備える。これら複数のトランジスタTrHVのソース電極は、グローバルワード線GWLに接続される。これら複数のトランジスタTrHVのドレイン電極は、サブワード線SWLに接続される。これら複数のトランジスタTrHVのゲート電極は、配線drvslに接続される。配線drvslは、回路drvsに含まれる全てのトランジスタTrHVのゲート電極に、共通に接続される。配線drvslは、回路drvs毎に、電気的に独立である。
図12に示す様に、メモリセルアレイMCAは、Y方向において複数の(図示の例では2つの)領域に分割されている。この複数の領域には、それぞれ、複数のメモリブロックBLKが含まれる(図13参照)。図12の例では、この複数の領域に対応して、複数組の(図示の例では2組の)グローバルワード線GWLが設けられている。これら複数組のグローバルワード線GWLは、それぞれ、対応する領域に含まれる全てのサブブロックBLKSに、電気的に接続されている。
ドライバ回路DRVGWLは、複数組のグローバルワード線GWLに対応して設けられた複数の回路drvgを備える。回路drvgは、一組のグローバルワード線GWLに含まれる複数のグローバルワード線GWLに対応して設けられた複数のトランジスタTrHVを備える。これら複数のトランジスタTrHVのソース電極は、バス配線BWLに接続される。これら複数のトランジスタTrHVのドレイン電極は、グローバルワード線GWLに接続される。これら複数のトランジスタTrHVのゲート電極は、配線drvglに接続される。配線drvglは、回路drvgに含まれる全てのトランジスタTrHVのゲート電極に、共通に接続される。配線drvglは、回路drvg毎に、電気的に独立である。
図14は、ドライバ回路DRVSWLの構成を示す模式的な平面図である。図15は、ドライバ回路DRVSWLの構成を示す模式的な側面図である。図16は、ドライバ回路DRVSWLの構成を示す模式的な断面図である。尚、図14及び図15は模式的な図であり、同一断面には表れない複数の構成を図示している。また、図14~図16には、トランジスタ層LTの下方に設けられた配線層M0と、トランジスタ層LTの上方に設けられた配線層M1,M2と、を例示している。
図14に示す様に、回路drvsは、X方向に並ぶ複数のトランジスタTrHVを備える。図示の例では、複数のトランジスタTrHVのチャネル方向(半導体層181の長手方向)が、Y方向である。これら複数のトランジスタTrHVのゲート電極183は、X方向に並ぶ。
また、図14には、X方向に延伸する配線m1を例示している。この配線m1は、配線drvsl(図13)として機能する。配線drvslは、X方向に並ぶ複数のビアコンタクト電極v1を介して、複数のゲート電極183に共通に接続される。
また、図14には、X方向に延伸しY方向に並ぶ複数の配線m2を例示している。複数の配線m2は、配線層M2中の配線であり、それぞれ、グローバルワード線GWLとして機能する。これら複数の配線m2は、上記配線m1に対してY方向の一方側(図14の例では、Y方向正側)に設けられ、それぞれ、Z方向から見て半導体層181の一部と重なる部分を備える。これら複数の配線m2は、例えば図16に例示する様に、それぞれ、ビアコンタクト電極v2、配線m1、ビアコンタクト電極v1を介して、半導体層181に接続される。
また、図14には、X方向に延伸しY方向に並ぶ複数の配線m0を例示している。複数の配線m0は、それぞれ、サブワード線SWLとして機能する。これら複数の配線m0は、上記配線m1に対してY方向の他方側(図14の例では、Y方向負側)に設けられ、それぞれ、Z方向から見て半導体層181の一部と重なる部分を備える。これら複数の配線m0は、例えば図15に例示する様に、それぞれ、ビアコンタクト電極v0を介して、半導体層181に接続される。また、これら複数の配線m0は、それぞれ、X方向に並ぶ複数のビアコンタクト電極vhを介して、X方向に並ぶ複数のビア電極120に接続されている。
[デコード回路DECSGの構成]
図17は、デコード回路DECSGの構成を示す模式的な回路図である。
図17は、デコード回路DECSGの構成を示す模式的な回路図である。
デコード回路DECSGは、複数のドレイン側選択ゲート線SGD及び複数のソース側選択ゲート線SGSに対応する複数のアドレスノードnAを備える。図には、複数のドレイン側選択ゲート線SGDn-1~SGDn+1及び複数のソース側選択ゲート線SGSn-1~SGSn+1と、これらに対応する複数のアドレスノードnAn-1~nAn+1と、を例示している。
また、デコード回路DECSGは、アドレスノードnAを充電する充電回路CPRCと、アドレスノードnAを放電する放電回路CDSCと、入力されたアドレス信号に応じて選択されたアドレスノードnAを放電回路CDSCと導通させるアドレス選択回路CADSと、入力された信号に応じて、放電されたアドレスノードnAの隣のアドレスノードnAの電荷を放電する放電回路C2/3D,C2/3Sと、アドレスノードnAの状態に応じてドレイン側選択ゲート線SGD又はソース側選択ゲート線SGSに電圧を供給するレベルシフタ回路CLSD,CLSSと、を備える。
充電回路CPRCは、複数のアドレスノードnAに対応して設けられた複数のトランジスタTrSG11,TrSG12を備える。トランジスタTrSG11,TrSG12は、例えば、Pチャネル型のTrLV(図9)である。複数のアドレスノードnAは、それぞれ、直列に接続されたトランジスタTrSG11,TrSG12を介して、電圧ノードnVDDに接続される。電圧ノードnVDDには、電圧VDDが供給される。複数のトランジスタTrSG11のゲート電極は、信号線REに共通に接続されている。複数のトランジスタTrSG12のゲート電極は、信号線/PRCに共通に接続されている。
放電回路CDSCは、複数のアドレスノードnAに対応して設けられた複数のトランジスタTrSG22を備える。トランジスタTrSG22は、例えば、Nチャネル型のTrLV(図9)である。複数のアドレスノードnAは、それぞれ、トランジスタTrSG22を介して、電圧ノードnVSSに接続される。電圧ノードnVSSには、接地電圧VSSが供給される。複数のトランジスタTrSG22のゲート電極は、信号線REに共通に接続されている。
アドレス選択回路CADSは、複数のアドレスノードnAに対応して設けられた複数のトランジスタTrSG21を備える。トランジスタTrSG21は、例えば、Nチャネル型又はPチャネル型のTrLV(図9)である。複数のアドレスノードnAは、それぞれ、直列に接続された複数の(図17の例では6つの)トランジスタTrSG21を介して、電圧ノードnVSSに接続される。また、アドレスノードnA及び電圧ノードnVSSの間に接続された複数の(図17の例では6つの)トランジスタTrSG21のゲート電極は、それぞれ、アドレス信号を出力する複数の信号線A0~A5に接続されている。複数の信号線A0~A5は、それぞれ、アドレス信号を構成する複数の(図17の例では6つの)ビットを出力する。アドレス選択回路CADSは、信号線A0~A5に入力された複数ビットの(図17の例では6ビットの)データに応じて、複数のアドレスノードnAのうちの一つのみが電圧ノードnVSSと導通する様に、構成されている。
放電回路C2/3Dは、複数のトランジスタTrSG31,TrSG32を備える。トランジスタTrSG31,TrSG32は、例えば、Nチャネル型のTrLV(図9)である。2a番目(aは0以上の整数)のアドレスノードnAは、例えば、トランジスタTrSG31を介して、2a+1番目のアドレスノードnAに接続される。2a+1番目のアドレスノードnAは、例えば、トランジスタTrSG32を介して、2a+2番目のアドレスノードnAに接続される。また、複数のトランジスタTrSG31のゲート電極は、信号線A(-1)に共通に接続される。また、複数のトランジスタTrSG32のゲート電極は、信号線/A(-1)に共通に接続される。
放電回路C2/3Sは、放電回路C2/3Dと同様に構成されている。
レベルシフタ回路CLSDは、複数のドレイン側選択ゲート線SGDに対応して設けられた複数のインバータを備える。これら複数のインバータは、それぞれ、トランジスタTrSG41,TrSG42を備える。トランジスタTrSG41は、例えば、Pチャネル型のトランジスタTrHV(図10)である。トランジスタTrSG41のソース電極は、電圧ノードnVSGDに接続される。電圧ノードnVSGDの電圧は、ドレイン側選択ゲート線SGDに供給される。トランジスタTrSG41のドレイン電極は、ドレイン側選択ゲート線SGDに接続される。トランジスタTrSG41のゲート電極は、アドレスノードnAに接続される。トランジスタTrSG42のソース電極は、電圧ノードnVSSに接続される。トランジスタTrSG42のドレイン電極は、ドレイン側選択ゲート線SGDに接続される。トランジスタTrSG42のゲート電極は、アドレスノードnAに接続される。
レベルシフタ回路CLSSは、複数のソース側選択ゲート線SGSに対応して設けられた複数のクロックドインバータを備える。これら複数のクロックドインバータは、それぞれ、トランジスタTrSG51,TrSG52,TrSG53,TrSG54を備える。トランジスタTrSG51,TrSG52は、例えば、Pチャネル型のトランジスタTrHV(図10)である。トランジスタTrSG51,TrSG52は、電圧ノードnVSGSとソース側選択ゲート線SGSとの間に、直列に接続されている。電圧ノードnVSGSの電圧は、ソース側選択ゲート線SGSに供給される。トランジスタTrSG51のゲート電極は、アドレスノードnAに接続される。トランジスタTrSG52のゲート電極は、信号線/REに接続される。トランジスタTrSG53,TrSG54は、例えば、Nチャネル型のトランジスタTrHV(図10)である。トランジスタTrSG53,TrSG54は、電圧ノードnVSSとソース側選択ゲート線SGSとの間に、並列に接続されている。トランジスタTrSG53のゲート電極は、アドレスノードnAに接続される。トランジスタTrSG54のゲート電極は、信号線/REに接続される。
[読出動作]
図18及び図19は、第1実施形態に係る半導体記憶装置の読出動作について説明するための模式的な平面図である。尚、図18及び図19には、X方向に並ぶ3つの半導体層110を、それぞれ、半導体層110a,110b,110cとして示している。また、図18及び図19には、半導体層110bのX方向における一方側に設けられた複数のメモリセルMCのうちの一つが選択メモリセルMCSである例を示している。
図18及び図19は、第1実施形態に係る半導体記憶装置の読出動作について説明するための模式的な平面図である。尚、図18及び図19には、X方向に並ぶ3つの半導体層110を、それぞれ、半導体層110a,110b,110cとして示している。また、図18及び図19には、半導体層110bのX方向における一方側に設けられた複数のメモリセルMCのうちの一つが選択メモリセルMCSである例を示している。
読出動作においては、選択トランジスタ領域RSGDにおいて、ノードN1~N4のうち、半導体層110bに対応する2つのノード(図示の例では、ノードN2,N3)に電圧VSGを供給し、それ以外のノード(図示の例では、ノードN0,N1,N4)に遮断電圧VBBを供給する。遮断電圧VBBは、選択トランジスタがOFF状態となる程度の大きさを備える。これに伴い、半導体層110bの、ノードN2に接続されたビア電極120の近傍に電子のチャネルが形成される。また、半導体層110bの、ノードN3に接続されたビア電極120の近傍に電子のチャネルが形成される。これにより、導電層170の電圧が、ラダー領域RLDに転送される。この様な方法によれば、半導体層110bにおいて導電層170の電圧を好適に転送し、且つ、半導体層110a,110cにおいては導電層170の電圧の転送を好適に遮断することが可能である。
また、読出動作においては、選択トランジスタ領域RSGSにおいて、半導体層110bに対してX方向の一方側及び他方側に設けられた2つのビア電極120に電圧VSGを供給する。これに伴い、半導体層110a,110b,110cの、これら2つのビア電極120の近傍に電子のチャネルが形成され、導電層171の電圧が、ラダー領域RLDに転送される。
また、読出動作においては、選択メモリセルMCSを含まないメモリセル領域RMCに設けられた複数のビア電極120、及び、ビア電極140に、読出パス電圧VREADを供給する。読出パス電圧VREADは、メモリセルMCに記録されたデータに拘わらず、メモリセルMCがON状態となる程度の大きさを備える。これにより、半導体層110bにおいて、導電層170,171の電圧が、選択メモリセルMCSを含むメモリセル領域RMCに転送される。尚、半導体層110a,110cにおいても、導電層171の電圧は、選択メモリセルMCSを含むメモリセル領域RMCに転送される場合がある。
また、読出動作においては、選択メモリセルMCSを含むメモリセル領域RMCに設けられた複数のビア電極120のうち、半導体層110bに対してX方向の一方側(選択メモリセルMCSと同じ側)に設けられたものに、読出パス電圧VREADを供給する。これにより、選択メモリセルMCSのドレイン領域に、導電層170の電圧が転送される。また、選択メモリセルMCSのソース領域に、導電層171の電圧が転送される。
また、読出動作においては、選択メモリセルMCSのゲート電極として機能するビア電極120に、読出電圧VCGRを供給する。読出電圧VCGRは、メモリセルMCに記録されたデータに応じて、メモリセルMCがON状態又はOFF状態となる程度の大きさを備える。例えば、選択メモリセルMCSのしきい値電圧が読出電圧VCGRよりも小さい場合、図18に示す様に、選択メモリセルMCSのチャネル領域に、電子のチャネルNchが形成される。これに伴い、導電層170,171が導通し、導電層170に電流が流れる。一方、選択メモリセルMCSのしきい値電圧が読出電圧VCGRよりも大きい場合、図19に示す様に、選択メモリセルMCSのチャネル領域に、電子のチャネルNchが形成されない。従って、導電層170,171は導通せず、導電層170に電流は流れない。従って、導電層170の電流を測定することにより、選択メモリセルMCSに記録されたデータを判別可能である。
また、読出動作においては、選択メモリセルMCSと共通のメモリセル領域RMCに設けられた複数のビア電極120のうち、半導体層110bに対してX方向の他方側(選択メモリセルMCSと反対側)に設けられたものに、裏面セル遮断電圧VBCを供給する。裏面セル遮断電圧VBCは、メモリセルMCに記録されたデータに拘わらず、メモリセルMCがOFF状態となる程度の大きさを備える。これにより、X方向の他方側に設けられたメモリセルMCを介したリーク電流の発生を抑制可能である。
図20は、第1実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
読出動作に際しては、例えば、読出動作の対象となっているメモリブロックBLK又はサブブロックBLKSに対応する1つの配線drvglを“H”状態とし、その他の配線drvglを“L”状態としても良い。これにより、読出動作の対象となっているメモリブロックBLK又はサブブロックBLKSに対応する1つの回路drvgに含まれるトランジスタTrHVをON状態とし、その他の回路drvgに含まれるトランジスタTrHVをOFF状態としても良い。
また、読出動作の対象となっているメモリブロックBLKに対応する配線drvslを“H”状態とし、その他の配線drvslを“L”状態としても良い。これにより、読出動作の対象となっているメモリブロックBLKに対応する複数の(図示の例では4つの)回路drvsに含まれるトランジスタTrHVをON状態とし、その他の回路drvsに含まれるトランジスタTrHVをOFF状態としても良い。
また、メモリブロックBLKを構成する複数のサブブロックBLKSの一部のみに対応する配線drvslを“H”状態とし、その他の配線drvslを“L”状態としても良い。これにより、一部の(図示の例では1つ~3つの)サブブロックBLKSに対応する回路drvsに含まれるトランジスタTrHVのみをON状態とし、その他の回路drvsに含まれるトランジスタTrHVをOFF状態としても良い。この様な方法によれば、グローバルワード線GWLの配線容量を削減して、読出動作の高速化を図ることが可能である。
図21及び図22は、第1実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
図18及び図19を参照して説明した様に、第1実施形態に係る半導体記憶装置の読出動作においては、ノードN1~N4のうち、半導体層110bに対応する2つのノード(図示の例では、ノードN2,N3)に電圧VSGを供給し、それ以外のノード(図示の例では、ノードN0,N1,N4)に遮断電圧VBBを供給する。図17のデコード回路DECSGは、この様な選択動作を実行可能に構成されている。以下、この点について説明する。
読出動作に際しては、例えば図21に示す様に、信号線REを“L”状態とし、信号線/REを“H”状態とし、信号線/PRCを“L”状態とし、信号線A0~A5に、所定のアドレスデータ(図22の例では、“H,L,H,H,H,L”)を入力する。
この状態では、充電回路CPRC中のトランジスタTrSG11,TrSG12がON状態となる。これにより、全てのアドレスノードnAが充電され、“H”状態となる。また、これにより、レベルシフタ回路CLSDから、全てのドレイン側選択ゲート線SGDに接地電圧VSSが供給され、全てのドレイン側選択ゲート線SGDが“L”状態となる。また、レベルシフタ回路CLSSから、全てのソース側選択ゲート線SGSに接地電圧VSSが供給され、全てのソース側選択ゲート線SGSが“L”状態となる。
次に、例えば図22に示す様に、信号線REを“H”状態とし、信号線/REを“L”状態とし、信号線/PRCを“H”状態とする。また、この段階では、電圧ノードnVSSに、遮断電圧VBBを供給しても良い。
これに伴い、全てのアドレスノードnAが、電圧ノードnVDDから電気的に切り離される。また、複数のアドレスノードnAのうち、アドレスデータに対応する一つ(図示の例では、アドレスノードnAn)に対応する複数の(図示の例では6つの)トランジスタTrSG21が全てON状態となる。これに伴い、このアドレスノードnAnが電圧ノードnVSSと導通し、このアドレスノードnAnが“L”状態となる。これに伴い、ドレイン側選択ゲート線SGDnが電圧ノードnVSGDと導通し、ドレイン側選択ゲート線SGDnが“H”状態となる。また、ソース側選択ゲート線SGSnが電圧ノードnVSGSと導通し、ソース側選択ゲート線SGSnが“H”状態となる。
また、例えば、信号線A(-1)が“H”状態であり、信号線/A(-1)が“L”状態だった場合、トランジスタTrSG31がON状態となる。これに伴い、アドレスノードnAn+1が、アドレスノードnAを介して電圧ノードnVSSと導通し、アドレスノードnAn+1も“L”状態となる。これに伴い、ドレイン側選択ゲート線SGDn+1が電圧ノードnVSGDと導通し、ドレイン側選択ゲート線SGDn+1が“H”状態となる。また、ソース側選択ゲート線SGSn+1が電圧ノードnVSGSと導通し、ソース側選択ゲート線SGSn+1が“H”状態となる。
また、例えば、信号線A(-1)が“L”状態であり、信号線/A(-1)が“H”状態だった場合、トランジスタTrSG32がON状態となる。これに伴い、アドレスノードnAn-1が、アドレスノードnAを介して電圧ノードnVSSと導通し、アドレスノードnAn-1も“L”状態となる。これに伴い、ドレイン側選択ゲート線SGDn-1が電圧ノードnVSGDと導通し、ドレイン側選択ゲート線SGDn-1が“H”状態となる。また、ソース側選択ゲート線SGSn-1が電圧ノードnVSGSと導通し、ソース側選択ゲート線SGSn-1が“H”状態となる。
[書込動作]
図23は、第1実施形態に係る半導体記憶装置の書込動作について説明するための模式的な平面図である。尚、図23には、X方向に並ぶ3つの半導体層110を、それぞれ、半導体層110a,110b,110cとして示している。また、図23には、半導体層110bのX方向における一方側に設けられた複数のメモリセルMCのうちの一つが選択メモリセルMCSである例を示している。
図23は、第1実施形態に係る半導体記憶装置の書込動作について説明するための模式的な平面図である。尚、図23には、X方向に並ぶ3つの半導体層110を、それぞれ、半導体層110a,110b,110cとして示している。また、図23には、半導体層110bのX方向における一方側に設けられた複数のメモリセルMCのうちの一つが選択メモリセルMCSである例を示している。
書込動作においては、例えば、複数の選択メモリセルMCSのうちしきい値電圧の調整を行うものに接続されたビット線BLに電圧VSRCを供給する。また、複数の選択メモリセルMCSのうちしきい値電圧の調整を行わないものに接続されたビット線BLに電圧VDDを供給する。以下、複数の選択メモリセルMCSのうちしきい値電圧の調整を行うものを「書込メモリセルMC」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルMC」と呼ぶ場合がある。
また、書込動作においては、選択トランジスタ領域RSGDにおいて、ノードN1~N4のうち、半導体層110bに対応する2つのノード(図示の例では、ノードN2,N3)に電圧VSGDを供給し、それ以外のノード(図示の例では、ノードN0,N1,N4)に遮断電圧VBBを供給する。電圧VSGDは、電圧VSRCよりも大きい。
ここで、電圧VSGDと電圧VSRCとの電圧差は、ドレイン側選択トランジスタSTDをNMOSトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、書込メモリセルMCに接続されたドレイン側選択トランジスタSTDのチャネル領域には電子のチャネルが形成され、電圧VSRCが転送される。
一方、電圧VSGDと電圧VDDとの電圧差は、ドレイン側選択トランジスタSTDをNMOSトランジスタとして機能させる際のしきい値電圧よりも小さい。従って、禁止メモリセルMCに接続されたドレイン側選択トランジスタSTDはOFF状態となる。
また、書込動作においては、選択トランジスタ領域RSGSにおいて、半導体層110bに対してX方向の一方側及び他方側に設けられた2つのビア電極120に遮断電圧VBBを供給する。これにより、ソース側選択トランジスタSTSはOFF状態となる。
また、書込動作においては、複数のビア電極120、及び、ビア電極140に、書込パス電圧VPASSを供給する。書込パス電圧VPASSは、メモリセルMCに記録されたデータに拘わらず、メモリセルMCがON状態となる程度の大きさを備える。書込パス電圧VPASSは、読出パス電圧VREADよりも大きい。これにより、半導体層110bにおいて、導電層170の電圧が、選択メモリセルMCSのドレイン領域に転送される。
また、書込動作においては、選択メモリセルMCSのゲート電極として機能するビア電極120に、プログラム電圧VPGMを供給する。プログラム電圧VPGMは、書込パス電圧VPASSよりも大きい。
ここで、書込メモリセルMCに対応する半導体層110bのチャネルには、電圧VSRCが供給されている。この様な半導体層110bと選択ワード線WLSとの間には、比較的大きい電界が発生する。これにより、半導体層110bのチャネル中の電子がトンネル絶縁層131を介して電荷蓄積層132中にトンネルする。これにより、書込メモリセルMCのしきい値電圧は増大する。
一方、禁止メモリセルMCに対応する半導体層110bのチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線WLとの容量結合によって書込パス電圧VPASS程度まで上昇している。この様な半導体層110bと選択ワード線WLSとの間には、上記した電界よりも小さい電界しか発生しない。従って、半導体層110bのチャネル中の電子は、電荷蓄積層132中にトンネルしない。従って、禁止メモリセルMCのしきい値電圧は増大しない。
第1実施形態に係る半導体記憶装置の書込動作においては、読出動作と同様に、図20を参照して説明した様な方法で、メモリブロックBLK又はサブブロックBLKSの選択が行われる。
図24は、第1実施形態に係る半導体記憶装置の書込動作について説明するための模式的な回路図である。
第1実施形態に係る半導体記憶装置の書込動作においては、読出動作と同様に、図21及び図22を参照して説明した様な方法で、ドレイン側選択ゲート線SGD及びソース側選択ゲート線SGSに電圧が供給される。
また、第1実施形態に係る半導体記憶装置の書込動作では、図22を参照して説明した動作の実行後、図24に示す様に、信号線REを“L”状態とし、信号線/REを“H”状態とする。
この状態では、充電回路CPRC中のトランジスタTrSG11がON状態となる。しかしながら、トランジスタTrSG12はOFF状態に維持される。従って、アドレスノードnAの電圧は図22を参照して説明した状態に維持される。
また、この状態では、放電回路CDSC中のトランジスタTrSG22がOFF状態となる。
また、この状態では、レベルシフタ回路CLSS中の全てのトランジスタTrSG52がOFF状態となり、レベルシフタ回路CLSS中の全てのトランジスタTrSG54がON状態となる。これにより、全てのソース側選択ゲート線SGSに接地電圧VSSが供給され、全てのソース側選択ゲート線SGSが“L”状態となる。
[消去動作]
図25及び図26は、第1実施形態に係る半導体記憶装置の消去動作について説明するための模式的な回路図である。
図25及び図26は、第1実施形態に係る半導体記憶装置の消去動作について説明するための模式的な回路図である。
図25に示す様に、消去動作では、バス配線BWLに、接地電圧VSSを供給しても良い。
また、消去動作に際しては、例えば、消去動作の対象となっているメモリブロックBLK又はサブブロックBLKSに対応する1つの配線drvglを“H”状態とし、その他の配線drvglを“L”状態としても良い。これにより、消去動作の対象となっているメモリブロックBLK又はサブブロックBLKSに対応する1つの回路drvgに含まれるトランジスタTrHVをON状態とし、その他の回路drvgに含まれるトランジスタTrHVをOFF状態としても良い。
また、消去動作の対象となっているメモリブロックBLKに対応する配線drvslを“H”状態とし、その他の配線drvslを“L”状態としても良い。これにより、消去動作の対象となっているメモリブロックBLKに対応する複数の(図示の例では4つの)回路drvsに含まれるトランジスタTrHVをON状態とし、その他の回路drvsに含まれるトランジスタTrHVをOFF状態としても良い。
また、図26に示す様に、メモリブロックBLKを構成する複数のサブブロックBLKSの一部のみに対応する配線drvslを“H”状態とし、その他の配線drvslを“L”状態としても良い。これにより、一部の(図示の例では1つ~3つの)サブブロックBLKSに対応する回路drvsに含まれるトランジスタTrHVのみをON状態とし、その他の回路drvsに含まれるトランジスタTrHVをOFF状態としても良い。この様な方法によれば、消去動作の対象を、比較的容易に調整可能である。
[効果]
図12等を参照して説明した様に、第1実施形態に係る半導体記憶装置は、複数のサブアレイMCASと、これら複数のサブアレイMCASに対応して設けられた複数組のサブワード線SWLと、これら複数組のサブワード線SWLに接続された複数の回路drvsと、これら複数の回路drvsに接続された一組のグローバルワード線GWLと、を備える。
図12等を参照して説明した様に、第1実施形態に係る半導体記憶装置は、複数のサブアレイMCASと、これら複数のサブアレイMCASに対応して設けられた複数組のサブワード線SWLと、これら複数組のサブワード線SWLに接続された複数の回路drvsと、これら複数の回路drvsに接続された一組のグローバルワード線GWLと、を備える。
この様な構成によれば、例えば図20を参照して説明した様に、読出動作、書込動作等において複数の回路drvsのいずれかに含まれるトランジスタTrHVをON状態とし、その他の回路drvsに含まれるトランジスタTrHVをOFF状態とすることにより、グローバルワード線GWLの配線容量を削減して、読出動作及び書込動作の高速化を図ることが可能である。
また、図26を参照して説明した様に、消去動作において複数の回路drvsのいずれかに含まれるトランジスタTrHVをON状態とし、その他の回路drvsに含まれるトランジスタTrHVをOFF状態とすることにより、消去動作の対象を、比較的容易に調整可能である。
また、図12を参照して説明した様に、第1実施形態においては、グローバルワード線GWLが、Y方向に並ぶ複数のサブブロックBLKSに、電気的に接続されている。
この様な構成では、複数のメモリブロックBLKについて一組だけグローバルワード線GWLを設ければ良いため、グローバルワード線GWLの配線幅を大きくすることが可能である。これにより、グローバルワード線GWLの低抵抗化を図り、読出動作の高速化を図ることが可能である。
また、図17を参照して説明した様に、第1実施形態に係るデコード回路DECSGは、複数のドレイン側選択ゲート線SGDn-1~SGDn+1及び複数のソース側選択ゲート線SGSn-1~SGSn+1に対応する複数のアドレスノードnAn-1~nAn+1を備える。
また、このデコード回路DECSGは、アドレスノードnAを充電する充電回路CPRCと、アドレスノードnAを放電する放電回路CDSCと、入力されたアドレス信号に応じて選択されたアドレスノードnAを放電回路CDSCと導通させるアドレス選択回路CADSと、入力された信号に応じて、放電されたアドレスノードnAの隣のアドレスノードnAの電荷を放電する放電回路C2/3D,C2/3Sと、アドレスノードnAの状態に応じてドレイン側選択ゲート線SGD又はソース側選択ゲート線SGSに電圧を供給するレベルシフタ回路CLSD,CLSSと、を備える。
この様な構成は、例えば、アドレス1ビットにつきNMOSトランジスタ1つ及びPMOSトランジスタ1つを使用する様な多入力NAND回路と比較して、小面積で実現可能である。また、この様な構成によれば、例えば図18及び図19に示す様に、2つのノードN2,N3を好適に選択可能である。
[第2実施形態]
次に、第2実施形態に係る半導体記憶装置について説明する。以下の説明において、第1実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第2実施形態に係る半導体記憶装置について説明する。以下の説明において、第1実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
第2実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。
図12を参照して説明した様に、メモリセルアレイMCAは、Y方向において複数の(図示の例では2つの)領域に分割されている。この複数の領域には、それぞれ、複数のメモリブロックBLKが含まれる。
ここで、第1実施形態に係る半導体記憶装置は、ページPG又はサブページPGSを、読出動作及び書込動作の実行単位とすることが可能である。また、第1実施形態に係る半導体記憶装置は、メモリブロックBLK又はサブブロックBLKSを、消去動作の実行単位とすることが可能である。
一方、第2実施形態に係る半導体記憶装置は、Y方向に分割された複数の領域にわたって、読出動作、書込動作及び消去動作を実行可能である。
例えば、Y方向に分割された複数の領域のうちの一つに含まれるサブページPGSと、Y方向に分割された複数の領域のうちの他の一つに含まれるサブページPGSと、に対して、一括して読出動作及び書込動作を実行可能である。
同様に、Y方向に分割された複数の領域のうちの一つに含まれるサブブロックBLKSと、Y方向に分割された複数の領域のうちの他の一つに含まれるサブブロックBLKSと、に対して、一括して消去動作を実行可能である。
図27は、第2実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
図20を参照して説明した様に、第1実施形態に係る読出動作においては、例えば、読出動作の対象となっているメモリブロックBLKに対応する1つの配線drvglのみを“H”状態とし、その他の配線drvglを“L”状態とする。
一方、図27に示す様に、第2実施形態に係る読出動作においては、2以上の配線drvglを“H”状態とし、その他の配線drvglを“L”状態とする。これにより、2以上の回路drvgに含まれるトランジスタTrHVをON状態とし、その他の回路drvgに含まれるトランジスタTrHVをOFF状態とする。
また、読出動作の対象となっている複数のサブブロックBLKSに対応する複数の配線drvslを“H”状態とし、その他の配線drvslを“L”状態とする。これにより、読出動作の対象となっている複数のサブブロックBLKSに対応する複数の(図示の例では4つの)回路drvsに含まれるトランジスタTrHVをON状態とし、その他の回路drvsに含まれるトランジスタTrHVをOFF状態とする。
この様な方法では、図27に例示する様に、一部のサブブロックBLKSに接続されたサブワード線SWLと、その他のサブブロックBLKSに接続されたサブワード線SWLとが、異なるグローバルワード線GWLを介して、バス配線BWLと導通する。この様な方法によれば、グローバルワード線GWLの配線容量を削減して、読出動作の高速化を図ることが可能である。
[第3実施形態]
次に、第3実施形態に係る半導体記憶装置について説明する。以下の説明において、第1実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第3実施形態に係る半導体記憶装置について説明する。以下の説明において、第1実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
第3実施形態に係る半導体記憶装置は、基本的には、第1実施形態又は第2実施形態に係る半導体記憶装置と同様に構成されている。ただし、第3実施形態に係る半導体記憶装置は、第1実施形態又は第2実施形態に係る半導体記憶装置と異なるデコード回路DECSG´を備える。
図28は、第3実施形態に係る半導体記憶装置のデコード回路DECSG´の構成を示す模式的な回路図である。
第3実施形態に係るデコード回路DECSG´は、基本的には、第1実施形態又は第2実施形態に係るデコード回路DECSGと同様に構成されている。
ただし、図28に示す様に、第3実施形態に係るデコード回路DECSG´においては、レベルシフタ回路CLSD中のインバータの出力端子と、ドレイン側選択ゲート線SGDとの間の電流経路に、抵抗素子RLOADが設けられている。また、デコード回路DECSG´においては、レベルシフタ回路CLSS中のインバータの出力端子と、ソース側選択ゲート線SGSとの間の電流経路に、抵抗素子RLOADが設けられている。
この様な構成によれば、電流の急激な立ち上がり及び立下りを抑制して、レベルシフタ回路CLSD,CLSS中のインバータの劣化を抑制することが可能である。
尚、第3実施形態においては、更に、ドレイン側選択トランジスタSTDと半導体層160(図6)との間に、ダミーメモリセルを設けても良い。ダミーメモリセルは、メモリセルMCと同様に構成されている。ただし、ダミーメモリセルには、データが記録されない。
[第4実施形態]
次に、第4実施形態に係る半導体記憶装置について説明する。以下の説明において、第1実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第4実施形態に係る半導体記憶装置について説明する。以下の説明において、第1実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
第4実施形態に係る半導体記憶装置は、基本的には、第1実施形態~第3実施形態のいずれかに係る半導体記憶装置と同様に構成されている。ただし、第4実施形態に係る半導体記憶装置は、図9、図10等を参照して説明したトランジスタ層LTのかわりに、トランジスタ層LT4を備える。
図29及び図30は、第4実施形態に係るトランジスタ層LT4の一部の構成を示す模式的な断面図である。尚、図29及び図30には、トランジスタ層LT4に加え、トランジスタ層LT4の下方に設けられた配線層M0と、トランジスタ層LT4の上方に設けられた配線層M1,M2と、を例示している。
トランジスタ層LT4は、基本的には、トランジスタ層LTと同様に構成されている。ただし、トランジスタ層LT4は、図29に例示する様なトランジスタTrLV4、及び、図30に例示する様なトランジスタTrHV4の少なくとも一方を含む。
図29に示す様に、トランジスタTrLV4は、基本的には、図9を参照して説明したトランジスタTrLVと同様に構成されている。ただし、トランジスタTrLV4は、半導体層181Lの下面に設けられたゲート絶縁層182´と、ゲート絶縁層182´の下面に設けられたゲート電極183´と、を備える。
ゲート絶縁層182´は、例えば、酸化シリコン(SiO2)等を含んでいても良い。ゲート電極183´は、ゲート絶縁層182´を介して、半導体層181Lの下面に対向する。図示の例において、ゲート電極183´の面積は、ゲート電極183の面積よりも大きい。図示の例において、ゲート電極183´は、半導体層181Lのゲート領域181g、ソース領域181s、領域181s´及び領域181d´の下面に対向する。ゲート電極183´は、例えば、N型又はP型の不純物を含む多結晶シリコン(Si)、タングステン(W)等の金属、シリサイド、又は、これらのうちの2以上を組み合わせた積層膜等を含んでいても良い。ゲート電極183´は、ビアコンタクト電極v1,v1´、配線層M1中の配線m1、ビアコンタクト電極v2、及び、配線層M2中の配線m2を介して、ゲート電極183に接続されている。
図30に示す様に、トランジスタTrHV4は、基本的には、図10を参照して説明したトランジスタTrHVと同様に構成されている。ただし、トランジスタTrHV4は、半導体層181Hの下面に設けられたゲート絶縁層182´と、ゲート絶縁層182´の下面に設けられたゲート電極183´と、を備える。
ゲート電極183´は、ゲート絶縁層182´を介して、半導体層181Hの下面に対向する。図示の例において、ゲート電極183´の面積は、ゲート電極183の面積よりも大きい。図示の例において、ゲート電極183´は、半導体層181Hのゲート領域181g、ソース領域181s、領域181s´及び領域181d´の下面に対向する。
ここで、第1実施形態~第3実施形態においては、図12を参照して説明した回路drvsが、図10を参照して説明した様なトランジスタTrHVによって構成されていた。ここで、グローバルワード線GWLからサブワード線SWLに電圧を転送する際、グローバルワード線GWLの電圧が上昇すると、半導体層181Hに形成されたチャネル中の電位も上昇する。これに伴い、チャネル-ゲート間の電圧差が減少してしまい、トランジスタTrHVに流れる電流が減少してしまう恐れがある。
ここで、例えば、図30を参照して説明したトランジスタTrHV4においては、半導体層181Hの上方だけでなく、半導体層181Hの下方にもゲート電極183´が設けられている。従って、トランジスタTrHV4の駆動に際しては、半導体層181Hの上面だけでなく、半導体層181Hの下面にも電子のチャネルが形成される。従って、トランジスタTrHV4の実質的なチャネル幅は、トランジスタTrHVの実質的なチャネル幅よりも大きい。従って、ゲート電圧が同じ場合、トランジスタTrHV4に流れる電流は、トランジスタTrHVに流れる電流よりも大きい。
また、図30を参照して説明したトランジスタTrHV4では、半導体層181Hの下方に設けられたゲート電極183´によって、半導体層181Hの下方に設けられた配線層M1中の図示しない配線m1からの電界の影響を抑制可能である。
尚、図29及び図30に例示するトランジスタは、図12を参照して説明した回路drvs中のトランジスタ以外のトランジスタとしても使用可能である。
また、トランジスタ層LT4は、トランジスタTrLV4,TrHV4の一方を含んでいなくても良い。また、トランジスタ層LT4は、トランジスタTrLV,TrHVの少なくとも一方を含んでいても良い。
また、図29及び図30には、チャネル方向をY方向とするトランジスタTrLV4,TrHV4を例示している。しかしながら、トランジスタ層LT4は、チャネル方向をX方向とするトランジスタTrLV4,TrHV4を含んでいても良い。
[第5実施形態]
次に、第5実施形態に係る半導体記憶装置について説明する。以下の説明において、第4実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第5実施形態に係る半導体記憶装置について説明する。以下の説明において、第4実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
第5実施形態に係る半導体記憶装置は、基本的には、第4実施形態に係る半導体記憶装置と同様に構成されている。ただし、第5実施形態に係る半導体記憶装置は、図29、図30等を参照して説明したトランジスタ層LT4のかわりに、トランジスタ層LT5を備える。
図31及び図32は、第5実施形態に係るトランジスタ層LT5の一部の構成を示す模式的な断面図である。尚、図31及び図32には、トランジスタ層LT5に加え、トランジスタ層LT5の下方に設けられた配線層M0と、トランジスタ層LT5の上方に設けられた配線層M1,M2と、を例示している。
トランジスタ層LT5は、基本的には、トランジスタ層LT4と同様に構成されている。ただし、トランジスタ層LT5は、図31に例示する様なトランジスタTrLV5、及び、図32に例示する様なトランジスタTrHV5の少なくとも一方を含む。
トランジスタTrLV5,TrHV5は、基本的には、トランジスタTrLV4,TrHV4と同様に構成されている。ただし、トランジスタTrLV5,TrHV5においては、ゲート電極183とゲート電極183´とが電気的に独立している。トランジスタTrLV5,TrHV5は、ゲート電極183とゲート電極183´とに異なる電圧を供給可能に構成されている。
尚、トランジスタ層LT5は、トランジスタTrLV5,TrHV5の一方を含んでいなくても良い。また、トランジスタ層LT5は、トランジスタTrLV,TrHVの少なくとも一方を含んでいても良い。また、トランジスタ層LT5は、トランジスタTrLV4,TrHV4の少なくとも一方を含んでいても良い。
また、図31及び図32には、チャネル方向をY方向とするトランジスタTrLV5,TrHV5を例示している。しかしながら、トランジスタ層LT5は、チャネル方向をX方向とするトランジスタTrLV5,TrHV5を含んでいても良い。
[第6実施形態]
次に、第6実施形態に係る半導体記憶装置について説明する。以下の説明において、第1実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第6実施形態に係る半導体記憶装置について説明する。以下の説明において、第1実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
第6実施形態に係る半導体記憶装置は、基本的には、第1実施形態~第5実施形態のいずれかに係る半導体記憶装置と同様に構成されている。
図33は、第6実施形態に係る半導体記憶装置について説明するための模式的な回路図である。図33には、メモリストリングMSと、センスアンプ回路SAと、を図示している。
図示の例において、ドレイン側選択トランジスタSTDのドレイン電極は、ノードN5を介して、センスアンプ回路SAに接続されている。センスアンプ回路SAは、読出回路CSARと、書込回路CSAWと、を備える。
読出回路CSARは、トランジスタTrSA1,TrSA2を備える。
トランジスタTrSA1のソース電極及びドレイン電極の一方は、電圧ノードnVDD又は電圧ノードnVSSに接続されている。トランジスタTrSA1のソース電極及びドレイン電極の他方は、トランジスタTrSA2のソース電極又はドレイン電極に接続されている。トランジスタTrSA1のゲート電極は、ノードN5に接続されている。読出動作に際し、トランジスタTrSA1は、ノードN5の状態に応じてON状態又はOFF状態となる。
トランジスタTrSA2のソース電極又はドレイン電極は、ノードN6に接続されている。トランジスタTrSA2のゲート電極は、信号線REに接続されている。トランジスタTrSA2は、信号線REに入力されるリードイネーブル信号に応じて、ノードN6とトランジスタTrSA1とを導通させる。トランジスタTrSA1がON状態の場合、ノードN6は、電圧VDDまで充電され、又は、接地電圧VSSまで放電される。トランジスタTrSA1がOFF状態の場合、ノードN6の電圧は維持される。
書込回路CSAWは、トランジスタTrSA3,TrSA4を備える。
トランジスタTrSA3のドレイン電極は、電圧ノードnVDDに接続されている。トランジスタTrSA3のソース電極は、ノードN5に接続されている。トランジスタTrSA3は、書込動作に際して、ノードN5を電圧VDDまでプリチャージする。
トランジスタTrSA4のドレイン電極は、ノードN6に接続されている。トランジスタTrSA4のソース電極は、ノードN5に接続されている。トランジスタTrSA4のゲート電極は、信号線WEに接続されている。トランジスタTrSA4は、信号線WEに入力されるライトイネーブル信号に応じて、ノードN6とノードN5とを導通させる。ノードN6の電圧が“H”状態である場合、ノードN5の電圧は電圧VDDに維持される。ノードN6の電圧が“L”状態である場合、ノードN5は接地電圧VSSまで放電される。
ここで、トランジスタTrSA1は、ノードN5の電圧を検知するためのトランジスタであり、均一な特性を有することが望ましい。トランジスタTrSA1は、例えば、図9に例示した様なトランジスタTrLVによって実現することも可能である。しかしながら、トランジスタTrLVにおいては、半導体層181Lが、多結晶シリコン(Si)等を含む。ここで、半導体層181Lにおける結晶粒界の位置がばらついてしまうと、トランジスタTrSA1のしきい値電圧もばらついてしまう場合がある。この様な場合、読出動作を、好適に実行出来ない場合がある。
そこで、本実施形態に係る半導体記憶装置は、トランジスタ層LTのかわりに、トランジスタ層LT6を備える。トランジスタ層LT6は、しきい値電圧のバラツキを抑制可能なトランジスタTrLV6を含む。
図34は、トランジスタ層LT6の一部の構成を示す模式的な断面図である。尚、図34には、トランジスタ層LT6に加え、トランジスタ層LT6の下方に設けられた配線層M0と、トランジスタ層LT6の上方に設けられた配線層M1と、を例示している。
図34に示す様に、トランジスタTrLV6は、基本的には、トランジスタTrLVと同様に構成されている。ただし、トランジスタTrLV6の下方には、酸化シリコン(SiO2)等の埋め込み絶縁層102と熱伝導率が異なる構成が設けられている。
図34の例では、埋め込み絶縁層102と熱伝導率が異なる構成として、放熱板185を例示している。放熱板185は、半導体層181Lの下面に沿って、X方向及びY方向に延伸する。放熱板185は、例えば、タングステン(W)等の金属を含んでいても良いし、窒化チタン(TiN)、窒化タンタル(TaN)等の導電性の金属化合物を含んでいても良いし、これらの積層膜等を含んでいても良い。
また、放熱板185の上面のうち、上方から見てゲート電極183と重なる位置には、放熱部186が設けられている。放熱部186と半導体層181Lとの距離は、放熱板185のその他の部分と半導体層181Lとの距離よりも小さい。放熱部186と半導体層181Lとの距離は、例えば、5nm~10nm程度である。また、放熱板185のその他の部分と半導体層181Lとの距離は、例えば、10nm以上である。また、放熱部186と半導体層181Lとの距離は、配線m0と半導体層181Lとの距離よりも小さい。放熱部186は、放熱板185と同様の材料を含む。
尚、埋め込み絶縁層102は、ビアコンタクト電極v0の外周面を覆う。
この様な構成によれば、半導体層181Lの結晶化工程において、半導体層181L中の熱が、放熱板185の放熱部186を介して逃がされる。これにより、半導体層181L中において、放熱部186に近い位置程温度が低く、放熱部186から遠い位置程温度が高くなる様な、熱勾配が形成される。これにより、半導体層181L中において、放熱部186の近傍から結晶化が始まる。これにより、半導体層181L中の、上方から見てゲート電極183と重なる部分(ゲート領域)に結晶粒界が形成されることを抑制することが可能である。これにより、トランジスタTrLV6のしきい値電圧のバラツキを抑制可能である。
尚、トランジスタTrLV6は、トランジスタTrSA1(図33)として使用しても良いし、トランジスタTrSA1以外のトランジスタとして使用しても良い。
また、トランジスタ層LT6は、トランジスタTrLV5,TrHV5の少なくとも一方を含んでいても良い。また、トランジスタ層LT6は、トランジスタTrLV,TrHVの少なくとも一方を含んでいても良い。また、トランジスタ層LT6は、トランジスタTrLV4,TrHV4の少なくとも一方を含んでいても良い。
また、図34には、チャネル方向をY方向とするトランジスタTrLV6を例示している。しかしながら、トランジスタ層LT6は、チャネル方向をX方向とするトランジスタTrLV6を含んでいても良い。
[第7実施形態]
次に、第7実施形態に係る半導体記憶装置について説明する。以下の説明において、第6実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第7実施形態に係る半導体記憶装置について説明する。以下の説明において、第6実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
第7実施形態に係る半導体記憶装置は、基本的には、第6実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第7実施形態に係る半導体記憶装置は、トランジスタ層LT6のかわりに、トランジスタ層LT7を備えている。
図35は、トランジスタ層LT7の一部の構成を示す模式的な断面図である。尚、図35には、トランジスタ層LT7に加え、トランジスタ層LT7の下方に設けられた配線層M0と、トランジスタ層LT7の上方に設けられた配線層M1と、を例示している。
図35に示す様に、トランジスタ層LT7は、トランジスタTrLV7を備える。図35に示す様に、トランジスタTrLV7は、基本的には、トランジスタTrLV6と同様に構成されている。ただし、トランジスタTrLV7の下方には、埋め込み絶縁層102と熱伝導率が異なる構成として、放熱板185´が設けられている。また、放熱板185´の上面のうち、上方から見てゲート電極183と重なる位置には、放熱部186´が設けられている。
ここで、放熱板185´及び放熱部186´は、基本的には、放熱板185及び放熱部186と同様に構成されている。ただし、放熱部186は、放熱板185と同様の材料を含む。一方、放熱部186´は、放熱板185´と異なる材料を含む。例えば、放熱部186´は、窒化チタン(TiN)、窒化タンタル(TaN)等の導電性の金属化合物を含んでいても良い。また、放熱板185´は、例えば、タングステン(W)等の金属を含んでいても良い。
尚、トランジスタTrLV7は、トランジスタTrSA1(図33)として使用しても良いし、トランジスタTrSA1以外のトランジスタとして使用しても良い。
また、トランジスタ層LT7は、トランジスタTrLV,TrHVの少なくとも一方を含んでいても良い。また、トランジスタ層LT7は、トランジスタTrLV4,TrHV4の少なくとも一方を含んでいても良い。また、トランジスタ層LT7は、トランジスタTrLV5,TrHV5の少なくとも一方を含んでいても良い。また、トランジスタ層LT7は、トランジスタTrLV6を含んでいても良い。
また、図35には、チャネル方向をY方向とするトランジスタTrLV7を例示している。しかしながら、トランジスタ層LT7は、チャネル方向をX方向とするトランジスタTrLV7を含んでいても良い。
[第8実施形態]
次に、第8実施形態に係る半導体記憶装置について説明する。以下の説明において、第6実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第8実施形態に係る半導体記憶装置について説明する。以下の説明において、第6実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
第8実施形態に係る半導体記憶装置は、基本的には、第6実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第8実施形態に係る半導体記憶装置は、トランジスタ層LT6のかわりに、トランジスタ層LT8を備えている。
図36は、トランジスタ層LT8の一部の構成を示す模式的な断面図である。尚、図36には、トランジスタ層LT8に加え、トランジスタ層LT8の下方に設けられた配線層M0と、トランジスタ層LT8の上方に設けられた配線層M1と、を例示している。
図36に示す様に、トランジスタ層LT8は、トランジスタTrLV8を備える。トランジスタTrLV8は、基本的には、トランジスタTrLV6と同様に構成されている。ただし、トランジスタTrLV8の下方には、埋め込み絶縁層102と熱伝導率が異なる構成として、複数の空隙CAVが設けられている。図示の例では、複数の空隙CAVが、半導体層181Lの下面に沿ってY方向に並んでいる。
空隙CAVは、例えば、ビアコンタクト電極v0に対応するコンタクトホールと同時に形成されても良い。この様な場合、空隙CAVの下端は、ビアコンタクト電極v0の下端と同程度の高さ位置に設けられていても良い。また、空隙CAVの下端は、ビアコンタクト電極v0の下端より下方に設けられていても良い。また、空隙CAVの上端は、ビアコンタクト電極v0の上端より下方に設けられていても良い。
この様な構成によれば、半導体層181Lの結晶化工程において、半導体層181L中の熱が、ビアコンタクト電極v0及び配線層M0中の配線m0を介して逃がされる。また、空隙CAVは熱伝導率が小さいため、空隙CAVの近傍においては、半導体層181L中の熱が逃げづらい。従って、半導体層181L中においては、ビアコンタクト電極v0に近い位置程温度が低く、ビアコンタクト電極v0から遠い位置程温度が高くなる様な、熱勾配が形成される。これにより、半導体層181L中において、ビアコンタクト電極v0の近傍から結晶化が始まる。これにより、半導体層181L中の、上方から見てゲート電極183と重なる部分(ゲート領域)に結晶粒界が形成されることを抑制することが可能である。これにより、トランジスタTrLV8のしきい値電圧のバラツキを抑制可能である。
尚、トランジスタTrLV8は、トランジスタTrSA1(図33)として使用しても良いし、トランジスタTrSA1以外のトランジスタとして使用しても良い。
また、トランジスタ層LT8は、トランジスタTrLV,TrHVの少なくとも一方を含んでいても良い。また、トランジスタ層LT8は、トランジスタTrLV4,TrHV4の少なくとも一方を含んでいても良い。また、トランジスタ層LT8は、トランジスタTrLV5,TrHV5の少なくとも一方を含んでいても良い。また、トランジスタ層LT8は、トランジスタTrLV6を含んでいても良い。また、トランジスタ層LT8は、トランジスタTrLV7を含んでいても良い。
また、図36には、チャネル方向をY方向とするトランジスタTrLV8を例示している。しかしながら、トランジスタ層LT8は、チャネル方向をX方向とするトランジスタTrLV8を含んでいても良い。
[第9実施形態]
次に、第9実施形態に係る半導体記憶装置について説明する。以下の説明において、第8実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
次に、第9実施形態に係る半導体記憶装置について説明する。以下の説明において、第8実施形態に係る半導体記憶装置と同様の部分について同様の符号を付し、説明を省略する。
第9実施形態に係る半導体記憶装置は、基本的には、第8実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第9実施形態に係る半導体記憶装置は、トランジスタ層LT8のかわりに、トランジスタ層LT9を備えている。
図37は、トランジスタ層LT9の一部の構成を示す模式的な断面図である。尚、図37には、トランジスタ層LT9に加え、トランジスタ層LT9の下方に設けられた配線層M0と、トランジスタ層LT9の上方に設けられた配線層M1と、を例示している。
図37に示す様に、トランジスタ層LT9は、トランジスタTrLV9を備える。トランジスタTrLV9は、基本的には、トランジスタTrLV8と同様に構成されている。ただし、トランジスタTrLV9の下方には、埋め込み絶縁層102と熱伝導率が異なる構成として、複数の絶縁部材187が設けられている。図示の例では、複数の絶縁部材187が、半導体層181Lの下面に沿ってY方向に並んでいる。
図示は省略するものの、絶縁部材187の熱伝導率は、埋め込み絶縁層102の熱伝導率よりも小さい。絶縁部材187は、例えば、炭素(C)等を含んでいても良い。
絶縁部材187は、例えば、ビアコンタクト電極v0に対応するコンタクトホールと同時に形成されるビアホール内に形成されても良い。この様な場合、絶縁部材187の下端は、ビアコンタクト電極v0の下端と同程度の高さ位置に設けられていても良い。また、絶縁部材187の下端は、ビアコンタクト電極v0の下端より下方に設けられていても良い。また、絶縁部材187の上端は、ビアコンタクト電極v0の上端より下方に設けられていても良い。
この様な構成においても、第8実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
尚、トランジスタTrLV9は、トランジスタTrSA1(図33)として使用しても良いし、トランジスタTrSA1以外のトランジスタとして使用しても良い。
また、トランジスタ層LT9は、トランジスタTrLV,TrHVの少なくとも一方を含んでいても良い。また、トランジスタ層LT9は、トランジスタTrLV4,TrHV4の少なくとも一方を含んでいても良い。また、トランジスタ層LT9は、トランジスタTrLV5,TrHV5の少なくとも一方を含んでいても良い。また、トランジスタ層LT9は、トランジスタTrLV6を含んでいても良い。また、トランジスタ層LT9は、トランジスタTrLV7を含んでいても良い。また、トランジスタ層LT9は、トランジスタTrLV8を含んでいても良い。
また、図37には、チャネル方向をY方向とするトランジスタTrLV9を例示している。しかしながら、トランジスタ層LT9は、チャネル方向をX方向とするトランジスタTrLV9を含んでいても良い。
[その他の実施形態]
以上、第1実施形態~第9実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成等はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
以上、第1実施形態~第9実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成等はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
例えば、図17に例示したデコード回路DECSGは、2つの放電回路C2/3D,C2/3Sを備えている。しかしながら、例えば、これら2つの放電回路C2/3D,C2/3Sの一方を省略することも可能である。
また、例えば、図17に例示したデコード回路DECSGにおいては、アドレス選択回路CADSが、アドレスノードnAと放電回路CDSCとの間の電流経路に設けられている。しかしながら、アドレス選択回路CADSは、アドレスノードnAと充電回路CPRCとの間の電流経路に設けられていても良い。この様な場合、例えば、図21を参照して説明したタイミングでは、アドレスデータに対応する一つのアドレスノードnAのみを、選択的に充電しても良い。
また、例えば、図17に例示したデコード回路DECSGにおいては、放電回路C2/3D,C2/3Sに含まれる複数のトランジスタTrSG31,TrSG32のゲート電極が、一つおきに共通に接続される。しかしながら、これら複数のトランジスタTrSG31,TrSG32は、各アドレスノードnAを好適に一つのアドレスノードnAと接続出来ればよく、複数のトランジスタTrSG31,TrSG32のゲート電極をどの様に接続するのかは、適宜調整可能である。例えば、複数のトランジスタTrSG31,TrSG32のゲート電極は、二つおき又は三つおきに共通に接続されても良い。
また、例えば、図17に例示したデコード回路DECSGにおいては、レベルシフタ回路CLSDが複数のインバータを備える。また、レベルシフタ回路CLSSが複数のクロックドインバータを備える。しかしながら、レベルシフタ回路CLSD,CLSSは、アドレスノードnAの信号を増幅出来ればよく、具体的な構成は、適宜調整可能である。
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
110…半導体層、120…ビア電極、130…ゲート絶縁層、140…導電層、150…導電層、160…半導体層、170…導電層、nA…アドレスノード、CPRC…充電回路、CDSC…放電回路、CADS…アドレス選択回路、C2/3D,C2/3S…放電回路、CLSD,CLSS…レベルシフタ回路。
Claims (18)
- メモリセルアレイ及び周辺回路を備え、
前記メモリセルアレイは、
第1方向に延伸し、前記第1方向と交差する第2方向に並ぶ複数の第1半導体層と、
前記第2方向に隣り合う2つの前記第1半導体層の間にそれぞれ設けられた複数の第1ビア電極と
を備え、
前記周辺回路は、
前記複数の第1ビア電極に対応して設けられた複数の第1ノードと、
前記複数の第1ノードを充電する充電回路と、
前記複数の第1ノードを放電する放電回路と、
前記複数の第1ノードと前記充電回路との間の電流経路、又は、前記複数の第1ノードと前記放電回路との間の電流経路に設けられ、入力されたアドレス信号に応じて、前記複数の第1ノードのうちの一つを前記充電回路又は前記放電回路と導通させるアドレス選択回路と、
前記複数の第1ノードのうちの2つの間の電流経路にそれぞれ設けられた複数の第1トランジスタと、
前記複数の第1ビア電極に対応して設けられ、前記複数の第1ノードのいずれかに接続された入力端子と、前記複数の第1ビア電極のいずれかに接続された出力端子と、を備える複数の増幅回路と
を備える半導体記憶装置。 - 前記複数の第1ビア電極のいずれかと、前記複数の増幅回路のいずれかの出力端子と、の間の電流経路に設けられた抵抗素子を備える
請求項1記載の半導体記憶装置。 - 前記複数の第1ビア電極のいずれかと、前記抵抗素子と、の間の電流経路に設けられたダミーメモリセルを備える
請求項2記載の半導体記憶装置。 - 読出動作及び書込動作の少なくとも一方において、
前記アドレス選択回路に前記アドレス信号を入力し、
前記複数の第1トランジスタの一部のゲート電極に、前記第1トランジスタをON状態とする電圧を供給する
請求項1~3のいずれか1項記載の半導体記憶装置。 - メモリセルアレイ及び周辺回路を備え、
前記メモリセルアレイは、第1方向に並ぶ複数のメモリブロックを備え、
前記複数のメモリブロックは、それぞれ、前記第1方向と交差する第2方向に並ぶ複数のサブブロックを備え、
前記複数のサブブロックは、それぞれ、
前記第1方向に延伸する第1半導体層と、
前記第1方向及び前記第2方向と交差する第3方向に延伸し、前記第1半導体層に対向する第2ビア電極と、
前記第1半導体層及び前記第2ビア電極の間に設けられた電荷蓄積層と
を備え、
前記複数のメモリブロックは第1メモリブロックを含み、
前記周辺回路は、
前記第1メモリブロックに含まれる複数のサブブロックに対応して設けられ、各サブブロックに含まれる第2ビア電極にそれぞれ接続された複数の第1サブワード線と、
前記複数の第1サブワード線に電気的に接続された第1グローバルワード線と、
前記複数の第1サブワード線のいずれかと、前記第1グローバルワード線と、の間にそれぞれ電気的に接続された複数の第2トランジスタと
を備える半導体記憶装置。 - 前記複数のメモリブロックは、前記第1メモリブロックと異なる第2メモリブロックを含み、
前記周辺回路は、
前記第2メモリブロックに含まれる複数のサブブロックに対応して設けられ、各サブブロックに含まれる複数の第2ビア電極にそれぞれ接続された複数の第2サブワード線と、
前記複数の第2サブワード線のいずれかと、前記第1グローバルワード線と、の間にそれぞれ電気的に接続された複数の第3トランジスタと
を備える請求項5記載の半導体記憶装置。 - 消去動作において、
前記複数の第2トランジスタの少なくとも一つのゲート電極に、前記第2トランジスタをON状態とする電圧が供給され、
前記複数の第2トランジスタの少なくとも一つのゲート電極に、前記第2トランジスタをOFF状態とする電圧が供給される
請求項5又は6記載の半導体記憶装置。 - 前記複数のメモリブロックは、前記第1メモリブロックと異なる第3メモリブロックを含み、
前記周辺回路は、
前記第3メモリブロックに含まれる複数のサブブロックに対応して設けられ、各サブブロックに含まれる複数の第2ビア電極にそれぞれ接続された複数の第3サブワード線と、
前記複数の第3サブワード線に電気的に接続された第2グローバルワード線と、
前記複数の第3サブワード線のいずれかと、前記第2グローバルワード線と、の間にそれぞれ電気的に接続された複数の第4トランジスタと
を備え、
読出動作において、
前記複数の第2トランジスタの少なくとも一つのゲート電極に、前記第2トランジスタをON状態とする電圧が供給され、
前記複数の第2トランジスタの少なくとも一つのゲート電極に、前記第2トランジスタをOFF状態とする電圧が供給され、
前記複数の第4トランジスタの少なくとも一つのゲート電極に、前記第4トランジスタをON状態とする電圧が供給され、
前記複数の第4トランジスタの少なくとも一つのゲート電極に、前記第4トランジスタをOFF状態とする電圧が供給される
請求項5~7のいずれか1項記載の半導体記憶装置。 - 前記複数の第2トランジスタは、それぞれ、
第2半導体層と、
前記第2半導体層の、前記第3方向における前記メモリセルアレイと反対側の面に対向する第1ゲート電極と、
前記第2半導体層の、前記第3方向における前記メモリセルアレイ側の面に対向する第2ゲート電極と
を備える請求項5~8のいずれか1項記載の半導体記憶装置。 - 前記第1ゲート電極及び前記第2ゲート電極は、お互いに導通している
請求項9記載の半導体記憶装置。 - 前記第1ゲート電極及び前記第2ゲート電極は、電気的に独立している
請求項9記載の半導体記憶装置。 - 前記第2半導体層の前記第2ゲート電極との対向面の面積は、前記第2半導体層の前記第1ゲート電極との対向面の面積よりも大きい
請求項9~11のいずれか1項記載の半導体記憶装置。 - メモリセルアレイ及び周辺回路を備え、
前記メモリセルアレイは、
第1方向に延伸する第1半導体層と、
前記第1方向と交差する第2方向において前記第1半導体層に対向し、前記第1方向及び前記第2方向と交差する第3方向に延伸する第2ビア電極と、
前記第1半導体層及び前記第2ビア電極の間に設けられた電荷蓄積層と
を備え、
前記周辺回路は、
前記第1方向又は前記第2方向に延伸する第3半導体層と、
前記第3半導体層に対して前記第3方向における一方側に設けられ、前記第3半導体層に対向し、前記第1半導体層に電気的に接続された第3ゲート電極と、
前記第3半導体層に対して前記第3方向における他方側に設けられ、前記第3方向における一端において前記第3半導体層に接続され、前記第3方向における他端において第1配線に接続されたビアコンタクト電極と、
前記第3半導体層に対して前記第3方向における他方側に設けられ、前記ビアコンタクト電極の外周面を覆う第1絶縁層と、
前記第3半導体層に対して前記第3方向における他方側に設けられ、前記第1絶縁層と熱伝導率が異なる第1領域と
を備え、
前記第1領域から前記第3半導体層までの距離は、前記第1配線から前記第3半導体層までの距離よりも小さい
半導体記憶装置。 - 前記第1領域は導電部材を含み、
前記導電部材は、
前記第1方向又は前記第2方向に延伸する第1部分と、
前記第1部分よりも前記第3半導体層に近い第2部分と
を備え、
前記第2部分は、前記第3方向から見て、前記第3ゲート電極と重なる位置に設けられている
請求項13記載の半導体記憶装置。 - 前記第1領域は空隙を含む
請求項13記載の半導体記憶装置。 - 前記空隙の少なくとも一部は、前記第3方向から見て、前記第3ゲート電極と重なる位置に設けられている
請求項15記載の半導体記憶装置。 - 前記第1領域は、前記第1絶縁層よりも熱伝導率が低い部材を含む
請求項13記載の半導体記憶装置。 - 前記第1絶縁層よりも熱伝導率が低い部材の少なくとも一部は、前記第3方向から見て、前記第3ゲート電極と重なる位置に設けられている
請求項17記載の半導体記憶装置。
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