TWI731521B - 半導體記憶裝置 - Google Patents

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TWI731521B
TWI731521B TW108146858A TW108146858A TWI731521B TW I731521 B TWI731521 B TW I731521B TW 108146858 A TW108146858 A TW 108146858A TW 108146858 A TW108146858 A TW 108146858A TW I731521 B TWI731521 B TW I731521B
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駒井宏充
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日商鎧俠股份有限公司
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Abstract

實施形態係提供一種能夠高速地動作之半導體記憶裝置。 實施形態之半導體記憶裝置具備複數個記憶胞及連接於該等記憶胞之複數條位元線、分別連接於該等複數條位元線之複數個感測放大器單元、及連接於該等複數個感測放大器單元之快取記憶體。感測放大器單元具備：第1電晶體，其連接於位元線；第2電晶體，其經由第1配線連接於第1電晶體；及感測電晶體，其具備經由第2配線連接於第2電晶體之閘極電極。又，該半導體記憶裝置具備連接於第1感測放大器單元之第1配線、及快取記憶體之第3電晶體。又，該半導體記憶裝置具備連接於第2感測放大器單元之第1配線、及第1感測放大器單元之第2配線之第4電晶體。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，該半導體記憶裝置具備：記憶胞陣列，其具備複數個記憶胞及連接於複數個記憶胞之複數條位元線；及複數個感測放大器單元，其等分別連接於複數條位元線。
實施形態提供一種能夠高速地動作之半導體記憶裝置。
一實施形態之半導體記憶裝置具備記憶胞陣列。記憶胞陣列具備複數個記憶胞及連接於複數個記憶胞之複數條位元線。又，半導體記憶裝置具備分別連接於複數條位元線之複數個感測放大器單元。感測放大器單元具備：第1電晶體，其連接於位元線；第2電晶體，其經由第1配線連接於第1電晶體；感測電晶體，其具備經由第2配線連接於第2電晶體之閘極電極；第3配線，其連接於感測電晶體；第1鎖存電路，其連接於第3配線；及電壓傳輸電路，其根據鎖存於第1鎖存電路之值，使第1配線與第1電壓供給線或第2電壓供給線導通。又，半導體記憶裝置具備：第4配線，其共通地連接於複數個感測放大器單元之第3配線；及快取記憶體，其具備連接於第4配線之第5配線、及連接於第5配線之複數條第2鎖存電路。又，半導體記憶裝置具備：第3電晶體，其連接於複數個感測放大器單元中之第1感測放大器單元之第1配線、及快取記憶體之第5配線；及第 4電晶體，其連接於複數個感測放大器單元中之第2感測放大器單元之第1配線、及第1感測放大器單元之第2配線。
10:記憶系統
20:主機
31:感測電晶體
32、43、44、46、46A、46B、46C、52、63、64、DSW:開關電晶體
33、40:放電電晶體
34:箝位電晶體
35:耐壓電晶體
36、37、39、45、51:充電電晶體
38:電容器
41、42、61、62:反相器
46D:NMOS電晶體
46E:PMOS電晶體
100:半導體基板
110、120:導電層
111、SW:絕緣層
121、123:絕緣膜
122、124:半導體層
130:閘極絕緣膜
131:隧道絕緣膜
132:電荷積累膜
133:阻擋絕緣膜
ADR:位址暫存器
ADL、BDL、CDL、SDL、XDL(XDL0~XDL15):鎖存電路
ATI、ATL、BTI、BTL、BLC、BLX、BLS、CTI、CTL、DBS、HLL、STI、STL、SW1、SW2、STB、XXL、XTI0~XTI15:信號線
BL:位元線
/CEn、CLE、ALE、/WE、/RE:外部控制端子
Ch、Cb:觸點
CLK:內部控制信號
COM、INV_S、INV_X、LAT_S、N1:節點
CM:快取記憶體
CMD:指令資料
CMR:指令暫存器
CTR:邏輯電路
DAT0~DAT15:資料
DBUS、LBUS、L1、L1_O、L1_E、L2:配線
DRV:驅動電路
I/O:輸入輸出控制電路
I/O0~I/O7:資料輸入輸出端子
MB:記憶體區塊
MC:記憶胞(記憶電晶體)
MCA:記憶胞陣列
MD:記憶體晶粒
MS:記憶體字串
PC:周邊電路
RA:列位址
RD:列解碼器
SA、SA':感測放大器
SAM、SAM'、SAM"、SAM_O、SAM_E:感測放大器模組
SAU0~SAU15、SAU0'~SAU15':感測放大器單元
SEN:感測節點
SHE:子區塊間絕緣層
SGD、SGS:選擇閘極線
SL:源極線
ST:區塊間構造
STD:汲極選擇電晶體
STR:狀態暫存器
STS:源極選擇電晶體
SQC:定序器
SU:字串單元
t100~t108:時序
VCC、VSS:電源電壓供給端子
VCGR:讀出電壓
VDD、VSRC:電壓供給線
VOFF:斷開電壓
VON:導通電壓
VREAD:讀出通過電壓
VG:電壓產生電路
WL:字元線
圖1係表示第1實施形態之記憶系統10之構成之模式性方塊圖。
圖2係表示記憶體晶粒MD之構成之模式性方塊圖。
圖3係表示記憶胞陣列MCA之構成之模式性電路圖。
圖4係表示感測放大器模組SAM之構成之模式性電路圖。
圖5係表示感測放大器SA之構成之模式性電路圖。
圖6係表示記憶體晶粒MD之構成之模式性俯視圖。
圖7係表示記憶胞陣列MCA之構成之模式性俯視圖。
圖8係表示記憶胞陣列MCA之構成之模式性剖視圖。
圖9係表示記憶胞MC之構成之模式性剖視圖。
圖10係表示感測放大器模組SAM之構成之模式性俯視圖。
圖11係用以對讀出動作進行說明之模式性剖視圖。
圖12係用以對讀出動作進行說明之模式性時序圖。
圖13(a)~(d)係用以對讀出動作進行說明之模式表。
圖14係表示比較例之感測放大器模組SAM'之構成之模式性方塊圖。
圖15係表示比較例之感測放大器SA'之構成之模式性電路圖。
圖16係表示比較例之半導體記憶裝置之一部分構成之模式性俯視圖。
圖17係表示第2實施形態之感測放大器模組SAM_O、SAM_E之構成之模式性俯視圖。
圖18係表示感測放大器模組SAM_O、SAM_E之構成之模式性電路圖。
圖19(a)~(d)係用以對讀出動作進行說明之模式表。
圖20係表示第3實施形態之感測放大器模組SAM"之構成之模式性俯視圖。
圖21(a)~(d)係用以對讀出動作進行說明之模式表。
圖22係表示變化例之半導體記憶裝置之一部分構成之模式性電路圖。
其次，參照圖式，詳細地說明實施形態之半導體記憶裝置。再者，以下實施形態僅為一例，並非以限定本發明之意圖表示。
又，於本說明書中，於提及“半導體記憶裝置”之情形時，既存在意指記憶體晶粒之情形，亦存在意指記憶體晶片、記憶卡、SSD(Solid State Disk，固態硬碟)等包含控制器晶粒之記憶系統之情形。進而，亦存在意指智慧型手機、平板電腦終端、個人電腦等包含主機之構成之情形。
又，於本說明書中，於提及第1構成“電性連接”於第2構成之情形時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等連接於第2構成。例如，於串聯連接有3個電晶體之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦“電性連接”於第3個電晶體。
又，於本說明書中，於提及第1構成“連接於”第2構成及第3構成“之間”之情形時，存在意指第1構成、第2構成及第3構成串聯 連接，且第1構成設置於第2構成及第3構成之電流路徑之情形。
又，於本說明書中，於提及電路等使2條配線等“導通”之情形時，存在意指例如該電路等包含電晶體等，其該電晶體等設置於2條配線之間之電流路徑，從而該電晶體等成為導通(ON)狀態之情形。
[第1實施形態]
[記憶系統10]
圖1係表示第1實施形態之記憶系統10之構成之模式性方塊圖。
記憶系統10根據自主機20發送之信號，進行使用者資料之讀出、寫入、抹除等。記憶系統10係例如記憶體晶片、記憶卡、SSD或其它能夠記憶使用者資料之系統。記憶系統10具備記憶使用者資料之複數個記憶體晶粒MD、及連接於該等複數個記憶體晶粒MD及主機20之控制器晶粒CD。控制器晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)、ROM(Read-Only Memory，唯讀記憶體)、ECC(Error Correcting Code，錯誤更正碼)電路等，進行邏輯位址與物理位址之轉換、位元錯誤檢測/訂正、耗損平均等處理。
圖2係表示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。圖3~圖5係表示記憶體晶粒MD之一部分構成之模式性電路圖。
如圖2所示，記憶體晶粒MD具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。
[記憶胞陣列MCA]
記憶胞陣列MCA具備複數個記憶體區塊MB。該等複數個記憶體區 塊MB如圖3所示，分別具備複數個字串單元SU。該等複數個字串單元SU分別具備複數個記憶體字串MS。該等複數個記憶體字串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體字串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體字串MS具備串聯連接於位元線BL及源極線SL之間之汲極選擇電晶體STD、複數個記憶胞MC、及源極選擇電晶體STS。以下，存在將汲極選擇電晶體STD及源極選擇電晶體STS簡單地稱為選擇電晶體(STD、STS)之情形。
本實施形態之記憶胞MC係具備作為通道區域發揮作用之半導體層、包含電荷積累膜之閘極絕緣膜、及閘極電極之場效應型電晶體(記憶電晶體)。記憶胞MC之閾值電壓根據電荷積累膜中之電荷量而變化。記憶胞MC記憶1位元或複數個位元之資料。再者，於與1個記憶體字串MS對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別共通地連接於1個記憶體區塊MB中之所有記憶體字串MS。
選擇電晶體(STD、STS)係具備作為通道區域發揮作用之半導體層、閘極絕緣膜及閘極電極之場效應型電晶體。於選擇電晶體(STD、STS)之閘極電極分別連接選擇閘極線(SGD、SGS)。汲極選擇線SGD係與字串單元SU對應地設置，且共通地連接於1個字串單元SU中之所有記憶體字串MS。源極選擇線SGS共通地連接於1個記憶體區塊MB中之所有記憶體字串MS。
[周邊電路PC]
周邊電路PC如圖2所示，具備列解碼器RD、感測放大器模組SAM、 快取記憶體CM、電壓產生電路VG、及定序器SQC。又，周邊電路PC具備位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O及邏輯電路CTR。
列解碼器RD例如具備解碼電路及開關電路。解碼電路將位址暫存器ADR中鎖存之列位址RA解碼。開關電路根據解碼電路之輸出信號，使與列位址RA對應之字元線WL及選擇閘極線(SGD、SGS)與對應之電壓供給線導通。
感測放大器模組SAM如圖4所示，具備與複數條位元線BL對應之複數個感測放大器單元SAU0~SAU15。感測放大器單元SAU0~SAU15分別具備：感測放大器SA，其連接於位元線BL；配線LBUS，其連接於感測放大器SA；鎖存電路SDL、ADL、BDL、CDL，其連接於配線LBUS；及預充電用充電電晶體45(圖5)，其連接於配線LBUS。感測放大器單元SAU0~SAU15內之配線LBUS經由開關電晶體DSW連接於配線DBUS。再者，配線DBUS中連接有預充電用充電電晶體51。
感測放大器SA如圖5所示，具備根據流入位元線BL之電流釋放配線LBUS之電荷之感測電晶體31。感測電晶體31之源極電極連接於接地電壓供給端子。汲極電極經由開關電晶體32連接於配線LBUS。閘極電極經由感測節點SEN、放電電晶體33、節點COM、箝位電晶體34及耐壓電晶體35連接於位元線BL。再者，感測節點SEN經由電容器38連接於內部控制信號CLK。
又，感測放大器SA具備電壓傳輸電路，該電壓傳輸電路根據鎖存於鎖存電路SDL之值，使節點COM及感測節點SEN選擇性地與電壓供給線VDD或電壓供給線VSRC導通。該電壓傳輸電路具備：節點N1；充 電電晶體36，其連接於節點N1及感測節點SEN之間；充電電晶體39，其連接於節點N1及節點COM之間；充電電晶體37，其連接於節點N1及電壓供給線VDD之間；及放電電晶體40，其連接於節點N1及電壓供給線VSRC之間。再者，充電電晶體37及放電電晶體40之閘極電極共通地連接於鎖存電路SDL之節點INV_S。
又，如圖5所示，感測放大器單元SAU13中包含之感測節點SEN經由配線L2及開關電晶體46連接於感測放大器單元SAU14中包含之節點COM。同樣地，感測放大器單元SAUk(k為0以上14以下之整數)中包含之感測節點SEN經由配線L2及開關電晶體46，連接於感測放大器單元SAUk+1中包含之節點COM。
再者，感測電晶體31、開關電晶體32、放電電晶體33、箝位電晶體34、充電電晶體36、充電電晶體39、放電電晶體40及開關電晶體46例如為增強型NMOS(N-channel metal oxide semiconductor，N型金氧半導體)電晶體。耐壓電晶體35例如為空乏型NMOS電晶體。充電電晶體37例如為PMOS(P-channel metal oxide semiconductor，P型金氧半導體)電晶體。
又，開關電晶體32之閘極電極連接於信號線STB。放電電晶體33之閘極電極連接於信號線XXL。箝位電晶體34之閘極電極連接於信號線BLC。耐壓電晶體35之閘極電極連接於信號線BLS。充電電晶體36之閘極電極連接於信號線HLL。充電電晶體39之閘極電極連接於信號線BLX。開關電晶體46之閘極電極連接於信號線SW1。該等信號線STB、XXL、BLC、BLS、HLL、BLX、SW1連接於定序器SQC。
鎖存電路SDL具備：節點LAT_S及INV_S；反相器41及 42，其等並聯連接於該等節點LAT_S及INV_S；開關電晶體43，其連接於節點LAT_S及配線LBUS；及開關電晶體44，其連接於節點INV_S及配線LBUS。開關電晶體43及44例如為NMOS電晶體。開關電晶體43之閘極電極經由信號線STI連接於定序器SQC。開關電晶體44之閘極電極經由信號線STL連接於定序器SQC。
鎖存電路ADL、BDL、CDL係與鎖存電路SDL大致相同地構成。但，如上所述，鎖存電路SDL之節點INV_S與感測放大器SA中之充電電晶體37及放電電晶體40之閘極電極導通。鎖存電路ADL、BDL、CDL於此方面與鎖存電路SDL不同。
開關電晶體DSW例如為NMOS電晶體。開關電晶體DSW連接於配線LBUS及配線DBUS之間。開關電晶體DSW之閘極電極經由信號線DBS(圖4)連接於定序器SQC。
再者，如圖4所示，上述信號線STB、HLL、XXL、BLX、BLC、BLS、SW1分別於感測放大器模組SAM中包含之所有感測放大器單元SAU之間共通地連接。又，上述電壓供給線VDD及電壓供給線VSRC分別於感測放大器模組SAM中包含之所有感測放大器單元SAU之間共通地連接。又，鎖存電路SDL之信號線STI及信號線STL分別於感測放大器模組SAM中包含之所有感測放大器單元SAU之間共通地連接。同樣地，鎖存電路ADL、BDL、CDL中之對應於信號線STI及信號線STL之信號線ATI、ATL、BTI、BTL、CTI、CTL分別於感測放大器模組SAM中包含之所有感測放大器單元SAU之間共通地連接。另一方面，上述信號線DBS分別與感測放大器模組SAM中包含之所有感測放大器單元SAU對應地設置有複數條。
快取記憶體CM例如圖4所示地具備連接於配線DBUS之配線L1、及連接於配線L1之鎖存電路XDL0~XDL15。鎖存電路XDL0~XDL15中包含之資料經由配線L1依次傳送至感測放大器模組SAM或輸入輸出控制電路I/O。
配線L1經由開關電晶體52連接於配線DBUS。開關電晶體52之閘極電極經由信號線SW2連接於定序器SQC。
鎖存電路XDL0~XDL15具備：節點LAT_X及INV_X；反相器61及62，其等並聯地連接於該等節點LAT_X及INV_X；開關電晶體63，其連接於節點LAT_X及配線L1；及開關電晶體64，其連接於節點INV_X及配線L1。開關電晶體63及64例如為NMOS電晶體。開關電晶體63之閘極電極經由信號線XTI0~XTI15連接於定序器SQC。開關電晶體64之閘極電極經由信號線XTL0~XTL15連接於定序器SQC。
又，如圖4所示，配線L1經由感測放大器單元SAU0中包含之開關電晶體46(圖5)，連接於感測放大器單元SAU0中包含之節點COM。
電壓產生電路VG(圖2)例如具備電荷泵電路等升壓電路、穩壓器等降壓電路、及未圖示之複數條電壓供給線。又，上述升壓電路及降壓電路分別連接於電源電壓供給端子VCC、VSS。電壓產生電路VG根據來自定序器SQC之內部控制信號，將電源電壓供給端子VCC-VSS間之電壓升壓或降壓，且於對記憶胞陣列MCA之讀出動作、寫入序列及抹除序列時，產生對位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)供給之複數種動作電壓，且將該等動作電壓同時地自複數條電壓供給線輸出。
定序器SQC依次將鎖存於指令暫存器CMR中之指令資料CMD解碼，並將內部控制信號輸出至列解碼器RD、感測放大器模組SAM、及電壓產生電路VG。又，定序器SQR適當地將表示自身狀態之狀態資料輸出至狀態暫存器STR。例如，於執行寫入序列或抹除序列時，將表示寫入序列或抹除序列是否已正常結束之信息作為狀態資料輸出。
輸入輸出控制電路I/O具備：資料輸入輸出端子I/O0~I/O7；移位暫存器，其連接於該等資料輸入輸出端子I/O0~I/O7；及FIFO(First Input First Output，先入先出)緩衝器，其連接於該移位暫存器。輸入輸出控制電路I/O根據來自邏輯電路CTR之內部控制信號，將自資料輸入輸出端子I/O0~I/O7輸入之資料輸出至快取記憶體CM內之鎖存電路XDL、位址暫存器ADR或指令暫存器CMR。又，將自鎖存電路XDL或狀態暫存器STR輸入之資料輸出至資料輸入輸出端子I/O0~I/O7。
邏輯電路CTR經由外部控制端子/CEn、CLE、ALE、/WE、/RE自控制器晶粒CD接收外部控制信號，且與之相應地向輸入輸出控制電路I/O輸出內部控制信號。
[構成例]
繼而，參照圖6~圖10，對本實施形態之半導體記憶裝置之構成例進行說明。圖6係本實施形態之半導體記憶裝置之模式性俯視圖。圖7係圖6之A中表示之部分之模式性放大圖。圖8係以B-B'線切斷圖7所示之構造，且以箭頭方向觀察所得之模式性剖視圖。圖9係圖8之模式性放大圖。圖10係圖6之C中表示之部分之模式性放大圖。再者，圖6~圖10表示模式性之構成，具體構成可適當變更。又，於圖6~圖10中，省略了一部分構 成。
如圖6所示，本實施形態之半導體記憶裝置具備半導體基板100。於圖示之例中，半導體基板100中設置有X方向上排列之2個記憶胞陣列MCA。又，於沿著記憶胞陣列MCA之X方向之兩端部於Y方向上延伸之區域，設置有列解碼器RD之一部分。又，於沿著記憶胞陣列MCA之Y方向之端部於X方向上延伸之區域，設置有感測放大器模組SAM及快取記憶體CM。於設置有感測放大器模組SAM及快取記憶體CM之區域之X方向之兩端部附近之區域，設置有構成列解碼器RD之一部分之驅動電路DRV。又，於該等區域之外側區域，設置有電壓產生電路VG、定序器SQC、輸入輸出控制電路I/O及邏輯電路CTR。
記憶胞陣列MCA具備Y方向上排列之複數個記憶體區塊MB。記憶體區塊MB如圖7所示，具備Y方向上排列之2個子區塊構造SB。又，於Y方向上相鄰之2個子區塊構造SB之間，設置有X方向上延伸之區塊間構造ST。2個記憶體區塊MB中包含之字元線WL介隔區塊間構造ST於Y方向上隔開。
子區塊構造SB具備Y方向上排列之2個字串單元SU、及設置於該等2個字串單元SU之間之子區塊間絕緣層SHE。
字串單元SU如圖8所示具備：複數個導電層110，其等設置於半導體基板100之上方；複數個半導體層120；及複數個閘極絕緣膜130，其等分別設置於複數個導電層110及複數個半導體層120之間。
半導體基板100係例如包含P型雜質之單晶矽(Si)等之半導體基板。於半導體基板100之表面之一部分設置有包含磷(P)等N型雜質之N型井。又，於N型井之表面之一部分，設置有包含硼(B)等P型雜質之P型 井。
導電層110係於X方向延伸之大致板狀之導電層，且於Z方向上排列有複數個。導電層110例如可包含氮化鈦(TiN)及鎢(W)之積層膜等，亦可包含含有磷或硼等雜質之多晶矽等。又，於導電層110之間設置有氧化矽(SiO2)等絕緣層111。
複數個導電層110中位於最下層之一個或複數個導電層110作為源極選擇線SGS(圖3)及連接於該源極選擇線SGS之複數個源極選擇電晶體STS之閘極電極發揮作用。又，位於更上方之複數個導電層110作為字元線WL(圖3)及連接於該字元線WL之複數個記憶胞MC(圖3)之閘極電極發揮作用。又，位於更上方之一個或複數個導電層110作為汲極選擇線SGD及連接於該汲極選擇線SGD之複數個汲極選擇電晶體STD(圖3)之閘極電極發揮作用。再者，作為汲極選擇線SGD等發揮作用之複數個導電層110介隔子區塊間絕緣層SHE於Y方向上被分斷。
半導體層120如圖7所示地於X方向及Y方向上配設複數個。半導體層120例如為非摻雜多晶矽(Si)等半導體膜。半導體層120例如圖8所示具有大致圓筒狀之形狀，且於中心部分設置有氧化矽等之絕緣膜121。又，半導體層120之外周面分別由導電層110包圍。半導體層120之下端部經由非摻雜單晶矽等半導體層122而連接於半導體基板100之P型井。半導體層122介隔氧化矽等絕緣層123而與導電層110對向。半導體層120之上端部經由包含磷(P)等N型雜質之半導體層124、觸點Ch及Cb而連接於位元線BL。半導體層120分別作為1個記憶體字串MS(圖3)中包含之複數個記憶胞MC及汲極選擇電晶體STD之通道區域發揮作用。半導體層122作為源極選擇電晶體STS之一部分通道區域發揮作用。
閘極絕緣膜130例如圖9所示，具備積層於半導體層120及導電層110之間之隧道絕緣膜131、電荷積累膜132、及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽等絕緣膜。電荷積累膜132例如為氮化矽(SiN)等能夠積累電荷之膜。隧道絕緣膜131、電荷積累膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著半導體層120之外周面於Z方向上延伸。
再者，圖9中示出了閘極絕緣膜130具備氮化矽等之電荷積累膜132之例，但閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等之浮閘。
區塊間構造ST例如圖8所示包含Z方向上延伸之導電層LI、及設置於該導電層LI及複數個導電層110之間之絕緣層SW。
導電層LI係Z方向及X方向上延伸之大致板狀之導電層，且作為源極線SL之一部分發揮作用。導電層LI例如可包含氮化鈦(TiN)及鎢(W)之積層膜等，亦可包含含有磷或硼等雜質之多晶矽等，亦可包含矽化物等。絕緣層SW例如為氧化矽(SiO2)等絕緣層。
如圖10所示，於半導體基板100表面之一部分區域(以圖6之C表示之區域)，設置有X方向上排列之複數個感測放大器模組SAM、及與該等對應且於X方向上排列之複數個快取記憶體CM。感測放大器模組SAM具備Y方向上排列之複數個感測放大器單元SAU0~SAU15、及Y方向上延伸且連接於該等複數個感測放大器單元SAU0~SAU15之配線DBUS。快取記憶體CM具備Y方向上排列之複數條鎖存電路XDL0~XDL15、及Y方向上延伸且連接於該等複數條鎖存電路XDL0~XDL15之配線L1。
再者，如參照圖4及圖5所說明，感測放大器模組SAM包含感測放大器單元SAU0~15，且各感測放大器單元SAU0~SAU15分別包含感測放大器SA及鎖存電路SDL、ADL、BDL、CDL。另一方面，快取記憶體CM包含鎖存電路XDL0~XDL15。此處，上述鎖存電路SDL、ADL、BDL、CDL、XDL0~XDL15可全部以相同程度之電路面積實現。因此，感測放大器模組SAM之電路面積大於快取記憶體CM之電路面積。又，配線DBUS之配線長度大於配線L1之配線長度。
[讀出動作]
繼而，參照圖11~圖13，對本實施形態之半導體記憶裝置之讀出動作進行說明。圖11係用以對讀出動作進行說明之模式性剖視圖。圖12係用以對讀出動作進行說明之模式性時序圖。圖13係用以對讀出動作進行說明之模式表。
於讀出動作時，例如圖11所示，使選擇頁面P中包含之複數個選擇記憶胞MC選擇性地與位元線BL及源極線SL導通。例如，於字串單元SUa中包含選擇頁面P之情形時，對與字串單元SUa對應之汲極選擇線SGD及源極選擇線SGS供給導通電壓VON，使選擇電晶體(STD、STS)成為導通狀態。又，對除此以外之汲極選擇線SGD及源極選擇線SGS供給斷開電壓VOFF，使選擇電晶體(STD、STS)成為斷開狀態。又，對與非選擇頁面對應之非選擇字元線WL供給讀出通過電壓VREAD，使連接於非選擇字元線WL之所有記憶胞MC成為導通狀態。
又，如圖11所示，對與選擇頁面P對應之選擇字元線WL供給讀出電壓VCGR。藉此，根據記憶胞MC之閾值電壓，一部分記憶胞MC 成為導通狀態，其它記憶胞MC成為斷開狀態。
又，藉由感測放大器SA檢測選擇記憶胞MC之導通狀態/斷開狀態。例如，經由圖5之充電電晶體45，將配線LBUS充電，使信號線STL成為“H”狀態，使鎖存電路SDL鎖存“H”。又，使信號線HLL、BLX及BLC成為“H”狀態，開始進行位元線BL及感測節點SEN之充電。又，將信號線HLL自“H”狀態切換為“L”狀態，並將信號線XXL自“L”狀態切換為“H”狀態，對位元線BL釋放感測節點SEN之電荷。此處，連接於與導通狀態之記憶胞MC對應之位元線BL之感測節點SEN之電壓相對較大地減少。另一方面，連接於與斷開狀態之記憶胞MC對應之位元線BL之感測節點SEN之電壓未如此較大地減少。因此，以特定之時序使信號線STB成為“H”狀態，釋放或維持配線LBUS之電荷，使信號線STL成為“H”狀態，藉此將表示選擇記憶胞MC之狀態之資料鎖存於鎖存電路SDL。
再者，於記憶胞MC包含4值、8值、16值等多值資料之情形時，視需要執行複數個讀出電壓VCGR之讀出動作，將此種資料依次鎖存於鎖存電路ADL、BDL、CDL。又，於該等鎖存期間進行邏輯運算，運算分配至記憶胞MC之資料，並鎖存於鎖存電路SDL。
繼而，例如利用如圖12及圖13中例示之方法，將鎖存於感測放大器單元SAU0~SAU15內之鎖存電路SDL之資料傳送至快取記憶體CM內之鎖存電路XDL0~XDL15。
於時序t100中，例如圖12所示，信號線BLC、XXL、SW1、BLX、STL、STB、XTI0~XTI15全部為“L”狀態。又，例如圖13(a)所示，於感測放大器單元SAU0~SAU15之感測節點SEN及對應之鎖 存電路SDL之節點LAT_S中，鎖存有藉由上述動作讀出之資料DAT0~DAT15。
於時序t101中，例如圖12所示，信號線SW1、BLX、XTI0成為“H”狀態。隨之，例如圖5中例示之感測放大器單元SAU14內之節點N1與感測放大器單元SAU13內之感測節點SEN導通。此處，感測放大器單元SAU14內之節點N1之狀態與感測放大器單元SAU14內之節點LAT_S之狀態(鎖存於鎖存電路SDL之值)一致。因此，將上述資料DAT14傳送至感測放大器單元SAU13內之感測節點SEN。又，例如圖13(b)所示，將上述資料DAT1~DAT15傳送至感測放大器單元SAU0~SAU14內之感測節點SEN。又，將上述資料DAT0傳送至快取記憶體CM內之鎖存電路XDL0。
於時序t102中，例如圖12所示，信號線SW1、BLX、XTI0成為“L”狀態。
於時序t103中，例如圖12所示，信號線STL、STB成為“H”狀態。隨之，例如圖13(c)所示，將上述資料DAT1~DAT15傳送至感測放大器單元SAU0~SAU14內之節點LAT_S(鎖存電路SDL)。
於時序t104中，例如圖12所示，信號線STL、STB成為“L”狀態。
於時序t105中，例如圖12所示，信號線SW1、BLX、XTI1成為“H”狀態。隨之，例如圖13(d)所示，將上述資料DAT2~DAT15傳送至感測放大器單元SAU0~SAU13內之感測節點SEN。又，將上述資料DAT1傳送至快取記憶體CM內之鎖存電路XDL1。
於時序t106中，例如圖12所示，信號線SW1、BLX、XTI1 成為“L”狀態。
於時序t107中，例如圖12所示，信號線STL、STB成為“H”狀態。隨之，將上述資料DAT2~DAT15傳送至感測放大器單元SAU0~SAU13內之節點LAT_S(鎖存電路SDL)。
於時序t108中，例如圖12所示，信號線STL、STB成為“L”狀態。
以下同樣地，將與時序t101~t104對應之動作執行16次，將上述資料DAT0~DAT15傳送至快取記憶體CM內之鎖存電路XDL0~XDL15。
[比較例]
[構成]
繼而，參照圖14~圖16，對比較例之半導體記憶裝置進行說明。圖14係表示比較例之感測放大器模組SAM'之構成之模式性方塊圖。圖15係表示比較例之感測放大器SA'之構成之模式性電路圖。圖16係表示比較例之半導體記憶裝置之一部分構成之模式性俯視圖。再者，於以下說明中，對與第1實施形態之半導體記憶裝置相同之構成標註相同之符號，並省略說明。
如圖14所示，比較例之感測放大器模組SAM'以與第1實施形態之感測放大器模組SAM(圖4)大致相同之方式構成。然而，比較例之感測放大器模組SAM'不具有開關電晶體52，配線DBUS直接連接於配線L1。又，比較例之配線L1不連接於感測放大器單元SAU0'中包含之節點COM。
如圖15所示，比較例之感測放大器SA'以與第1實施形態之感測放大器SA(圖5)大致相同之方式構成。然而，比較例之感測放大器SA'不具有配線L2及開關電晶體46。又，任一個感測放大器單元SAU中包含之感測節點SEN亦均未連接於其它感測放大器單元SAU中包含之節點COM。
如圖16所示，比較例之感測放大器單元SAU0'~SAU15'以與第1實施形態之感測放大器單元SAU0~SAU15(圖10)相同之方式配置。又，比較例之鎖存電路XDL0~XDL15以與第1實施形態之鎖存電路XDL0~XDL15相同之方式配置。又，比較例之配線DBUS及配線L1以與第1實施形態之配線DBUS及配線L1相同之方式配置。
[讀出動作]
繼而，對比較例之半導體記憶裝置之讀出動作進行說明。比較例之半導體記憶裝置之讀出動作以與第1實施形態之讀出動作大致相同之方式執行。然而，將感測放大器模組SAM內之資料傳送至快取記憶體CM之方法不同。
比較例中，例如，首先經由充電電晶體45(圖15)，將配線LBUS進行充電。又，經由充電電晶體51(圖14)，將配線DBUS進行充電。繼而，經由開關電晶體DSW使感測放大器單元SAU0'內之配線LBUS與配線DBUS導通，使信號線STI(圖15)及信號線XTI0(圖14)成為“H”狀態。此處，於感測放大器單元SAU0'內之節點LAT_S為“L”狀態之情形時，將配線LBUS、DBUS中之電荷進行放電，將“L”傳送至鎖存電路XDL0。另一方面，於感測放大器單元SAU0'內之節點LAT_S為“H”狀 態之情形時，維持配線LBUS、DBUS中之電荷，將“H”傳送至鎖存電路XDL0。
繼而，例如經由充電電晶體45(圖15)，將配線LBUS進行充電。又，經由充電電晶體51(圖14)，將配線DBUS進行充電。繼而，經由開關電晶體DSW使感測放大器單元SAU1'內之配線LBUS與配線DBUS導通，使信號線STI(圖15)及信號線XTI1(圖14)成為“H”狀態。藉此，將“L”或“H”傳送至鎖存電路XDL1。
以下同樣地，將鎖存於感測放大器單元SAU0'~SAU15'內之鎖存電路SDL之資料傳送至快取記憶體CM內之鎖存電路XDL0~XDL15。
[第1實施形態之半導體記憶裝置之效果]
如上所述，於比較例之半導體記憶裝置中，將鎖存於感測放大器單元SAU0'~SAU15'內之鎖存電路SDL之資料傳送至快取記憶體CM內之鎖存電路XDL0~XDL15之期間，必須執行16次配線DBUS之充放電。此處，如圖16所示，配線DBUS以連接於感測放大器單元SAU0'~SAU15'之方式於Y方向上延伸，且其配線長度大於其它配線。因此，配線DBUS之靜電電容較大，從而存在當進行資料傳送時，配線DBUS之充放電需要相對較多時間之情形。
此處，於本實施形態之半導體記憶裝置中，以參照圖5所說明之方式，將感測放大器單元SAUk+1中包含之節點COM經由感測放大器單元SAUk+1中包含之開關電晶體46，連接於感測放大器單元SAUk中包含之感測節點SEN。又，將配線L1經由感測放大器單元SAU0中包含之 開關電晶體46，連接於感測放大器單元SAU0中包含之節點COM。
根據此種構成，於各感測放大器單元SAU中，節點COM藉由包含含有PMOS之充電電晶體37及含有NMOS之放電電晶體40之CMOS(complementary metal oxide semiconductor，互補金氧半導體)驅動電路，基於對應之資料鎖存電路SDL之節點INV_S中保持之資料，直接(不進行預充電之動作)地進行充電或放電。因此，如上所述，將感測放大器單元SAUk+1之資料依次傳送至感測放大器單元SAUk，並將感測放大器單元SAU0之資料傳送至鎖存電路XDL0~XDL15。根據此種方法，能夠省略上述配線DBUS之充放電。
根據此種構成，如上所述，經由感測放大器單元SAUk+1內之充電電晶體37或放電電晶體40，使感測放大器單元SAUk內之感測節點SEN與電壓供給線VDD或電源電壓供給端子VSS導通，藉此進行資料傳送。此種方法係如上所述CMOS驅動電路進行之直接充電或放電之動作，因此與進行配線之充放電之方法相比，能夠更高速地執行。
以上，根據本實施形態之半導體記憶裝置，能夠提供一種與比較例相比能夠大幅地削減資料傳送所需之時間而高速地動作之半導體記憶裝置。
[第2實施形態]
繼而，參照圖17~圖19，對第2實施形態之半導體記憶裝置進行說明。圖17係表示第2實施形態之半導體記憶裝置之一部分構成之模式性俯視圖。圖18係用以對第2實施形態之讀出動作進行說明之模式性電路圖。圖19係用以對第2實施形態之讀出動作進行說明之模式表。再者，於以下 說明中，對與第1實施形態之半導體記憶裝置相同之構成標註相同之符號，省略說明。
如上所述，根據第1實施形態之半導體記憶裝置，能夠提供一種高速地動作之半導體記憶裝置。然而，於第1實施形態中，例如圖13所示，隨著資料之傳送繼續進行，感測放大器單元SAU0~SAU15中包含之鎖存電路SDL之資料全部置換為感測放大器單元SAU15內之資料DAT15。此處，於讀出動作等時，存在期望預先將鎖存電路SDL之資料留存於感測放大器模組SAM內之情形。
為了將鎖存電路SDL之資料留存於感測放大器模組SAM內，而例如考慮於第1實施形態中，將感測放大器單元SAU15中包含之感測節點SEN連接於感測放大器單元SAU0中包含之節點COM。
根據此種構成，以將資料DAT1~15傳送至感測放大器單元SAU0~SAU14之時序，將資料DAT0傳送至感測放大器單元SAU15。又，以將資料DAT2~15傳送至感測放大器單元SAU0~SAU13之時序，將資料DAT0、DAT1傳送至感測放大器單元SAU14、SAU15。以下同樣地，使資料DAT0~DAT15於感測放大器單元SAU0~SAU15內循環，從而能夠防止隨著傳送導致資料損壞。
然而，因此種構成，導致連接於感測放大器單元SAU15中包含之感測節點SEN及感測放大器單元SAU0中包含之節點COM之配線L2成為與配線DBUS相同程度之長度，從而具有較大之靜電電容。藉此，存在資料之傳送需要較多時間之情形。
因此，於本實施形態中，例如圖17所示，連接X方向上排列之複數個感測放大器模組SAM中之X方向上排列之2個感測放大器模組 SAM。又，例如圖19所示，將一感測放大器模組SAM_O中包含之資料DAT0(O)~DAT15(O)依次傳送至快取記憶體CM及另一感測放大器模組SAM_E。又，依次取得另一感測放大器模組SAM_E中包含之資料DAT15(E)~DAT0(E)。藉此，使資料於該等2個感測放大器模組SAM_O、SAM_E間循環。藉此，能夠一面抑制所有配線L2之配線長度，一面防止隨著傳送導致資料損壞。
以下，存在將X方向上排列之複數個感測放大器模組SAM中之第奇數個感測放大器模組SAM稱為感測放大器模組SAM_O，將第偶數個感測放大器模組SAM稱為感測放大器模組SAM_E之情形。又，存在將X方向上排列之複數個快取記憶體CM中之第奇數個快取記憶體CM稱為快取記憶體CM_O，將第偶數個快取記憶體CM稱為快取記憶體CM_E之情形。
如圖17所示，於本實施形態中，於感測放大器模組SAM_O中，將感測放大器單元SAUk中包含之感測節點SEN連接於感測放大器單元SAUk+1中包含之節點COM。又，將感測放大器模組SAM_O之感測放大器單元SAU15中包含之感測節點SEN連接於感測放大器模組SAM_E之感測放大器單元SAU15中包含之節點COM。又，於感測放大器模組SAM_E中，將感測放大器單元SAUk+1中包含之感測節點SEN連接於感測放大器單元SAUk中包含之節點COM。又，將感測放大器模組SAM_E之感測放大器單元SAU0中包含之感測節點SEN連接於感測放大器模組SAM_O之感測放大器單元SAU0中包含之節點COM。
又，如圖18所示，於本實施形態中，將感測放大器模組SAM_O之感測放大器單元SAU0之節點COM經由開關電晶體46A連接於 快取記憶體CM_O中包含之配線L1_O，經由開關電晶體46B連接於快取記憶體CM_E中包含之配線L1_E，經由開關電晶體46C連接於感測放大器模組SAM_E之感測放大器單元SAU0之感測節點SEN。開關電晶體46A、46B、46C以能夠相互獨立控制之方式構成。
又，本實施形態之半導體記憶裝置之讀出動作係基本上與第1實施形態之半導體記憶裝置之讀出動作相同地執行。但，於本實施形態中，將與圖12之時序t101至t104對應之動作執行32次。又，於其中之前16次中，於信號線SW1、BLX上升之時序(與圖12之時序t101對應之時序)中，使連接於開關電晶體46A(圖18)之閘極電極之信號線成為“H”狀態，使開關電晶體46A成為導通狀態。又，使連接於開關電晶體46B之閘極電極之信號線成為“L”狀態，使開關電晶體46B成為斷開狀態。又，使信號線XTI0~XTI15依序自XTI0至XTI15成為“H”狀態。另一方面，於後16次中，於信號線SW1、BLX上升之時序，使連接於開關電晶體46A之閘極電極之信號線成為“L”狀態，使開關電晶體46A成為斷開狀態。又，使連接於開關電晶體46B之閘極電極之信號線成為“H”狀態，使開關電晶體46B成為導通狀態。又，使信號線XTI0~XTI15依序自XTI5至XTI0成為“H”狀態。
再者，圖17所示之構成僅為例示，具體構成可適當調整。例如，於圖17中，亦可調換感測節點SEN與節點COM之關係。又，亦可調換感測放大器模組SAM_O、SAM_E之關係。又，亦可調換快取記憶體CM_O、CM_E之關係。
[第3實施形態]
繼而，參照圖20及圖21，對第3實施形態之半導體記憶裝置進行說明。圖20係表示第3實施形態之半導體記憶裝置之一部分構成之模式性俯視圖。圖21係用以對第3實施形態之讀出動作進行說明之模式性之表。再者，於以下說明中，對與第1實施形態之半導體記憶裝置相同之構成標註相同之符號，省略說明。
如上所述，根據第2實施形態之半導體記憶裝置，能夠防止資料隨著傳送而損壞。然而，第1實施形態中，將感測放大器模組SAM之資料分16次傳送至快取記憶體CM。另一方面，第2實施形態中，將感測放大器模組SAM_O、SAM_E之資料分32次傳送至快取記憶體CM_O、CM_E。因此，與第1實施形態相比，存在資料傳送較為耗時之情形。
因此，於本實施形態中，例如圖20所示，將排列於Y方向之複數個感測放大器單元SAU0~SAU15中、從Y方向之一側數起第k個感測放大器單元SAUk非與Y方向上相鄰之感測放大器單元SAUk+1連接，而與和其更為相鄰之感測放大器單元SAUk+2連接。又，例如圖21所示，使資料於一個感測放大器模組SAM中包含之16個感測放大器單元SAU0~SAU15之間循環。藉此，能夠一面抑制所有配線L2之配線長度，一面防止隨著傳送導致資料損壞。又，能夠以與第1實施形態大致相同之時間進行資料之傳送。
如圖20所示，於本實施形態之感測放大器模組SAM"中，與第1實施形態相同，將感測放大器單元SAUk中包含之感測節點SEN連接於感測放大器單元SAUk+1中包含之節點COM。但，本實施形態係將感測放大器單元SAU15中包含之感測節點SEN連接於感測放大器單元SAU0中包含之節點COM。又，於感測放大器單元SAUn(n為0以上6以下之整數) 與感測放大器單元SAUn+1之間，配置有感測放大器單元SAU15-n。再者，感測放大器單元SAU7配置於感測放大器單元SAU8、SAU9之間。
本實施形態之半導體記憶裝置之讀出動作係與第1實施形態之半導體記憶裝置之讀出動作相同地執行。
再者，圖20所示之構成僅為例示，具體構成可適當調整。例如，於圖20中，亦可更換感測節點SEN與節點COM之關係。
[其它實施形態]
以上，對實施形態之半導體記憶裝置進行了說明。然而，以上說明僅為例示，上述構成或方法等可適當調整。
例如，於上述實施形態中，對使用NMOS電晶體作為開關電晶體46(圖5)及開關電晶體52(圖4)之例進行了說明。然而，上述開關電晶體46、52亦可置換為例如圖22所示地並聯連接之NMOS電晶體46D及PMOS電晶體46E。NMOS電晶體46D之閘極電極經由信號線SW1連接於定序器SQC。PMOS電晶體46E之閘極電極經由信號線/SW1連接於定序器SQC。對信號線/SW1輸入信號線SW1之反相信號。根據此種構成，能夠適宜地藉由NMOS電晶體46D傳送電壓供給線VSRC之電壓。又，能夠適宜地藉由PMOS電晶體46E傳送電壓供給線VDD之電壓。
又，於第2及第3實施形態中，對將資料自感測放大器模組SAM_O、SAM_E、SAM"傳送至快取記憶體CM_O、CM_E、CM之例進行了說明。然而，認為於第2及第3實施形態中，亦可將資料自快取記憶體CM_O、CM_E、CM傳送至感測放大器模組SAM_O、SAM_E、SAM"。為此，例如考量於與時序t103~t104對應之期間，使XTI0~ XTI15成為“H”狀態，而並非於與圖12之時序t101~t102對應之期間，使XTI0~XTI15成為“H”狀態。
[其他]
雖然對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提示，且無意限定發明之範圍。該等新穎之實施形態可藉由其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明範圍及主旨中，並且包含於請求項中記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請案2019-161032號(申請日期：2019年9月4日)作為基礎申請之優先權。本申請因參照該基礎申請案而包含基礎申請之全部內容。
31                                           感測電晶體 32、43、44、46、52、DSW      開關電晶體 33、40                                    放電電晶體 34                                           箝位電晶體 35                                           耐壓電晶體 36、37、39、45                       充電電晶體 38                                           電容器 41、42                                    反相器 BDL、CDL、SDL                     鎖存電路 BL                                          位元線 BLC、BLX、BLS、HLL、STI、STL、 SW1、SW2、STB、XXL           信號線 CLK                                        內部控制信號 COM、INV＿S、LAT＿S、N1   節點 DBUS、LBUS、L1、L2            配線 SA                                          感測放大器 SAU12、SAU13、SAU14         感測放大器單元 SEN                                        感測節點 V DD、V SRC電壓供給線

Claims (6)

  1. 一種半導體記憶裝置，其具備： 記憶胞陣列，其具備複數個記憶胞及連接於上述複數個記憶胞之複數條位元線； 複數個感測放大器單元，其等分別連接於上述複數條位元線，且具備：第1電晶體，其連接於上述位元線；第2電晶體，其經由第1配線連接於上述第1電晶體；感測電晶體，其具備經由第2配線連接於上述第2電晶體之閘極電極；第3配線，其連接於上述感測電晶體；第1鎖存電路，其連接於上述第3配線；及電壓傳輸電路，其根據鎖存於上述第1鎖存電路之值，使上述第1配線與第1電壓供給線或第2電壓供給線導通； 第4配線，其共通地連接於上述複數個感測放大器單元之第3配線； 快取記憶體，其具備連接於上述第4配線之第5配線、及連接於上述第5配線之複數條第2鎖存電路； 第3電晶體，其連接於上述複數個感測放大器單元中之第1感測放大器單元之上述第1配線、及上述快取記憶體之第5配線；及 第4電晶體，連接於上述複數個感測放大器單元中之第2感測放大器單元之上述第1配線、及上述第1感測放大器單元之上述第2配線。
  2. 如請求項1之半導體記憶裝置，其具備： 第5電晶體，其連接於上述第1感測放大器單元之第1配線及上述快取記憶體之第5配線；及 第6電晶體，其連接於上述第2感測放大器單元之第1配線及上述第1感測放大器單元之第2配線； 上述第3電晶體及上述第5電晶體之一者為NMOS電晶體，另一者為PMOS電晶體， 上述第4電晶體及上述第6電晶體之一者為NMOS電晶體，另一者為PMOS電晶體。
  3. 如請求項1或2之半導體記憶裝置，其具備： M(M為2以上之整數)個上述感測放大器單元，其等排列於第1方向；及 M－1個上述第4電晶體，其等分別連接於自上述第1方向數起第K(K為1以上M－1以下之整數)個感測放大器單元之上述第1配線、及自上述第1方向數起第K+1個感測放大器單元之上述第2配線。
  4. 如請求項1或2之半導體記憶裝置，其具備： 包含排列於第1方向之上述複數個感測放大器單元、且排列於與上述第1方向交叉之第2方向之複數個感測放大器模組， 且具備： 第7電晶體，其連接於上述複數個感測放大器模組中之第1感測放大器模組中包含之任一個感測放大器單元之上述第1配線、及上述複數個感測放大器模組中之第2感測放大器模組中包含之任一個感測放大器單元之上述第2配線；及 第8電晶體，其連接於上述第2感測放大器模組中包含之任一個感測放大器單元之上述第1配線、及上述第1感測放大器模組中包含之任一個感測放大器單元之上述第2配線。
  5. 如請求項1或2之半導體記憶裝置，其具備： 第9電晶體，其連接於上述複數個感測放大器單元中之第3感測放大器單元之上述第1配線、及上述第2感測放大器單元之上述第2配線； 第10電晶體，其連接於上述第1感測放大器單元之上述第1配線、及上述複數個感測放大器單元中之第4感測放大器單元之上述第2配線；及 第11電晶體，其連接於上述第4感測放大器單元之上述第1配線、及上述複數個感測放大器單元中之第5感測放大器單元之上述第2配線。
  6. 如請求項5上述之半導體記憶裝置，其中 上述複數個感測放大器單元排列於第1方向， 上述第2感測放大器單元較上述第1感測放大器單元更遠離上述快取記憶體， 上述第3感測放大器單元較上述第2感測放大器單元更遠離上述快取記憶體， 上述第4感測放大器單元設置於上述第1感測放大器單元與上述第2感測放大器單元之間， 上述第5感測放大器單元設置於上述第2感測放大器單元與上述第3感測放大器單元之間。
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