TWI476781B - 關於在記憶體陣列中低電壓資料路徑之電路以及其操作方法 - Google Patents

關於在記憶體陣列中低電壓資料路徑之電路以及其操作方法 Download PDF

Info

Publication number
TWI476781B
TWI476781B TW097115990A TW97115990A TWI476781B TW I476781 B TWI476781 B TW I476781B TW 097115990 A TW097115990 A TW 097115990A TW 97115990 A TW97115990 A TW 97115990A TW I476781 B TWI476781 B TW I476781B
Authority
TW
Taiwan
Prior art keywords
channel transistor
gate
input
coupled
output
Prior art date
Application number
TW097115990A
Other languages
English (en)
Other versions
TW200901219A (en
Inventor
Maciej Bajkowski
Hamed Ghassemi
Huy B Nguyen
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of TW200901219A publication Critical patent/TW200901219A/zh
Application granted granted Critical
Publication of TWI476781B publication Critical patent/TWI476781B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

關於在記憶體陣列中低電壓資料路徑之電路以及其操作方法
此揭示案一般而言係關於記憶體，且更明確而言係關於具有一低電壓資料路徑之記憶體。
本申請案係已於2007年5月9日在美國申請之專利申請案第11/746,126號。
本申請案係關於2007年2月7日所申請之名為「使用於多區塊記憶體中之電路(Circuit For Use In A Multiple Block Memory)」，該案之發明者為Hamed Ghassemi，且已讓與給其受讓人。
隨著特徵大小不斷縮小，還在不斷要求較低電壓操作。較低電壓在要求更少功率時較有益，但因為減少特徵大小之電晶體只能承受一有限電壓，故其也係必需的。此係一關於一裝置之全部部分之問題。一般有益的其他事項係操作速度與功率消耗。因而，針對一約束(例如電源供應電壓)所需之任一變化不應不利地影響速度與功率消耗。減少特徵大小之電晶體時常同時具有該等效益兩者，從而也使得較低特徵大小更加合於需要。但實施其之電路仍不應不利地影響速度與功率消耗之固有改良。此包括在一記憶體內的輸出資料路徑。
因而，需要一種記憶體資料路徑，其可在將速度與功率消耗考量在內時在一較低電壓下操作。
一記憶體之一資料路徑係自該記憶體之一陣列起，穿過一感測放大器，穿過NOR閘，穿過N通道電晶體並穿過提供一輸出的一鎖存器。該感測放大器提供互補資料至該等NOR閘，該等NOR閘提供一輸出至該等N通道電晶體。該NOR閘極提供輸出至該鎖存器。此具有提供輸出至一反相器之閘極與另一反相器之汲極之效果。額外P通道電晶體係與該鎖存器之該等反相器串聯。藉由該NOR閘之輸出使與汲極正在接收信號之該等反相器串聯的該P通道電晶體傳導以阻隔電流流動至正在提供輸入至該鎖存器的該N通道電晶體。阻隔電流減少該N通道電晶體須吸入之電流量。此甚至在一減少電壓下啟用該N通道電晶體充分傳導以翻轉該鎖存器之狀態。參考圖式及本規格書會更清楚地理解本發明。
圖1中顯示一電路2，其包含一處理器4、其他組塊6及一記憶體8。處理器4進一步包含一L1快取記憶體10與一L2快取記憶體12。在此情況下，快取記憶體10及12係用於增加處理器4之效率的記憶體。處理器4試圖先自該L1快取記憶體，接著該L2快取記憶體，接著記憶體8來擷取。處理器4使用該三個記憶體以及其他組塊6來執行操作。
在圖2中更詳細地顯示L2快取記憶體12為記憶體12，其包含一陣列部分13、一特殊反相器14、一特殊反相器16、一NOR閘18、一N通道電晶體20、一NOR閘22、一N通道電晶體24、一NOR閘26、一N通道電晶體28、一NOR閘30 及一N通道電晶體32。陣列部分13包含一陣列34、一感測放大器36、一記憶體陣列38及一感測放大器40。陣列部分包含未個別識別的額外記憶體陣列與感測放大器。特殊反相器14包含一P通道電晶體46、一N通道電晶體48、一P通道電晶體42及一P通道電晶體44。特殊反相器16包含一P通道電晶體56、一N通道電晶體58、一P通道電晶體52及一P通道電晶體54。特殊反相器14及16作為一鎖存器一起操作。感測放大器36具有一對互補輸出D1及D1B，其代表來自記憶體陣列34之一選定記憶體單元。感測放大器36可具有其他輸出，其代表前往其他電路的其他記憶體單元。感測放大器40具有一對互補輸出D2及D2B，其代表來自記憶體陣列38之一選定記憶體單元。感測放大器40可具有其他輸出，其代表前往其他電路的其他記憶體單元。
NOR閘18具有一第一輸入，其係用於接收輸出D1B；一第二輸入，其係用於接收一啟用信號ENB1；及一輸出。信號ENB1係一信號，當其係一邏輯低時，其允許NOR閘18提供與輸出D1B反相的一輸出。NOR閘22具有一第一輸入，其係用於接收輸出D2B；一第二輸入，其係用於接收一啟用信號ENB2；及一輸出。信號ENB2係一信號，當其係一邏輯低時，其允許NOR閘22提供與輸出D2B反相的一輸出。NOR閘26具有一第一輸入，其係用於接收輸出D1；一第二輸入，其係用於接收啟用信號ENB1；及一輸出。信號ENB1係一信號，當其係一邏輯低時，其允許NOR閘26提供與輸出D1反相的一輸出。NOR閘30具有一第一輸 入，其係用於接收輸出D2；一第二輸入，其係用於接收啟用信號ENB2；及一輸出。信號ENB2係一信號，當其係一邏輯低時，其允許NOR閘30提供與輸出D2反相的一輸出。電晶體20具有一連接至NOR閘18之輸出之閘極、一連接至接地之源極及一汲極。電晶體24具有一連接至NOR閘22之輸出之閘極、一連接至接地之源極及一汲極。電晶體28具有一連接至NOR閘26之輸出之閘極、一連接至接地之源極及一汲極。電晶體32具有一連接至NOR閘30之輸出之閘極、一連接至接地之源極及一汲極。電晶體42具有一連接至一正電源供應端子VDD之源極、一連接至NOR閘26之輸出之閘極及汲極。電晶體44具有一連接至電晶體42之汲極之源極、一連接至NOR閘30之輸出之閘極及一汲極。電晶體46具有一連接至電晶體44之汲極之源極、一連接至電晶體20及24之汲極之閘極及一汲極。電晶體48具有一連接至電晶體46之汲極之汲極、一連接至電晶體46之閘極之閘極及一連接至接地之源極。電晶體52具有一連接至一正電源供應端子VDD之源極、一連接至NOR閘18之輸出之閘極及一汲極。電晶體54具有一連接至電晶體52之汲極之源極、一連接至NOR閘22之輸出之閘極及一汲極。電晶體56具有一連接至電晶體54之汲極之源極、一連接至電晶體28、32、46及48之汲極之閘極及一連接至電晶體46及48之閘極與電晶體20及24之汲極之汲極。電晶體58具有一連接至電晶體56之汲極之汲極、一連接至電晶體56之閘極之閘極及一連接至接地之源極。電晶體46及48之該等汲極提供一輸 出OUT。電晶體56及58之汲極提供一輸出OUTB，其係與輸出OUT互補。可反轉電晶體42及44之次序。電晶體42及44係相互串聯並與包含電晶體46及48之反相器串聯。對於電晶體52及54亦是如此。
在操作中，陣列部分13透過感測放大器36及40提供來自記憶體陣列34及38之資料作為互補信號，此時該些信號代表一選定記憶體單元之邏輯狀態。此時常係稱為記憶體(在此情況下記憶體12)之活動循環。當不在活動循環內(時常稱為預充電循環)時，信號D1、D1B、D2及D2B均維持至一邏輯高。啟用信號ENB1及ENB2係也維持至一邏輯高。此引起NOR閘18、22、26及30提供邏輯低信號作為輸出，從而引起電晶體42、44、52及54傳導。由於電晶體42、44、52及54傳導，反相器14及16用作一鎖存器以維持作為輸出OUT與OUTB提供的最後邏輯狀態。在一活動循環期間，一對NOR閘(NOR閘18及26或NOR閘22及30)將會分別藉由切換至一邏輯低而由啟用信號ENB1或ENB2來加以啟用。該邏輯低接著允許該對NOR閘接收該邏輯低以回應其其他輸入。以感測放大器36提供待輸出資料為例，NOR閘18及26從感測放大器36接收感測資料。當已存在足夠時間使感測放大器36已執行其感測功能並提供有效資料至NOR閘18及26時，啟用信號ENB1係予以啟用至一邏輯低狀態，使得NOR閘18及26回應輸出信號D1及D1B。以輸出D1係一邏輯高因而D1B係一邏輯低為例，使P通道電晶體52不傳導並使電晶體20傳導。電晶體20之汲極係連接至 電晶體46及48之閘極以引起電晶體48不傳導而電晶體46傳導。然而，因為反相器14及16係連接以形成一鎖存器，故電晶體20之汲極係也耦合至電晶體56及58之汲極。先前，對於該鎖存器正提供一邏輯高用於OUTB之情況，電晶體56本來會傳導並耦合VDD至該OUTB節點。變得傳導的N通道電晶體20因而本來會透過電晶體56來汲取電流，從而使得更難以引起電晶體46變得傳導。由於一較低電源供應電壓因而一較低電壓作為電晶體20之閘極上的邏輯高，故電晶體20不會具有足夠驅動力來克服透過電晶體56供應電流以引起電晶體46從一不傳導至充分傳導翻轉狀態來引起電晶體58變得傳導。由於NOR閘18之輸出耦合至電晶體52，引起電晶體52變得不傳導，故阻隔自VDD至電晶體56之電流路徑，從而防止透過電晶體56供應電流至電晶體20。由於沒有透過電晶體56之額外電流負載，甚至在電晶體20之閘極上的電壓驅動減少之情況下，仍可藉由電晶體20來使電晶體46傳導。藉由確保阻隔自VDD至電晶體56之電流路徑，電晶體20引起電晶體46更快地傳導因而增加速度。而且，節省電流。因而，在減少電壓下存在速度、功率消耗及可操作性之效益。
在輸出D1B係一邏輯低之此範例中，輸出D1係一邏輯高，同時保持NOR閘26提供一邏輯低輸出，使得電晶體28係保持在一非傳導狀態下。電晶體42仍與仍在一邏輯低下的NOR閘26之輸出傳導。同樣對於NOR閘22及30，啟用信號ENB2係與輸出D2及D2B一樣保持在一邏輯高，從而保 持NOR閘22及30提供一邏輯低輸出。此保持電晶體54及44傳導。對於輸出信號D1係一邏輯低與信號D1B係一邏輯高，提供類似操作。在此情況下，電晶體42變得不傳導而P通道電晶體44、52及54仍傳導。電晶體42阻隔自VDD至電晶體46之電流路徑並因而防止電晶體46提供傳導電晶體28須吸入之額外電流。因而，電晶體28可引起電晶體56變得傳導，其可進而引起電晶體48變得傳導。對於啟用信號ENB2係啟用的情況，出現相同類型的操作。在此情況下，NOR閘22及30係回應接收信號D2及D2B之其輸入，使得電晶體44或54之一非傳導。此允許該N通道拉降式電晶體(電晶體24或32)分別有效率且可靠地引起對應P通道電晶體46或56變得傳導。
至此應瞭解，已說明一種可用於一記憶體中一資料路徑之電路。該電路包括一第一感測放大器，其提供一組輸出，其中該組包括一第一真輸出與一第一互補輸出。該電路進一步包括一第一輸入，其係耦合至該第一真輸出。該電路進一步包括一第二輸入，其係耦合至該第一互補輸出。該電路進一步包括一第一N通道電晶體，其包括連接至該第一輸入的一閘極。該電路進一步包括一第二N通道電晶體，其包括連接至第二輸入的一閘極。該電路進一步包括一對交叉耦合反相器，其中該對反相器包括一第一反相器與一第二反相器。該第一反相器包括一第一P通道電晶體與一第三N通道電晶體，該第一P通道電晶體之一閘極與該第三N通道電晶體之一閘極係連接至一第一節點，該 第一P通道電晶體之一第一電流端子與該第三N通道電晶體之一第一電流端子係連接至一第二節點。該第二反相器包括一第二P通道電晶體與一第四N通道電晶體，該第二P通道電晶體之一閘極與該第四N通道電晶體之一閘極係連接至該第二節點，該第二P通道電晶體之一第一電流端子與該第四N通道電晶體之一第一電流端子係連接至該第一節點。該電路進一步包括一第三P通道電晶體，其包括連接至該第一輸入的一閘極。該電路進一步包括一第四P通道電晶體，其包括連接至該第二輸入的一閘極。該第三P通道電晶體與該第一P通道電晶體係串聯堆疊。該第四P通道電晶體與該第二P通道電晶體係串聯堆疊。該電路可進一步包含一第二感測放大器、第三及第四輸入及第五及第六N及P通道電晶體。該第二感測放大器提供一第二組輸出，其中該第二組輸出包括一第二真輸出與一第二互補輸出。該第三輸入係耦合至該第二真輸出。該第四輸入係耦合至該第二互補輸出。該第五N通道電晶體包括一閘極，其係連接至該第三輸入。該第六N通道電晶體包括一閘極，其係連接至該第四輸入。該第五P通道電晶體包括一閘極，其係連接至該第三輸入。該第六P通道電晶體包括一閘極，其係連接至該第四輸入。該第三P通道電晶體、該第五P通道電晶體及該第一P通道電晶體係串聯堆疊。該第四P通道電晶體、該第六P通道電晶體及該第二P通道電晶體係串聯堆疊。該電路可進一步包含一第一NOR閘與一第二NOR閘。該第一NOR閘包括一連接至該第一輸入之輸出， 該第一NOR閘包括一耦合至該第一真輸出之輸入。該第二NOR閘包括一連接至該第二輸入之輸出，該第二NOR閘包括一耦合至該第一互補輸出之輸入。該第一NOR閘可包括一輸入，其係連接至一啟用信號線。該第二NOR閘可包括一輸入，其係連接至該啟用信號線。該第一N通道電晶體可包括一第一電流端子，其係連接至該第二節點。該第二N通道電晶體包括一第一電流端子，其係連接至該第一節點。該電路可進一步包括一電源供應端子。該第三P通道電晶體可能位於一電晶體堆疊內並在該第一P通道電晶體與該電源供應端子之間。該第四P通道電晶體可能位於一電晶體堆疊內並在該第二P通道電晶體與該電源供應端子之間。該第一P通道電晶體可包括一第二電流端子，該第三P通道電晶體可能包括一第一電流端子與一第二電流端子；而該第一P通道電晶體之第二電流端子可連接至該第三P通道電晶體之第一電流端子。該電流可進一步包含一記憶體陣列且該感測放大器可操作性耦合該記憶體陣列用於在該第一真輸出與該第一互補輸出處提供值，其指示儲存於該記憶體陣列內的一值。該電路可進一步包含一快取記憶體，其中該快取記憶體包括該記憶體陣列、該第一感測放大器、該第一輸入、該第二輸入、該第一N通道電晶體、該第二N通道電晶體、該對交叉耦合反相器、該第三P通道電晶體及該第四P通道電晶體。該電路可進一步包括一處理器，其包括該快取記憶體。
如下還已說明一種可用於一記憶體中一資料路徑之電 路。該電路包括一第一感測放大器，其提供一第一組輸出，其中該第一組輸出包括一第一真輸出與一第一互補輸出。該電路進一步包括一第二感測放大器，其提供一第二組輸出，其中該第二組輸出包括一第二真輸出與一第二互補輸出。該電路進一步包括一鎖存器電路，其包括一耦合至該第一真輸出之第一輸入、一耦合至該第一互補輸出之第二輸入、一耦合至該第二真輸出之第三輸入及一耦合至該第二互補資料之第四輸入。該鎖存器包括一第一N通道電晶體，其包括一連接至該第一輸入之閘極；一第二N通道電晶體，其包括一連接至該第二輸入之閘極；一第三N通道電晶體，其包括一連接至該第三輸入之閘極；一第四N通道電晶體，其包括一連接至該第四輸入之閘極；及一對交叉耦合反相器。該對反相器包括一第一反相器與一第二反相器。該第一反相器包括一第一P通道電晶體與一第五N通道電晶體，該第一P通道電晶體之一閘極與該第五N通道電晶體之一閘極係連接至一第一節點，該第一P通道電晶體之一第一電流端子與該第五N通道電晶體之一第一電流端子係連接至一第二節點。該第二反相器包括一第二P通道電晶體與一第六N通道電晶體，該第二P通道電晶體之一閘極與該第六N通道電晶體之一閘極係連接至該第二節點，該第二P通道電晶體之一第一電流端子與該第六N通道電晶體之一第一電流端子係連接至該第一節點。該電路進一步包括一第三P通道電晶體，其包括連接至該第一輸入的一閘極。該電路進一步包括一第四P通道電晶體，其 包括連接至該第三輸入的一閘極。該電路進一步包括一第五P通道電晶體，其包括連接至該第二輸入的一閘極。該電路進一步包括一第六P通道電晶體，其包括連接至該第四輸入的一閘極。該第三P通道電晶體、該第四P通道電晶體及該第一P通道電晶體係串聯堆疊。該第五P通道電晶體、該第六P通道電晶體及該第二P通道電晶體係串聯堆疊。該電路可進一步包含第一、第二、第三及第四NOR閘。該第一NOR閘包括一連接至該第一輸入之輸出與一耦合至該第一真輸出之輸入。該第二NOR閘包括一連接至該第二輸入之輸出與一耦合至該第一互補輸出之輸入。該第三NOR閘包括一連接至該第三輸入之輸出與一耦合至該第二真輸出之輸入。該第四NOR閘包括一連接至該第四輸入之輸出與一耦合至該第二互補輸出之輸入。該第一NOR閘可包括一連接至一第一啟用信號線之輸入，該第二NOR閘可包括一連接至該第一啟用信號線之輸入，該第三NOR閘可包括一連接至一第二啟用信號線之輸入，而該第四NOR閘可包括一連接至該第二啟用信號線之輸入。該第一N通道電晶體可包括一連接至該第二節點之第一電流端子，該第三N通道電晶體可包括一連接至該第二節點之第一電流端子，該第二N通道電晶體可包括一連接至該第一節點之第一電流端子，而該第四N通道電晶體可包括一連接至該第一節點之第一電流端子。該電路可進一步包括一電源供應，其中該第三P通道電晶體與該第四P通道電晶體係位於一電晶體堆疊內並在該第一P通道電晶體與該電源供應端 子之間而該第五P通道電晶體與第六P通道電晶體係位於一電晶體堆疊內並在該第二P通道電晶體與該電源供應端子之間。該電路進一步特徵可在於，該第一P通道電晶體包括一第二電流端子，該第三P通道電晶體包括一第一電流端子與一第二電流端子，該第四P通道電晶體包括一第一電流端子與一第二電流端子，該第一P通道電晶體之第二電流端子係連接至該第四P通道電晶體之第一電流端子，而該第四P通道電晶體之第二電流端子係連接至該第三P通道電晶體之第一電流端子。該電路進一步特徵可在於，該第一感測放大器係操作性耦合一記憶體陣列用於在該第一真輸出與該第一互補輸出處提供值，其指示儲存於該記憶體陣列內的值，而該第二感測放大器係操作性耦合至一第二記憶體陣列用於在該第二真輸出與該第二互補輸出處提供值，其指示儲存於該記憶體陣列內的值。該電路可進一步包含一快取記憶體，其中該第一感測放大器、該第二感測放大器及該鎖存器電路係實施於該快取記憶體內。該電路可進一步包含一處理器，其中該處理器包括該快取記憶體。
還說明一種操作一記憶體之方法。該記憶體包括一鎖存器。該鎖存器包括一對交叉耦合反相器，該對反相器之各反相器包括一N通道電晶體與一P通道電晶體，其係在一第一電源供應端子與一第二電源供應端子之間串聯堆疊。該方法包括讀取儲存於一記憶體陣列內的一值並使在該對反相器之一第一反相器之一輸入處的電壓置於一邏輯低電壓 位準，同時經由該第一反相器之一第一P通道電晶體啟用自該第一電源供應端子至該第一反相器之一輸出的一電流路徑並同時停用在該對反相器之一第二反相器之一第二P通道電晶體與該第一電源供應端子之間的一電流路徑。該方法進一步包括在一非讀取操作狀態期間，啟用自該第一電源供應端子至該第一P通道電晶體之一第一電流端子的一電流路徑並啟用自該第一電源供應端子至該第二P通道電晶體的一電流路徑。
儘管本文中參考特定具體實施例來說明本發明，但可進行各種修改及變化而不脫離下面申請專利範圍內所提出之本發明之範疇。例如，僅兩對互補輸出信號正由該鎖存器接收，但可供應兩個以上。此可針對各額外對互補輸出信號使用額外對NOR閘、多對N通道拉降式電晶體及多對P通道阻隔電晶體來加以實施。還取代複數對互補信號，可能僅存在一對。則此可僅使用一對NOR閘、一對N通道拉降式及一對P通道阻隔電晶體來加以實現。據此，本說明書及圖式應視為解說性而非限制性，並且期望此類修改包括在本發明之範疇內。不期望將本文中關於特定具體實施例所述之任一效益、優點及問題解決方案視為任一或所有申請專利範圍獨立項之一關鍵、必要或本質特徵或元件。
不期望本文所使用之術語"耦合"限於一直接耦合或一機械耦合。期望術語"連接"表示直接耦合，但只因為在本規格書中說明某物係連接至其他某物並不表示為了執行本發明必然係如此情況。
此外，本文所使用的術語"一"或"一個"係定義為一個或一個以上。然而，即便在相同申請專利範圍包括介紹性短語"一或多個"或"至少一"與不定冠詞(例如)"一"或"一個"時，在申請專利範圍中使用諸如"至少一"與"一或多個"之介紹性短語不應視為暗示著藉由不定冠詞"一"或"一個"說明之另一申明元件會將包含此類介紹申明元件之任何特定申請專利範圍限制至僅包含一此類元件之發明。對於定冠詞之使用亦是如此。
除非另有申明，諸如"第一"及"第二"之術語係用以任意區別此類術語所述之元件。因而，該些術語不一定意在指示此類元件之時間或其他優先順序。
2‧‧‧電路
4‧‧‧處理器
6‧‧‧其他組塊
8‧‧‧記憶體
10‧‧‧L1快取記憶體
12‧‧‧L2快取記憶體
13‧‧‧陣列部分
14‧‧‧鎖存器/特殊反相器
16‧‧‧鎖存器/特殊反相器
18‧‧‧NOR閘
20‧‧‧N通道電晶體
22‧‧‧NOR閘
24‧‧‧N通道電晶體
26‧‧‧NOR閘
28‧‧‧N通道電晶體
30‧‧‧NOR閘
32‧‧‧N通道電晶體
34‧‧‧記憶體陣列
36‧‧‧感測放大器
38‧‧‧記憶體陣列
40‧‧‧感測放大器
42‧‧‧P通道電晶體
44‧‧‧P通道電晶體
46‧‧‧N通道電晶體/P通道電晶體
48‧‧‧N通道電晶體
52‧‧‧P通道電晶體
54‧‧‧P通道電晶體
56‧‧‧P通道電晶體
58‧‧‧N通道電晶體
D1‧‧‧互補輸出
D2‧‧‧互補輸出
D1B‧‧‧互補輸出
D2B‧‧‧互補輸出
ENB1‧‧‧啟用信號
ENB2‧‧‧啟用信號
OUT‧‧‧輸出
OUTB‧‧‧輸出
VDD‧‧‧正電源供應端子
已藉由範例方式解說本發明且其不受附圖顯示，其中相同參考符號指示相似元件。在圖中的元件係出於簡化及清楚起見而解說且不一定按比例繪製。
圖1係一積體電路之一方塊圖，該積體電路具有一使用本發明之一具體實施例之記憶體；以及圖2係更詳細顯示圖1之一資料路徑之一部分之一組合方塊圖及電路圖。
13‧‧‧陣列部分
14‧‧‧鎖存器/特殊反相器
16‧‧‧鎖存器/特殊反相器
18‧‧‧NOR閘
20‧‧‧N通道電晶體
22‧‧‧NOR閘
24‧‧‧N通道電晶體
26‧‧‧NOR閘
28‧‧‧N通道電晶體
30‧‧‧NOR閘
32‧‧‧N通道電晶體
34‧‧‧記憶體陣列
36‧‧‧感測放大器
38‧‧‧記憶體陣列
40‧‧‧感測放大器
42‧‧‧P通道電晶體
44‧‧‧P通道電晶體
46‧‧‧N通道電晶體/P通道電晶體
48‧‧‧N通道電晶體
52‧‧‧P通道電晶體
54‧‧‧P通道電晶體
56‧‧‧P通道電晶體
58‧‧‧N通道電晶體
D1‧‧‧互補輸出
D2‧‧‧互補輸出
D1B‧‧‧互補輸出
D2B‧‧‧互補輸出
ENB1‧‧‧啟用信號
ENB2‧‧‧啟用信號
OUT‧‧‧輸出
OUTB‧‧‧輸出
VDD‧‧‧正電源供應端子

Claims (20)

  1. 一種關於在記憶體陣列中低電壓資料路徑之電路，其包含：一第一感測放大器，其提供一組輸出，其中該組輸出包括一第一真輸出與一第一互補輸出；一第一輸入，其係耦合至該第一真輸出；一第二輸入，其係耦合至該第一互補輸出；一第一N通道電晶體，其包括一連接至該第一輸入之閘極；一第二N通道電晶體，其包括一連接至該第二輸入之閘極；一對交叉耦合反相器，其中該對交叉耦合反相器包括：一第一反相器，該第一反相器包括一第一P通道電晶體與一第三N通道電晶體，該第一P通道電晶體之一閘極與該第三N通道電晶體之一閘極係連接至一第一節點，該第一P通道電晶體之一第一電流端子與該第三N通道電晶體之一第一電流端子係連接至一第二節點；一第二反相器，該第二反相器包括一第二P通道電晶體與一第四N通道電晶體，該第二P通道電晶體之一閘極與該第四N通道電晶體之一閘極係連接至該第二節點，該第二P通道電晶體之一第一電流端子與該第四N通道電晶體之一第一電流端子係連接至該第一節 點；一第三P通道電晶體，其包括一連接至該第一輸入之閘極；以及一第四P通道電晶體，其包括一連接至該第二輸入之閘極；其中該第三P通道電晶體與該第一P通道電晶體係串聯堆疊；以及其中該第四P通道電晶體與該第二P通道電晶體係串聯堆疊。
  2. 如請求項1之電路，其進一步包含：一第二感測放大器，其提供一第二組輸出，其中該第二組輸出包括一第二真輸出與一第二互補輸出；一第三輸入，其係耦合至該第二真輸出；一第四輸入，其係耦合至該第二互補輸出；一第五N通道電晶體，其包括一連接至該第三輸入之閘極；一第六N通道電晶體，其包括一連接至該第四輸入之閘極；一第五P通道電晶體，其包括一連接至該第三輸入之閘極；一第六P通道電晶體，其包括一連接至該第四輸入之閘極；其中該第三P通道電晶體、該第五P通道電晶體及該第一P通道電晶體係串聯堆疊；以及 其中該第四P通道電晶體、該第六P通道電晶體及該第二P通道電晶體係串聯堆疊。
  3. 如請求項1之電路，其進一步包含：一第一NOR閘，該第一NOR閘包括一連接至該第一輸入之輸出，該第一NOR閘包括一耦合至該第一真輸出之輸入；以及一第二NOR閘，該第二NOR閘包括一連接至該第二輸入之輸出，該第二NOR閘包括一耦合至該第一互補輸出之輸入。
  4. 如請求項3之電路，其中：該第一NOR閘包括一輸入，其係連接至一啟用信號線；以及該第二NOR閘可包括一輸入，其係連接至該啟用信號線。
  5. 如請求項1之電路，其中：該第一N通道電晶體包括一第一電流端子，其係連接至該第二節點；以及該第二N通道電晶體包括一第一電流端子，其係連接至該第一節點。
  6. 如請求項1之電路，其進一步包含：一電源供應端子；其中該第三P通道電晶體係位於一電晶體堆疊內並在該第一P通道電晶體與該電源供應端子之間；其中該第四P通道電晶體係位於一電晶體堆疊內並在 該第二P通道電晶體與該電源供應端子之間。
  7. 如請求項1之電路，其中：該第一P通道電晶體包括一第二電流端子；該第三P通道電晶體包括一第一電流端子與一第二電流端子；以及該第一P通道電晶體之該第二電流端子係連接至該第三P通道電晶體之該第一電流端子。
  8. 如請求項1之電路，其進一步包含：一記憶體陣列；以及該感測放大器，其係操作性耦合該記憶體陣列用於在該第一真輸出與該第一互補輸出處提供值，其指示儲存於該記憶體陣列內的一值。
  9. 如請求項8之電路，其進一步包含：一快取記憶體，該快取記憶體包括該記憶體陣列、該第一感測放大器、該第一輸入、該第二輸入、該第一N通道電晶體、該第二N通道電晶體、該對交叉耦合反相器、該第三P通道電晶體及該第四P通道電晶體。
  10. 如請求項9之電路，其進一步包含：一處理器，該處理器包括該快取記憶體。
  11. 一種關於在記憶體陣列中低電壓資料路徑之電路，其包含：一第一感測放大器，其提供一第一組輸出，其中該第一組輸出包括一第一真輸出與一第一互補輸出；一第二感測放大器，其提供一第二組輸出，其中該第 二組輸出包括一第二真輸出與一第二互補輸出；一鎖存器電路，其包括一耦合至該第一真輸出之第一輸入、一耦合至該第一互補輸出之第二輸入、一耦合至該第二真輸出之第三輸入及一耦合至該第二互補輸出之第四輸入，該鎖存器電路包括：一第一N通道電晶體，其包括一連接至該第一輸入之閘極；一第二N通道電晶體，其包括一連接至該第二輸入之閘極；一第三N通道電晶體，其包括一連接至該第三輸入之閘極；一第四N通道電晶體，其包括一連接至該第四輸入之閘極；一對交叉耦合反相器，其中該對交叉耦合反相器包括：一第一反相器，該第一反相器包括一第一P通道電晶體與一第五N通道電晶體，該第一P通道電晶體之一閘極與該第五N通道電晶體之一閘極係連接至一第一節點，該第一P通道電晶體之一第一電流端子與該第五N通道電晶體之一第一電流端子係連接至一第二節點；以及一第二反相器，該第二反相器包括一第二P通道電晶體與一第六N通道電晶體，該第二P通道電晶體之一閘極與該第六N通道電晶體之一閘極係連接至 該第二節點，該第二P通道電晶體之一第一電流端子與該第六N通道電晶體之一第一電流端子係連接至該第一節點；一第三P通道電晶體，其包括一連接至該第一輸入之閘極；一第四P通道電晶體，其包括一連接至該第三輸入之閘極；一第五P通道電晶體，其包括一連接至該第二輸入之閘極；以及一第六P通道電晶體，其包括一連接至該第四輸入之閘極；其中該第三P通道電晶體、該第四P通道電晶體及該第一P通道電晶體係串聯堆疊；以及其中該第五P通道電晶體、該第六P通道電晶體及該第二P通道電晶體係串聯堆疊。
  12. 如請求項11之電路，其進一步包含：一第一NOR閘，該第一NOR閘包括一連接至該第一輸入之輸出，該第一NOR閘包括一耦合至該第一真輸出之輸入；一第二NOR閘，該第二NOR閘包括一連接至該第二輸入之輸出，該第二NOR閘包括一耦合至該第一互補輸出之輸入；一第三NOR閘，該第三NOR閘包括一連接至該第三輸入之輸出，該第三NOR閘包括一耦合至該第二真輸出之 輸入；以及一第四NOR閘，該第四NOR閘包括一連接至該第四輸入之輸出，該第四NOR閘包括一耦合至該第二互補輸出之輸入。
  13. 如請求項12之電路，其中：該第一NOR閘包括一輸入，其係連接至一第一啟用信號線；該第二NOR閘包括一輸入，其係連接至該第一啟用信號線；該第三NOR閘包括一輸入，其係連接至一第二啟用信號線；以及該第四NOR閘可包括一輸入，其係連接至該第二啟用信號線。
  14. 如請求項11之電路，其中：該第一N通道電晶體包括一第一電流端子，其係連接至該第二節點；該第三N通道電晶體包括一第一電流端子，其係連接至該第二節點；該第二N通道電晶體包括一第一電流端子，其係連接至該第一節點；以及該第四N通道電晶體包括一第一電流端子，其係連接至該第一節點。
  15. 如請求項11之電路，其進一步包含：一電源供應端子； 其中該第三P通道電晶體與該第四P通道電晶體係位於一電晶體堆疊內並在該第一P通道電晶體與該電源供應端子之間；以及其中該第五P通道電晶體與第六P通道電晶體係位於一電晶體堆疊內並在該第二P通道電晶體與該電源供應端子之間。
  16. 如請求項11之電路，其中：該第一P通道電晶體包括一第二電流端子；該第三P通道電晶體包括一第一電流端子與一第二電流端子；該第四P通道電晶體包括一第一電流端子與一第二電流端子；該第一P通道電晶體之該第二電流端子係連接至該第四P通道電晶體之該第一電流端子；以及該第四P通道電晶體之該第二電流端子係連接至該第三P通道電晶體之該第一電流端子。
  17. 如請求項11之電路，進一步其中：該第一感測放大器係操作性耦合一記憶體陣列，用於在該第一真輸出與該第一互補輸出處提供值，其指示儲存於該記憶體陣列內的一值；以及該第二感測放大器係操作性耦合至一第二記憶體陣列，用於在該第二真輸出與該第二互補輸出處提供值，其指示儲存於該第二記憶體陣列內的值。
  18. 如請求項11之電路，其進一步包含： 一快取記憶體，其中該第一感測放大器、該第二感測放大器及該鎖存器電路係實施於該快取記憶體內。
  19. 如請求項18之電路，其進一步包含：一處理器，其中該處理器包括該快取記憶體。
  20. 一種操作一記憶體之方法，該記憶體包括一鎖存器，該鎖存器包括一對交叉耦合反相器，該對交叉耦合反相器之各反相器包括一N通道電晶體與一P通道電晶體，其係在一第一電源供應端子與一第二電源供應端子之間串聯堆疊，該方法包含：讀取儲存於一記憶體陣列內的一值並使在該對交叉耦合反相器之一第一反相器之一輸入處的一電壓置於一邏輯低電壓位準，同時經由該第一反相器之一第一P通道電晶體啟用自該第一電源供應端子至該第一反相器之輸出的一電流路徑並同時停用在該第二反相器之一第二P通道電晶體與該第一電源供應端子之間的一電流路徑；以及在一非讀取操作狀態期間，啟用自該第一電源供應端子至該第一P通道電晶體之一第一電流端子的一電流路徑並啟用自該第一電源供應端子至該第二P通道電晶體的一電流路徑。
TW097115990A 2007-05-09 2008-04-30 關於在記憶體陣列中低電壓資料路徑之電路以及其操作方法 TWI476781B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/746,126 US7450454B1 (en) 2007-05-09 2007-05-09 Low voltage data path in memory array

Publications (2)

Publication Number Publication Date
TW200901219A TW200901219A (en) 2009-01-01
TWI476781B true TWI476781B (zh) 2015-03-11

Family

ID=39940847

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097115990A TWI476781B (zh) 2007-05-09 2008-04-30 關於在記憶體陣列中低電壓資料路徑之電路以及其操作方法

Country Status (6)

Country Link
US (1) US7450454B1 (zh)
EP (1) EP2147438A4 (zh)
KR (1) KR101445420B1 (zh)
CN (1) CN101681681B (zh)
TW (1) TWI476781B (zh)
WO (1) WO2008140920A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI731521B (zh) * 2019-09-04 2021-06-21 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8472267B2 (en) * 2010-12-20 2013-06-25 Apple Inc. Late-select, address-dependent sense amplifier
US10120749B2 (en) 2016-09-30 2018-11-06 Intel Corporation Extended application of error checking and correction code in memory

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4616342A (en) * 1982-10-08 1986-10-07 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory device
US5455802A (en) * 1992-12-22 1995-10-03 Sgs-Thomson Microelectronics, Inc. Dual dynamic sense amplifiers for a memory array
JPH0851351A (ja) * 1994-08-09 1996-02-20 Toshiba Corp レベル変換回路
US5546026A (en) * 1995-03-01 1996-08-13 Cirrus Logic, Inc. Low-voltage high-performance dual-feedback dynamic sense amplifier
US5973955A (en) * 1998-02-02 1999-10-26 Motorola, Inc. Comparison circuit utilizing a differential amplifier
US6728145B2 (en) * 2001-05-30 2004-04-27 Infineon Technologies Ag Semiconductor memory with a signal path
US20050078508A1 (en) * 2002-11-29 2005-04-14 Chan Yuen H. SRAM array with improved cell stability
TW200617982A (en) * 2004-09-27 2006-06-01 Ibm Sram array with improved cell stability
US20060262620A1 (en) * 2002-05-17 2006-11-23 Matthew Goldman Serially sensing the output of multilevel cell arrays
TW200717536A (en) * 2005-09-01 2007-05-01 Freescale Semiconductor Inc Memory with robust data sensing and method for sensing data

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5696721A (en) 1995-05-05 1997-12-09 Texas Instruments Incorporated Dynamic random access memory having row decoder with level translator for driving a word line voltage above and below an operating supply voltage range
KR0145851B1 (ko) * 1995-06-30 1998-11-02 김광호 반도체 메모리 장치의 전압 변환회로
GB2347567A (en) * 1999-03-05 2000-09-06 Sharp Kk CMOS level shifters and sense amplifiers
US6621758B2 (en) * 2001-05-04 2003-09-16 Texas Instruments Incorporated Method for providing a low power read only memory banking methodology with efficient bus muxing
US6741111B1 (en) * 2003-04-21 2004-05-25 Pericom Semiconductor Corp. Data register for buffering double-data-rate DRAMs with reduced data-input-path power consumption
KR100505710B1 (ko) * 2003-09-15 2005-08-02 삼성전자주식회사 임베디드 메모리 장치의 저전력 소비형 데이터 입출력회로 및 이에 대한 데이터 입출력 방법
JP3984222B2 (ja) * 2003-12-15 2007-10-03 株式会社東芝 信号レベル変換回路
US7088630B2 (en) * 2004-04-23 2006-08-08 Macronix International Co., Ltd. Circuit and method for high speed sensing

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4616342A (en) * 1982-10-08 1986-10-07 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory device
US5455802A (en) * 1992-12-22 1995-10-03 Sgs-Thomson Microelectronics, Inc. Dual dynamic sense amplifiers for a memory array
JPH0851351A (ja) * 1994-08-09 1996-02-20 Toshiba Corp レベル変換回路
US5546026A (en) * 1995-03-01 1996-08-13 Cirrus Logic, Inc. Low-voltage high-performance dual-feedback dynamic sense amplifier
US5973955A (en) * 1998-02-02 1999-10-26 Motorola, Inc. Comparison circuit utilizing a differential amplifier
US6728145B2 (en) * 2001-05-30 2004-04-27 Infineon Technologies Ag Semiconductor memory with a signal path
US20060262620A1 (en) * 2002-05-17 2006-11-23 Matthew Goldman Serially sensing the output of multilevel cell arrays
US20050078508A1 (en) * 2002-11-29 2005-04-14 Chan Yuen H. SRAM array with improved cell stability
TW200617982A (en) * 2004-09-27 2006-06-01 Ibm Sram array with improved cell stability
TW200717536A (en) * 2005-09-01 2007-05-01 Freescale Semiconductor Inc Memory with robust data sensing and method for sensing data

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI731521B (zh) * 2019-09-04 2021-06-21 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
EP2147438A4 (en) 2010-07-28
TW200901219A (en) 2009-01-01
KR101445420B1 (ko) 2014-09-26
CN101681681A (zh) 2010-03-24
KR20100016301A (ko) 2010-02-12
US7450454B1 (en) 2008-11-11
EP2147438A1 (en) 2010-01-27
CN101681681B (zh) 2013-03-13
US20080279029A1 (en) 2008-11-13
WO2008140920A1 (en) 2008-11-20

Similar Documents

Publication Publication Date Title
US7336533B2 (en) Electronic device and method for operating a memory circuit
KR101257340B1 (ko) 비-휘발성 상태 보유 래치들
US20170236578A1 (en) Integrated Circuit With Separate Supply Voltage For Memory That Is Different From Logic Circuit Supply Voltage
JP5761873B2 (ja) 使用される書き込みポートの数を変更可能なマルチポートメモリ
CN101960719B (zh) 非易失性存储门及其动作方法、及非易失性存储门装入型逻辑电路及其动作方法
US20110122709A1 (en) Nonvolatile logic circuit, integrated circuit including the nonvolatile logic circuit, and method of operating the integrated circuit
US7706174B2 (en) Static random access memory
US20060007755A1 (en) Nonvolatile memory device efficiently changing functions of field programmable gate array at high speed
US8144537B2 (en) Balanced sense amplifier for single ended bitline memory architecture
TW201203278A (en) Static random access memory with data controlled power supplying
US20200211642A1 (en) Circuit Cell for a Memory Device or Logic Device
US8724374B1 (en) Data-dependent pullup transistor supply and body bias voltage application for a static random access memory (SRAM) cell
JP2022536209A (ja) メモリデバイスのラッチ回路
TWI476781B (zh) 關於在記憶體陣列中低電壓資料路徑之電路以及其操作方法
US7477076B2 (en) Low-voltage, low-power-consumption, and high-speed differential current-sense amplification
JP2008118047A (ja) 半導体集積回路
US7433254B2 (en) Accelerated single-ended sensing for a memory circuit
US9268690B2 (en) Circuits and methods for providing data to and from arrays of memory cells
JP3828847B2 (ja) 半導体記憶装置
US8988959B2 (en) Circuit and method for dynamically changing a trip point in a sensing inverter
WO2001054279B1 (en) A register having a ferromagnetic memory cells
WO2021075539A1 (ja) 不揮発性記憶回路
Agrawal et al. IoT-Based Designing of Single Bit Six-Transistor Static Random Access Memory Cell Architecture for Industrial Applications
KR100373350B1 (ko) 저전력 내장형 에스램
JPS6013391A (ja) Ｍｏｓ記憶装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees