KR20100016301A - 메모리 어레이에서의 저전압 데이터 경로 - Google Patents

메모리 어레이에서의 저전압 데이터 경로 Download PDF

Info

Publication number
KR20100016301A
KR20100016301A KR1020097023240A KR20097023240A KR20100016301A KR 20100016301 A KR20100016301 A KR 20100016301A KR 1020097023240 A KR1020097023240 A KR 1020097023240A KR 20097023240 A KR20097023240 A KR 20097023240A KR 20100016301 A KR20100016301 A KR 20100016301A
Authority
KR
South Korea
Prior art keywords
channel transistor
input
gate
output
current terminal
Prior art date
Application number
KR1020097023240A
Other languages
English (en)
Other versions
KR101445420B1 (ko
Inventor
마시에즈 바즈코우스키
하메드 가세미
휴이 비. 엔구엔
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20100016301A publication Critical patent/KR20100016301A/ko
Application granted granted Critical
Publication of KR101445420B1 publication Critical patent/KR101445420B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

메모리의 데이터 경로는 메모리(12)의 어레이(34)로부터, 감지 증폭기(36)를 지나, NOR 게이트(18, 26)를 지나, N 채널 트랜지스터(20, 28)를 지나, 래치(14, 16)를 지나 출력을 제공하는 것이다. 감지 증폭기(36)는 N 채널 트랜지스터(20, 28)에 출력을 제공하는 NOR 게이트에 상보 데이터를 제공한다. NOR 게이트(18, 26)는 래치(14, 16)에 출력을 제공한다. 이는, 하나의 인버터(13)의 게이트와 또 다른 인버터(16)의 드레인에 출력을 제공하는 작용을 갖는다. 추가적인 P 채널 트랜지스터(44, 54)는 래치의 인버터(14, 16)와 직렬이다. 드레인이 신호를 수신하는 인버터와 직렬인 P 채널 트랜지스터(44)는 NOR 게이트(26)의 출력에 의해 비전도성이 되어 래치에 입력을 제공하는 N 채널 트랜지스터(46, 48)로의 전류 흐름을 차단한다. 전류의 차단은 N 채널 트랜지스터(46, 48)가 싱크해야 하는 전류량을 감소시킨다. 이는, 감소된 전압에서조차, N 채널 트랜지스터(46, 48)가 래치의 상태를 플립하기에 충분한 전도성이 되는 것을 가능하게 한다.
메모리, 데이터 경로, 어레이, 감지 증폭기, NOR 게이트, N 채널 트랜지스터, 래치, 상보 데이터, 인버터, P 채널 트랜지스터, 비전도성

Description

메모리 어레이에서의 저전압 데이터 경로{LOW VOLTAGE DATA PATH IN MEMORY ARRAY}
본 명세서는 일반적으로 메모리에 관한 것으로, 보다 구체적으로는, 저전압 데이터 경로를 갖는 메모리에 관한 것이다.
피처 크기(feature size)가 계속해서 줄어듦에 따라, 저전압 동작에 대한 요구 역시 계속되고 있다. 저전압은 적은 전력을 필요로 할 때 유리하지만 피처 크기가 감소된 트랜지스터의 경우 단지 한정된 전압만을 견뎌낼 수 있으므로 이 경우에도 필수적이다. 이는 디바이스의 모든 부분에 대해 문제이다. 그 외에 일반적으로 동작 속도 및 전력 소비에 대해서도 유리하다. 따라서, 전원 전압과 같은 하나의 제약을 위해 필요한 임의의 변화가 속도와 전력 소비에 악영향을 미쳐서는 안 된다. 피처 크기가 감소된 트랜지스터는 대개 피처 크기가 작을수록 더 바람직하게 되는 그러한 이득들 양쪽 모두를 갖는다. 그들을 구현하는 회로이더라도 속도 및 전력 소비에 있어서의 고유의 개선(inherent improvement)에 악영향을 미쳐서는 안 된다. 이는 메모리에 출력 데이터 경로를 포함한다.
따라서, 속도 및 전력 소비를 고려하면서 저전압으로 동작가능한 메모리 데이터 경로가 필요하다.
본 발명은 예로서 설명되고 첨부 도면들에 의해 제한되지 않으며, 첨부 도면들에서 같은 참조 부호들은 유사한 요소들을 나타낸다. 도면들 내의 요소들은 간단함과 명료함을 위해 도시되어 있고 반드시 일정한 비례로 그려지지는 않았다.
도 1은 본 발명의 실시예를 이용하는 메모리를 갖는 집적 회로의 블록도이다.
도 2는 도 1의 데이터 경로의 일부를 보다 상세히 도시하는, 블럭 및 회로가 조합된 도면이다.
메모리의 데이터 경로는, 메모리의 어레이로부터, 감지 증폭기를 지나고, NOR 게이트들을 지나고, N 채널 트랜지스터들을 지나고, 출력을 제공하는 래치를 지난다. 감지 증폭기는 N 채널 트랜지스터들에 출력을 제공하는 NOR 게이트들에 상보 데이터(complementary data)를 제공한다. NOR 게이트들은 래치에 출력들을 제공한다. 이는 하나의 인버터의 게이트들과 또 다른 인버터의 드레인들에 출력들을 제공하는 작용을 한다. 추가적인 P 채널 트랜지스터들은 래치의 인버터들과 직렬이다. 드레인들이 신호를 수신중인 인버터들과 직렬인 P 채널 트랜지스터는 래치에 입력을 제공중인 N 채널 트랜지스터로의 전류 흐름을 차단하기 위해 NOR 게이트의 출력에 의해 비전도성(nonconductive)이 된다. 전류의 차단(blocking)은 N 채널 트랜지스터가 싱크(sink)해야 하는 전류량을 줄인다. 이는, 감소된 전압에서조차, N 채널 트랜지스터가 래치의 상태를 플립하기에 충분한 전도성이 있게 되는 것을 가능하게 한다. 이는 도면 및 명세서를 참고하면 보다 잘 이해될 것이다.
도 1에 도시된 것은, 프로세서(4), 그 외의 블록들(6), 및 메모리(8)를 포함하는 회로(2)이다. 프로세서(4)는 L1 캐시(10) 및 L2 캐시(12)를 더 포함한다. 이러한 경우에, 캐시(10, 12)는 프로세서(4)의 효율을 증가시키는데 유용한 메모리들이다. 프로세서(4)는 처음에는 L1 캐시로부터, 그 다음에는 L2 캐시로부터, 그 다음에는 메모리(8)로부터 인출(fetch)하려는 시도를 한다. 프로세서(4)는 이들 3개의 메모리는 물론 그 외의 블록들(6)을 이용하여 동작들을 수행한다.
L2 래치(12)는 도 2에서 메모리(12)로서 보다 상세히 도시되는데, 이는 어레이 부(13), 특수 인버터(special inverter; 14), 특수 인버터(16), NOR 게이트(18), N 채널 트랜지스터(20), NOR 게이트(22), N 채널 트랜지스터(24), NOR 게이트(26), N 채널 트랜지스터(28), NOR 게이트(30), 및 N 채널 트랜지스터(32)를 포함한다. 어레이 부(13)는 어레이(34), 감지 증폭기(36), 메모리 어레이(38), 및 감지 증폭기(40)를 포함한다. 어레이 부는 추가적인 메모리 어레이들과 감지 증폭기들을 포함하는데 이들은 개별적으로 구분되지는 않는다. 특수 인버터(14)는 P 채널 트랜지스터(46), N 채널 트랜지스터(48), P 채널 트랜지스터(42), 및 P 채널 트랜지스터(44)를 포함한다. 특수 인버터(16)는 P 채널 트랜지스터(56), N 채널 트랜지스터(58), P 채널 트랜지스터(52), 및 P 채널 트랜지스터(54)를 포함한다. 특수 인버터(14, 16)는 래치로서 함께 동작한다. 감지 증폭기(36)는 메모리 어레이(34)로부터 선택된 메모리 셀을 대표하는 한 쌍의 상보 출력 D1 및 D1B를 갖는다. 감지 증폭기(36)는 그 외의 회로들로 가는 그 외의 메모리 셀을 대표하는 그 외의 출력들을 가질 수도 있다. 감지 증폭기(40)는 메모리 어레이(38)로부터 선택된 메모리 셀을 대표하는 한 쌍의 상보 출력 D2 및 D2B를 갖는다. 감지 증폭기(40)는 그 외의 회로들로 가는 그 외의 메모리 셀들을 대표하는 그 외의 출력들을 가질 수도 있다.
NOR 게이트(18)는 출력 D1B를 수신하는 제1 입력, 인에이블 신호 ENB1를 수신하는 제2 입력, 및 출력을 갖는다. 신호 ENB1는, 로직 로우(logic low)일 때, NOR 게이트(18)가 출력 D1B으로부터 인버트된(inverted) 출력을 제공하도록 하는 신호이다. NOR 게이트(22)는 출력 D2B을 수신하는 제1 입력, 인에이블 신호 ENB2를 수신하는 제2 입력, 및 출력을 갖는다. 신호 ENB2는, 로직 로우일 때, NOR 게이트(22)가 출력 D2B으로부터 인버트된 출력을 제공하도록 하는 신호이다. NOR 게이트(26)는 출력 D1을 수신하는 제1 입력, 인에이블 신호 ENB1를 수신하는 제2 입력, 및 출력을 갖는다. 신호 ENB1는, 로직 로우일 때, NOR 게이트(26)가 출력 D1으로부터 인버트된 출력을 제공하도록 하는 신호이다. NOR 게이트(30)는 출력 D2을 수신하는 제1 입력, 인에이블 신호 ENB2를 수신하는 제2 입력, 및 출력을 갖는다. 신호 ENB2는, 로직 로우일 때, NOR 게이트(30)가 출력 D2으로부터 인버트된 출력을 제공하도록 하는 신호이다. 트랜지스터(20)는 NOR 게이트(18)의 출력에 접속된 게이트, 그라운드에 접속된 소스, 및 드레인을 갖는다. 트랜지스터(24)는 NOR 게이트(22)의 출력에 접속된 게이트, 그라운드에 접속된 소스, 및 드레인을 갖는다. 트랜지스터(28)는 NOR 게이트(26)의 출력에 접속된 게이트, 그라운드에 접속된 소스, 및 드레인을 갖는다. 트랜지스터(32)는 NOR 게이트(30)의 출력에 접속 된 게이트, 그라운드에 접속된 소스, 및 드레인을 갖는다. 트랜지스터(42)는 양의(positive) 전원 단자 VDD에 접속된 소스, NOR 게이트(26)의 출력에 접속된 게이트, 및 드레인을 갖는다. 트랜지스터(44)는 트랜지스터(42)의 드레인에 접속된 소스, NOR 게이트(30)의 출력에 접속된 게이트, 및 드레인을 갖는다. 트랜지스터(46)는 트랜지스터(44)의 드레인에 접속된 소스, 트랜지스터들(20, 24)의 드레인들에 접속된 게이트, 및 드레인을 갖는다. 트랜지스터(48)는 트랜지스터(46)의 드레인에 접속된 드레인, 트랜지스터(46)의 게이트에 접속된 게이트, 및 그라운드에 접속된 소스를 갖는다. 트랜지스터(52)는 양의 전원 단자 VDD에 접속된 소스, NOR 게이트(18)의 출력에 접속된 게이트, 및 드레인을 갖는다. 트랜지스터(54)는 트랜지스터(52)의 드레인에 접속된 소스, NOR 게이트(22)의 출력에 접속된 게이트, 및 드레인을 갖는다. 트랜지스터(56)는 트랜지스터(54)의 드레인에 접속된 소스, 트랜지스터들(28, 32, 46, 48)의 드레인들에 접속된 게이트, 및 트랜지스터들(46, 48)의 게이트들과 트랜지스터들(20, 24)의 드레인들에 접속된 드레인을 갖는다. 트랜지스터(58)는 트랜지스터(56)의 드레인에 접속된 드레인, 트랜지스터(56)의 게이트에 접속된 게이트, 및 그라운드에 접속된 소스를 갖는다. 트랜지스터들(46, 48)의 드레인들은 출력 OUT을 제공한다. 트랜지스터들(56, 58)의 드레인들은 출력 OUT에 상보적인 출력 OUTB을 제공한다. 트랜지스터(42, 44)의 순서는 반대일 수 있다. 트랜지스터(42, 44)는 서로 직렬이고 트랜지스터(46, 48)로 이루어진 인버터와 직렬이다. 이는 트랜지스터(52, 54)에 대해서도 트루(true)이다.
동작시에, 어레이 부(13)는, 이 신호들이 선택된 메모리 셀의 로직 상태를 나타내고 있을 때, 상보 신호로서 메모리 어레이(34, 38)로부터 감지 증폭기(36, 40)를 통해 데이터를 제공한다. 이는 대개 메모리의 액티브 사이클, 이 경우에는 메모리(12)의 액티브 사이클(active cycle)로 불린다. 액티브 사이클에 있지 않을 때, 대개, 프리차지 사이클(precharge cycle)로 불리고, 신호 D1, D1B, D2 및 D2B는 로직 하이로 유지된다. 인에이블 신호인 신호들 ENB1 및 ENB2 역시 로직 하이로 유지된다. 이로 인해, NOR 게이트(18, 22, 26, 30)는, 트랜지스터(42, 44, 52, 54)가 전도성이 되도록 하는 출력으로서 로직 로우 신호를 제공하게 된다. 트랜지스터(42, 44, 52, 54)가 전도성일 때, 인버터(14, 16)는 래치로서 기능하여 출력 OUT 및 OUTB으로서 제공된 최종 로직 상태(last logic state)를 유지한다. 액티브 사이클 동안, NOR 게이트들 중 하나의 쌍, 즉, NOR 게이트들(18, 26)과 NOR 게이트들(22, 30) 중 어느 하나는, 로직 로우로 스위칭함으로써, 각각, 인에이블 신호 ENB1 혹은 ENB2에 의해 인에이블될 것이다. 그 다음, 로직 로우는 로직 로우를 수신하는 NOR 게이트 쌍이 그들의 그 외의 입력에 응답하도록 한다. 출력될 데이터를 제공하는 감지 증폭기(36)의 예로서, NOR 게이트(18, 26)는 감지 증폭기(36)로부터 감지된 데이터를 수신한다. 감지 증폭기(36)가 감지 기능을 수행하고 유효 데이터를 NOR 게이트(18, 26)에 제공하기에 충분한 시간이 있는 경우, 인에이블 신호 ENB1가 로직 로우 상태로 인에이블되어, NOR 게이트(18, 26)는 출력 신호 D1 및 D1B에 응답한다. 출력 D1이 로직 하이이고 따라서 D1B가 로직 로우인 예에서, P 채널 트랜지스터(52)는 비전도성이 되고 트랜지스터(20)는 전도성이 된다. 트랜지스터(20)의 드레인은 트랜지스터(46, 48)의 게이트들에 접속되어 트랜지스터(48)가 비전도성이 되도록 하고 트랜지스터(46)가 전도성이 되도록 한다. 그러나, 트랜지스터(20)의 드레인은, 래치를 형성하기 위해 접속되는 인버터(14, 16) 때문에 트랜지스터(56, 58)의 드레인들에도 결합된다. 과거에, 래치가 OUTB에 대해 논리 하이를 제공하였었던 경우에, 트랜지스터(56)는 전도성이 되었고 VDD를 OUTB 노드에 결합하였을 것이다. 따라서, 전도성이 되는 N 채널 트랜지스터(20)는 트랜지스터(56)를 통해 전류를 드로잉하였을 것이고, 이는 트랜지스터(46)가 전도성이 되는 것을 더욱 어렵게 만들었을 것이다. 저 전원 전압(lower power supply voltage)이고 따라서 트랜지스터(20)의 게이트에서 로직 하이(logic high)로서 저전압(lower voltage)이면, 트랜지스터(20)는 트랜지스터(56)를 통해 공급되는 전류를 극복할 만큼 충분한 구동 강도를 갖지 못하여, 트랜지스터(46)가 상태를 비전도성에서 충분한 전도성으로 플립하도록 하여, 트랜지스터(58)가 전도성이 되게 한다. 트랜지스터(52)가 비전도성이 되도록 하는, 트랜지스터(52)에 결합된 NOR 게이트(18)의 출력으로, VDD로부터 트랜지스터(56)로의 전류 경로가 차단되어, 트랜지스터(56)를 통해 트랜지스터(20)로 공급되는 전류를 막는다. 트랜지스터(56)를 통한 초과 전류 로드(extra current load)가 없다면, 트랜지스터(46)는 트랜지스터(20)의 게이트에서 감소된 구동 전압을 갖더라도 트랜지스터(20)에 의해 전도성이 될 수 있다. VDD로부터 트랜지스터(56)로의 전류 경로가 차단되는 것을 보장함으로써, 트랜지스터(20)는 트랜지스터(46)가 보다 빨리 전도성이 되도록 하고 따라서 속도를 증가시킨다. 또한, 전류가 절약된다. 따라서, 속도, 전력 소비, 및 감소된 전압에서의 운용성에 있어서 유리하다.
출력 D1B가 로직 로우인 예에서, 출력 D1은 로직 하이이고 이는 NOR 게이트(26)가 계속해서 로직 로우 출력을 제공하도록 하여, 트랜지스터(28)는 비전도성 상태로 유지된다. 트랜지스터(42)는 로직 로우를 유지하는 NOR 게이트(26)의 출력으로 전도성을 유지한다. NOR 게이트들(22, 30)에 대해 유사하게, 인에이블 신호 ENB2는 출력 D2 및 D2B처럼 로직 하이로 유지되어, NOR 게이트(22, 30)가 계속해서 로직 로우 출력을 제공하게 한다. 이는 트랜지스터(54, 44)를 전도성으로 유지시킨다. 로직 로우인 출력 신호 D1과 로직 하이인 신호 D1B에 대해 유사한(analogous) 동작이 제공된다. 그러한 경우에 트랜지스터(42)는 비전도성이 되는 한편 P 채널 트랜지스터(44, 52, 54)는 전도성으로 유지된다. 트랜지스터(42)는 VDD로부터 트랜지스터(46)로의 전류 경로를 차단하고 따라서 전도성 트랜지스터(28)가 싱크해야 하는 추가 전류를 트랜지스터(46)가 제공하는 것을 막는다. 따라서, 트랜지스터(28)는 트랜지스터(56)가 전도성이 되도록 할 수 있고 이는 트랜지스터(48)가 전도성이 되도록 할 수 있다. 인에이블 신호 ENB2가 인에이블되는 경우에 대해서 동일한 유형의 동작이 발생한다. 그러한 경우에 NOR 게이트들(22, 30)은 신호 D2 및 D2B를 수신하는 그들의 입력에 응답하여, 트랜지스터들(44 혹은 54) 중 하나는 비전도성이 된다. 이는, N 채널 풀 다운 트랜지스터, 즉, 트랜지스터(24, 32) 중 하나는 대응 P 채널 트랜지스터(46 혹은 56)가 각각 효율적이고 안정적으로 전도성이 되도록 허용한다.
지금까지, 메모리 내의 데이터 경로에 대해 유용한 회로가 기술되었음은 물론이다. 회로는 출력 세트를 제공하는 제1 감지 증폭기를 포함하고, 여기서 상기 세트는 제1 트루 출력(true output) 및 제1 상보 출력(complementary output)을 포함한다. 회로는 제1 트루 출력에 결합된 제1 입력을 더 포함한다. 회로는 제1 상보 출력에 결합된 제2 입력을 더 포함한다. 회로는 제1 입력에 접속된 게이트를 포함하는 제1 N-채널 트랜지스터를 더 포함한다. 회로는 제2 입력에 접속된 게이트를 포함하는 제2 N-채널 트랜지스터를 더 포함한다. 회로는 교차 결합된 인버터 쌍(a pair of cross coupled inverters)을 더 포함하고, 여기서 상기 쌍은 제1 인버터와 제2 인버터를 포함한다. 제1 인버터는 제1 P-채널 트랜지스터와 제3 N-채널 트랜지스터를 포함하고, 제1 P-채널 트랜지스터의 게이트와 제3 N-채널 트랜지스터의 게이트는 제1 노드에 접속되고, 제1 P-채널 트랜지스터의 제1 전류 단자와 제3 N-채널 트랜지스터의 제1 전류 단자는 제2 노드에 접속된다. 제2 인버터는 제2 P-채널 트랜지스터와 제4 N-채널 트랜지스터를 포함하고, 제2 P-채널 트랜지스터의 게이트와 제4 N-채널 트랜지스터의 게이트는 제2 노드에 접속되고, 제2 P-채널 트랜지스터의 제1 전류 단자와 제4 N-채널 트랜지스터의 제1 전류 단자는 제1 노드에 접속된다. 회로는 제1 입력에 접속된 게이트를 포함하는 제3 P-채널 트랜지스터를 더 포함한다. 회로는 제2 입력에 접속된 게이트를 포함하는 제4 P-채널 트랜지스터를 더 포함한다. 제3 P-채널 트랜지스터와 제1 P-채널 트랜지스터는 직렬로 스택(stack)된다. 제4 P-채널 트랜지스터와 제2 P-채널 트랜지스터는 직렬로 스택된다. 회로는 제2 감지 증폭기, 제3 및 제4 입력, 및 제5 및 제6 N 및 P 채널 트랜지스터를 더 포함할 수도 있다. 제2 감지 증폭기는 제2 출력 세트를 제공하고, 여기서 상기 제2 세트는 제2 트루 출력과 제2 상보 출력을 포함한다. 제3 입력은 제2 트루 출력에 결합된다. 제4 입력은 제2 상보 출력에 결합된다. 제5 N-채널 트랜지스터는 제3 입력에 접속된 게이트를 포함한다. 제6 N-채널 트랜지스터는 제4 입력에 접속된 게이트를 포함한다. 제5 P-채널 트랜지스터는 제3 입력에 접속된 게이트를 포함한다. 제6 P-채널 트랜지스터는 제4 입력에 접속된 게이트를 포함한다. 제3 P-채널 트랜지스터, 제5 P-채널 트랜지스터, 및 제1 P-채널 트랜지스터는 직렬로 스택된다. 제4 P-채널 트랜지스터, 제6 P-채널 트랜지스터, 및 제2 P-채널 트랜지스터는 직렬로 스택된다. 회로는 제1 NOR 게이트 및 제2 NOR 게이트를 더 포함할 수도 있다. 제1 NOR 게이트는 제1 입력에 접속된 출력을 포함하고, 제1 NOR 게이트는 제1 트루 출력에 결합된 입력을 포함한다. 제2 NOR 게이트는 제2 입력에 접속된 출력을 포함하고, 제2 NOR 게이트는 제1 상보 출력에 결합된 입력을 포함한다. 제1 NOR 게이트는 인에이블 신호선에 접속된 입력을 포함할 수도 있다. 제2 NOR 게이트는 인에이블 신호선에 접속된 입력을 포함할 수도 있다. 제1 N-채널 트랜지스터는 제2 노드에 접속된 제1 전류 단자를 포함할 수도 있다. 제2 N-채널 트랜지스터는 제1 노드에 접속된 제1 전류 단자를 포함한다. 회로는 전원 단자를 더 포함할 수도 있다. 제3 P-채널 트랜지스터는 트랜지스터 스택, 및 제1 P-채널 트랜지스터와 전원 단자 사이에 위치할 수도 있다. 제4 P-채널 트랜지스터는 트랜지스터 스택, 및 제2 P-채널 트랜지스터와 전원 단자 사이에 위치할 수도 있다. 제1 P-채널 트랜지스터는 제2 전류 단자를 포함할 수도 있고, 제3 P-채널 트랜지스터는 제1 전류 단자와 제2 전류 단자를 포함할 수도 있고, 제1 P-채널 트랜지스터의 제2 전류 단자는 제3 P-채널 트랜지스터의 제1 전류 단자에 접속될 수도 있다. 회로는 메모리 어레이를 더 포함할 수도 있고, 감지 증폭기는 메모리 어레이에 저장된 값을 나타내는 제1 트루 출력과 제1 상보 출력에서 값들을 제공하기 위해 메모리 어레이에 동작가능하게 결합될 수도 있다. 회로는 캐시를 더 포함할 수도 있는데, 여기서 캐시는 메모리 어레이, 제1 감지 증폭기, 제1 입력, 제2 입력, 제1 N-채널 트랜지스터, 제2 N-채널 트랜지스터, 교차 결합된 인버터 쌍, 제3 P-채널 트랜지스터, 및 제4 P-채널 트랜지스터를 포함한다. 회로는 캐시를 포함하는 프로세서를 더 포함할 수도 있다.
또한 메모리에서의 데이터 경로에 유용한 회로가 후술된다. 회로는 제1 출력 세트를 제공하는 제1 감지 증폭기를 포함하고, 여기서 제1 세트는 제1 트루 출력과 제1 상보 출력을 포함한다. 회로는 제2 출력 세트를 제공하는 제2 감지 증폭기를 더 포함하고, 여기서 제2 세트는 제2 트루 출력과 제2 상보 출력을 포함한다. 회로는 제1 트루 출력에 결합된 제1 입력, 제1 상보 출력에 결합된 제2 입력, 제2 트루 출력에 결합된 제3 입력, 및 제2 상보 데이터에 결합된 제4 입력을 포함하는 래치 회로를 더 포함한다. 래치는 제1 입력에 접속된 게이트를 포함하는 제1 N-채널 트랜지스터, 제2 입력에 접속된 게이트를 포함하는 제2 N-채널 트랜지스터, 제3 입력에 접속된 게이트를 포함하는 제3 N-채널 트랜지스터, 제4 입력에 접속된 게이트를 포함하는 제4 N-채널 트랜지스터, 및 교차 결합된 인버터 쌍을 포함한다. 상기 쌍은 제1 인버터와 제2 인버터를 포함한다. 제1 인버터는 제1 P-채널 트랜지스터와 제5 N-채널 트랜지스터를 포함하고, 제1 P-채널 트랜지스터의 게이트와 제5 N-채널 트랜지스터의 게이트는 제1 노드에 접속되고, 제1 P-채널 트랜지스터의 제1 전류 단자와 제5 N-채널 트랜지스터의 제1 전류 단자는 제2 노드에 접속된다. 제2 인버터는 제2 P-채널 트랜지스터와 제6 N-채널 트랜지스터를 포함하고, 제2 P-채널 트랜지스터의 게이트와 제6 N-채널 트랜지스터의 게이트는 제2 노드에 접속되고, 제2 P-채널 트랜지스터의 제1 전류 단자와 제6 N-채널 트랜지스터의 제1 전류 단자는 제1 노드에 접속된다. 회로는 제1 입력에 접속된 게이트를 포함하는 제3 P-채널 트랜지스터를 더 포함한다. 회로는 제3 입력에 접속된 게이트를 포함하는 제4 P-채널 트랜지스터를 더 포함한다. 회로는 제2 입력에 접속된 게이트를 포함하는 제5 P-채널 트랜지스터를 더 포함한다. 회로는 제4 입력에 접속된 게이트를 포함하는 제6 P-채널 트랜지스터를 더 포함한다. 제3 P-채널 트랜지스터, 제4 P-채널 트랜지스터, 및 제1 P-채널 트랜지스터는 직렬로 스택된다. 제5 P-채널 트랜지스터, 제6 P-채널 트랜지스터, 및 제2 P-채널 트랜지스터는 직렬로 스택된다. 회로는 제1, 제2, 제3, 및 제4 NOR 게이트를 더 포함할 수도 있다. 제1 NOR 게이트는 제1 입력에 접속된 출력과 제1 트루 출력에 결합된 입력을 포함한다. 제2 NOR 게이트는 제2 입력에 접속된 출력과 제1 상보 출력에 결합된 입력을 포함한다. 제3 NOR 게이트는 제3 입력에 접속된 출력과 제2 트루 출력에 결합된 입력을 포함한다. 제4 NOR 게이트는 제4 입력에 접속된 출력과 제2 상보 출력에 결합된 입력을 포함한다. 제1 NOR 게이트는 제1 인에이블 신호선에 접속된 입력을 포함할 수도 있고, 제2 NOR 게이트는 제1 인에이블 신호선에 접속된 입력을 포함할 수도 있고, 제3 NOR 게이트는 제2 인에이블 신호선에 접속된 입력을 포함할 수도 있고, 제4 NOR 게이트는 제2 인에이블 신호선에 접속된 입력을 포함할 수도 있다. 제1 N-채널 트랜 지스터는 제2 노드에 접속된 제1 전류 단자를 포함할 수도 있고, 제3 N-채널 트랜지스터는 제2 노드에 접속된 제1 전류 단자를 포함할 수도 있고, 제2 N-채널 트랜지스터는 제1 노드에 접속된 제1 전류 단자를 포함할 수도 있고, 제4 N-채널 트랜지스터는 제1 노드에 접속된 제1 전류 단자를 포함할 수도 있다. 회로는 전원을 더 포함할 수도 있는데, 여기서 제3 P-채널 트랜지스터와 제4 P-채널 트랜지스터는 트랜지스터 스택, 및 제1 P-채널 트랜지스터와 전원 단자 사이에 위치하고, 제5 P-채널 트랜지스터와 제6 P-채널 트랜지스터는 트랜지스터 스택, 및 제2 P-채널 트랜지스터와 전원 단자 사이에 위치한다. 회로는, 제1 P-채널 트랜지스터가 제2 전류 단자를 포함하고, 제3 P-채널 트랜지스터가 제1 전류 단자 및 제2 전류 단자를 포함하고, 제4 P-채널 트랜지스터가 제1 전류 단자와 제2 전류 단자를 포함하고, 제1 P-채널 트랜지스터의 제2 전류 단자가 제4 P-채널 트랜지스터의 제1 전류 단자에 접속되고, 제4 P-채널 트랜지스터의 제2 전류 단자가 제3 P-채널 트랜지스터의 제1 전류 단자에 접속된다는 특징이 더 있을 수도 있다. 회로는, 제1 감지 증폭기가 메모리 어레이에 저장된 값들을 나타내는 제1 트루 출력과 제1 상보 출력에서 값들을 제공하기 위해 메모리 어레이에 동작가능하게 결합되고, 제2 감지 증폭기가 메모리 어레이에 저장된 값들을 나타내는 제2 트루 출력과 제2 상보 출력에서 값들을 제공하기 위해 제2 메모리 어레이에 동작가능하게 결합된다는 특징이 더 있을 수도 있다. 회로는 캐시를 더 포함할 수도 있는데, 여기서 제1 감지 증폭기, 제2 감지 증폭기, 및 래치 회로가 캐시에 구현된다. 회로는 프로세서를 더 포함할 수도 있는데 여기서 프로세서는 캐시를 포함한다.
또한 메모리를 동작시키는 방법이 기술된다. 메모리는 래치를 포함한다. 래치는 교차 결합된 인버터 쌍을 포함하는데 그 쌍의 각각의 인버터는 제1 전원 단자와 제2 전원 단자 사이에 직렬로 스택된 N-채널 트랜지스터와 P-채널 트랜지스터를 포함한다. 상기 방법은, 제1 전원 단자로부터 제1 인버터의 제1 P-채널 트랜지스터를 거쳐 제1 인버터의 출력까지의 전류 경로를 인에이블하고 상기 쌍 중 제2 인버터의 제2 P-채널 트랜지스터와 제1 전원 단자 사이의 전류 경로를 디스에이블하면서, 메모리 어레이에 저장된 값을 판독하고 상기 쌍 중 제1 인버터의 입력의 전압을 로직 로우 전압 레벨에 두는(placing) 단계를 포함한다. 상기 방법은, 판독 동작 상태가 아닌 동안, 제1 전원 단자로부터 제1 P-채널 트랜지스터의 제1 전류 단자까지의 전류 경로를 인에이블하는 단계와 제1 전원 단자로부터 제2 P-채널 트랜지스터까지의 전류 경로를 인에이블하는 단계를 더 포함한다.
본 발명은 여기에서 특정 실시예들에 관련하여 설명되었지만, 아래 청구항들에서 제시된 본 발명의 범위에서 일탈하지 않고 다양한 수정들 및 변경들이 이루어질 수 있다. 예를 들어, 단지 2쌍의 상보 출력 신호가 래치에 의해 수신되고 있지만, 2쌍보다 많이 제공될 수도 있다. 이는 추가적인 NOR 게이트 쌍, N 채널 풀-다운 트랜지스터 쌍, 및 각각의 추가적인 상보 출력 신호 쌍에 대한 P 채널 차단 트랜지스터 쌍으로 구현될 수 있다. 또한 복수의 상보 신호 쌍 대신 단지 한 쌍이 존재할 수도 있다. 그러면, 이는 한 쌍의 NOR 게이트, 한 쌍의 N 채널 풀-다운, 및 한 쌍의 P 채널 차단 트랜지스터만으로 구현될 수 있다. 따라서, 본 명세서 및 도면들은 제한적인 점에서가 아니라 설명적인 점에서 고려되어야 하고, 모든 그러 한 수정들은 본 발명의 범위 내에 포함되어야 한다. 특정 실시예들에 관하여 여기에서 설명되는 임의의 이익들, 이점들, 또는 문제의 해법들은 임의의 또는 모든 청구항들의 결정적인, 필수적인, 또는 본질적인 특징 또는 요소로서 해석되지 않아야 한다.
여기서 사용된 "결합되는(coupled)"이라는 용어는 직접 결합(direct coupling) 혹은 기계적 결합(mechanical coupling)으로 한정되어서는 안 된다. "접속된(connected)"이라는 용어는 직접 결합(direct coupling)을 의미하고자 하는 것이지만, 명세서에서는 어떤 것(something)이 어떤 다른 것에 접속되어 있는 것으로만 기술되기 때문에 이것이 본원을 수행하기 위해 반드시 그 경우임을 의미하는 것은 아니다.
또한, 여기서 사용된 "하나(a, an)"라는 용어는 하나 혹은 하나 이상으로 정의된다. 또한, 청구항들에 있어서 "적어도 하나" 및 "하나 이상"과 같은 도입 어구(introductory phrases)의 사용은, 동일한 청구항이 "하나 이상" 혹은 "적어도 하나"라는 도입 어구 및 하나("a" 혹은 "an")와 같은 부정 관사를 포함할 때에도, 하나("a" 혹은 "an")와 같은 부정 관사를 이용하는 또 다른 청구항 요소의 도입부가 그러한 도입부의 청구항 요소를 포함하는 임의의 특정한 청구항을 그러한 요소 하나 만을 포함하는 발명으로 한정한다고 함축하는 것으로 해석되어서는 안 된다. 정관사의 사용에 대해서도 위와 마찬가지이다.
달리 언급되지 않는 한, "제1" 및 "제2"와 같은 용어들은 그러한 용어들이 기술하는 요소들을 임의로 구별하기 위해 사용된다. 따라서, 이들 용어들은 반드 시 그러한 요소들의 시간의 또는 다른 우선순위를 나타내려는 것은 아니다.

Claims (20)

  1. 출력 세트를 제공하는 제1 감지 증폭기 - 상기 세트는 제1 트루 출력(true output) 및 제1 상보 출력(complementary output)을 포함함 - ;
    상기 제1 트루 출력에 결합된 제1 입력;
    상기 제1 상보 출력에 결합된 제2 입력;
    상기 제1 입력에 접속된 게이트를 포함하는 제1 N-채널 트랜지스터;
    상기 제2 입력에 접속된 게이트를 포함하는 제2 N-채널 트랜지스터;
    교차 결합된 인버터 쌍(a pair of cross coupled inverters);
    상기 제1 입력에 접속된 게이트를 포함하는 제3 P-채널 트랜지스터; 및
    상기 제2 입력에 접속된 게이트를 포함하는 제4 P-채널 트랜지스터
    를 포함하며,
    상기 교차 결합된 인버터 쌍은,
    제1 P-채널 트랜지스터와 제3 N-채널 트랜지스터를 포함하는 제1 인버터 - 상기 제1 P-채널 트랜지스터의 게이트와 상기 제3 N-채널 트랜지스터의 게이트가 제1 노드에 접속되고, 상기 제1 P-채널 트랜지스터의 제1 전류 단자와 상기 제3 N-채널 트랜지스터의 제1 전류 단자가 제2 노드에 접속됨 - ; 및
    제2 P-채널 트랜지스터와 제4 N-채널 트랜지스터를 포함하는 제2 인버터 - 상기 제2 P-채널 트랜지스터의 게이트와 상기 제4 N-채널 트랜지스터의 게이트가 상기 제2 노드에 접속되고, 상기 제2 P-채널 트랜지스터의 제1 전류 단자와 상기 제4 N-채널 트랜지스터의 제1 전류 단자가 상기 제1 노드에 접속됨 -
    를 포함하고,
    상기 제3 P-채널 트랜지스터와 상기 제1 P-채널 트랜지스터는 직렬로 스택(stack)되고,
    상기 제4 P-채널 트랜지스터와 상기 제2 P-채널 트랜지스터는 직렬로 스택되는 회로.
  2. 제1항에 있어서,
    제2 출력 세트를 제공하는 제2 감지 증폭기 - 상기 제2 세트는 제2 트루 출력과 제2 상보 출력을 포함함 - ;
    상기 제2 트루 출력에 결합된 제3 입력;
    상기 제2 상보 출력에 결합된 제4 입력;
    상기 제3 입력에 접속된 게이트를 포함하는 제5 N-채널 트랜지스터;
    상기 제4 입력에 접속된 게이트를 포함하는 제6 N-채널 트랜지스터;
    상기 제3 입력에 접속된 게이트를 포함하는 제5 P-채널 트랜지스터; 및
    상기 제4 입력에 접속된 게이트를 포함하는 제6 P-채널 트랜지스터
    를 더 포함하고,
    상기 제3 P-채널 트랜지스터, 상기 제5 P-채널 트랜지스터, 및 상기 제1 P-채널 트랜지스터는 직렬로 스택되고,
    상기 제4 P-채널 트랜지스터, 상기 제6 P-채널 트랜지스터, 및 상기 제2 P- 채널 트랜지스터는 직렬로 스택되는 회로.
  3. 제1항에 있어서,
    상기 제1 입력에 접속된 출력을 포함하고, 상기 제1 트루 출력에 결합된 입력을 포함하는 제1 NOR 게이트; 및
    상기 제2 입력에 접속된 출력을 포함하고, 상기 제1 상보 출력에 결합된 입력을 포함하는 제2 NOR 게이트
    를 더 포함하는 회로.
  4. 제3항에 있어서,
    상기 제1 NOR 게이트는 인에이블 신호선에 접속된 입력을 포함하고,
    상기 제2 NOR 게이트는 상기 인에이블 신호선에 접속된 입력을 포함하는 회로.
  5. 제1항에 있어서,
    상기 제1 N-채널 트랜지스터는 상기 제2 노드에 접속된 제1 전류 단자를 포함하고,
    상기 제2 N-채널 트랜지스터는 상기 제1 노드에 접속된 제1 전류 단자를 포함하는 회로.
  6. 제1항에 있어서,
    전원 단자를 더 포함하고,
    상기 제3 P-채널 트랜지스터는 트랜지스터 스택, 및 상기 제1 P-채널 트랜지스터와 상기 전원 단자 사이에 위치하고,
    상기 제4 P-채널 트랜지스터는 트랜지스터 스택, 및 상기 제2 P-채널 트랜지스터와 상기 전원 단자 사이에 위치하는 회로.
  7. 제1항에 있어서,
    상기 제1 P-채널 트랜지스터는 제2 전류 단자를 포함하고,
    상기 제3 P-채널 트랜지스터는 제1 전류 단자와 제2 전류 단자를 포함하고,
    상기 제1 P-채널 트랜지스터의 상기 제2 전류 단자는 상기 제3 P-채널 트랜지스터의 상기 제1 전류 단자에 접속되는 회로.
  8. 제1항에 있어서,
    메모리 어레이를 더 포함하고,
    상기 감지 증폭기는, 상기 메모리 어레이에 저장된 값을 나타내는 상기 제1 트루 출력과 상기 제1 상보 출력에서 값들을 제공하기 위해 상기 메모리 어레이에 동작가능하게 결합되는 회로.
  9. 제8항에 있어서,
    캐시를 더 포함하고, 상기 캐시는 상기 메모리 어레이, 상기 제1 감지 증폭기, 상기 제1 입력, 상기 제2 입력, 상기 제1 N-채널 트랜지스터, 상기 제2 N-채널 트랜지스터, 상기 교차 결합된 인버터 쌍, 상기 제3 P-채널 트랜지스터, 및 상기 제4 P-채널 트랜지스터를 포함하는 회로.
  10. 제9항에 있어서,
    프로세서를 더 포함하고, 상기 프로세서는 상기 캐시를 포함하는 회로.
  11. 제1 출력 세트를 제공하는 제1 감지 증폭기 - 상기 제1 세트는 제1 트루 출력과 제1 상보 출력을 포함함 - ;
    제2 출력 세트를 제공하는 제2 감지 증폭기 - 상기 제2 세트는 제2 트루 출력과 제2 상보 출력을 포함함 - ; 및
    상기 제1 트루 출력에 결합된 제1 입력, 상기 제1 상보 출력에 결합된 제2 입력, 상기 제2 트루 출력에 결합된 제3 입력, 및 상기 제2 상보 출력에 결합된 제4 입력을 포함하는 래치 회로
    를 포함하며,
    상기 래치 회로는,
    상기 제1 입력에 접속된 게이트를 포함하는 제1 N-채널 트랜지스터;
    상기 제2 입력에 접속된 게이트를 포함하는 제2 N-채널 트랜지스터;
    상기 제3 입력에 접속된 게이트를 포함하는 제3 N-채널 트랜지스터;
    상기 제4 입력에 접속된 게이트를 포함하는 제4 N-채널 트랜지스터;
    교차 결합된 인버터 쌍;
    상기 제1 입력에 접속된 게이트를 포함하는 제3 P-채널 트랜지스터;
    상기 제3 입력에 접속된 게이트를 포함하는 제4 P-채널 트랜지스터;
    상기 제2 입력에 접속된 게이트를 포함하는 제5 P-채널 트랜지스터; 및
    상기 제4 입력에 접속된 게이트를 포함하는 제6 P-채널 트랜지스터
    를 포함하고,
    상기 교차 결합된 인버터 쌍은,
    제1 P-채널 트랜지스터 및 제5 N-채널 트랜지스터를 포함하는 제1 인버터 - 상기 제1 P-채널 트랜지스터의 게이트와 상기 제5 N-채널 트랜지스터의 게이트는 제1 노드에 접속되고, 상기 제1 P-채널 트랜지스터의 제1 전류 단자와 상기 제5 N-채널 트랜지스터의 제1 전류 단자는 제2 노드에 접속됨 - ; 및
    제2 P-채널 트랜지스터와 제6 N-채널 트랜지스터를 포함하는 제2 인버터 - 상기 제2 P-채널 트랜지스터의 게이트와 상기 제6 N-채널 트랜지스터의 게이트는 상기 제2 노드에 접속되고, 상기 제2 P-채널 트랜지스터의 제1 전류 단자와 상기 제6 N-채널 트랜지스터의 제1 전류 단자는 상기 제1 노드에 접속됨 -
    를 포함하고,
    상기 제3 P-채널 트랜지스터, 상기 제4 P-채널 트랜지스터, 및 상기 제1 P-채널 트랜지스터는 직렬로 스택되고,
    상기 제5 P-채널 트래지스터, 상기 제6 P-채널 트랜지스터, 및 상기 제2 P- 채널 트랜지스터는 직렬로 스택되는 회로.
  12. 제11항에 있어서,
    상기 제1 입력에 접속된 출력을 포함하고, 상기 제1 트루 출력에 결합된 입력을 포함하는 제1 NOR 게이트;
    상기 제2 입력에 접속된 출력을 포함하고, 상기 제1 상보 출력에 결합된 입력을 포함하는 제2 NOR 게이트;
    상기 제3 입력에 접속된 출력을 포함하고, 상기 제2 트루 출력에 결합된 입력을 포함하는 제3 NOR 게이트; 및
    상기 제4 입력에 접속된 출력을 포함하고, 상기 제2 상보 출력에 결합된 입력을 포함하는 제4 NOR 게이트
    를 더 포함하는 회로.
  13. 제12항에 있어서,
    상기 제1 NOR 게이트는 제1 인에이블 신호선에 접속된 입력을 포함하고,
    상기 제2 NOR 게이트는 상기 제1 인에이블 신호선에 접속된 입력을 포함하고,
    상기 제3 NOR 게이트는 제2 인에이블 신호선에 접속된 입력을 포함하고,
    상기 제4 NOR 게이트는 상기 제2 인에이블 신호선에 접속된 입력을 포함하는 회로.
  14. 제11항에 있어서,
    상기 제1 N-채널 트랜지스터는 상기 제2 노드에 접속된 제1 전류 단자를 포함하고,
    상기 제3 N-채널 트랜지스터는 상기 제2 노드에 접속된 제1 전류 단자를 포함하고,
    상기 제2 N-채널 트랜지스터는 상기 제1 노드에 접속된 제1 전류 단자를 포함하고,
    상기 제4 N-채널 트랜지스터는 상기 제1 노드에 접속된 제1 전류 단자를 포함하는 회로.
  15. 제11항에 있어서,
    전원 단자를 더 포함하고,
    상기 제3 P-채널 트랜지스터와 상기 제4 P-채널 트랜지스터는 트랜지스터 스택, 및 상기 제1 P-채널 트랜지스터와 상기 전원 단자 사이에 위치하고,
    상기 제5 P-채널 트랜지스터와 제6 P-채널 트랜지스터는 트랜지스터 스택, 및 상기 제2 P-채널 트랜지스터와 상기 전원 단자 사이에 위치하는 회로.
  16. 제11항에 있어서,
    상기 제1 P-채널 트랜지스터는 제2 전류 단자를 포함하고,
    상기 제3 P-채널 트랜지스터는 제1 전류 단자와 제2 전류 단자를 포함하고,
    상기 제4 P-채널 트랜지스터는 제1 전류 단자와 제2 전류 단자를 포함하고,
    상기 제1 P-채널 트랜지스터의 상기 제2 전류 단자는 상기 제4 P-채널 트랜지스터의 상기 제1 전류 단자에 접속되고,
    상기 제4 P-채널 트랜지스터의 상기 제2 전류 단자는 상기 제3 P-채널 트랜지스터의 상기 제1 전류 단자에 접속되는 회로.
  17. 제11항에 있어서,
    상기 제1 감지 증폭기는 메모리 어레이에 동작가능하게 결합되어, 상기 메모리 어레이에 저장된 값들을 나타내는 상기 제1 트루 출력과 상기 제1 상보 출력에서 값들을 제공하며,
    상기 제2 감지 증폭기는 제2 메모리 어레이에 동작가능하게 결합되어, 상기 메모리 어레이에 저장된 값들을 나타내는 상기 제2 트루 출력과 상기 제2 상보 출력에서 값들을 제공하는 회로.
  18. 제11항에 있어서,
    캐시를 더 포함하고, 상기 제1 감지 증폭기, 상기 제2 감지 증폭기, 및 상기 래치 회로는 상기 캐시에서 구현되는 회로.
  19. 제18항에 있어서,
    프로세서를 더 포함하고, 상기 프로세서는 상기 캐시를 포함하는 회로.
  20. 메모리를 동작시키는 방법 - 상기 메모리는 래치를 포함하고, 상기 래치는 교차 결합된 인버터 쌍을 포함하며 상기 쌍의 인버터 각각은 제1 전원 단자와 제2 전원 단자 사이에 직렬로 스택된 N-채널 트랜지스터와 P-채널 트랜지스터를 포함함 - 으로서,
    상기 제1 전원 단자로부터 상기 제1 인버터의 제1 P-채널 트랜지스터를 지나 상기 제1 인버터의 출력까지의 전류 경로를 인에이블하고 상기 제2 인버터의 제2 P-채널 트랜지스터와 상기 제1 전원 단자 사이의 전류 경로를 디스에이블하면서 메모리 어레이에 저장된 값을 판독하고 상기 쌍 중 제1 인버터의 입력의 전압을 로직 로우 전압 레벨에 두는(placing) 단계; 및
    판독 동작 상태가 아닌 동안에, 상기 제1 전원 단자로부터 상기 제1 P-채널 트랜지스터의 제1 전류 단자까지의 전류 경로를 인에이블하고 상기 제1 전원 단자로부터 상기 제2 P-채널 트랜지스터까지의 전류 경로를 인에이블하는 단계
    를 포함하는 메모리를 동작시키는 방법.
KR1020097023240A 2007-05-09 2008-04-28 메모리 어레이에서의 저전압 데이터 경로 KR101445420B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/746,126 US7450454B1 (en) 2007-05-09 2007-05-09 Low voltage data path in memory array
US11/746,126 2007-05-09
PCT/US2008/061707 WO2008140920A1 (en) 2007-05-09 2008-04-28 Low voltage data path in memory array

Publications (2)

Publication Number Publication Date
KR20100016301A true KR20100016301A (ko) 2010-02-12
KR101445420B1 KR101445420B1 (ko) 2014-09-26

Family

ID=39940847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097023240A KR101445420B1 (ko) 2007-05-09 2008-04-28 메모리 어레이에서의 저전압 데이터 경로

Country Status (6)

Country Link
US (1) US7450454B1 (ko)
EP (1) EP2147438A4 (ko)
KR (1) KR101445420B1 (ko)
CN (1) CN101681681B (ko)
TW (1) TWI476781B (ko)
WO (1) WO2008140920A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8472267B2 (en) * 2010-12-20 2013-06-25 Apple Inc. Late-select, address-dependent sense amplifier
US10120749B2 (en) 2016-09-30 2018-11-06 Intel Corporation Extended application of error checking and correction code in memory
JP2021039809A (ja) * 2019-09-04 2021-03-11 キオクシア株式会社 半導体記憶装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5968889A (ja) * 1982-10-08 1984-04-18 Toshiba Corp 半導体記憶装置
US5455802A (en) * 1992-12-22 1995-10-03 Sgs-Thomson Microelectronics, Inc. Dual dynamic sense amplifiers for a memory array
JP3204848B2 (ja) * 1994-08-09 2001-09-04 株式会社東芝 レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法
US5546026A (en) * 1995-03-01 1996-08-13 Cirrus Logic, Inc. Low-voltage high-performance dual-feedback dynamic sense amplifier
US5696721A (en) 1995-05-05 1997-12-09 Texas Instruments Incorporated Dynamic random access memory having row decoder with level translator for driving a word line voltage above and below an operating supply voltage range
KR0145851B1 (ko) * 1995-06-30 1998-11-02 김광호 반도체 메모리 장치의 전압 변환회로
US5973955A (en) * 1998-02-02 1999-10-26 Motorola, Inc. Comparison circuit utilizing a differential amplifier
GB2347567A (en) * 1999-03-05 2000-09-06 Sharp Kk CMOS level shifters and sense amplifiers
US6621758B2 (en) * 2001-05-04 2003-09-16 Texas Instruments Incorporated Method for providing a low power read only memory banking methodology with efficient bus muxing
DE10126312B4 (de) * 2001-05-30 2015-10-22 Infineon Technologies Ag Halbleiterspeicher mit einem Signalpfad
US20030214867A1 (en) * 2002-05-17 2003-11-20 Matthew Goldman Serially sensing the output of multilevel cell arrays
US7173875B2 (en) * 2002-11-29 2007-02-06 International Business Machines Corporation SRAM array with improved cell stability
US6741111B1 (en) * 2003-04-21 2004-05-25 Pericom Semiconductor Corp. Data register for buffering double-data-rate DRAMs with reduced data-input-path power consumption
KR100505710B1 (ko) * 2003-09-15 2005-08-02 삼성전자주식회사 임베디드 메모리 장치의 저전력 소비형 데이터 입출력회로 및 이에 대한 데이터 입출력 방법
JP3984222B2 (ja) * 2003-12-15 2007-10-03 株式会社東芝 信号レベル変換回路
US7088630B2 (en) * 2004-04-23 2006-08-08 Macronix International Co., Ltd. Circuit and method for high speed sensing
CN100483547C (zh) * 2004-09-27 2009-04-29 国际商业机器公司 具有改进的单元稳定性的静态随机存取存储器阵列及方法
US7158432B1 (en) * 2005-09-01 2007-01-02 Freescale Semiconductor, Inc. Memory with robust data sensing and method for sensing data

Also Published As

Publication number Publication date
EP2147438A4 (en) 2010-07-28
TW200901219A (en) 2009-01-01
KR101445420B1 (ko) 2014-09-26
CN101681681A (zh) 2010-03-24
TWI476781B (zh) 2015-03-11
US7450454B1 (en) 2008-11-11
EP2147438A1 (en) 2010-01-27
CN101681681B (zh) 2013-03-13
US20080279029A1 (en) 2008-11-13
WO2008140920A1 (en) 2008-11-20

Similar Documents

Publication Publication Date Title
US7535751B2 (en) Dual-port SRAM device
US9672901B2 (en) Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
US7336533B2 (en) Electronic device and method for operating a memory circuit
US5684743A (en) Multiport memory cell circuit having read buffer for reducing read access time
US5040146A (en) Static memory cell
US7193924B2 (en) Dual-port static random access memory having improved cell stability and write margin
US7859919B2 (en) Memory device and method thereof
US20070274124A1 (en) Semiconductor memory device with improved resistance to disturbance and improved writing characteristic
US7706174B2 (en) Static random access memory
US6424554B1 (en) Semiconductor memory with multistage local sense amplifier
JP6337908B2 (ja) 半導体記憶装置
JP2008152876A (ja) 半導体装置
JP3672184B2 (ja) 中継用マクロセル
KR20100016301A (ko) 메모리 어레이에서의 저전압 데이터 경로
US6642749B1 (en) Latching sense amplifier with tri-state output
US9208859B1 (en) Low power static random access memory (SRAM) read data path
US9196322B2 (en) Semiconductor memory device that does not require a sense amplifier
EP1039472B1 (en) Sense amplifier circuit
TW201304075A (zh) 半導體裝置及製作方法
KR100706778B1 (ko) 입력버퍼
US5943274A (en) Method and apparatus for amplifying a signal to produce a latched digital signal
KR100424187B1 (ko) 멀티포트 에스램 셀
KR19990057810A (ko) 하나의 비트라인으로 이루어진 에스램 셀
KR200205375Y1 (ko) 데이타 입력 버퍼
CN114400999A (zh) 电路及其操作方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant