CN114400999A - 电路及其操作方法 - Google Patents

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Abstract

本公开总体涉及电路及其操作方法。一种电路包括功率管理电路和存储器电路。功率管理电路被配置为接收第一控制信号和第二控制信号，并提供第一供应电压、第二供应电压和第三供应电压。第一控制信号具有第一电压摆幅，并且第二控制信号具有与第一电压摆幅不同的第二电压摆幅。第一控制信号使功率管理电路进入具有第一状态和第二状态的功率管理模式。存储器电路耦合到功率管理电路，并且至少响应于由功率管理电路提供的第一供应电压而处于第一状态或第二状态。

Description

电路及其操作方法
技术领域
本公开总体涉及电路及其操作方法。
背景技术
半导体集成电路(IC)工业已经产生了各种各样的数字设备来解决许多不同领域中的问题。这些数字设备中的一些设备(例如电平移位器电路)被配置为实现能够在不同电压域中操作的电路操作。随着IC变得更小且更复杂，这些数字设备的工作电压持续下降，影响了IC性能。
发明内容
根据本公开的第一方面，提供方了一种电路，包括：功率管理电路，所述功率管理电路被配置为接收第一控制信号和第二控制信号，并提供第一供应电压、第二供应电压和第三供应电压，所述第一控制信号具有第一电压摆幅，并且所述第二控制信号具有与所述第一电压摆幅不同的第二电压摆幅，所述第一控制信号使所述功率管理电路进入具有第一状态和第二状态的功率管理模式；以及存储器电路，所述存储器电路耦合到所述功率管理电路，并且至少响应于由所述功率管理电路提供的所述第一供应电压而处于所述第一状态或所述第二状态。
根据本公开的第二方面，提供了一种电路，包括：功率控制电路，所述功率控制电路耦合到具有第一电压的第一电压供应和具有第二电压的第二电压供应，所述功率控制电路被配置为至少响应于第一控制信号、第二控制信号或第三控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号，至少所述第一电压或所述第一控制信号具有第一电压摆幅，并且至少所述第二电压、所述第二控制信号或所述第三控制信号具有与所述第一电压摆幅不同的第二电压摆幅，所述第一控制信号使所述功率控制电路进入具有第一降低功率状态和第二降低功率状态的功率管理模式；以及第一头部电路，所述第一头部电路耦合到所述功率控制电路，并且被配置为至少响应于所述第一输出控制信号、所述第二输出控制信号或所述第三输出控制信号而至少提供第一供应电压、第二供应电压或第三供应电压，其中，所述功率管理模式包括所述第二电压供应被关闭。
根据本公开的第三方面，提供了一种操作电路的方法，所述方法包括：由功率控制电路至少接收第一控制信号、第二控制信号或第三控制信号，所述功率控制电路耦合到具有第一电压的第一电压供应和具有第二电压的第二电压供应；由所述功率控制电路至少响应于第一控制信号、第二控制信号或第三控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号，至少所述第一电压或所述第一控制信号具有第一电压摆幅，并且至少所述第二电压、所述第二控制信号或所述第三控制信号具有与所述第一电压摆幅不同的第二电压摆幅；由头部电路至少响应于所述第一输出控制信号、所述第二输出控制信号或所述第三输出控制信号而至少提供第一供应电压、第二供应电压或第三供应电压；使所述功率控制电路响应于所述第一控制信号的第一值而进入功率管理模式，所述功率管理模式具有第一降低功率状态和第二降低功率状态，其中，使所述功率控制电路进入所述功率管理模式包括：关闭所述第二电压供应；并且使存储器电路至少响应于所述第一供应电压或所述第一控制信号而处于所述第一降低功率状态或所述第二降低功率状态，所述存储器电路耦合到所述功率控制电路和所述头部电路。
附图说明
在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
图1是根据一些实施例的集成电路的框图。
图2是根据一些实施例的电路的电路图。
图3是根据一些实施例的图1或图2中的电路的真值表。
图4A-4E是根据一些实施例的电路的波形图。
图5是根据一些实施例的输出电路的电路图。
图6是根据一些实施例的电路的电路图。
图7A-7B是根据一些实施例的电路的波形图。
图8是根据一些实施例的电路的电路图。
图9是根据一些实施例的图1或图8中的电路的真值表。
图10A-10B是根据一些实施例的电路的波形图。
图11是根据一些实施例的电平移位器电路的电路图。
图12是根据一些实施例的电路的电路图。
图13是根据一些实施例的操作电路的方法的流程图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的特征的不同的实施例或示例。下文描述了组件、材料、值、步骤、布置等的具体示例以简化本公开。当然，这些仅是示例而不是限制性的。考虑其他了组件、材料、值、步骤、布置等。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据一些实施例，一种电路包括功率控制电路，该功率控制电路耦合到具有第一电压的第一电压源和具有第二电压的第二电压源。在一些实施例中，功率控制电路被配置为至少响应于第一控制信号、第二控制信号或第三控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号。在一些实施例中，第一控制信号使功率控制电路进入具有第一降低功率状态和第二降低功率状态的功率管理模式。
在一些实施例中，该电路还包括第一头部(header)电路，该第一头部电路耦合至功率控制电路，并且被配置为至少响应于第一输出控制信号、第二输出控制信号或第三输出控制信号而至少供应第一供应电压、第二供应电压或第三供应电压。在一些实施例中，功率管理模式包括第二电压源被禁用或关闭。在一些实施例中，功率控制电路和第一头部电路是功率管理电路的一部分。
在一些实施例中，该电路还包括存储器电路，耦合到功率控制电路和第一头部电路。在一些实施例中，存储器电路至少响应于第一供应电压或功率控制电路进入功率管理模式而处于第一降低功率状态或第二降低功率状态。在一些实施例中，第一降低功率状态对应于存储器电路的睡眠模式，并且第二降低功率状态对应于存储器电路的关闭模式。
在一些实施例中，至少第一电压或第一控制信号具有第一电压摆幅，并且至少第二电压、第二控制信号或第三控制信号具有与第一电压摆幅不同的第二电压摆幅，允许电路具有双轨(dual-rail)设计和/或实施方式。
在一些实施例中，该电路可以通过使用第一控制信号来自动进入功率管理模式，从而与其他方法相比降低功耗并具有更灵活的设计。
在一些实施例中，即使功率管理模式包括第二电压源被禁用或关闭，该电路也可以进入功率管理模式，与其他方法相比产生更少的功耗和更灵活的设计。
集成电路
图1是根据一些实施例的集成电路100的框图。
集成电路100包括功率管理电路102、存储器电路104和输出电路105。
功率管理电路102被配置为接收控制信号PISO、SDB和SLPB，并生成电压VDDAI、VDDMH和VDDH。
在一些实施例中，功率管理电路102耦合到第一电压供应节点N1和第二电压供应节点N2。在一些实施例中，第一电压供应节点N1具有第一供应电压VDD1，并因此被称为处于VDD电压域。在一些实施例中，第一供应电压VDD1具有第一电压摆幅。在一些实施例中，控制信号SDB或SLPB中的一者或多者具有该第一电压摆幅。在一些实施例中，电压VDDH具有该第一电压摆幅。
在一些实施例中，第二电压供应节点N2具有第二供应电压VDDM1，并因此称为处于VDDM电压域。在一些实施例中，第二供应电压VDDM1具有不同于第一电压摆幅的第二电压摆幅。
在一些实施例中，控制信号PISO具有第二电压摆幅。在一些实施例中，至少电压VDDAI或VDDMH具有第二电压摆幅。
功率管理电路102被配置为控制存储器电路104的操作模式。例如，功率管理电路102被配置为至少调整电压VDDAI、VDDMH或VDDH，从而使存储器电路104处于普模式、睡眠模式(保持状态)或关闭模式(非保持状态)。在一些实施例中，睡眠模式(保持模式)对应于存储器电路104以比普通模式更低的功率来操作，但存储器电路104能够保持存储在存储器单元阵列104a中的数据(如下所述)。在一些实施例中，关闭模式(非保持模式)对应于存储器电路104被关闭，并且先前存储在存储器单元阵列104a中的数据未被保持。其他操作模式在本公开的范围内。
功率管理电路102包括与头部电路102b相耦合的控制电路102a。
控制电路102a被配置为至少接收控制信号PISO、SDB或SLPB，并至少生成功率管理控制信号SD_VDDM、SLP_VDDM或SLP_VDD。在一些实施例中，控制电路102a被配置为控制存储器电路104的操作模式。控制电路102a被配置为通过功率管理控制信号SD_VDDM、SLP_VDDM和SLP_VDD来控制头部电路102b。在一些实施例中，控制电路102a被配置为响应于相应的功率管理控制信号SD_VDDM、SLP_VDDM或SLP_VDD而至少调整头部电路102b的电压VDDAI、VDDMH或VDDH，从而使存储器电路104处于普模式、睡眠模式(保持状态)或关闭模式(非保持状态)。
在一些实施例中，控制信号SLP_VDD具有第一电压摆幅。在一些实施例中，至少控制信号SLP_VDDM或SD_VDDM具有第二电压摆幅。
控制电路102a包括电平移位器电路106、反相器108、NAND逻辑门110、电平移位器电路112、电平移位器电路114、头部电路116、锁存器122、OR逻辑门124和OR逻辑门126。
电平移位器电路106被配置为至少接收控制信号PISO。电平移位器电路106是被配置为将控制信号PISO从VDDM电压域(使用第二供应电压VDDM1)移位到VDD电压域(使用第一供应电压VDD1)，从而生成控制信号PISO1的电平移位器电路。在一些实施例中，控制信号PISO1被称为第一电平移位控制信号。在一些实施例中，控制信号PISO1具有第一电压摆幅。
电平移位器电路106耦合到头部电路116和OR逻辑门126。在一些实施例中，电平移位器电路106耦合到PMOS晶体管118的栅极，并且耦合到OR逻辑门126的第一输入端子。在一些实施例中，电平移位器电路106耦合到第一电压供应节点N1和第二电压供应节点N2(未示出)。
反相器108耦合到电平移位器电路114。反相器108还通过电压供应节点N3耦合到头部电路116。在一些实施例中，反相器108通过电压供应节点N3耦合到PMOS晶体管118的漏极。反相器108被配置为响应于控制信号SDB而生成控制信号SD1。在一些实施例中，控制信号SD1被从控制信号SDB反相。在一些实施例中，控制信号SD1具有第一电压摆幅。反相器108的输入端子被配置为接收控制信号SDB。反相器108的输出端子耦合到电平移位器电路114的输入。反相器108的电压供应节点(未标记)耦合到节点N3。在一些实施例中，反相器108的电压供应节点被配置为接收节点N3的电压VDDHD。
NAND逻辑门110至少耦合至电平移位器电路116或OR逻辑门126。NAND逻辑门110还通过电压供应节点N3耦合到头部电路116。在一些实施例中，NAND逻辑门110通过电压供应节点N3耦合到PMOS晶体管118的漏极。NAND逻辑门110被配置为响应于控制信号SLPB而生成NAND控制信号SLP1。在一些实施例中，NAND控制信号SLP1具有第一电压摆幅。NAND逻辑门110包括输出端子，其被配置为输出NAND控制信号SLP1，并且被耦合到移位器电路112的输入和OR逻辑门126的第二输入端子。NAND逻辑门124还包括被配置为接收控制信号SDB的第一输入端子，以及被配置为接收控制信号SLPB的第二输入端子。
电平移位器电路112被配置为至少接收NAND控制信号SLP1。电平移位器电路112是被配置为将NAND控制信号SLP1从VDD电压域(使用第一供应电压VDD1)移位到VDDM电压域(使用第二供应电压VDDM1)，从而生成NAND控制信号SLP2的电平移位器电路。在一些实施例中，NAND控制信号SLP2被称为电平移位NAND控制信号。在一些实施例中，NAND控制信号SLP2具有第二电压摆幅。
电平移位器电路112耦合到NAND逻辑门、头部电路116和OR逻辑门124。在一些实施例中，电平移位器电路112通过节点N3耦合到PMOS晶体管118的漏极，并通过节点N4耦合到PMOS晶体管120的漏极。在一些实施例中，电平移位器电路112的输出耦合至OR逻辑门124的第二输入端子。在一些实施例中，电平移位器电路112的输出被配置为将NAND控制信号SLP2输出至OR逻辑门124的第二输入端子。在一些实施例中，电平移位器电路112耦合到第一电压供应节点N1和第二电压供应节点N2。
电平移位器电路114被配置为至少接收控制信号SD1。电平移位器电路114是被配置为将控制信号SD1从VDD电压域(使用第一供应电压VDD1)移位到VDDM电压域(使用第二供应电压VDDM1)，从而生成控制信号SD2的电平移位器电路。在一些实施例中，控制信号SD2被称为第二电平移位控制信号。在一些实施例中，控制信号SD2具有第二电压摆幅。
电平移位器电路114耦合到反相器108、头部电路116和锁存电路122。在一些实施例中，电平移位器电路114通过节点N3耦合到PMOS晶体管118的漏极，并通过节点N4耦合到PMOS晶体管120的漏极。在一些实施例中，电平移位器电路114的输出耦合到锁存电路122的第一输入端子。在一些实施例中，电平移位器电路114的输出被配置为将控制信号SD2输出到锁存电路122的第一输入端子。在一些实施例中，电平移位器电路114耦合到第一电压供应节点N1和第二电压供应节点N2。
头部电路116包括PMOS晶体管118和120。在一些实施例中，头部电路116响应于控制信号PISO而被启用或禁用。在一些实施例中，头部电路116被配置为响应于由控制信号PISO启用而将第一供应电压VDD1提供给节点N3，并且响应于由控制信号PISO1启用而将第二供应电压VDDM1提供给节点N4。在一些实施例中，如果节点N3的电压等于第一供应电压VDD1，并且如果节点N4的电压等于第二供应电压VDDM1，则至少反相器108、NAND逻辑门110、电平移位器电路112或电平移位器电路114被启用。
在一些实施例中，如果头部电路116被控制信号PISO或PISO1禁用，则节点N3和节点N4浮置(floating)或处于高阻抗状态。在一些实施例中，如果节点N3和N4浮置或处于高阻抗状态，则至少反相器108、NAND逻辑门110、电平移位器电路112或电平移位器电路114被禁用。
PMOS晶体管118的源极端子被配置为第一电压供应节点Nl。第一电压供应节点N1被配置为从第一电压供应接收第一供应电压VDD1。PMOS晶体管118的栅极端子被配置为从电平移位器电路106接收控制信号PISO1。PMOS晶体管118的漏极端子通过节点N3耦合到电平移位器电路112、电平移位器电路114、反相器108和NAND逻辑门110。在一些实施例中，PMOS晶体管118被配置为响应于控制信号PISO1而设置节点N3的电压VDDHD。
在一些实施例中，PMOS晶体管118被配置为响应于由控制信号PISO1启用而将第一供应电压VDD1提供给节点N3。在一些实施例中，如果PMOS晶体管118由控制信号PISO1禁用，则节点N3浮置或处于高阻抗状态。
PMOS晶体管120的源极端子被配置为第二电压供应节点N2。第二电压供应节点N2被配置为从第二电压供应接收第二供应电压VDDM1。PMOS晶体管120的栅极端子被配置为接收控制信号PISO1。PMOS晶体管120的漏极端子通过节点N4耦合到电平移位器电路112和电平移位器电路114。在一些实施例中，PMOS晶体管120被配置为响应于控制信号PISO而设置节点N4的电压VDDMHD。
在一些实施例中，PMOS晶体管120被配置为响应于由控制信号PISO启用而将第二供应电压VDDM1提供给节点N4。在一些实施例中，如果PMOS晶体管120由控制信号PISO禁用，则节点N4浮置或处于高阻抗状态。
对于头部电路116，其他晶体管类型或其他数量的晶体管在本公开的范围内。例如，在一些实施例中，头部电路116包括至少一个N型金属氧化物半导体(NMOS)晶体管。
锁存电路122被配置为接收控制信号SD2和控制信号PISO。锁存电路122被配置为生成控制信号SD_VDDM。在一些实施例中，锁存电路122被配置为响应于控制信号PISO而锁存控制信号SD2的状态。在一些实施例中，锁存电路122被配置为响应于控制信号PISO而锁存控制信号SD2的先前状态。在一些实施例中，控制信号SD_VDDM为响应于控制信号PISO的上升沿的控制信号SD2的锁存状态。在一些实施例中，控制信号SD_VDDM为响应于控制信号PISO的下降沿的控制信号SD2的锁存状态。
锁存电路122的第一输入端子耦合到电平移位器电路114的输出，并且被配置为接收控制信号SD2。锁存电路122的第二输入端子被配置为接收控制信号PISO。在一些实施例中，锁存电路122的第二输入端子是锁存电路122的时钟输入端子。锁存电路122的输出端子耦合至头部电路102b的PMOS晶体管130的栅极，并且被配置为输出控制信号SD_VDDM。
在一些实施例中，锁存电路122对应于正电平或负电平触发的设备。在一些实施例中，锁存电路122对应于正电平或负电平触发的触发器(flip-flop)。在一些实施例中，锁存电路122对应于SR触发器。在一些实施例中，锁存电路122包括DQ触发器、T触发器、JK触发器等。
OR逻辑门124至少耦合到电平移位器电路112或头部电路102b的PMOS晶体管132的栅极。OR逻辑门124被配置为响应于控制信号PISO和SLP2而生成控制信号SLP_VDDM。OR逻辑门124包括被配置为接收控制信号PISO的第一输入端子和被配置为接收控制信号SLP2的第二输入端子。OR逻辑门124的第二输入端子耦合至电平移位器电路112的输出。OR逻辑门124还包括输出端子，其耦合至头部电路102b的PMOS晶体管132的栅极。OR逻辑门124的输出端子被配置为将控制信号SLP_VDDM输出到头部电路102b的PMOS晶体管132的栅极。
OR逻辑门126至少耦合到电平移位器电路106、NAND逻辑门110的输出、或头部电路102b的PMOS晶体管134的栅极。OR逻辑门126被配置为响应于控制信号PISO1和SLP1而生成控制信号SLP_VDD。OR逻辑门126包括被配置为从电平移位器电路106接收控制信号PISO1的第一输入端子，以及被配置为从NAND逻辑门110接收控制信号SLP1的第二输入端子。OR逻辑门126的第一输入端子耦合至电平移位器电路106的输出。OR逻辑门126的第二输入端子耦合到NAND逻辑门110的输出。OR逻辑门126还包括输出端子，其耦合到头部电路102b的PMOS晶体管134的栅极。OR逻辑门126的输出端子被配置为将控制信号SLP_VDD输出到头部电路102b的PMOS晶体管134的栅极。
头部电路102b包括P型金属氧化物半导体(PMOS)晶体管130、132和134。
在一些实施例中，头部电路102b至少响应于控制信号SD_VDDM、SLP_VDDM或SLP_VDD而被启用或禁用。在一些实施例中，头部电路102b被配置为响应于相应的控制信号SD_VDDM、SLP_VDDM和SLP_VDD而将电压VDDAI、VDDMH和VDDH提供给相应的存储器单元阵列104a、外围电路104b和外围电路104c。在一些实施例中，电压VDDH在VDD电压域中。在一些实施例中，至少电压VDDAI或电压VDDMH在VDDM电压域中。
在一些实施例中，如果头部电路102b被控制信号SD_VDDM启用，则头部电路102b被配置为将第二供应电压VDDM1作为电压VDDAI而提供给存储器单元阵列104a，并且存储器单元阵列104a处于导通(ON)状态。在一些实施例中，如果头部电路102b被控制信号SD_VDDM禁用，则存储器单元阵列104a处于截止(OFF)状态。
在一些实施例中，如果头部电路102b被控制信号SLP_VDDM启用，则头部电路102b被配置为将第二供应电压VDDM1作为电压VDDMH而提供给外围电路104b，并且外围电路104b处于导通(ON)状态。在一些实施例中，如果头部电路102b被控制信号SLP_VDDM禁用，则外围电路104b处于截止(OFF)状态。
在一些实施例中，如果头部电路102b被控制信号SLP_VDD启用，则头部电路102b被配置为将第一供应电压VDD1作为电压VDDH而提供给外围电路104c，并且外围电路104c处于导通(ON)状态。在一些实施例中，如果头部电路102b被控制信号SLP_VDD禁用，则外围电路104c处于截止(OFF)状态。
对于头部电路102b，其他晶体管类型或其他数目的晶体管在本公开的范围内。例如，在一些实施例中，头部电路102b包括至少一个NMOS晶体管。
PMOS晶体管130的源极端子被配置为电压供应节点N5。电压供应节点N5被配置为从第二电压供应接收第二供应电压VDDM1。PMOS晶体管130的栅极端子被配置为从锁存电路122接收控制信号SD_VDDM。PMOS晶体管130的漏极端子耦合至存储器单元阵列104a。在一些实施例中，PMOS晶体管130被配置为响应于控制信号SD_VDDM而设置电压VDDAI。
PMOS晶体管132的源极端子被配置为电压供应节点N6。电压供应节点N6被配置为从第二电压供应接收第二供应电压VDDM1。PMOS晶体管132的栅极端子被配置为从OR逻辑门124接收控制信号SLP_VDDM。PMOS晶体管132的漏极端子耦合到外围电路104b。在一些实施例中，PMOS晶体管132被配置为响应于控制信号SLP_VDDM而设置电压VDDMH。
PMOS晶体管134的源极端子被配置为电压供应节点N7。电压供应节点N7被配置为从第一电压供应接收第一供应电压VDD1。PMOS晶体管134的栅极端子被配置为从OR逻辑门126接收控制信号SLP_VDD。PMOS晶体管134的漏极端子耦合到外围电路104c。在一些实施例中，PMOS晶体管134被配置为响应于控制信号SLP_VDD而设置电压VDDH。
对于头部电路102b，其他晶体管类型或其他数量的晶体管在本公开的范围内。例如，在一些实施例中，头部电路102b包括至少一个NMOS晶体管。
存储器电路104耦合到功率管理电路102和输出电路105。存储器电路104被配置为从头部电路102b接收供应电压VDDAI、VDDMH和VDDH。在一些实施例中，存储器电路104被配置为存储数据Doutb。在一些实施例中，存储器电路104被配置为将所存储的数据Doutb输出到输出电路105。
存储器电路104包括存储器单元阵列104a、外围电路104b和外围电路104c。在图1的实施例中，存储器电路104是静态随机存取存储器(SRAM)电路。SRAM被用于说明，并且其他类型的存储器在各种实施例的范围内。在一些实施例中，存储器电路104是动态随机存取存储器(DRAM)电路、其他形式的易失性RAM存储器等。在一些实施例中，存储器电路104是电阻式随机存取存储器(RRAM)电路、铁电RAM(F-RAM)、磁阻RAM(MRAM)、相变存储器(PCM)、其他形式的非易失性RAM存储器等。
存储器单元阵列104a和外围电路104b均被配置为在VDDM电压域中操作。外围电路104c被配置为在VDD电压域中操作。
存储器单元阵列104a被配置为存储数据Doutb。存储器单元阵列104a中的至少一个存储器单元被配置为存储逻辑“1”或逻辑“0”。存储器单元阵列104a中的至少一个存储器单元通过PMOS晶体管130耦合到供应电压节点N5。存储器单元阵列104a中的至少一个存储器单元被配置为接收电压VDDAI。在一些实施例中，电压VDDAI对应于第二供应电压VDDM1。
在一些实施例中，存储器单元阵列104a包括一个或多个4晶体管(4T)SRAM单元、5晶体管(5T)SRAM单元、6晶体管(6T)SRAM单元、8晶体管(8T)SRAM单元等。在一些实施例中，存储器单元阵列104a包括一个或多个单端口(SP)SRAM单元。在一些实施例中，存储器单元阵列104a包括一个或多个双端口(DP)SRAM单元。存储器单元阵列104a中的不同类型的存储器单元在本公开的预期范围内。在一些实施例中，存储器单元阵列104a是DRAM单元阵列、其他形式的易失性RAM存储器单元阵列等。在一些实施例中，存储器单元阵列104a是RRAM存储器单元阵列、F-RAM存储器单元阵列、MRAM存储器单元阵列、PCM存储器单元阵列、其他形式的非易失性RAM存储器单元阵列等。
外围电路104b耦合到存储器单元阵列104a并被配置为控制存储器单元阵列104a。外围电路104b被配置为在VDDM电压域中操作。外围电路104b中的至少一个电路通过PMOS晶体管132耦合到供应电压节点N6。外围电路104b中的至少一个电路被配置为接收电压VDDMH。在一些实施例中，电压VDDMH对应于第二供应电压VDDM1。
在一些实施例中，外围电路104b包括行解码器、列解码器、读取位线预充电逻辑、读出放大器、定时和控制电路等中的一者或多者，其被配置为在VDDM电压域中操作。外围电路104b中的不同类型的电路在本公开的预期范围内。
外围电路104c耦合到存储器单元阵列104a并被配置为控制存储器单元阵列104a。外围电路104c被配置为在VDD电压域中操作。外围电路104c中的至少一个电路通过PMOS晶体管134耦合到供应电压节点N7。外围电路104c中的至少一个电路被配置为接收电压VDDH。在一些实施例中，电压VDDH对应于第一供应电压VDD1。
在一些实施例中，外围电路104c包括行解码器、列解码器、读取位线预充电逻辑、读出放大器、定时和控制电路等中的一者或多者，其被配置为在VDD电压域中操作。外围电路104c中的不同类型的电路在本公开的预期范围内。
输出电路105耦合到存储器单元阵列104a。输出电路105被配置为从存储器单元阵列104a接收所存储的数据Doutb，并且被配置为生成钳位输出数据信号Qvdd。在一些实施例中，钳位输出数据信号Qvdd对应于所存储的数据Doutb。在一些实施例中，输出电路105包括缓冲电路502(图5)，被配置为缓冲所存储的数据Doutb。在一些实施例中，所存储的数据Doutb在VDDM电压域中，并且钳位输出数据信号Qvdd在VDD电压域中。
图2是根据一些实施例的电路200的电路图。
电路200是图1的控制电路102a的实施例。
与图2、图5-6、图8、图11和图12(如下所示)中的一者或多者中的组件相同或相似的组件被赋予相同的附图标记，因此省略其详细描述。
电路200包括电平移位器电路206、反相器108、NAND逻辑门110、电平移位器电路112、电平移位器电路114、头部电路116、锁存器122、NOR逻辑门224a、反相器224b、NOR逻辑门226a、反相器226b、反相器240、反相器242、反相器244和反相器246。
与图1的控制电路102a相比，电平移位器电路206代替电平移位器电路106，电路200的NOR逻辑门224a和反相器224b代替OR逻辑门124，以及电路200的NOR逻辑门226a和反相器226b代替OR逻辑门126，因此省略类似的详细描述。
与图1的控制电路102a相比，电路200还包括反相器240、反相器242、反相器244和反相器246。
NOR逻辑门224a至少耦合到电平移位器电路112。NOR逻辑门224a被配置为响应于控制信号PISO和SLP2而生成控制信号SLP_VDDMB。在一些实施例中，控制信号SLP_VDDMB具有第二电压摆幅。NOR逻辑门224a包括被配置为接收控制信号PISO的第一输入端子和被配置为接收控制信号SLP2的第二输入端子。NOR逻辑门224a的第二输入端子耦合到电平移位器电路112的输出。NOR逻辑门224a还包括输出端子，其耦合到反相器224b的输入端子。NOR逻辑门224a的输出端子被配置为将控制信号SLP_VDDMB输出到反相器224b的输入端子。NOR逻辑门224a的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。
反相器224b耦合至NOR逻辑门224a。反相器224b被配置为响应于控制信号SLP_VDDMB而生成控制信号SLP_VDDM。在一些实施例中，控制信号SLP_VDDM被从控制信号SLP_VDDMB反相。反相器224b的输入端子耦合到NOR逻辑门224a的输出端子，并被配置为接收控制信号SLP_VDDMB。反相器224b的输出端子被配置为输出控制信号SLP_VDDM。反相器224b的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。在一些实施例中，NOR逻辑门224a和反相器224b具有与图1的OR逻辑门124相同的功能。
NOR逻辑门226a至少耦合到反相器242、NAND逻辑门110的输出、或反相器226b的输入端子。NOR逻辑门226a被配置为响应于控制信号PISO1和SLP1而生成控制信号SLP_VDDB。在一些实施例中，控制信号SLP_VDDB具有第一电压摆幅。NOR逻辑门226a包括被配置为从反相器242接收控制信号PISO1的第一输入端子，以及被配置为从NAND逻辑门110接收控制信号SLP1的第二输入端子。NOR逻辑门226a的第一输入端子耦合至反相器242的输出端子。NOR逻辑门226a的第二输入端耦合到NAND逻辑门110的输出。NOR逻辑门226a还包括耦合到反相器226b的输入端子的输出端子。NOR逻辑门226a的输出端子被配置为将控制信号SLP_VDDB输出到反相器226b的输入端子。NOR逻辑门226a的电压供应节点(未标记)被配置为接收第一供应电压VDD1。
反相器226b耦合至NOR逻辑门226a。反相器226b被配置为响应于控制信号SLP_VDDB而生成控制信号SLP_VDD。在一些实施例中，控制信号SLP_VDD被从控制信号SLP_VDDB反相。反相器226b的输入端子耦合至NOR逻辑门226a的输出端子，并被配置为接收控制信号SLP_VDDB。反相器226b的输出端子被配置为输出控制信号SLP_VDD。反相器226b的电压供应节点(未标记)被配置为接收第一供应电压VDD1。在一些实施例中，NOR逻辑门226a和反相器226b具有与图1的OR逻辑门126相同的功能。
反相器240耦合到电平移位器电路206的输入。反相器240被配置为响应于控制信号PISO而生成控制信号PISOB。在一些实施例中，控制信号PISOB被从控制信号PISO反相。在一些实施例中，控制信号PISOB具有第二电压摆幅。反相器240的输入端子被配置为接收控制信号PISO。反相器240的输出端子耦合到电平移位器电路206的输入，并被配置为输出控制信号PISOB。反相器240的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。
电平移位器电路206是图1的电平移位器电路106的变型，并省略了类似的详细描述。与图1的电平移位器电路106相比，电平移位器电路206的输入耦合到反相器240的输出端子并被配置为接收信号PISOB，并且电平移位器电路206的输出耦合到反相器242的输入端子并被配置为输出信号PISOB1。
电平移位器电路206被配置为将控制信号PISOB从VDDM电压域(使用第二供应电压VDDM1)移位到VDD电压域(使用第一供应电压VDD1)，从而生成控制信号PISOB1。在一些实施例中，控制信号PISOB1具有第一电压摆幅，并且控制信号PISOB具有第二电压摆幅。
反相器242耦合到电平移位器电路206的输出。反相器242被配置为响应于控制信号PISOB1而生成控制信号PISO1。在一些实施例中，控制信号PISO1被从控制信号PISOB1反相。在一些实施例中，控制信号PISOB1具有第一电压摆幅。反相器242的输入端子耦合到电平移位器电路206的输出，并且被配置为接收控制信号PISOB1。反相器242的输出端子被配置为输出控制信号PISO1。反相器242的输出端子耦合到PMOS晶体管118的栅极和NOR逻辑门226a的第一输入端子。反相器242的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。
反相器244耦合在锁存电路122和反相器246之间。反相器244被配置为响应于控制信号SD_VDDM1而生成反相控制信号SD_VDDM1B。在一些实施例中，控制信号SD_VDDM1B被从控制信号SD_VDDM1反相。在一些实施例中，至少控制信号SD_VDDM1B或SD_VDDM1具有第二电压摆幅。反相器244的输入端子耦合到锁存电路122的输出，并且被配置为接收控制信号SD_VDDM1。反相器244的输出端子被配置为输出控制信号SD_VDDM1B。反相器244的输出端子耦合至反相器246的输入端子。反相器244的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。
反相器246耦合至反相器244。反相器246被配置为响应于控制信号SD_VDDM1B而生成控制信号SD_VDDM。在一些实施例中，控制信号SD_VDDM被从控制信号SD_VDDM1B反相。在一些实施例中，控制信号SD_VDDM是控制信号SD_VDDM1的延迟版本。反相器246的输入端子耦合到反相器244的输出端子，并被配置为接收控制信号SD_VDDM1B。反相器246的输出端子被配置为输出控制信号SD_VDDM。反相器246的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。
真值表
图3是根据一些实施例的图1中的电路100、或图2中的电路200的真值表300。提供表300的值和格式作为示例，并且表300的其他值和/或格式在本公开的范围内。
如图3的真值表300的第1行所示，如果控制信号PISO为逻辑0，则控制信号SDB为逻辑1并且控制信号SLPB为逻辑1，则功率管理电路102或电路200使控制信号SLP_VDD、SLP_VDDM和SD_VDDM各自为逻辑0，从而使存储器电路104处于普通模式。
如图3的真值表300的第2行所示，如果控制信号PISO为逻辑0，则控制信号SDB为逻辑1并且控制信号SLPB为逻辑0，则功率管理电路102或电路200使控制信号SLP_VDD和SLP_VDDM分别为逻辑1并且控制信号SD_VDDM为逻辑0，从而使存储器电路104处于睡眠模式(保持模式)。
如图3的真值表300的第3行所示，如果控制信号PISO为逻辑0并且控制信号SDB为逻辑0，则功率管理电路102或电路200使控制信号SLP_VDD、SLP_VDDM和SD_VDDM中的每一者为逻辑1，从而使存储器电路104处于关闭模式(非保持模式)。在一些实施例中，至少对于真值表300的第3行，控制信号SLPB的值与条件无关并在图3中示为“-”。
如图3的真值表300的第4行和第5行所示，当控制信号PISO为逻辑1时，使存储器电路104自动处于睡眠模式(保持模式)或关闭模式(非保持模式)，从而减少了至少电路100或200的功耗。
如图3的真值表300的第4行所示，如果控制信号PISO为逻辑1并且控制信号SDB为逻辑1，则功率管理电路102或电路200使控制信号SLP_VDD和SLP_VDDM各自为逻辑1，并且控制信号SD_VDDM为逻辑0，使存储器电路104处于睡眠模式(保持模式)。在一些实施例中，至少对于真值表300的第4行，控制信号SLPB的值与条件无关。在一些实施例中，至少对于真值表300的第4行，在信号SD2被锁存电路122锁存并且第一供应电压VDD1通过控制电路1200关闭之后，控制信号SDB处于浮置或高阻抗状态(Z*)(图12)，从而至少使图1-2中的电平移位器电路114或116被禁用。
如图3的真值表300的第5行所示，如果控制信号PISO为逻辑1，并且控制信号SDB为逻辑0，则功率管理电路102或电路200使控制信号SLP_VDD、SLP_VDDM和SD_VDDM中的每一者为逻辑1，从而使存储器电路104处于关闭模式(非保持模式)。在一些实施例中，至少对于真值表300的第5行，控制信号SLPB的值与条件无关。在一些实施例中，至少对于真值表300的第5行，在信号SD2被锁存电路122锁存并且第一供应电压VDD1通过控制电路1200关闭之后，控制信号SDB处于浮置或高阻抗状态(Z*)(图12)，从而至少使图1-2中的电平移位器电路114或116被禁用。
波形
图4A-4E是根据一些实施例的电路的波形400A-400E的曲线图。在一些实施例中，波形400A-400E对应于图1的电路100、或图2的电路200的波形。
波形400A包括针对关闭模式(非保持)的电路100或200中的信号的曲线410、412、414和416。波形400B包括针对关闭模式(非保持)的电路100或200中的信号的曲线410、412、414’和416。波形400C包括针对关闭模式(非保持)的电路100或200中的信号的曲线420、422、424和426。波形400D包括针对睡眠模式(保持)的电路100或200中的信号的曲线430、432、434、436。波形400E包括针对睡眠模式(保持)的电路100或200中的信号的曲线440、442、444和446。
在一些实施例中，至少曲线410、420、430或440表示图1和图2的第一供应电压VDD1；至少曲线412、422、432或442表示图1-2的控制信号PISO；至少曲线414、414’、424、434或444表示图1-2的控制信号SDB；以及至少曲线416、426、436、446表示图1-2的控制信号SLPB。
波形400A包括针对关闭模式(非保持)的电路100或200中的信号的曲线410、412、414和416。在一些实施例中，波形400A示出了从普通模式(例如表300中的第1行)到关闭模式(例如表300中的第5行)的转变。
在时间T1，曲线410为逻辑1，曲线412为逻辑0，曲线414为逻辑1，曲线416为逻辑1，并且存储器电路104处于普通模式(例如图3的表300中的第1行)。在时间T1，曲线414开始从逻辑1过渡到逻辑0。例如，在一些实施例中，曲线410、412、414和416在时间T1对应于表300中所示的条目的第1行。
在时间T2，曲线414完成向逻辑0的转换，这使控制信号SLP_VDD和SLP_VDDM从逻辑0转换为逻辑1，从而使电路100或200进入关闭模式(例如表300的第3行)。
在时间T3，曲线412开始从逻辑0转换为逻辑1，从而使功率管理电路100进入功率管理模式，这使存储器电路104进入关闭模式。
在时间T4，曲线412位于逻辑0和逻辑1之间的中间位置。曲线412从逻辑0到逻辑1的变化使锁存电路122锁存曲线414(例如控制信号SDB)的先前状态，其为逻辑0。在一些实施例中，曲线414的先前状态(例如控制信号SDB)是曲线414在时间T2的值。然而，锁存电路122满足建立时间Ts和保持时间Th两者，以适当地锁存稳定的状态信息。
时间T4与T2之间的差是锁存电路122的建立时间Ts。在一些实施例中，建立时间Ts对应于锁存电路122的输入信号(例如控制信号SD2)在时钟信号(例如控制信号PISO)的采样事件(以便输入信号(例如控制信号SD2)由锁存电路122正确识别)之前为稳定(例如不变)的最小时间间隔。例如，在一些实施例中，如果曲线414在锁存电路122的建立时间Ts内改变，则锁存电路122可能不锁存曲线414的适当状态。如图4A所示，由于曲线414从逻辑1到逻辑0的转换发生在建立时间Ts之前的时间T2处，因此曲线414的先前状态(例如控制信号SDB)为逻辑0，并且被锁存电路122适当地锁存。然而，如果控制信号SD(在图4B中以曲线414’示出)在时间T2和T4之间改变状态，则锁存电路122可以在转换之前锁存状态。
在时间T5，曲线412为逻辑1，这使功率管理电路100处于功率管理模式，从而使存储器电路104处于关闭(非保持)模式(例如表300的第5行)。
时间T4与T5之间的差是锁存电路122的保持时间Th。在一些实施例中，保持时间Th是锁存电路122的输入信号(例如控制信号SD2)在时钟信号(例如控制信号PISO)的采样事件(以便例如控制信号SD2被锁存电路122正确识别)之后为稳定(例如不变)的最小时间间隔。例如，在一些实施例中，如果曲线414在锁存电路122的保持时间Th内改变，在锁存电路122可不锁存曲线414的适当状态。
在时间T5-T6之间，存储器电路104处于关闭模式(非保持)(例如表300的第5行)。
在时间T7，曲线412开始从逻辑1转换为逻辑0，从而使功率管理电路100退出功率管理模式。
在时间T7之后，曲线412为逻辑0，并且功率管理电路100退出功率管理模式，并返回普通模式。
图4B是根据一些实施例的电路的波形400B的图。
波形400B包括针对关闭模式(非保持)的电路100或200中的信号的曲线410、412、414’和416。波形400B是波形400A的变形，因此省略类似的详细描述。与波形400A相比，图4B的曲线414’代替曲线414，因此省略类似的详细描述。
波形400B示出了曲线414’(例如控制信号SDB)何时在时间T2和T4之间(在建立时间Ts内)改变状态，并且因此锁存电路122在时间T2处的转换(例如逻辑0)之前锁存曲线414’的状态。
在一些实施例中，波形400B的曲线414’示出了从关闭模式(例如表300中的第3行)到关闭模式(例如表300中的第5行)的转换。
在时间T1，曲线414’开始从逻辑0转换为逻辑1。
在时间T2之后并且时间T3之前，曲线414’完成转换为逻辑1。
在时间T3，曲线412开始从逻辑0转换为逻辑1，从而使功率管理电路100进入功率管理模式，这使存储器电路104进入关闭模式。
在时间T4，曲线412在逻辑0和逻辑1之间的中间位置。曲线412从逻辑0到逻辑1的改变使锁存电路122锁存曲线414’(例如控制信号SDB)的先前状态，其为逻辑0。由于曲线414’(例如控制信号SDB)在时间T2和T4之间(在建立时间Ts之内)改变状态，因此锁存电路122在时间T2处的转换(例如逻辑0)之前锁存曲线414’的状态，以便满足建立时间Ts以适当锁存稳定状态。
在时间T5，曲线412为逻辑1，这使功率管理电路100处于功率管理模式，从而使存储器电路104处于关闭(非保持)模式(例如表300的第5行)。
在图4B的时间T5之后，类似于图4A，因此为简洁起见省略类似的详细描述。
图4C是根据一些实施例的电路的波形400C的图。波形400C是功率管理电路100处于功率管理模式，并且存储器电路104处于关闭模式(非保持状态)的示例。波形400C包括针对关闭模式(非保持)的电路100或200中的信号的曲线420、422、424和426。在一些实施例中，波形400C示出了从睡眠模式(例如表300中的第2行)到关闭模式(例如表300中的第3行)的转换。
在时间Tl，曲线422为逻辑0，并且功率管理电路100未处于功率管理模式。在时间T1，曲线424从逻辑1转换为逻辑0，这使控制信号SD_VDDM从逻辑0(例如表300中的第2行)转换为逻辑1(例如表300中的第3行)，从而使存储器电路104进入关闭模式(非保持)。例如，在一些实施例中，曲线424的该转换对应于表300中所示的针对锁存电路122为正电平敏感锁存器的条目的从第3行到第4行的转换。
在时间T2，曲线424为逻辑0，这使控制信号SD_VDDM从逻辑0转换为逻辑1，从而使电路100或200进入关闭模式(例如表300的第3行)。
在时间T3-T4之间，存储器电路104处于关闭模式(非保持)。
在时间T5，曲线422为逻辑0，并且曲线424从逻辑0转换为逻辑1，这使控制信号SD_VDDM从逻辑1转换为逻辑0，从而使存储器电路104进入睡眠模式(保持)。例如，在一些实施例中，曲线424的该转换对应于表300中所示的条目的从第3行到第2行的转换。
在时间T5之后，曲线424为逻辑1。
图4D是根据一些实施例的电路的波形400D的图。波形400D是功率管理电路100进入功率管理模式，并且存储器电路104进入睡眠模式(保持状态)的示例。波形400D包括针对关闭模式(非保持)的电路100或200中的信号的曲线430、432、434、436。在一些实施例中，波形400D示出了从普通模式(例如表300中的第1行)到睡眠模式(例如表300中的第4行)的转换。
波形400D的时序标签类似于波形400A的时序标签，因此为简洁起见省略了相似的详细描述。
在时间T1-T2，曲线430为逻辑1，曲线432为逻辑0，曲线434为逻辑1，曲线436为逻辑1，并且存储器电路104处于普通模式(例如图3的表300中的第1行)。
在时间T3，曲线432开始从逻辑0转换为逻辑1，从而使功率管理电路100进入功率管理模式，这使控制信号SLP_VDD和SLP_VDDM从逻辑0转换为逻辑1，从而使存储器电路104进入睡眠模式。
在时间T4，曲线432在逻辑0和逻辑1之间的中间位置。曲线432从逻辑0到逻辑1的变化使锁存电路122锁存曲线434(例如控制信号SDB)的先前状态，其为逻辑1。
在时间T5，曲线432为逻辑1，这使功率管理电路100处于功率管理模式，从而使存储器电路104处于睡眠(保持)模式(例如表300的第4行)。
在时间T5-T6之间，存储器电路104处于睡眠模式(保持)(例如表300的第4行)。
在时间T7，曲线432开始从逻辑1转换为逻辑0，从而使功率管理电路100离开功率管理模式。
在时间T7之后，曲线432为逻辑0，并且功率管理电路100离开功率管理模式，并返回普通模式(例如表300的第1行)。
图4E是根据一些实施例的电路的波形400E的图。波形400E是功率管理电路100处于功率管理模式，并且存储器电路104处于睡眠模式(保持状态)的示例。波形400E包括针对睡眠模式(保持)的电路100或200中的信号的曲线440、442、444和446。例如，在一些实施例中，图4E示出了这样的示例，其中存储器电路104处于睡眠模式(保持状态)或表300的第4行，而不管曲线446的转换。
在时间Tl，曲线442为逻辑1，并且功率管理电路100处于功率管理模式。在时间T1，曲线444为逻辑1，因此存储器电路104处于睡眠模式(保持)。在时间T1，曲线446从逻辑1转换为逻辑0。例如，在一些实施例中，曲线442、444和446的时间T1对应于表300中所示条目的第4行。
在时间T2，曲线446为逻辑0，但是由于曲线442和444为逻辑1，因此曲线446向逻辑0的转换不会影响NOR门224a和226a的输出，因此控制信号SLP_VDD和SLP_VDDM为逻辑1，并且控制信号SD_VDDM为逻辑1。
在时间T3-T4之间，存储器电路104处于睡眠模式(保持)。
在时间T5，曲线442和444为逻辑1，并且曲线446从逻辑0转换为逻辑1。
在时间T5之后，曲线446为逻辑1。
输出电路
图5是根据一些实施例的输出电路500的电路图。
输出电路500是图1的输出电路105的实施例。
输出电路500被配置为通过使用控制信号SLP_VDDM(在VDDM域中)来钳位信号Qvdd(在VDD域中)。在一些实施例中，供应电压VDD被关断，因此VDD域中的信号不能被用于钳位信号Qvdd，并且VDDM域中的信号被用于钳位信号Qvdd。存在使得VDDM域中的其他信号能够钳位信号Qvdd的其他配置。
输出电路500包括缓冲电路502、NOR逻辑门504、电平移位器电路506、反相器508和NMOS晶体管510。
缓冲电路502耦合到NOR逻辑门504。缓冲电路502被配置为接收数据信号Doutb。缓冲电路502被配置为输出数据信号Dout。缓冲电路502被配置为缓冲数据信号Doutb，从而生成数据信号Dout。在一些实施例中，数据信号Dout是数据信号Doutb的缓冲版本。在一些实施例中，缓冲电路502是互补MOS(CMOS)缓冲电路。
NOR逻辑门504至少耦合到缓冲电路502或电平移位器电路506的输入。NOR逻辑门504被配置为响应于数据信号Dout和控制信号SLP_VDDM而生成信号preQ。在一些实施例中，控制信号preQ具有第二电压摆幅。NOR逻辑门504包括被配置为从缓冲电路502接收数据Dout信号的第一输入端子，以及被配置为从图1的控制电路102a接收控制信号SLP_VDDM的第二输入端子。
NOR逻辑门504的第一输入端子耦合至缓冲电路502的输出端子。NOR逻辑门504的第二输入端子耦合至图1中的控制电路102a。在一些实施例中，NOR逻辑门504的第二输入端子耦合到图2、图6和图8的反相器224b。在一些实施例中，NOR逻辑门504的第二输入端子耦合到图1中的OR逻辑门124的输出。
NOR逻辑门504还包括耦合到电平移位器电路506的输入的输出端子。NOR逻辑门504的输出端子被配置为将信号preQ输出到电平移位器电路506的输入。NOR逻辑门504的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。
电平移位器电路506被配置为接收信号preQ。电平移位器电路506是被配置为将信号preQ从VDDM电压域(使用第二供应电压VDDM1)移位到VDD电压域(使用第一供应电压VDD1)，从而生成控制信号QBvdd的电平移位器电路。在一些实施例中，信号QBvdd被称为电平移位数据信号。在一些实施例中，信号QBvdd具有第一电压摆幅。
电平移位器电路506耦合至NOR逻辑门504和反相器508。在一些实施例中，电平移位器电路506进一步耦合至头部电路116(未示出)。在一些实施例中，电平移位器电路506耦合到第一电压供应节点N1和第二电压供应节点N2(未示出)。电平移位器电路506的输入耦合至NOR逻辑门504的输出端子。电平移位器电路506的输出耦合至反相器508的输入端子，并被配置为输出信号PISOB1。
反相器508耦合到电平移位器电路506和NMOS晶体管510。反相器508被配置为响应信号QBvdd而生成信号Qvdd。在一些实施例中，信号Qvdd具有第一电压摆幅。在一些实施例中，信号Qvdd被从信号QBvdd反相。反相器508的输入端子耦合到电平移位器电路506的输出，并且被配置为接收信号QBvdd。反相器508的输出端子被配置为输出信号Qvdd。反相器508的电压供应节点(未标记)耦合到节点N3，并且被配置为接收第一供应电压VDD1。
NMOS晶体管510的漏极端子耦合到反相器508的输出端子。NMOS晶体管510的栅极端子耦合到图1中的控制电路102a。在一些实施例中，NMOS晶体管510的栅极端子耦合到图2、图6和图8中的反相器224b。在一些实施例中，NMOS晶体管510的栅极端子耦合到图1中的OR逻辑门124的输出。NMOS晶体管510的栅极端子被配置为接收控制信号SLP_VDDM。NMOS晶体管510的源极端子被配置为参考供应节点，其被配置为从参考电源接收参考供应电压VSS。
在一些实施例中，NMOS晶体管510被配置为响应于控制信号SLP_VDDM来设置或钳位信号Qvdd。例如，在一些实施例中，如果信号SLP_VDDM为逻辑1，则晶体管510导通并将节点N8拉至地，使信号Qvdd为逻辑0。换句话说，信号SLP_VDDM被用于将信号Qvdd钳位至逻辑0。
在一些实施例中，如果信号SLP_VDDM为逻辑0，则NMOS晶体管510关断，并且节点N8上的信号Qvdd取决于数据信号Dout。例如，在这些实施例中，如果信号SLP_VDDM是逻辑0并且数据信号Dout是逻辑1，则信号Qvdd是逻辑1。例如，在这些实施例中，如果信号SLP_VDDM是逻辑0并且数据信号Dout是逻辑0，则信号Qvdd为逻辑0。因此，当信号SLP_VDDM为逻辑0时，信号Qvdd的值等于数据信号Dout，因为存储器单元阵列104a处于被配置为存储或读取数据的普通操作模式(状态)。
在一些实施例中，当功率管理电路100通过控制信号PISO转换为逻辑1而进入功率管理模式时，电路1200(图12)关闭供应电压VDD，并且输出电路500被配置为通过使用控制信号SLP_VDDM(在VDDM域中)而将信号Qvdd(在VDD域中)钳位于逻辑0。在这些实施例中，由于供应电压VDD被关断，因此VDD域中的信号不能被用于钳位信号Qvdd，而VDDM域中的信号被用于钳位信号Qvdd。
电路
图6是根据一些实施例的电路600的电路图。
电路600是图2的电路200的变型，因此省略了类似的详细描述。与图2的电路200相比，图6的锁存电路602和图6的反相器604替代NOR逻辑门224a，因此省略了类似的详细描述。电路600是图1的控制电路102a的实施例。
锁存电路602被配置为从电平移位器电路112接收控制信号PISO和控制信号SLP2。锁存电路602被配置为生成控制信号SLP3。在一些实施例中，控制信号SLP3具有第二电压摆幅。在一些实施例中，锁存电路602被配置为响应于控制信号PISO而锁存控制信号SLP2的状态。在一些实施例中，锁存电路602被配置为响应于控制信号PISO而锁存控制信号SLP2的先前状态。在一些实施例中，控制信号SLP3或SLP_VDDM是响应于控制信号PISO的上升沿的控制信号SLP2的锁存状态。在一些实施例中，控制信号SLP3或SLP_VDDM是响应于控制信号PISO的下降沿的控制信号SLP2的锁存状态。
锁存电路602的第一输入端子耦合到电平移位器电路112的输出，并被配置为接收控制信号SLP2。锁存电路602的第二输入端子被配置为接收控制信号PISO。在一些实施例中，锁存电路602的第二输入端子是锁存电路602的时钟输入端子。锁存电路602的输出端子耦合到反相器604的输入端子，并被配置为输出控制信号SLP3。
在一些实施例中，锁存电路602对应于正沿或负沿触发触发器。在一些实施例中，锁存电路602对应于SR触发器。在一些实施例中，边沿触发触发器包括DQ触发器、T触发器、JK触发器等。锁存电路602的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。
反相器604耦合在锁存电路602和反相器224b之间。反相器604被配置为响应于控制信号SLP3而生成控制信号SLP3B。在一些实施例中，控制信号SLP3B具有第二电压摆幅。在一些实施例中，控制信号SLP3B被从控制信号SLP3反相。反相器604的输入端子耦合到锁存电路602的输出端子，并被配置为接收控制信号SLP3。反相器604的输出端子耦合到反相器224b的输入端子，并且被配置为将控制信号SLP3B输出到反相器224b的输入端子。反相器604的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。
图6的反相器224b被配置为响应于控制信号SLP3B而生成控制信号SLP_VDDM。在一些实施例中，控制信号SLP_VDDM被从控制信号SLP3B反相。在一些实施例中，控制信号SLP_VDDM是控制信号SLP3的延迟版本。
波形
图7A-7B是根据一些实施例的电路的波形700A-700B的图。在一些实施例中，波形700A-700B对应于图1的电路100、或图6的电路600的波形。
波形700A是功率管理电路100和电路600进入功率管理模式，从而使存储器电路104进入睡眠模式(保持状态)的示例。
波形700A包括针对睡眠模式(保持)的电路100或600中的信号的曲线710、712、714和716。波形700B包括针对关闭模式(非保持)的电路100或600中的信号的曲线720、722、724和726。
在一些实施例中，至少曲线710或720表示图1和图6的第一供应电压VDD1；至少曲线712或722表示图1和图6的控制信号PISO；至少曲线714或724表示图1和图6的控制信号SDB；以及至少曲线716或726表示图1和图6的控制信号SLPB。波形700A-700B的时序标签与波形400A-400E的时序标签相似，因此为简洁起见省略了类似的详细描述。在一些实施例中，波形700A示出了从普通模式(例如表300中的第1行)到睡眠模式(例如表300中的第4行)的转换。
在时间T1，曲线710是逻辑1，曲线712是逻辑0，曲线714是逻辑1，曲线716是逻辑1，并且存储器电路104处于普通模式(例如图3的表300中的第1行)。例如，在一些实施例中，时间T1处的曲线710、712、714和716对应于表300中所示的条目的第1行。
在时间T1，曲线716开始从逻辑1转换为逻辑0。
在时间T3，曲线716完成向逻辑0的转换，这使控制信号SLP_VDD和SLP_VDDM从逻辑0转换为逻辑1，从而使电路100或600进入睡眠模式(例如表300的第2行)。
在时间T3，曲线712开始从逻辑0转换为逻辑1，从而使功率管理电路100转换为功率管理模式。在一些实施例中，功率管理电路100的功率管理模式为睡眠(保持模式)状态(例如表300的第4行)。
在时间T4，曲线712在逻辑0和逻辑1之间的中间位置。曲线712从逻辑0到逻辑1的改变使锁存电路602锁存控制信号SLP2(为逻辑1)和曲线716(为逻辑0)的先前状态。
由于曲线716(例如控制信号SLPB)在时间T3并且在建立时间Ts窗口内(在时间T2和T4之间)改变状态，因此曲线716的先前状态为逻辑0，并且控制信号SLP2的先前状态为逻辑1。换句话说，时间T2-T4之间的曲线716(例如逻辑0)和控制信号SLP2(例如逻辑1)的状态对应于先前状态。
在时间T5，曲线712为逻辑1，这使功率管理电路100处于功率管理模式，从而使存储器电路104处于睡眠(保持)模式(例如表300的第4行)。
在时间T5-T6之间，存储器电路104处于睡眠模式(保持)(例如表300的第4行)。
在时间T7，曲线712开始从逻辑1转换为逻辑0，从而使功率管理电路100转换而退出功率管理模式。
在时间T7之后，曲线712为逻辑0，并且功率管理电路100退出功率管理模式。在一些实施例中，在时间T7之后，曲线716转换为逻辑1，使功率管理电路100返回普通模式。在一些实施例中，时间T7之后的曲线712和716的转换使控制信号SLP_VDD和SLP_VDDM从逻辑1转换为逻辑0，从而使存储器电路104进入普通模式。例如，在一些实施例中，时间T7之后的曲线712和716的转换对应于表400中所示的条目的从第4行到第1行的转换。
图7B是根据一些实施例的电路的波形700B的图。波形700B是功率管理电路100和电路600进入功率管理模式，从而使存储器电路104进入关闭模式(非保持状态)的示例。在一些实施例中，波形700B示出了从普通模式(例如表300中的第1行)到关闭模式(例如表300中的第5行)的转换。
在时间T1，曲线720为逻辑1，曲线722为逻辑0，曲线724为逻辑1，曲线726为逻辑1，并且存储器电路104处于普通模式(例如图3的表300中的第1行)。例如，在一些实施例中，时间T1处的曲线720、722、724和726对应于表300中所示的条目的第1行。
在时间T1，曲线724和曲线726开始从逻辑1转换为逻辑0。
在时间T3，曲线724和曲线726完成向逻辑0的转换，这使控制信号SLP_VDD和SLP_VDDM从逻辑0转换为逻辑1，从而使电路100或600进入关闭模式(例如表300的第3行)。
在时间T3，曲线722开始从逻辑0转换为逻辑1，从而使功率管理电路100转换为功率管理模式。在一些实施例中，功率管理电路100的功率管理模式是关闭(非保持模式)状态(例如表300的第5行)。
在时间T4，曲线722位于逻辑0和逻辑1之间的中间位置。曲线722从逻辑0到逻辑1的改变使锁存电路602锁存控制信号SLP2(逻辑1)和曲线726(逻辑0)的先前状态，并且使锁存电路222锁存控制信号SD2(逻辑1)和曲线724(逻辑0)的先前状态。至少由于与以上针对图7A所述的类似的原因，时间T2-T4之间的曲线726的状态(例如逻辑0)和控制信号SLP2(例如逻辑1)对应于先前状态。
由于曲线724(例如控制信号SDB)在时间T3并且在建立时间Ts窗口内(在时间T2和T4之间)改变状态，因此曲线724的先前状态为逻辑0，并且控制信号SD2的先前状态为逻辑1。换句话说，时间T2-T4之间的曲线724的状态(例如逻辑0)和控制信号SD2(例如逻辑1)对应于先前状态。
在时间T5，曲线722为逻辑1，这使功率管理电路100处于功率管理模式，从而使存储器电路104处于关闭(非保持)模式(例如表300的第5行)。
在时间T5-T6之间，存储器电路104处于关闭模式(非保持)(例如表300的第5行)。
在时间T7，曲线722开始从逻辑1转换为逻辑0，从而使功率管理电路100转换以退出功率管理模式。
在时间T7之后，曲线722为逻辑0，并且功率管理电路100退出功率管理模式。在一些实施例中，在时间T7之后，曲线724和曲线726转换为逻辑1，使功率管理电路100返回普通模式。在一些实施例中，时间T7之后的曲线722、724和726的转换使控制信号SD_VDDM、SLP_VDD和SLP_VDDM从逻辑1转换为逻辑0，从而使存储器电路104进入普通模式。例如，在一些实施例中，时间T7之后的曲线722、724和726的转换对应于表400中所示的条目的从第5行到第1行的转换。
电路
图8是根据一些实施例的电路800的电路图。
电路800是图2的电路200的变型，因此省略了类似的详细描述。与图2的电路200相比，电路800不包括控制信号SDB，并且图2的控制信号SDB的功能通过使用控制信号PISO在电路800中实现。
在一些实施例中，通过去除控制信号SDB，图2的控制信号SDB的功能通过使用控制信号PISO在电路800中实现。例如，在一些实施例中，当PISO被启用或为逻辑1时，控制信号PISO使控制信号SLP_VDD和SLP_VDDM为逻辑1，从而使存储器电路104处于睡眠模式(保持模式)。
与图2的电路200相比，电路800不包括电平移位器电路112。与图2的电路200相比，图8的反相器108代替反相器108和NAND逻辑门110，图8的NOR逻辑门804代替NOR逻辑门224a，并且NAND逻辑门806代替反相器244，因此省略了类似的详细描述。电路800是图1的控制电路102a的实施例。
反相器802通过节点N3至少耦合到电平移位器电路114、NOR逻辑门226a或头部电路116。反相器802被配置为响应于控制信号SLPB而生成控制信号SLP3。在一些实施例中，控制信号SLP3具有第一电压摆幅。在一些实施例中，控制信号SLP3被从控制信号SLPB反相。反相器802的输入端子被配置为接收控制信号SLPB。反相器802的输出端子耦合到电平移位器电路114的输入和NOR逻辑门226a的第二输入端子。反相器802的输出端子被配置为将控制信号SLP3输出到电平移位器电路114的输入和NOR逻辑门226a的第二输入端子。反相器802的电压供应节点耦合到节点N3，并且被配置为接收第一供应电压VDD1。在一些实施例中，反相器802通过节点N3耦合到PMOS晶体管118的漏极。
图8的NOR逻辑门226a被配置为响应于控制信号SLP3和PISO1而生成控制信号SLP_VDDB。在一些实施例中，控制信号SLP3类似于图2的控制信号SLP1，因此图8的NOR逻辑门226a的操作类似于图2的NOR逻辑门226a的操作，因此省略了类似的详细描述。图8的反相器226b被配置为响应于控制信号SLP_VDDB而生成控制信号SLP_VDD。
图8的电平移位器电路114被配置为响应于控制信号SLP3而生成控制信号SLP4。在一些实施例中，控制信号SLP4具有第二电压摆幅。在一些实施例中，控制信号SLP3类似于图2的控制信号SD1，控制信号SLP4类似于与图2中的控制信号SD2，因此图8的电平移位器电路114的操作类似于图1-2的电平移位器电路114的操作，因此省略了类似的详细描述。
图8的锁存电路122被配置为响应于控制信号PISO和控制信号SLP4而生成控制信号SD_VDDM1。在一些实施例中，控制信号SLP4类似于图2的控制信号SD2，因此图8的锁存电路122的操作类似于图1-2的锁存电路122的操作，因此省略类似的详细描述。
NOR逻辑门804耦合在反相器224b和电平移位器电路114之间。NOR逻辑门804被配置为响应于控制信号PISO和控制信号SLP4而生成控制信号PISOB2。在一些实施例中，控制信号PISOB2具有第二电压摆幅。在一些实施例中，控制信号PISOB2被从控制信号PISO反相。在一些实施例中，控制信号PISOB2等于控制信号PISOB。NOR逻辑门804的输入端子被配置为接收控制信号PISOB。NOR逻辑门804的输入端子耦合到电平移位器电路114的输出端子，并被配置为接收控制信号SLP4。NOR逻辑门804的输出端子耦合到图8的反相器224b的输入端子，并被配置为将控制信号PISOB2输出到反相器224b的输入端子。NOR逻辑门804的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。
NAND逻辑门806耦合在锁存电路122和反相器246之间。NAND逻辑门806被配置为响应于控制信号PISO和控制信号SD_VDDM1而生成控制信号SD_VDDM1B’。在一些实施例中，控制信号SD_VDDM1B’具有第二电压摆幅。NAND逻辑门806的输入端子被配置为接收控制信号PISO。NAND逻辑门806的输入端子耦合至锁存电路122的输出端子，并被配置为接收控制信号SD_VDDM1。NAND逻辑门806的输出端子耦合到图8的反相器246的输入端子，并被配置为将控制信号SD_VDDM1B’输出到反相器246的输入端子。NAND逻辑门806的电压供应节点(未标记)被配置为接收第二供应电压VDDM1。
图8的反相器224b被配置为响应于控制信号PISOB2而生成控制信号SLP_VDDM。在一些实施例中，控制信号SLP_VDDM被从控制信号PISOB2反相。在一些实施例中，控制信号SLP_VDDM是控制信号PISO的延迟版本。在一些实施例中，控制信号PISOB2类似于图2的控制信号SLP_VDDMB，因此图8的反相器224b的操作类似于图2的反相器224b的操作，因此省略了类似的详细描述。
真值表
图9是根据一些实施例的图1中的电路100、或图8中的电路800的真值表900。提供表900的值和格式作为示例，并且表900的其他值和/或格式在本公开的范围内。
如图9的真值表900的第1行所示，如果控制信号PISO为逻辑0并且控制信号SLPB为逻辑1，则功率管理电路102或电路800使控制信号SLP_VDD、SLP_VDDM和SD_VDDM各自为逻辑0，从而使存储器电路104处于普通模式。
如图9的真值表900的第2行所示，如果控制信号PISO为逻辑0并且控制信号SLPB为逻辑0，则功率管理电路102或电路800使控制信号SLP_VDD和SLP_VDDM各自为逻辑1，并且控制信号SD_VDDM为逻辑0，从而使存储器电路104处于睡眠模式(保持模式)。
如图9的真值表900的第3行和第4行所示，在控制信号PISO为逻辑1时，使存储器电路104自动处于睡眠模式(保持模式)或关闭模式(非保持模式)，从而减少了至少电路100或800的功耗。
如图9的真值表900的第3行所示，如果控制信号PISO为逻辑1并且控制信号SLPB为逻辑1，则功率管理电路102或电路800使控制信号SLP_VDD和SLP_VDDM各自为逻辑1，并且控制信号SD_VDDM为逻辑0，从而使存储器电路104处于睡眠模式(保持模式)。在一些实施例中，至少对于真值表900的第3行，在信号SD2被图8的锁存电路122锁存并且第一供应电压VDD1由控制电路1200(图12)关闭之后，控制信号SLPB处于浮置或高阻抗状态(Z*)，从而至少使图8中的电平移位器电路114被禁用。
如图9的真值表900的第4行所示，如果控制信号PISO为逻辑1并且控制信号SDB为逻辑0，则功率管理电路102或电路800使控制信号SLP_VDD、SLP_VDDM和SD_VDDM中的每一者为逻辑1，从而使存储器电路104处于关闭模式(非保持模式)。在一些实施例中，至少对于真值表900的第4行，在信号SD2被图8的锁存电路122锁存并且第一供应电压VDD1由控制电路1200(图12)关闭之后，控制信号SLPB处于浮置或高阻抗状态(Z*)，从而使图8中的电平移位器电路114被禁用。
波形
图10A-10B是根据一些实施例的电路的波形1000A-1000B的图。在一些实施例中，波形1000A-1000B对应于图1的电路100、或图8的电路800的波形。
波形1000A包括针对睡眠模式(保持)的电路100或800中的信号的曲线1010、1012和1016。
在一些实施例中，至少曲线1010或1020表示图1和图8的第一供应电压VDD1；至少曲线1012或1022表示图1和图8的控制信号PISO；以及至少曲线1016或1026表示图1和图8的控制信号SLPB。
在时间T1，曲线1014为逻辑1，并且曲线1012为逻辑0。
在时间T3，曲线1012从逻辑0转换为逻辑1，这使控制信号SLP_VDD和SLP_VDDM从逻辑0转换为逻辑1，从而使存储器电路104进入睡眠模式(保持)。例如，在一些实施例中，曲线1012的此转换对应于表900中所示的条目的从第1行到第3行的转换。
在时间T5，曲线1012为逻辑1。
在时间T5-T6之间，存储器电路104处于睡眠模式(保持)。
在时间T7，曲线1012从逻辑1转换为逻辑0。在一些实施例中，曲线1012从逻辑1到逻辑0的转换使控制信号SLP_VDD和SLP_VDDM从逻辑1转换为逻辑0，从而使存储器电路104进入普通模式。例如，在一些实施例中，曲线1012的此转换对应于表900中所示的条目的从第3行到第1行的转换。
在时间T7之后，曲线1012为逻辑0。
波形1000B包括针对关闭模式(非保持)的电路100或800中的信号的曲线1020、1022和1026。
在时间T1，曲线1022为逻辑0，并且曲线1024从逻辑1转换为逻辑0。
在时间T3，曲线1024为逻辑0，并且曲线1022从逻辑0转换为逻辑1，这使控制信号SLP_VDD、SLP_VDDM和SD_VDDM从逻辑0转换为逻辑1，从而使存储器电路104进入关闭模式(非保持)。例如，在一些实施例中，曲线1022和曲线1024的此转换对应于表900中所示的条目的从第1行到第4行的转换。
在时间T5，曲线1022为逻辑1。
在时间T5-T6之间，存储器电路104处于关闭模式(非保持)。
在时间T7，曲线1022从逻辑1转换为逻辑0。在一些实施例中，曲线1022从逻辑1到逻辑0的转换使控制信号SLP_VDD和SLP_VDDM从逻辑1转换为逻辑0，从而使存储器电路104进入普通模式。例如，在一些实施例中，曲线1022的该转换对应于表900中所示的条目的从第4行到第1行的转换。在一些实施例中，曲线1022从逻辑1到逻辑0的转换以及曲线1026从逻辑0到逻辑1的转换使控制信号SD_VDDM从逻辑1转换为逻辑0，从而使存储器电路104进入睡眠模式。例如，在一些实施例中，曲线1022的该转换对应于表900中所示的条目的从第4行到第2行的转换。
在时间T7之后，曲线1022为逻辑0。
水平移位器电路
图11是根据一些实施例的电平移位器电路1100的电路图。
电平移位器电路1100是至少电平移位器电路106、112、114、206或506的实施例，并且省略类似的详细描述。
电平移位器电路1100被配置为接收信号LSin，并生成信号LSout。电平移位器电路1100是被配置为将信号从使用供应电压VXX1的第一电压域VXX移位到使用供应电压VYY1的第二电压域VYY的电平移位器电路。
在一些实施例中，第一电压域VXX是电压域VDD，供应电压VXX1是供应电压VDD1，第二电压域VYY是电压域VDDM，并且供应电压VYY1是供应电压VDDM1，以及电平移位器电路1100被配置为将信号从使用供应电压VDD1的电压域VDD移位到使用供应电压VDDM1的电压域VDDM。例如，在这些实施例中，电平移位器电路1100是至少电平移位器电路112或114的实施例，并且省略类似的详细描述。例如，在这些实施例中，当电平移位器电路1100是电平移位器电路112的实施例时，信号LSin至少对应于控制信号SLP1，并且信号LSout至少对应于控制信号SLP2。例如，在这些实施例中，当电平移位器电路1100是电平移位器电路114的实施例时，信号LSin至少对应于控制信号SD1或SLP3，并且信号LSout至少对应于控制信号SD2或SLP4。
在一些实施例中，第一电压域VXX是电压域VDDM，供应电压VXX1是供应电压VDDM1，第二电压域VYY是电压域VDD，并且供应电压VYY1是供应电压VDD1，以及电平移位器电路1100被配置为将信号从使用供应电压VDDM1的电压域VDDM移位到使用供应电压VDD1的电压域VDD。例如，在这些实施例中，电平移位器电路1100是至少电平移位器电路106、206或506的实施例，并且省略类似的详细描述。例如，在这些实施例中，当电平移位器电路1100是电平移位器电路106的实施例时，信号LSin至少对应于控制信号PISO，并且信号LSout至少对应于控制信号PISO1。例如，在这些实施例中，当电平移位器电路1100是电平移位器电路206的实施例时，信号LSin至少对应于控制信号PISOB，并且信号LSout至少对应于控制信号PISOB1。例如，在这些实施例中，当电平移位器电路1100是电平移位器电路506的实施例时，信号LSin至少对应于信号preQ，并且信号LSout至少对应于控制信号QBvdd。
电平移位器电路1100被配置为在输入端子(未标记)上接收信号LSin，并在输出端子(未标记)上输出信号LSout。信号LSin对应于电平移位器电路1100的输入信号，并且信号LSout对应于电平移位器电路1100的输出信号。电平移位器电路1100被配置为基于信号LSin生成信号LSout。
信号LSout对应于信号LSin的电平移位版本。在一些实施例中，电平移位器电路1100的信号LSin的电压电平小于电平移位器电路1100的信号LSout的电压电平。在一些实施例中，电平移位器电路1100的信号LSin的电压电平大于电平移位器电路1100的信号LSout的电压电平。
电平移位器电路1100包括反相器1102、NMOS晶体管1104、PMOS晶体管1106、PMOS晶体管1108、PMOS晶体管1110、PMOS晶体管1112、NMOS晶体管1114和反相器1116。
反相器1102的输入端子被配置为接收信号LSin。反相器1102的输入端子、PMOS晶体管1106的栅极端子、以及NMOS晶体管1104的栅极端子中的每一者彼此耦合。反相器1102的输出端子被配置为输出信号LSBin。在一些实施例中，信号LSBin是信号LSin的反相形式。反相器1102被配置为基于信号CKPI生成信号LSBin。反相器1102耦合到电压供应VXX。在一些实施例中，反相器1102是耦合到电压供应VXX和参考电压供应VSS的CMOS反相器类型。
NMOS晶体管1104的栅极端子被配置为接收信号LSin。NMOS晶体管1104的源极端子耦合到参考电压供应VSS。NMOS晶体管1104的漏极端子、PMOS晶体管1106的漏极端子、PMOS晶体管1110的栅极端子、以及反相器1116的输入端子中的每一者在节点11-N1处耦合在一起。
PMOS晶体管1106的栅极端子被配置为接收信号LSin。PMOS晶体管1106的源极端子耦合到PMOS晶体管1108的漏极端子。
PMOS晶体管1108的源极端子与电压供应VYY相耦合。PMOS晶体管1108的栅极端子、NMOS晶体管1114的漏极端子、以及PMOS晶体管1112的漏极端子中的每一者在节点11-N2处彼此耦合。PMOS晶体管1108的栅极端子被配置为接收节点11-N2处的电压。在一些实施例中，PMOS晶体管1108基于节点11-N2处的电压来导通或截止。
NMOS晶体管1104、PMOS晶体管1106和PMOS晶体管1108被配置为设置对应于信号LSBout的节点11-N1的电压。例如，在一些实施例中，如果NMOS晶体管1104导通，则NMOS晶体管1104被配置为将节点11-N1拉向参考电压VSS。例如，在一些实施例中，如果PMOS晶体管1106和1108导通，则PMOS晶体管1106和1108被配置为将节点11-N1拉向供应电压VYY1。
PMOS晶体管1110的源极端子与电压供应VYY相耦合。PMOS晶体管1110的漏极端子与PMOS晶体管1112的源极端子相耦合。PMOS晶体管1110的栅极端子至少耦合到节点11-N1。节点11-N1处的电压对应于信号LSBout。PMOS晶体管1110的栅极端子被配置为接收信号LSBout。在一些实施例中，PMOS晶体管1110基于对应于信号LSBout的节点11-N1处的电压而导通或关断。
PMOS晶体管1112的栅极端子被配置为从反相器1102接收信号LSBin。PMOS晶体管1112的栅极端子、NMOS晶体管1114的栅极端子和反相器1102的输出端子中的每一者彼此耦合。
NMOS晶体管1114的栅极端子被配置为从反相器1102接收信号LSBin。NMOS晶体管1114的源极端子耦合至参考电压供应VSS。
NMOS晶体管1114、PMOS晶体管1110和PMOS晶体管1112被配置为设置对应于信号LSBout的节点11-N1的电压。例如，在一些实施例中，如果NMOS晶体管1114导通，则NMOS晶体管1114被配置为将节点11-N2拉向参考电压VSS。例如，在一些实施例中，如果PMOS晶体管1110和1112导通，则PMOS晶体管1110和1112被配置为将节点11-N2拉向供应电压VYY1。
反相器1116的输入端子被配置为从节点11-N1接收信号LSBout。反相器1116的输出端子被配置为输出信号LSout。在一些实施例中，信号LSout是信号LSBout的反相版本。反相器1116被配置为基于信号LSBout生成信号LSout。反相器1116耦合到电压供应VYY。在一些实施例中，反相器1116是耦合到电压供应VYY和参考电压VSS的CMOS反相器类型。信号LSout对应于电平移位器电路1100的输出信号。信号LSout是信号LSin的电平移位版本。
用于电平移位器电路1100的其他配置和类型的电平移位器在本公开的范围内。
图12是根据一些实施例的电路1200的电路图。
电路1200被配置为关闭或接通提供给电路100、200、500、600、800和1100的供应电压VDD。
电路1200包括耦合到节点N9的PMOS晶体管1202。在一些实施例中，PMOS晶体管1202被配置为当由控制信号CS导通或启用时，将供应电压VDD1提供给节点N9。在一些实施例中，PMOS晶体管1202被配置为当由控制信号CS关断或禁用时，不将供应电压VDD1提供给节点N9。在一些实施例中，控制信号CS是控制信号PISO。在一些实施例中，控制信号CS是控制信号PISO的延迟版本。
例如，在一些实施例中，如果控制信号CS为逻辑0，则PMOS晶体管1202导通并将节点N9拉向供应电压VSS1。在一些实施例中，当控制信号PISO为逻辑0时，控制信号为逻辑0，从而使功率管理电路100不处于功率管理模式。
例如，在一些实施例中，如果控制信号CS为逻辑1，则PMOS晶体管1202关断，并且PMOS晶体管1202不将供应电压VSS提供给节点N9。在一些实施例中，当控制信号PISO为逻辑1时，控制信号为逻辑1，从而使功率管理电路100处于功率管理模式。
PMOS晶体管1202的源极端子被配置电压供应节点，其被配置为从电压供应VDD接收供应电压VDD1。PMOS晶体管1202的栅极端子被配置为接收控制信号CS。在一些实施例中，控制信号CS导通或关断PMOS晶体管1202。
PMOS晶体管1202的漏极端子耦合到节点N9。在一些实施例中，PMOS晶体管1202的漏极端子耦合到图1-2、图5-6和图8中的节点N1和N7。在一些实施例中，PMOS晶体管1202的漏极端子耦合到至少OR逻辑门126、反相器242、反相器226b、NOR逻辑门226a、电平移位器电路106、电平移位器电路206、电平移位器电路506、或电平移位器电路1100的电压供应节点。
方法
图13是根据一些实施例的操作电路的方法的流程图，例如相应的图1、图2、图5-6、图8或图11-12的电路100-200、500-600、800或1100-1200。应当理解，可以在图13中描绘的方法1300之前、期间和/或之后执行附加操作，并且本文可仅简要描述了一些其他处理。应当理解，方法1300利用了相应的图1-2、图5-6、图8或图11-12的电路100-200、500-600、800或1100-1200中的一者或多者的特征，或者相应的图3或图9的真值表300或900的一个或多个特征，或者相应的图4A-4D、图7A-7B或图10A-10B的波形400A-400D、700A-700B或1000A-1000B的一个或多个特征。
在方法1300的操作1302中，至少第一控制信号(PISO)、第二控制信号(SLPB)或第三控制信号(SDB)由功率控制电路(电路100、102或102a)接收。在一些实施例中，方法1300的功率控制电路耦合到具有第一电压的第一电压供应和具有第二电压的第二电压供应。
在方法1300的操作1304中，第一输出控制信号(SD_VDDM)、第二输出控制信号(SLP_VDDM)和第三输出控制信号(SLP_VDD)由功率控制电路至少响应于第一控制信号(PISO)、第二控制信号(SLPB)或第三控制信号(SDB)而生成。在一些实施例中，至少第一电压(VDDM1)或第一控制信号(PISO)具有第一电压摆幅(VDDM)，并且至少第二电压(VDD1)、第二控制信号(SLPB)或第三控制信号(SDB)具有不同于第一电压摆幅的第二电压摆幅(VDD)。
在方法1300的操作1306中，至少第一供应电压(VDDAI)、第二供应电压(VDDMH)或第三供应电压(VDDH)由头部电路响应于至少第一输出控制信号、第二输出控制信号或第三输出控制信号来提供。
在方法1300的操作1308中，使功率控制电路响应于第一控制信号(PISO)的第一值(1)而进入功率管理模式。在一些实施例中，功率管理模式具有第一降低功率状态和第二降低功率状态。在一些实施例中，使功率控制电路进入功率管理模式的操作1308包括：至少响应于第一供应电压(VDDAI)或第一控制信号(PISO)，关闭第二电压供应(VDD)并使存储器电路处于第一降低功率状态或第二降低功率状态。在一些实施例中，存储器电路耦合到功率控制电路和第一头部电路。
在一些实施例中，使存储器电路至少响应于第一供应电压(VDDAI)或第一控制信号(PISO)而处于第一降低功率状态或第二降低功率状态，包括使存储器电路响应于第一输出控制信号(SD_VDDM)具有第一逻辑值(1)而处于第二降低功率状态，或者使存储器电路响应于第一输出控制信号(SD_VDDM)具有第二逻辑值(0)而处于第一降低功率状态。在一些实施例中，第二降低功率状态对应于存储器电路的关闭模式，第一降低功率状态对应于存储器电路的睡眠模式，并且第一逻辑值不同于第二逻辑值。
在方法1300的操作1310中，使功率控制电路响应于第一控制信号(PISO)的第二值(0)而退出功率管理模式从而进入普通模式，功率管理模式具有普通功率状态、第一降低功率状态和第二降低功率状态，第二值与第一值相反。在一些实施例中，使功率控制电路退出功率管理模式的操作1310包括打开第二电压供应(VDD)。
在一些实施例中，使功率控制电路退出功率管理模式的操作1310还包括：使存储器电路响应于第三输出控制信号(SLP_VDD)和第二输出控制信号(SLP_VDDM)具有第一逻辑值(1)，并且第一控制信号(PISO)和第一输出控制信号(SD_VDDM)具有第二逻辑值(0)而处于第一降低功率状态；使存储器电路响应于第一控制信号(PISO)具有第二逻辑值(0)，并且第一输出控制信号(SD_VDDM)、第二输出控制信号(SLP_VDDM)和第三输出控制信号(SLP_VDD)具有第一逻辑值(1)而处于第二降低功率状态；或者使存储器电路响应于第一控制信号(PISO)、第一输出控制信号(SD_VDDM)、第二输出控制信号(SLP_VDDM)和第三输出控制信号(SLP_VDD)具有第二逻辑值(0)而处于普通功率状态。
在一些实施例中，普通功率状态对应于存储器电路的普通功率模式。在一些实施例中，第一降低功率状态对应于存储器电路的睡眠模式，并且第一逻辑值不同于第二逻辑值。在一些实施例中，第二降低功率状态对应于存储器电路的关闭模式。
在一些实施例中，第一逻辑值是逻辑高。在一些实施例中，第一逻辑值是逻辑低。
在一些实施例中，未执行方法1300的一个或多个操作。尽管上面参考图1-2描述了方法1300，但应当理解，方法1300利用了图3-12中的一者或多者的特征。在一些这些实施例中，将与图3-12的电路300-1200的描述和操作一致地执行方法1300的其他操作。
此外，出于说明的目的，图1-13中所示的各种PMOS或NMOS晶体管具有特定的掺杂剂类型(例如N型或P型)。本公开的实施例不限于特定晶体管类型，并且图1-13中所示的PMOS或NMOS晶体管中的一者或多者可以用不同晶体管/掺杂剂类型的相应晶体管来代替。类似地，以上描述中使用的各种信号的低逻辑值或高逻辑值也用于说明。本公开的实施例不限于信号被激活和/或去激活时的特定逻辑值。选择不同的逻辑值在各种实施例的范围内。
在电路或方法100-1200中选择不同数量的反相器在各种实施例的范围内。在电路或方法100-1200中选择不同数量的电路元件在各种实施例的范围内。
本说明书的一个方面涉及一种电路。该电路包括功率管理电路和存储器电路。功率管理电路被配置为接收第一控制信号和第二控制信号，并提供第一供应电压、第二供应电压和第三供应电压，第一控制信号具有第一电压摆幅，并且第二控制信号具有与第一电压摆幅不同的第二电压摆幅，第一控制信号使功率管理电路进入具有第一状态和第二状态的功率管理模式。存储器电路耦合到功率管理电路，并且至少响应于由功率管理电路提供的第一供应电压而处于第一状态或第二状态。
本说明书的另一方面涉及一种电路。该电路包括功率控制电路和第一头部电路。功率控制电路耦合到具有第一电压的第一电压供应和具有第二电压的第二电压供应，该功率控制电路被配置为至少响应于第一控制信号、第二控制信号或第三控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号，至少第一电压或第一控制信号具有第一电压摆幅，并且至少第二电压、第二控制信号或第三控制信号具有与第一电压摆幅不同的第二电压摆幅，第一控制信号使功率控制电路进入具有第一降低功率状态和第二降低功率状态的功率管理模式。第一头部电路耦合到功率控制电路，并且被配置为至少响应于第一输出控制信号、第二输出控制信号或第三输出控制信号而至少提供第一供应电压、第二供应电压或第三供应电压。在一些实施例中，功率管理模式包括第二电压供应被关闭。
本说明书的又一方面涉及一种操作电路的方法。该方法包括由功率控制电路至少接收第一控制信号、第二控制信号或第三控制信号，该功率控制电路耦合到具有第一电压的第一电压供应和具有第二电压的第二电压供应。该方法还包括由功率控制电路至少响应于第一控制信号、第二控制信号或第三控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号，至少第一电压或第一控制信号具有第一电压摆幅，并且至少第二电压、第二控制信号或第三控制信号具有与第一电压摆幅不同的第二电压摆幅。该方法还包括由头部电路至少响应于第一输出控制信号、第二输出控制信号或第三输出控制信号而至少提供第一供应电压、第二供应电压或第三供应电压。该方法还包括使功率控制电路响应于第一控制信号的第一值而进入功率管理模式，该功率管理模式具有第一降低功率状态和第二降低功率状态。在一些实施例中，使功率控制电路进入功率管理模式包括关闭第二电压供应；并且使存储器电路至少响应于第一供应电压或第一控制信号而处于第一降低功率状态或第二降低功率状态，该存储器电路耦合到功率控制电路和第一头部电路。
已经描述了多个实施例。然而将理解，可以在不脱离本公开的精神和范围的情况下进行各种修改。例如，被示为特定掺杂剂类型的各种晶体管(例如N型或P型金属氧化物半导体(NMOS或PMOS))是出于说明目的。本公开的实施例不限于特定类型。为特定晶体管选择不同的掺杂剂类型在各种实施例的范围内。在以上描述中使用的各种信号的低逻辑值或高逻辑值也用于说明。各种实施例不限于信号被激活和/或去激活时的特定逻辑值。选择不同的逻辑值在各种实施例的范围内。在各种实施例中，晶体管用作开关。代替晶体管使用的开关电路在各种实施例的范围内。在各种实施例中，晶体管的源极可以被配置为漏极，并且漏极可以被配置为源极。如此，术语源极和漏极可互换使用。各种信号由相应的电路生成，但为简单起见，未示出电路。
各个附图示出了使用分立电容器的电容性电路进行说明。可以使用等效电路。例如，可以代替分立电容器使用电容性器件、电路或网络(例如电容器、电容性元件、器件、电路等的组合)。上面的图示包括示例性步骤，但这些步骤不一定按所示顺序执行。根据所公开的实施例的精神和范围，可以适当地添加、替换、改变顺序、和/或消除步骤。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种电路，包括：功率管理电路，所述功率管理电路被配置为接收第一控制信号和第二控制信号，并提供第一供应电压、第二供应电压和第三供应电压，所述第一控制信号具有第一电压摆幅，并且所述第二控制信号具有与所述第一电压摆幅不同的第二电压摆幅，所述第一控制信号使所述功率管理电路进入具有第一状态和第二状态的功率管理模式；以及存储器电路，所述存储器电路耦合到所述功率管理电路，并且至少响应于由所述功率管理电路提供的所述第一供应电压而处于所述第一状态或所述第二状态。
示例2.根据示例1所述的电路，其中，所述功率管理电路还包括：控制电路，所述控制电路被配置为响应于所述第一控制信号和所述第二控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号，所述第一输出控制信号和所述第二输出控制信号具有所述第一电压摆幅，并且所述第三输出控制信号具有所述第二电压摆幅；以及第一头部电路，所述第一头部电路耦合到所述控制电路和所述存储器电路，并被配置为至少响应于所述第一输出控制信号、所述第二输出控制信号、或所述第三输出控制信号而至少调整所述第一供应电压、所述第二供应电压、或所述第三供应电压。
示例3.根据示例2所述的电路，其中，所述控制电路包括：第一电平移位器电路，所述第一电平移位器电路耦合到具有所述第一供应电压的第一电压供应以及具有所述第二供应电压的第二电压供应，所述第二电压供应不同于所述第一电压供应，并且被配置为接收所述第一控制信号，并至少响应于所述第一控制信号而至少生成第一电平移位信号，所述第一电平移位信号具有所述第二电压摆幅；以及第二头部电路，所述第二头部电路至少耦合到所述电平移位器电路、所述第一电压供应和所述第二电压供应，并且被配置为响应于所述第一控制信号而将所述第一电压供应的所述第一供应电压提供给第一电压供应节点，并响应于所述第一电平移位信号而将所述第二电压供应的所述第二供应电压提供给第二电压供应节点。
示例4.根据示例3所述的电路，其中，所述控制电路还包括：NAND逻辑门，所述NAND逻辑门通过所述第二电压供应节点至少耦合到所述第二头部电路，所述NAND逻辑门被配置为响应于所述第二控制信号和第三控制信号而生成NAND控制信号，所述NAND控制信号和所述第三控制信号具有所述第二电压摆幅，所述NAND逻辑门包括：第一NAND输入端子，被配置为接收所述第三控制信号；第二NAND输入端子，被配置为接收所述第二控制信号；以及NAND输出端子，被配置为输出所述NAND控制信号。
示例5.根据示例4所述的电路，其中，所述控制电路还包括：第一OR逻辑门，所述第一OR逻辑门被配置为响应于所述第一电平移位信号和所述NAND控制信号而生成所述第三输出控制信号，所述第一OR逻辑门包括：第一OR输入端子，耦合到所述第一电平移位器电路的输出并被配置为接收所述第一电平移位信号；第二OR输入端子，耦合到所述NAND输出端子并被配置为接收所述NAND控制信号；以及第一OR输出端子，被配置为输出所述第三输出控制信号。
示例6.根据示例5所述的电路，其中，所述控制电路还包括：第二电平移位器电路，所述第二电平移位器电路通过所述第一电压供应节点耦合到所述第一电压供应，并通过所述第二电压供应节点耦合到所述第二电压供应，所述第二电平移位器电路被配置为接收所述NAND控制信号，并至少响应于所述NAND控制信号而至少生成第四控制信号，所述第四控制信号具有所述第一电压摆幅；以及第二OR逻辑门，所述第二OR逻辑门被配置为响应于所述第一控制信号和所述第四控制信号而生成所述第二输出控制信号，所述第二OR逻辑门包括：第三OR输入端子，被配置为接收所述第一控制信号；第四OR输入端子，耦合到所述第二电平移位器电路的输出并被配置为接收所述第四控制信号；以及第二OR输出端子，被配置为输出所述第二输出控制信号。
示例7.根据示例3所述的电路，其中，所述控制电路还包括：反相器，所述反相器通过所述第二电压供应节点至少耦合到所述第二头部电路，所述反相器被配置为接收第三控制信号，并响应于所述第三控制信号而生成第四控制信号，所述第四控制信号和所述第三控制信号具有所述第二电压摆幅，所述反相器包括：所述反相器的输入端子，被配置为接收所述第三控制信号；以及所述反相器的输出端子，被配置为输出所述第四控制信号。
示例8.根据示例7所述的电路，其中，所述控制电路还包括：第二电平移位器电路，所述第二电平移位器电路通过所述第一电压供应节点耦合到所述第一电压供应，并通过所述第二电压供应节点耦合到所述第二电压供应，所述第二电平移位器电路被配置为接收所述第四控制信号，并至少响应于所述第四控制信号而至少生成第五控制信号，所述第五控制信号具有所述第一电压摆幅。
示例9.根据示例8所述的电路，其中，所述控制电路还包括：锁存电路，所述锁存电路耦合到所述第二电平移位器电路的输出，并被配置为响应于所述第一控制信号和所述第四控制信号而生成所述第一输出控制信号，所述锁存电路包括：第一锁存输入端子，耦合到所述第二电平移位器电路的输出，并被配置为接收所述第四控制信号；第二锁存输入端子，被配置为接收所述第一控制信号；以及锁存输出端子，被配置为输出所述第一输出控制信号，所述第一输出控制信号对应于所述第四控制信号的先前状态。
示例10.一种电路，包括：功率控制电路，所述功率控制电路耦合到具有第一电压的第一电压供应和具有第二电压的第二电压供应，所述功率控制电路被配置为至少响应于第一控制信号、第二控制信号或第三控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号，至少所述第一电压或所述第一控制信号具有第一电压摆幅，并且至少所述第二电压、所述第二控制信号或所述第三控制信号具有与所述第一电压摆幅不同的第二电压摆幅，所述第一控制信号使所述功率控制电路进入具有第一降低功率状态和第二降低功率状态的功率管理模式；以及第一头部电路，所述第一头部电路耦合到所述功率控制电路，并且被配置为至少响应于所述第一输出控制信号、所述第二输出控制信号或所述第三输出控制信号而至少提供第一供应电压、第二供应电压或第三供应电压，其中，所述功率管理模式包括所述第二电压供应被关闭。
示例11.根据示例10所述的电路，还包括：存储器电路，所述存储器电路耦合到所述功率控制电路和所述第一头部电路，并且至少响应于所述第一供应电压、或所述功率控制电路进入所述功率管理模式而处于所述第一降低功率状态或所述第二降低功率状态。
示例12.根据示例11所述的电路，其中，所述第一头部电路包括：第一P型晶体管，具有与所述第一电压供应相耦合的源极，所述第一P型晶体管的栅极被配置为接收所述第一输出控制信号，并且所述第一P型晶体管的漏极通过第一节点与所述存储器电路相耦合，所述第一P型晶体管被配置为将所述第一供应电压提供给所述存储器电路；第二P型晶体管，具有与所述第二电压供应相耦合的源极，所述第二P型晶体管的栅极被配置为接收所述第二输出控制信号，并且所述第二P型晶体管的漏极通过第二节点与所述存储器电路相耦合，所述第二P型晶体管被配置为将所述第二供应电压提供给所述存储器电路；以及第三P型晶体管，具有与所述第二电压供应相耦合的源极，所述第三P型晶体管的栅极被配置为接收所述第三输出控制信号，并且所述第三P型晶体管的漏极通过第三节点与所述存储器电路相耦合，所述第三P型晶体管被配置为将所述第三供应电压提供给所述存储器电路。
示例13.根据示例12所述的电路，其中，所述存储器电路包括：存储器单元阵列，通过所述第一节点耦合到所述第一P型晶体管，被配置为存储数据，并被配置为从所述第一节点接收所述第一供应电压；第一外围电路，耦合到所述存储器单元阵列和所述第二P型晶体管，并被配置为从所述第二节点接收所述第二供应电压；以及第二外围电路，耦合到所述存储器单元阵列和所述第三P型晶体管，并被配置为从所述第三节点接收所述第三供应电压。
示例14.根据示例13所述的电路，还包括：输出电路，耦合到所述存储器单元阵列和所述控制电路，并被配置为钳位第四节点上的第一数据信号，所述第一数据信号响应于所述第一输出控制信号而具有所述第二电压摆幅，所述第一输出控制信号具有所述第一个电压摆幅。
示例15.根据示例14所述的电路，其中，所述输出电路包括：缓冲电路，耦合到所述存储器单元阵列，被配置为接收第二数据信号并输出第三数据信号；以及NOR逻辑门，包括：第一NOR输入端子，耦合到所述缓冲电路的输出并被配置为接收所述第三数据信号；第二NOR输入端子，耦合到所述功率控制电路并被配置为接收所述第二输出控制信号；以及第一NOR输出端子，被配置为输出第四数据信号(preQ)。
示例16.根据示例15所述的电路，其中，所述输出电路还包括：电平移位器电路，耦合到所述第一电压供应和所述第二电压供应，并被配置为接收所述第四数据信号，并至少响应于所述第四数据信号而至少生成反相第一数据信号，所述反相第一数据信号具有所述第二电压摆幅；以及反相器，包括：所述反相器的输入端子，耦合到所述电平移位器电路的输出，并被配置为接收所述反相第一数据信号；以及所述反相器的输出端子，被配置为生成所述第一数据信号。
示例17.根据示例16所述的电路，其中，所述输出电路还包括：N型晶体管，具有与参考电压供应相耦合的源极，所述N型晶体管的栅极耦合到所述功率控制电路并被配置为接收所述第二输出控制信号，并且所述N型晶体管的漏极通过所述第四节点与所述反相器的输出端子相耦合。
示例18.一种操作电路的方法，所述方法包括：由功率控制电路至少接收第一控制信号、第二控制信号或第三控制信号，所述功率控制电路耦合到具有第一电压的第一电压供应和具有第二电压的第二电压供应；由所述功率控制电路至少响应于第一控制信号、第二控制信号或第三控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号，至少所述第一电压或所述第一控制信号具有第一电压摆幅，并且至少所述第二电压、所述第二控制信号或所述第三控制信号具有与所述第一电压摆幅不同的第二电压摆幅；由头部电路至少响应于所述第一输出控制信号、所述第二输出控制信号或所述第三输出控制信号而至少提供第一供应电压、第二供应电压或第三供应电压；使所述功率控制电路响应于所述第一控制信号的第一值而进入功率管理模式，所述功率管理模式具有第一降低功率状态和第二降低功率状态，其中，使所述功率控制电路进入所述功率管理模式包括：关闭所述第二电压供应；并且使存储器电路至少响应于所述第一供应电压或所述第一控制信号而处于所述第一降低功率状态或所述第二降低功率状态，所述存储器电路耦合到所述功率控制电路和所述头部电路。
示例19.根据示例18所述的方法，还包括：使所述功率控制电路响应于所述第一控制信号的第二值而退出所述功率管理模式从而进入普通模式，所述功率管理模式具有普通功率状态、所述第一降低功率状态和所述第二降低功率状态，所述第二值与所述第一值相反，其中，使所述功率控制电路退出所述功率管理模式包括：打开所述第二电压供应；使所述存储器电路响应于所述第三输出控制信号和所述第二输出控制信号具有第一逻辑值，并且所述第一控制信号和所述第一输出控制信号具有第二逻辑值而处于所述第一降低功率状态，所述第一降低功率状态对应于所述存储器电路的睡眠模式，并且所述第一逻辑值不同于所述第二逻辑值；使所述存储器电路响应于所述第一控制信号具有所述第二逻辑值，并且所述第一输出控制信号、所述第二输出控制信号和所述第三输出控制信号具有所述第一逻辑值而处于所述第二降低功率状态，所述第二降低功率状态对应于所述存储器电路的关闭模式；或者使所述存储器电路响应于所述第一控制信号、所述第一输出控制信号、所述第二输出控制信号和所述第三输出控制信号具有所述第二逻辑值而处于所述普通功率状态，所述普通功率状态对应于所述存储器电路的普通功率模式。
示例20.根据示例18所述的方法，其中，使所述存储器电路至少响应于所述第一供应电压或所述第一控制信号而处于所述第一降低功率状态或所述第二降低功率状态包括：使所述存储器电路响应于所述第一输出控制信号具有第一逻辑值而处于所述第二降低功率状态，所述第二降低功率状态对应于所述存储器电路的关闭模式；或者使所述存储器电路响应于所述第一输出控制信号具有第二逻辑值而处于所述第一降低功率状态，所述第一降低功率状态对应于所述存储器电路的睡眠模式，并且所述第一逻辑值不同于所述第二逻辑值。

Claims (10)

1.一种电路，包括：
功率管理电路，所述功率管理电路被配置为接收第一控制信号和第二控制信号，并提供第一供应电压、第二供应电压和第三供应电压，所述第一控制信号具有第一电压摆幅，并且所述第二控制信号具有与所述第一电压摆幅不同的第二电压摆幅，所述第一控制信号使所述功率管理电路进入具有第一状态和第二状态的功率管理模式；以及
存储器电路，所述存储器电路耦合到所述功率管理电路，并且至少响应于由所述功率管理电路提供的所述第一供应电压而处于所述第一状态或所述第二状态。
2.根据权利要求1所述的电路，其中，所述功率管理电路还包括：
控制电路，所述控制电路被配置为响应于所述第一控制信号和所述第二控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号，所述第一输出控制信号和所述第二输出控制信号具有所述第一电压摆幅，并且所述第三输出控制信号具有所述第二电压摆幅；以及
第一头部电路，所述第一头部电路耦合到所述控制电路和所述存储器电路，并被配置为至少响应于所述第一输出控制信号、所述第二输出控制信号、或所述第三输出控制信号而至少调整所述第一供应电压、所述第二供应电压、或所述第三供应电压。
3.根据权利要求2所述的电路，其中，所述控制电路包括：
第一电平移位器电路，所述第一电平移位器电路耦合到具有所述第一供应电压的第一电压供应以及具有所述第二供应电压的第二电压供应，所述第二电压供应不同于所述第一电压供应，并且被配置为接收所述第一控制信号，并至少响应于所述第一控制信号而至少生成第一电平移位信号，所述第一电平移位信号具有所述第二电压摆幅；以及
第二头部电路，所述第二头部电路至少耦合到所述电平移位器电路、所述第一电压供应和所述第二电压供应，并且被配置为响应于所述第一控制信号而将所述第一电压供应的所述第一供应电压提供给第一电压供应节点，并响应于所述第一电平移位信号而将所述第二电压供应的所述第二供应电压提供给第二电压供应节点。
4.根据权利要求3所述的电路，其中，所述控制电路还包括：
NAND逻辑门，所述NAND逻辑门通过所述第二电压供应节点至少耦合到所述第二头部电路，所述NAND逻辑门被配置为响应于所述第二控制信号和第三控制信号而生成NAND控制信号，所述NAND控制信号和所述第三控制信号具有所述第二电压摆幅，所述NAND逻辑门包括：
第一NAND输入端子，被配置为接收所述第三控制信号；
第二NAND输入端子，被配置为接收所述第二控制信号；以及
NAND输出端子，被配置为输出所述NAND控制信号。
5.根据权利要求4所述的电路，其中，所述控制电路还包括：
第一OR逻辑门，所述第一OR逻辑门被配置为响应于所述第一电平移位信号和所述NAND控制信号而生成所述第三输出控制信号，所述第一OR逻辑门包括：
第一OR输入端子，耦合到所述第一电平移位器电路的输出并被配置为接收所述第一电平移位信号；
第二OR输入端子，耦合到所述NAND输出端子并被配置为接收所述NAND控制信号；以及
第一OR输出端子，被配置为输出所述第三输出控制信号。
6.根据权利要求5所述的电路，其中，所述控制电路还包括：
第二电平移位器电路，所述第二电平移位器电路通过所述第一电压供应节点耦合到所述第一电压供应，并通过所述第二电压供应节点耦合到所述第二电压供应，所述第二电平移位器电路被配置为接收所述NAND控制信号，并至少响应于所述NAND控制信号而至少生成第四控制信号，所述第四控制信号具有所述第一电压摆幅；以及
第二OR逻辑门，所述第二OR逻辑门被配置为响应于所述第一控制信号和所述第四控制信号而生成所述第二输出控制信号，所述第二OR逻辑门包括：
第三OR输入端子，被配置为接收所述第一控制信号；
第四OR输入端子，耦合到所述第二电平移位器电路的输出并被配置为接收所述第四控制信号；以及
第二OR输出端子，被配置为输出所述第二输出控制信号。
7.根据权利要求3所述的电路，其中，所述控制电路还包括：
反相器，所述反相器通过所述第二电压供应节点至少耦合到所述第二头部电路，所述反相器被配置为接收第三控制信号，并响应于所述第三控制信号而生成第四控制信号，所述第四控制信号和所述第三控制信号具有所述第二电压摆幅，所述反相器包括：
所述反相器的输入端子，被配置为接收所述第三控制信号；以及
所述反相器的输出端子，被配置为输出所述第四控制信号。
8.根据权利要求7所述的电路，其中，所述控制电路还包括：
第二电平移位器电路，所述第二电平移位器电路通过所述第一电压供应节点耦合到所述第一电压供应，并通过所述第二电压供应节点耦合到所述第二电压供应，所述第二电平移位器电路被配置为接收所述第四控制信号，并至少响应于所述第四控制信号而至少生成第五控制信号，所述第五控制信号具有所述第一电压摆幅。
9.一种电路，包括：
功率控制电路，所述功率控制电路耦合到具有第一电压的第一电压供应和具有第二电压的第二电压供应，所述功率控制电路被配置为至少响应于第一控制信号、第二控制信号或第三控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号，至少所述第一电压或所述第一控制信号具有第一电压摆幅，并且至少所述第二电压、所述第二控制信号或所述第三控制信号具有与所述第一电压摆幅不同的第二电压摆幅，所述第一控制信号使所述功率控制电路进入具有第一降低功率状态和第二降低功率状态的功率管理模式；以及
第一头部电路，所述第一头部电路耦合到所述功率控制电路，并且被配置为至少响应于所述第一输出控制信号、所述第二输出控制信号或所述第三输出控制信号而至少提供第一供应电压、第二供应电压或第三供应电压，
其中，所述功率管理模式包括所述第二电压供应被关闭。
10.一种操作电路的方法，所述方法包括：
由功率控制电路至少接收第一控制信号、第二控制信号或第三控制信号，所述功率控制电路耦合到具有第一电压的第一电压供应和具有第二电压的第二电压供应；
由所述功率控制电路至少响应于第一控制信号、第二控制信号或第三控制信号而生成第一输出控制信号、第二输出控制信号和第三输出控制信号，至少所述第一电压或所述第一控制信号具有第一电压摆幅，并且至少所述第二电压、所述第二控制信号或所述第三控制信号具有与所述第一电压摆幅不同的第二电压摆幅；
由头部电路至少响应于所述第一输出控制信号、所述第二输出控制信号或所述第三输出控制信号而至少提供第一供应电压、第二供应电压或第三供应电压；
使所述功率控制电路响应于所述第一控制信号的第一值而进入功率管理模式，所述功率管理模式具有第一降低功率状态和第二降低功率状态，其中，使所述功率控制电路进入所述功率管理模式包括：
关闭所述第二电压供应；并且
使存储器电路至少响应于所述第一供应电压或所述第一控制信号而处于所述第一降低功率状态或所述第二降低功率状态，所述存储器电路耦合到所述功率控制电路和所述头部电路。
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