TWI797743B - 積體電路及其操作方法 - Google Patents

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萬和舟
吳經緯
布明恩
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大陸商台積電（中國）有限公司
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Abstract

一種電路包括功率管理電路和記憶體電路。功率管理電路被配置為接收第一控制信號和第二控制信號，並提供第一供應電壓、第二供應電壓和第三供應電壓。第一控制信號具有第一電壓擺幅，並且第二控制信號具有與第一電壓擺幅不同的第二電壓擺幅。第一控制信號使功率管理電路進入具有第一狀態和第二狀態的功率管理模式。記憶體電路耦接到功率管理電路，並且至少響應於由功率管理電路提供的第一供應電壓而處於第一狀態或第二狀態。

Description

積體電路及其操作方法
本揭示內容總體涉及電路及其操作方法。
半導體積體電路(IC)工業已經產生了各種各樣的數字設備來解決許多不同領域中的問題。這些數字設備中的一些設備(例如位準移位器電路)被配置為實現能夠在不同電壓域中操作的電路操作。隨著積體電路變得更小且更複雜，這些數字設備的工作電壓持續下降，影響了積體電路性能。
根據本揭示內容的一實施例，提供了一種積體電路，包括：功率管理電路，所述功率管理電路被配置為接收第一控制信號和第二控制信號，並提供第一供應電壓、第二供應電壓和第三供應電壓，所述第一控制信號具有第一電壓擺幅，並且所述第二控制信號具有與所述第一電壓擺幅不同的第二電壓擺幅，所述第一控制信號使所述功率管理電路進入具有第一狀態和第二狀態的功率管理模式；以及 記憶體電路，所述記憶體電路耦接到所述功率管理電路，並且至少響應於由所述功率管理電路提供的所述第一供應電壓而處於所述第一狀態或所述第二狀態。
根據本揭示內容的另一實施例，提供了一種積體電路，包括：功率控制電路，所述功率控制電路耦接到具有第一電壓的第一電壓供應和具有第二電壓的第二電壓供應，所述功率控制電路被配置為至少響應於第一控制信號、第二控制信號或第三控制信號而生成第一輸出控制信號、第二輸出控制信號和第三輸出控制信號，至少所述第一電壓或所述第一控制信號具有第一電壓擺幅，並且至少所述第二電壓、所述第二控制信號或所述第三控制信號具有與所述第一電壓擺幅不同的第二電壓擺幅，所述第一控制信號使所述功率控制電路進入具有第一降低功率狀態和第二降低功率狀態的功率管理模式；以及第一標頭電路，所述第一標頭電路耦接到所述功率控制電路，並且被配置為至少響應於所述第一輸出控制信號、所述第二輸出控制信號或所述第三輸出控制信號而至少提供第一供應電壓、第二供應電壓或第三供應電壓，其中，所述功率管理模式包括所述第二電壓供應被關閉。
根據本揭示內容的另一實施例，提供了一種操作積體電路的方法，所述方法包括：由功率控制電路至少接收第一控制信號、第二控制信號或第三控制信號，所述功率控制電路耦接到具有第一電壓的第一電壓供應和具有第二電壓的第二電壓供應；由所述功率控制電路至少響應於第 一控制信號、第二控制信號或第三控制信號而生成第一輸出控制信號、第二輸出控制信號和第三輸出控制信號，至少所述第一電壓或所述第一控制信號具有第一電壓擺幅，並且至少所述第二電壓、所述第二控制信號或所述第三控制信號具有與所述第一電壓擺幅不同的第二電壓擺幅；由標頭電路至少響應於所述第一輸出控制信號、所述第二輸出控制信號或所述第三輸出控制信號而至少提供第一供應電壓、第二供應電壓或第三供應電壓；使所述功率控制電路響應於所述第一控制信號的第一值而進入功率管理模式，所述功率管理模式具有第一降低功率狀態和第二降低功率狀態，其中，使所述功率控制電路進入所述功率管理模式包括：關閉所述第二電壓供應；並且使記憶體電路至少響應於所述第一供應電壓或所述第一控制信號而處於所述第一降低功率狀態或所述第二降低功率狀態，所述記憶體電路耦接到所述功率控制電路和所述標頭電路。
100:積體電路、電路、功率管理電路
102a:控制電路
102b:標頭電路
104:記憶體電路
104a:記憶體單元陣列
104b:外圍電路
104c:外圍電路
105:輸出電路
106:位準移位器電路
108:反相器
110:NAND邏輯閘
112:位準移位器電路
114:位準移位器電路
116:標頭電路
118:P型金屬氧化半導體電晶體
120:P型金屬氧化半導體電晶體
122:鎖存器
124:OR邏輯閘
126:OR邏輯閘
130:P型金屬氧化半導體電晶體
132:P型金屬氧化半導體電晶體
134:P型金屬氧化半導體電晶體
200:電路
206:位準移位器電路
224a:NOR邏輯閘
224b:反相器
226a:NOR邏輯閘
226b:反相器
240:反相器
242:反相器
244:反相器
246:反相器
300:真值表、表
400A~400E:波形
410、412、414、414’、416、420、422、424、426、430、432、434、436、440、442、444、446、710、712、714、716、720、722、724、726、1010、1012、1016、1020、1022、1026:曲線
500:輸出電路
502:緩衝電路
504:NOR邏輯閘
506:位準移位器電路
508:反相器
510:N型金屬氧化半導體晶體
600:電路
602:鎖存電路
604:反相器
700A、700B:波形
800:電路
802:反相器
804:NOR邏輯閘
806:NAND邏輯閘
900:真值表、表
1000A、1000B:波形
1100:位準移位器電路
1102:反相器
1104:N型金屬氧化半導體電晶體
1106:P型金屬氧化半導體電晶體
1108:P型金屬氧化半導體電晶體
1110:P型金屬氧化半導體電晶體
1112:P型金屬氧化半導體電晶體
1114:N型金屬氧化半導體電晶體
1116:反相器
11-N1、11-N2:節點
1200:控制電路、電路
1202:P型金屬氧化半導體電晶體
1300:方法
1302、1304、1306、1308、1310:操作
Dout:數據信號
Doutb:數據
LSBin:輸出信號、信號
LSBout:信號
LSin:信號
LSout:信號
N1~N9:節點
PISO:控制信號
PISO1:控制信號
PISOB:控制信號、信號c
PISOB1:控制信號、信號
PISOB2:控制信號
preQ:控制信號、信號、第四數據信號
QBvdd:控制信號、信號
Qvdd:箝位輸出數據信號
SD1:控制信號
SD2:控制信號
SDB:控制信號
SD_VDDM:功率管理控制信號、控制信號
SD_VDDM1:控制信號
SD_VDDM1B:反相控制信號、控制信號
SD_VDDM1B’:控制信號
SLP1:NAND控制信號
SLP2:NAND控制信號
SLP3:控制信號
SLP3B:控制信號
SLP4:控制信號
SLPB:控制信號
SLP_VDD:功率管理控制信號、控制信號
SLP_VDDB:控制信號
SLP_VDDM:功率管理控制信號、控制信號
SLP_VDDMB:控制信號
T1~T7:時間
Th:保持時間
Ts:建立時間
VDDAI:電壓
VDDH:電壓
VDDHD:電壓
VDDMH:電壓
VDDMHD:電壓
VXX:第一電壓域
VYY:第二電壓域
在結合附圖閱讀時，可以從下面的具體實施方式最佳地理解本揭示內容的各方面。注意，根據行業的標準做法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可被任意增大或減小。
第1圖是根據一些實施例的積體電路的方塊圖。
第2圖是根據一些實施例的電路的電路圖。
第3圖是根據一些實施例的第1圖或第2圖中的電路的真 值表。
第4A-4E圖是根據一些實施例的電路的波形圖。
第5圖是根據一些實施例的輸出電路的電路圖。
第6圖是根據一些實施例的電路的電路圖。
第7A-7B圖是根據一些實施例的電路的波形圖。
第8圖是根據一些實施例的電路的電路圖。
第9圖是根據一些實施例的第1圖或第8圖中的電路的真值表。
第10A-10B圖是根據一些實施例的電路的波形圖。
第11圖是根據一些實施例的位準移位器電路的電路圖。
第12圖是根據一些實施例的電路的電路圖。
第13圖是根據一些實施例的操作電路的方法的流程圖。
下面的公開內容提供了用於實現所提供的主題的特徵的不同的實施例或示例。下文描述了組件、材料、值、步驟、佈置等的具體示例以簡化本揭示內容。當然，這些僅是示例而不是限制性的。考慮其他了組件、材料、值、步驟、佈置等。例如，在下面的說明中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形成第一特徵和第二特徵的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本揭示內容在各個示例中可重復參考標號和/或字母。這種重復是為了簡單性和 清楚性的目的，並且其本身不指示所討論的各個實施例和/或配置之間的關係。
此外，本文中可能使用了空間相關術語(例如，「下方」、「之下」、「低於」、「以上」、「上部」等)，以易於描述圖中所示的一個要素或特徵相對於另外(一個或多個)要素或(一個或多個)特徵的關係。這些空間相關術語意在涵蓋器件在使用或工作中除了圖中所示朝向之外的不同朝向。裝置可能以其他方式定向(旋轉90度或處於其他朝向)，並且本文中所用的空間相關描述符同樣可能被相應地解釋。
根據一些實施例，一種電路包括功率控制電路，該功率控制電路耦接到具有第一電壓的第一電壓源和具有第二電壓的第二電壓源。在一些實施例中，功率控制電路被配置為至少響應於第一控制信號、第二控制信號或第三控制信號而生成第一輸出控制信號、第二輸出控制信號和第三輸出控制信號。在一些實施例中，第一控制信號使功率控制電路進入具有第一降低功率狀態和第二降低功率狀態的功率管理模式。
在一些實施例中，該電路還包括第一標頭(header)電路，該第一標頭電路耦接至功率控制電路，並且被配置為至少響應於第一輸出控制信號、第二輸出控制信號或第三輸出控制信號而至少供應第一供應電壓、第二供應電壓或第三供應電壓。在一些實施例中，功率管理模式包括第二電壓源被禁用或關閉。在一些實施例中，功率控制電路 和第一標頭電路是功率管理電路的一部分。
在一些實施例中，該電路還包括記憶體電路，耦接到功率控制電路和第一標頭電路。在一些實施例中，記憶體電路至少響應於第一供應電壓或功率控制電路進入功率管理模式而處於第一降低功率狀態或第二降低功率狀態。在一些實施例中，第一降低功率狀態對應於記憶體電路的睡眠模式，並且第二降低功率狀態對應於記憶體電路的關閉模式。
在一些實施例中，至少第一電壓或第一控制信號具有第一電壓擺幅，並且至少第二電壓、第二控制信號或第三控制信號具有與第一電壓擺幅不同的第二電壓擺幅，允許電路具有雙軌(dual-rail)設計和/或實施方式。
在一些實施例中，該電路可以通過使用第一控制信號來自動進入功率管理模式，從而與其他方法相比降低功耗並具有更靈活的設計。
在一些實施例中，即使功率管理模式包括第二電壓源被禁用或關閉，該電路也可以進入功率管理模式，與其他方法相比產生更少的功耗和更靈活的設計。
積體電路
第1圖是根據一些實施例的積體電路100的方塊圖。
積體電路100包括功率管理電路102、記憶體電路104和輸出電路105。
功率管理電路102被配置為接收控制信號PISO、 SDB和SLPB，並生成電壓VDDAI、VDDMH和VDDH。
在一些實施例中，功率管理電路102耦接到第一電壓供應節點N1和第二電壓供應節點N2。在一些實施例中，第一電壓供應節點N1具有第一供應電壓VDD1，並因此被稱為處於VDD電壓域。在一些實施例中，第一供應電壓VDD1具有第一電壓擺幅。在一些實施例中，控制信號SDB或SLPB中的一者或多者具有該第一電壓擺幅。在一些實施例中，電壓VDDH具有該第一電壓擺幅。
在一些實施例中，第二電壓供應節點N2具有第二供應電壓VDDM1，並因此稱為處於VDDM電壓域。在一些實施例中，第二供應電壓VDDM1具有不同於第一電壓擺幅的第二電壓擺幅。
在一些實施例中，控制信號PISO具有第二電壓擺幅。在一些實施例中，至少電壓VDDAI或VDDMH具有第二電壓擺幅。
功率管理電路102被配置為控制記憶體電路104的操作模式。例如，功率管理電路102被配置為至少調整電壓VDDAI、VDDMH或VDDH，從而使記憶體電路104處於普通模式、睡眠模式(保持狀態)或關閉模式(非保持狀態)。在一些實施例中，睡眠模式(保持模式)對應於記憶體電路104以比普通模式更低的功率來操作，但記憶體電路104能夠保持存儲在記憶體單元陣列104a中的數據(如下所述)。在一些實施例中，關閉模式(非保 持模式)對應於記憶體電路104被關閉，並且先前存儲在記憶體單元陣列104a中的數據未被保持。其他操作模式在本揭示內容的範圍內。
功率管理電路102包括與標頭電路102b相耦接的控制電路102a。
控制電路102a被配置為至少接收控制信號PISO、SDB或SLPB，並至少生成功率管理控制信號SD_VDDM、SLP_VDDM或SLP_VDD。在一些實施例中，控制電路102a被配置為控制記憶體電路104的操作模式。控制電路102a被配置為通過功率管理控制信號SD_VDDM、SLP_VDDM和SLP_VDD來控制標頭電路102b。在一些實施例中，控制電路102a被配置為響應於相應的功率管理控制信號SD_VDDM、SLP_VDDM或SLP_VDD而至少調整標頭電路102b的電壓VDDAI、VDDMH或VDDH，從而使記憶體電路104處於普通模式、睡眠模式(保持狀態)或關閉模式(非保持狀態)。
在一些實施例中，控制信號SLP_VDD具有第一電壓擺幅。在一些實施例中，至少控制信號SLP_VDDM或SD_VDDM具有第二電壓擺幅。
控制電路102a包括位準移位器電路106、反相器108、NAND邏輯閘110、位準移位器電路112、位準移位器電路114、標頭電路116、鎖存器122、OR邏輯閘124和OR邏輯閘126。
位準移位器電路106被配置為至少接收控制信號 PISO。位準移位器電路106是被配置為將控制信號PISO從VDDM電壓域(使用第二供應電壓VDDM1)移位到VDD電壓域(使用第一供應電壓VDD1)，從而生成控制信號PISO1的位準移位器電路。在一些實施例中，控制信號PISO1被稱為第一位準移位控制信號。在一些實施例中，控制信號PISO1具有第一電壓擺幅。
位準移位器電路106耦接到標頭電路116和OR邏輯閘126。在一些實施例中，位準移位器電路106耦接到P型金屬氧化半導體(p-type metal oxide semiconductor，PMOS)電晶體118的閘極，並且耦接到OR邏輯閘126的第一輸入端。在一些實施例中，位準移位器電路106耦接到第一電壓供應節點N1和第二電壓供應節點N2(未示出)。
反相器108耦接到位準移位器電路114。反相器108還通過電壓供應節點N3耦接到標頭電路116。在一些實施例中，反相器108通過電壓供應節點N3耦接到P型金屬氧化半導體電晶體118的汲極。反相器108被配置為響應於控制信號SDB而生成控制信號SD1。在一些實施例中，控制信號SD1被從控制信號SDB反相。在一些實施例中，控制信號SD1具有第一電壓擺幅。反相器108的輸入端被配置為接收控制信號SDB。反相器108的輸出端耦接到位準移位器電路114的輸入。反相器108的電壓供應節點(未標記)耦接到節點N3。在一些實施例中，反相器108的電壓供應節點被配置為接收節點N3的電壓 VDDHD。
NAND邏輯閘110至少耦接至位準移位器電路116或OR邏輯閘126。NAND邏輯閘110還通過電壓供應節點N3耦接到標頭電路116。在一些實施例中，NAND邏輯閘110通過電壓供應節點N3耦接到P型金屬氧化半導體電晶體118的汲極。NAND邏輯閘110被配置為響應於控制信號SLPB而生成NAND控制信號SLP1。在一些實施例中，NAND控制信號SLP1具有第一電壓擺幅。NAND邏輯閘110包括輸出端，其被配置為輸出NAND控制信號SLP1，並且被耦接到移位器電路112的輸入和OR邏輯閘126的第二輸入端。NAND邏輯閘124還包括被配置為接收控制信號SDB的第一輸入端，以及被配置為接收控制信號SLPB的第二輸入端。
位準移位器電路112被配置為至少接收NAND控制信號SLP1。位準移位器電路112是被配置為將NAND控制信號SLP1從VDD電壓域(使用第一供應電壓VDD1)移位到VDDM電壓域(使用第二供應電壓VDDM1)，從而生成NAND控制信號SLP2的位準移位器電路。在一些實施例中，NAND控制信號SLP2被稱為位準移位NAND控制信號。在一些實施例中，NAND控制信號SLP2具有第二電壓擺幅。
位準移位器電路112耦接到NAND邏輯閘、標頭電路116和OR邏輯閘124。在一些實施例中，位準移位器電路112通過節點N3耦接到P型金屬氧化半導體電晶 體118的汲極，並通過節點N4耦接到P型金屬氧化半導體電晶體120的汲極。在一些實施例中，位準移位器電路112的輸出耦接至OR邏輯閘124的第二輸入端。在一些實施例中，位準移位器電路112的輸出被配置為將NAND控制信號SLP2輸出至OR邏輯閘124的第二輸入端。在一些實施例中，位準移位器電路112耦接到第一電壓供應節點N1和第二電壓供應節點N2。
位準移位器電路114被配置為至少接收控制信號SD1。位準移位器電路114是被配置為將控制信號SD1從VDD電壓域(使用第一供應電壓VDD1)移位到VDDM電壓域(使用第二供應電壓VDDM1)，從而生成控制信號SD2的位準移位器電路。在一些實施例中，控制信號SD2被稱為第二位準移位控制信號。在一些實施例中，控制信號SD2具有第二電壓擺幅。
位準移位器電路114耦接到反相器108、標頭電路116和鎖存電路122。在一些實施例中，位準移位器電路114通過節點N3耦接到P型金屬氧化半導體電晶體118的汲極，並通過節點N4耦接到P型金屬氧化半導體電晶體120的汲極。在一些實施例中，位準移位器電路114的輸出耦接到鎖存電路122的第一輸入端。在一些實施例中，位準移位器電路114的輸出被配置為將控制信號SD2輸出到鎖存電路122的第一輸入端。在一些實施例中，位準移位器電路114耦接到第一電壓供應節點N1和第二電壓供應節點N2。
標頭電路116包括P型金屬氧化半導體電晶體118和120。在一些實施例中，標頭電路116響應於控制信號PISO而被啟用或禁用。在一些實施例中，標頭電路116被配置為響應於由控制信號PISO啟用而將第一供應電壓VDD1提供給節點N3，並且響應於由控制信號PISO1啟用而將第二供應電壓VDDM1提供給節點N4。在一些實施例中，如果節點N3的電壓等於第一供應電壓VDD1，並且如果節點N4的電壓等於第二供應電壓VDDM1，則至少反相器108、NAND邏輯閘110、位準移位器電路112或位準移位器電路114被啟用。
在一些實施例中，如果標頭電路116被控制信號PISO或PISO1禁用，則節點N3和節點N4浮置(floating)或處於高阻抗狀態。在一些實施例中，如果節點N3和N4浮置或處於高阻抗狀態，則至少反相器108、NAND邏輯閘110、位準移位器電路112或位準移位器電路114被禁用。
P型金屬氧化半導體電晶體118的源極端被配置為第一電壓供應節點N1。第一電壓供應節點N1被配置為從第一電壓供應接收第一供應電壓VDD1。P型金屬氧化半導體電晶體118的閘極端被配置為從位準移位器電路106接收控制信號PISO1。P型金屬氧化半導體電晶體118的汲極端通過節點N3耦接到位準移位器電路112、位準移位器電路114、反相器108和NAND邏輯閘110。在一些實施例中，P型金屬氧化半導體電晶體118被配置 為響應於控制信號PISO1而設置節點N3的電壓VDDHD。
在一些實施例中，P型金屬氧化半導體電晶體118被配置為響應於由控制信號PISO1啟用而將第一供應電壓VDD1提供給節點N3。在一些實施例中，如果P型金屬氧化半導體電晶體118由控制信號PISO1禁用，則節點N3浮置或處於高阻抗狀態。
P型金屬氧化半導體電晶體120的源極端被配置為第二電壓供應節點N2。第二電壓供應節點N2被配置為從第二電壓供應接收第二供應電壓VDDM1。P型金屬氧化半導體電晶體120的閘極端被配置為接收控制信號PISO1。P型金屬氧化半導體電晶體120的汲極端通過節點N4耦接到位準移位器電路112和位準移位器電路114。在一些實施例中，P型金屬氧化半導體電晶體120被配置為響應於控制信號PISO而設置節點N4的電壓VDDMHD。
在一些實施例中，P型金屬氧化半導體電晶體120被配置為響應於由控制信號PISO啟用而將第二供應電壓VDDM1提供給節點N4。在一些實施例中，如果P型金屬氧化半導體電晶體120由控制信號PISO禁用，則節點N4浮置或處於高阻抗狀態。
對於標頭電路116，其他電晶體類型或其他數量的電晶體在本揭示內容的範圍內。例如，在一些實施例中，標頭電路116包括至少一個N型金屬氧化物半導體 (n-type metal oxide semiconductor，NMOS)電晶體。
鎖存電路122被配置為接收控制信號SD2和控制信號PISO。鎖存電路122被配置為生成控制信號SD_VDDM。在一些實施例中，鎖存電路122被配置為響應於控制信號PISO而鎖存控制信號SD2的狀態。在一些實施例中，鎖存電路122被配置為響應於控制信號PISO而鎖存控制信號SD2的先前狀態。在一些實施例中，控制信號SD_VDDM為響應於控制信號PISO的上升邊緣的控制信號SD2的鎖存狀態。在一些實施例中，控制信號SD_VDDM為響應於控制信號PISO的下降邊緣的控制信號SD2的鎖存狀態。
鎖存電路122的第一輸入端耦接到位準移位器電路114的輸出，並且被配置為接收控制信號SD2。鎖存電路122的第二輸入端被配置為接收控制信號PISO。在一些實施例中，鎖存電路122的第二輸入端是鎖存電路122的時鐘輸入端。鎖存電路122的輸出端耦接至標頭電路102b的P型金屬氧化半導體電晶體130的閘極，並且被配置為輸出控制信號SD_VDDM。
在一些實施例中，鎖存電路122對應於正位準或負位準觸發的設備。在一些實施例中，鎖存電路122對應於正位準或負位準觸發的正反器(flip-flop)。在一些實施例中，鎖存電路122對應於SR正反器。在一些實施例中，鎖存電路122包括DQ正反器、T正反器、JK正反 器等。
OR邏輯閘124至少耦接到位準移位器電路112或標頭電路102b的P型金屬氧化半導體電晶體132的閘極。OR邏輯閘124被配置為響應於控制信號PISO和SLP2而生成控制信號SLP_VDDM。OR邏輯閘124包括被配置為接收控制信號PISO的第一輸入端和被配置為接收控制信號SLP2的第二輸入端。OR邏輯閘124的第二輸入端耦接至位準移位器電路112的輸出。OR邏輯閘124還包括輸出端，其耦接至標頭電路102b的P型金屬氧化半導體電晶體132的閘極。OR邏輯閘124的輸出端被配置為將控制信號SLP_VDDM輸出到標頭電路102b的P型金屬氧化半導體電晶體132的閘極。
OR邏輯閘126至少耦接到位準移位器電路106、NAND邏輯閘110的輸出、或標頭電路102b的P型金屬氧化半導體電晶體134的閘極。OR邏輯閘126被配置為響應於控制信號PISO1和SLP1而生成控制信號SLP_VDD。OR邏輯閘126包括被配置為從位準移位器電路106接收控制信號PISO1的第一輸入端，以及被配置為從NAND邏輯閘110接收控制信號SLP1的第二輸入端。OR邏輯閘126的第一輸入端耦接至位準移位器電路106的輸出。OR邏輯閘126的第二輸入端耦接到NAND邏輯閘110的輸出。OR邏輯閘126還包括輸出端，其耦接到標頭電路102b的P型金屬氧化半導體電晶體134的閘極。OR邏輯閘126的輸出端被配置為將控制信 號SLP_VDD輸出到標頭電路102b的P型金屬氧化半導體電晶體134的閘極。
標頭電路102b包括P型金屬氧化物半導體電晶體130、132和134。
在一些實施例中，標頭電路102b至少響應於控制信號SD_VDDM、SLP_VDDM或SLP_VDD而被啟用或禁用。在一些實施例中，標頭電路102b被配置為響應於相應的控制信號SD_VDDM、SLP_VDDM和SLP_VDD而將電壓VDDAI、VDDMH和VDDH提供給相應的記憶體單元陣列104a、外圍電路104b和外圍電路104c。在一些實施例中，電壓VDDH在VDD電壓域中。在一些實施例中，至少電壓VDDAI或電壓VDDMH在VDDM電壓域中。
在一些實施例中，如果標頭電路102b被控制信號SD_VDDM啟用，則標頭電路102b被配置為將第二供應電壓VDDM1作為電壓VDDAI而提供給記憶體單元陣列104a，並且記憶體單元陣列104a處於導通(ON)狀態。在一些實施例中，如果標頭電路102b被控制信號SD_VDDM禁用，則記憶體單元陣列104a處於截止(OFF)狀態。
在一些實施例中，如果標頭電路102b被控制信號SLP_VDDM啟用，則標頭電路102b被配置為將第二供應電壓VDDM1作為電壓VDDMH而提供給外圍電路104b，並且外圍電路104b處於導通(ON)狀態。在一 些實施例中，如果標頭電路102b被控制信號SLP_VDDM禁用，則外圍電路104b處於截止(OFF)狀態。
在一些實施例中，如果標頭電路102b被控制信號SLP_VDD啟用，則標頭電路102b被配置為將第一供應電壓VDD1作為電壓VDDH而提供給外圍電路104c，並且外圍電路104c處於導通(ON)狀態。在一些實施例中，如果標頭電路102b被控制信號SLP_VDD禁用，則外圍電路104c處於截止(OFF)狀態。
對於標頭電路102b，其他電晶體類型或其他數目的電晶體在本揭示內容的範圍內。例如，在一些實施例中，標頭電路102b包括至少一個N型金屬氧化半導體電晶體。
P型金屬氧化半導體電晶體130的源極端被配置為電壓供應節點N5。電壓供應節點N5被配置為從第二電壓供應接收第二供應電壓VDDM1。P型金屬氧化半導體電晶體130的閘極端被配置為從鎖存電路122接收控制信號SD_VDDM。P型金屬氧化半導體電晶體130的汲極端耦接至記憶體單元陣列104a。在一些實施例中，P型金屬氧化半導體電晶體130被配置為響應於控制信號SD_VDDM而設置電壓VDDAI。
P型金屬氧化半導體電晶體132的源極端被配置為電壓供應節點N6。電壓供應節點N6被配置為從第二電壓供應接收第二供應電壓VDDM1。P型金屬氧化半導體 電晶體132的閘極端被配置為從OR邏輯閘124接收控制信號SLP_VDDM。P型金屬氧化半導體電晶體132的汲極端耦接到外圍電路104b。在一些實施例中，P型金屬氧化半導體電晶體132被配置為響應於控制信號SLP_VDDM而設置電壓VDDMH。
P型金屬氧化半導體電晶體134的源極端被配置為電壓供應節點N7。電壓供應節點N7被配置為從第一電壓供應接收第一供應電壓VDD1。P型金屬氧化半導體電晶體134的閘極端被配置為從OR邏輯閘126接收控制信號SLP_VDD。P型金屬氧化半導體電晶體134的汲極端耦接到外圍電路104c。在一些實施例中，P型金屬氧化半導體電晶體134被配置為響應於控制信號SLP_VDD而設置電壓VDDH。
對於標頭電路102b，其他電晶體類型或其他數量的電晶體在本揭示內容的範圍內。例如，在一些實施例中，標頭電路102b包括至少一個N型金屬氧化半導體電晶體。
記憶體電路104耦接到功率管理電路102和輸出電路105。記憶體電路104被配置為從標頭電路102b接收供應電壓VDDAI、VDDMH和VDDH。在一些實施例中，記憶體電路104被配置為存儲數據Doutb。在一些實施例中，記憶體電路104被配置為將所存儲的數據Doutb輸出到輸出電路105。
記憶體電路104包括記憶體單元陣列104a、外 圍電路104b和外圍電路104c。在第1圖的實施例中，記憶體電路104是靜態隨機存取記憶體(SRAM)電路。靜態隨機存取記憶體被用於說明，並且其他類型的記憶體在各種實施例的範圍內。在一些實施例中，記憶體電路104是動態隨機存取記憶體(DRAM)電路、其他形式的易失性隨機存取記憶體記憶體等。在一些實施例中，記憶體電路104是電阻式隨機存取記憶體(RRAM)電路、鐵電隨機存取記憶體(F-RAM)、磁阻隨機存取記憶體(MRAM)、相變記憶體(PCM)、其他形式的非易失性隨機存取記憶體記憶體等。
記憶體單元陣列104a和外圍電路104b均被配置為在VDDM電壓域中操作。外圍電路104c被配置為在VDD電壓域中操作。
記憶體單元陣列104a被配置為存儲數據Doutb。記憶體單元陣列104a中的至少一個記憶體單元被配置為存儲邏輯「1」或邏輯「0」。記憶體單元陣列104a中的至少一個記憶體單元通過P型金屬氧化半導體電晶體130耦接到供應電壓節點N5。記憶體單元陣列104a中的至少一個記憶體單元被配置為接收電壓VDDAI。在一些實施例中，電壓VDDAI對應於第二供應電壓VDDM1。
在一些實施例中，記憶體單元陣列104a包括一個或多個4電晶體(4T)靜態隨機存取記憶體單元、5電晶體(5T)靜態隨機存取記憶體單元、6電晶體(6T)靜態隨機存取記憶體單元、8電晶體(8T)靜態隨機存取記憶 體單元等。在一些實施例中，記憶體單元陣列104a包括一個或多個單端口(SP)靜態隨機存取記憶體單元。在一些實施例中，記憶體單元陣列104a包括一個或多個雙端口(DP)靜態隨機存取記憶體單元。記憶體單元陣列104a中的不同類型的記憶體單元在本揭示內容的預期範圍內。在一些實施例中，記憶體單元陣列104a是動態隨機存取記憶體單元陣列、其他形式的易失性隨機存取記憶體記憶體單元陣列等。在一些實施例中，記憶體單元陣列104a是電阻式隨機存取記憶體記憶體單元陣列、鐵電隨機存取記憶體記憶體單元陣列、磁阻隨機存取記憶體記憶體單元陣列、相變記憶體記憶體單元陣列、其他形式的非易失性隨機存取記憶體記憶體單元陣列等。
外圍電路104b耦接到記憶體單元陣列104a並被配置為控制記憶體單元陣列104a。外圍電路104b被配置為在VDDM電壓域中操作。外圍電路104b中的至少一個電路通過P型金屬氧化半導體電晶體132耦接到供應電壓節點N6。外圍電路104b中的至少一個電路被配置為接收電壓VDDMH。在一些實施例中，電壓VDDMH對應於第二供應電壓VDDM1。
在一些實施例中，外圍電路104b包括列解碼器、行解碼器、讀取位線預充電邏輯、讀出放大器、定時和控制電路等中的一者或多者，其被配置為在VDDM電壓域中操作。外圍電路104b中的不同類型的電路在本揭示內容的預期範圍內。
外圍電路104c耦接到記憶體單元陣列104a並被配置為控制記憶體單元陣列104a。外圍電路104c被配置為在VDD電壓域中操作。外圍電路104c中的至少一個電路通過P型金屬氧化半導體電晶體134耦接到供應電壓節點N7。外圍電路104c中的至少一個電路被配置為接收電壓VDDH。在一些實施例中，電壓VDDH對應於第一供應電壓VDD1。
在一些實施例中，外圍電路104c包括列解碼器、行解碼器、讀取位線預充電邏輯、讀出放大器、定時和控制電路等中的一者或多者，其被配置為在VDD電壓域中操作。外圍電路104c中的不同類型的電路在本揭示內容的預期範圍內。
輸出電路105耦接到記憶體單元陣列104a。輸出電路105被配置為從記憶體單元陣列104a接收所存儲的數據Doutb，並且被配置為生成箝位輸出數據信號Qvdd。在一些實施例中，箝位輸出數據信號Qvdd對應於所存儲的數據Doutb。在一些實施例中，輸出電路105包括緩衝電路502(第5圖)，被配置為緩衝所存儲的數據Doutb。在一些實施例中，所存儲的數據Doutb在VDDM電壓域中，並且箝位輸出數據信號Qvdd在VDD電壓域中。
第2圖是根據一些實施例的電路200的電路圖。
電路200是第1圖的控制電路102a的實施例。
與第2圖、第5-6圖、第8圖、第11圖和第12 圖(如下所示)中的一者或多者中的組件相同或相似的組件被賦予相同的附圖標記，因此省略其詳細描述。
電路200包括位準移位器電路206、反相器108、NAND邏輯閘110、位準移位器電路112、位準移位器電路114、標頭電路116、鎖存器122、NOR邏輯閘224a、反相器224b、NOR邏輯閘226a、反相器226b、反相器240、反相器242、反相器244和反相器246。
與第1圖的控制電路102a相比，位準移位器電路206代替位準移位器電路106，電路200的NOR邏輯閘224a和反相器224b代替OR邏輯閘124，以及電路200的NOR邏輯閘226a和反相器226b代替OR邏輯閘126，因此省略類似的詳細描述。
與第1圖的控制電路102a相比，電路200還包括反相器240、反相器242、反相器244和反相器246。
NOR邏輯閘224a至少耦接到位準移位器電路112。NOR邏輯閘224a被配置為響應於控制信號PISO和SLP2而生成控制信號SLP_VDDMB。在一些實施例中，控制信號SLP_VDDMB具有第二電壓擺幅。NOR邏輯閘224a包括被配置為接收控制信號PISO的第一輸入端和被配置為接收控制信號SLP2的第二輸入端。NOR邏輯閘224a的第二輸入端耦接到位準移位器電路112的輸出。NOR邏輯閘224a還包括輸出端，其耦接到反相器224b的輸入端。NOR邏輯閘224a的輸出端被配置為將控制信號SLP_VDDMB輸出到反相器224b的輸入端。 NOR邏輯閘224a的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。
反相器224b耦接至NOR邏輯閘224a。反相器224b被配置為響應於控制信號SLP_VDDMB而生成控制信號SLP_VDDM。在一些實施例中，控制信號SLP_VDDM被從控制信號SLP_VDDMB反相。反相器224b的輸入端耦接到NOR邏輯閘224a的輸出端，並被配置為接收控制信號SLP_VDDMB。反相器224b的輸出端被配置為輸出控制信號SLP_VDDM。反相器224b的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。在一些實施例中，NOR邏輯閘224a和反相器224b具有與第1圖的OR邏輯閘124相同的功能。
NOR邏輯閘226a至少耦接到反相器242、NAND邏輯閘110的輸出、或反相器226b的輸入端。NOR邏輯閘226a被配置為響應於控制信號PISO1和SLP1而生成控制信號SLP_VDDB。在一些實施例中，控制信號SLP_VDDB具有第一電壓擺幅。NOR邏輯閘226a包括被配置為從反相器242接收控制信號PISO1的第一輸入端，以及被配置為從NAND邏輯閘110接收控制信號SLP1的第二輸入端。NOR邏輯閘226a的第一輸入端耦接至反相器242的輸出端。NOR邏輯閘226a的第二輸入端耦接到NAND邏輯閘110的輸出。NOR邏輯閘226a還包括耦接到反相器226b的輸入端的輸出端。NOR邏輯閘226a的輸出端被配置為將控制信號 SLP_VDDB輸出到反相器226b的輸入端。NOR邏輯閘226a的電壓供應節點(未標記)被配置為接收第一供應電壓VDD1。
反相器226b耦接至NOR邏輯閘226a。反相器226b被配置為響應於控制信號SLP_VDDB而生成控制信號SLP_VDD。在一些實施例中，控制信號SLP_VDD被從控制信號SLP_VDDB反相。反相器226b的輸入端耦接至NOR邏輯閘226a的輸出端，並被配置為接收控制信號SLP_VDDB。反相器226b的輸出端被配置為輸出控制信號SLP_VDD。反相器226b的電壓供應節點(未標記)被配置為接收第一供應電壓VDD1。在一些實施例中，NOR邏輯閘226a和反相器226b具有與第1圖的OR邏輯閘126相同的功能。
反相器240耦接到位準移位器電路206的輸入。反相器240被配置為響應於控制信號PISO而生成控制信號PISOB。在一些實施例中，控制信號PISOB被從控制信號PISO反相。在一些實施例中，控制信號PISOB具有第二電壓擺幅。反相器240的輸入端被配置為接收控制信號PISO。反相器240的輸出端耦接到位準移位器電路206的輸入，並被配置為輸出控制信號PISOB。反相器240的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。
位準移位器電路206是第1圖的位準移位器電路106的變型，並省略了類似的詳細描述。與第1圖的位準 移位器電路106相比，位準移位器電路206的輸入耦接到反相器240的輸出端並被配置為接收信號PISOB，並且位準移位器電路206的輸出耦接到反相器242的輸入端並被配置為輸出信號PISOB1。
位準移位器電路206被配置為將控制信號PISOB從VDDM電壓域(使用第二供應電壓VDDM1)移位到VDD電壓域(使用第一供應電壓VDD1)，從而生成控制信號PISOB1。在一些實施例中，控制信號PISOB1具有第一電壓擺幅，並且控制信號PISOB具有第二電壓擺幅。
反相器242耦接到位準移位器電路206的輸出。反相器242被配置為響應於控制信號PISOB1而生成控制信號PISO1。在一些實施例中，控制信號PISO1被從控制信號PISOB1反相。在一些實施例中，控制信號PISOB1具有第一電壓擺幅。反相器242的輸入端耦接到位準移位器電路206的輸出，並且被配置為接收控制信號PISOB1。反相器242的輸出端被配置為輸出控制信號PISO1。反相器242的輸出端耦接到P型金屬氧化半導體電晶體118的閘極和NOR邏輯閘226a的第一輸入端。反相器242的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。
反相器244耦接在鎖存電路122和反相器246之間。反相器244被配置為響應於控制信號SD_VDDM1而生成反相控制信號SD_VDDM1B。在一些實施例中， 控制信號SD_VDDM1B被從控制信號SD_VDDM1反相。在一些實施例中，至少控制信號SD_VDDM1B或SD_VDDM1具有第二電壓擺幅。反相器244的輸入端耦接到鎖存電路122的輸出，並且被配置為接收控制信號SD_VDDM1。反相器244的輸出端被配置為輸出控制信號SD_VDDM1B。反相器244的輸出端耦接至反相器246的輸入端。反相器244的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。
反相器246耦接至反相器244。反相器246被配置為響應於控制信號SD_VDDM1B而生成控制信號SD_VDDM。在一些實施例中，控制信號SD_VDDM被從控制信號SD_VDDM1B反相。在一些實施例中，控制信號SD_VDDM是控制信號SD_VDDM1的延遲版本。反相器246的輸入端耦接到反相器244的輸出端，並被配置為接收控制信號SD_VDDM1B。反相器246的輸出端被配置為輸出控制信號SD_VDDM。反相器246的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。
真值表
第3圖是根據一些實施例的第1圖中的電路100、或第2圖中的電路200的真值表300。提供表300的值和格式作為示例，並且表300的其他值和/或格式在本揭示內容的範圍內。
如第3圖的真值表300的第1列所示，如果控制信號PISO為邏輯0，則控制信號SDB為邏輯1並且控制 信號SLPB為邏輯1，則功率管理電路102或電路200使控制信號SLP_VDD、SLP_VDDM和SD_VDDM各自為邏輯0，從而使記憶體電路104處於普通模式。
如第3圖的真值表300的第2列所示，如果控制信號PISO為邏輯0，則控制信號SDB為邏輯1並且控制信號SLPB為邏輯0，則功率管理電路102或電路200使控制信號SLP_VDD和SLP_VDDM分別為邏輯1並且控制信號SD_VDDM為邏輯0，從而使記憶體電路104處於睡眠模式(保持模式)。
如第3圖的真值表300的第3列所示，如果控制信號PISO為邏輯0並且控制信號SDB為邏輯0，則功率管理電路102或電路200使控制信號SLP_VDD、SLP_VDDM和SD_VDDM中的每一者為邏輯1，從而使記憶體電路104處於關閉模式(非保持模式)。在一些實施例中，至少對於真值表300的第3列，控制信號SLPB的值與條件無關並在第3圖中示為「-」。
如第3圖的真值表300的第4列和第5列所示，當控制信號PISO為邏輯1時，使記憶體電路104自動處於睡眠模式(保持模式)或關閉模式(非保持模式)，從而減少了至少電路100或200的功耗。
如第3圖的真值表300的第4列所示，如果控制信號PISO為邏輯1並且控制信號SDB為邏輯1，則功率管理電路102或電路200使控制信號SLP_VDD和SLP_VDDM各自為邏輯1，並且控制信號SD_VDDM為 邏輯0，使記憶體電路104處於睡眠模式(保持模式)。在一些實施例中，至少對於真值表300的第4列，控制信號SLPB的值與條件無關。在一些實施例中，至少對於真值表300的第4列，在信號SD2被鎖存電路122鎖存並且第一供應電壓VDD1通過控制電路1200關閉之後，控制信號SDB處於浮置或高阻抗狀態(Z*)(第12圖)，從而至少c第1-2圖中的位準移位器電路114或116被禁用。
如第3圖的真值表300的第5列所示，如果控制信號PISO為邏輯1，並且控制信號SDB為邏輯0，則功率管理電路102或電路200使控制信號SLP_VDD、SLP_VDDM和SD_VDDM中的每一者為邏輯1，從而使記憶體電路104處於關閉模式(非保持模式)。在一些實施例中，至少對於真值表300的第5列，控制信號SLPB的值與條件無關。在一些實施例中，至少對於真值表300的第5列，在信號SD2被鎖存電路122鎖存並且第一供應電壓VDD1通過控制電路1200關閉之後，控制信號SDB處於浮置或高阻抗狀態(Z*)(第12圖)，從而至少使第1-2圖中的位準移位器電路114或116被禁用。
波形
第4A-4E圖是根據一些實施例的電路的波形400A-400E的曲線圖。在一些實施例中，波形400A-400E對應於第1圖的電路100、或第2圖的電路200的波形。
波形400A包括針對關閉模式(非保持)的電路100或200中的信號的曲線410、412、414和416。波形400B包括針對關閉模式(非保持)的電路100或200中的信號的曲線410、412、414’和416。波形400C包括針對關閉模式(非保持)的電路100或200中的信號的曲線420、422、424和426。波形400D包括針對睡眠模式(保持)的電路100或200中的信號的曲線430、432、434、436。波形400E包括針對睡眠模式(保持)的電路100或200中的信號的曲線440、442、444和446。
在一些實施例中，至少曲線410、420、430或440表示第1圖和第2圖的第一供應電壓VDD1；至少曲線412、422、432或442表示第1-2圖的控制信號PISO；至少曲線414、414’、424、434或444表示第1-2圖的控制信號SDB；以及至少曲線416、426、436、446表示第1-2圖的控制信號SLPB。
波形400A包括針對關閉模式(非保持)的電路100或200中的信號的曲線410、412、414和416。在一些實施例中，波形400A示出了從普通模式(例如表300中的第1列)到關閉模式(例如表300中的第5列)的轉變。
在時間T1，曲線410為邏輯1，曲線412為邏輯0，曲線414為邏輯1，曲線416為邏輯1，並且記憶體電路104處於普通模式(例如第3圖的表300中的第1列)。在時間T1，曲線414開始從邏輯1過渡到邏輯0。 例如，在一些實施例中，曲線410、412、414和416在時間T1對應於表300中所示的條目的第1列。
在時間T2，曲線414完成向邏輯0的轉換，這使控制信號SLP_VDD和SLP_VDDM從邏輯0轉換為邏輯1，從而使電路100或200進入關閉模式(例如表300的第3列)。
在時間T3，曲線412開始從邏輯0轉換為邏輯1，從而使功率管理電路100進入功率管理模式，這使記憶體電路104進入關閉模式。
在時間T4，曲線412位於邏輯0和邏輯1之間的中間位置。曲線412從邏輯0到邏輯1的變化使鎖存電路122鎖存曲線414(例如控制信號SDB)的先前狀態，其為邏輯0。在一些實施例中，曲線414的先前狀態(例如控制信號SDB)是曲線414在時間T2的值。然而，鎖存電路122滿足建立時間Ts和保持時間Th兩者，以適當地鎖存穩定的狀態信息。
時間T4與T2之間的差是鎖存電路122的建立時間Ts。在一些實施例中，建立時間Ts對應於鎖存電路122的輸入信號(例如控制信號SD2)在時鐘信號(例如控制信號PISO)的採樣事件(以便輸入信號(例如控制信號SD2)由鎖存電路122正確識別)之前為穩定(例如不變)的最小時間間隔。例如，在一些實施例中，如果曲線414在鎖存電路122的建立時間Ts內改變，則鎖存電路122可能不鎖存曲線414的適當狀態。如第4A圖所示，由於 曲線414從邏輯1到邏輯0的轉換發生在建立時間Ts之前的時間T2處，因此曲線414的先前狀態(例如控制信號SDB)為邏輯0，並且被鎖存電路122適當地鎖存。然而，如果控制信號SD(在第4B圖中以曲線414’示出)在時間T2和T4之間改變狀態，則鎖存電路122可以在轉換之前鎖存狀態。
在時間T5，曲線412為邏輯1，這使功率管理電路100處於功率管理模式，從而使記憶體電路104處於關閉(非保持)模式(例如表300的第5列)。
時間T4與T5之間的差是鎖存電路122的保持時間Th。在一些實施例中，保持時間Th是鎖存電路122的輸入信號(例如控制信號SD2)在時鐘信號(例如控制信號PISO)的採樣事件(以便例如控制信號SD2被鎖存電路122正確識別)之後為穩定(例如不變)的最小時間間隔。例如，在一些實施例中，如果曲線414在鎖存電路122的保持時間Th內改變，在鎖存電路122可不鎖存曲線414的適當狀態。
在時間T5-T6之間，記憶體電路104處於關閉模式(非保持)(例如表300的第5列)。
在時間T7，曲線412開始從邏輯1轉換為邏輯0，從而使功率管理電路100退出功率管理模式。
在時間T7之後，曲線412為邏輯0，並且功率管理電路100退出功率管理模式，並返回普通模式。
第4B圖是根據一些實施例的電路的波形400B 的圖。
波形400B包括針對關閉模式(非保持)的電路100或200中的信號的曲線410、412、414’和416。波形400B是波形400A的變形，因此省略類似的詳細描述。與波形400A相比，第4B圖的曲線414’代替曲線414，因此省略類似的詳細描述。
波形400B示出了曲線414’(例如控制信號SDB)何時在時間T2和T4之間(在建立時間Ts內)改變狀態，並且因此鎖存電路122在時間T2處的轉換(例如邏輯0)之前鎖存曲線414’的狀態。
在一些實施例中，波形400B的曲線414’示出了從關閉模式(例如表300中的第3列)到關閉模式(例如表300中的第5列)的轉換。
在時間T1，曲線414’開始從邏輯0轉換為邏輯1。
在時間T2之後並且時間T3之前，曲線414’完成轉換為邏輯1。
在時間T3，曲線412開始從邏輯0轉換為邏輯1，從而使功率管理電路100進入功率管理模式，這使記憶體電路104進入關閉模式。
在時間T4，曲線412在邏輯0和邏輯1之間的中間位置。曲線412從邏輯0到邏輯1的改變使鎖存電路122鎖存曲線414’(例如控制信號SDB)的先前狀態，其為邏輯0。由於曲線414’(例如控制信號SDB)在時 間T2和T4之間(在建立時間Ts之內)改變狀態，因此鎖存電路122在時間T2處的轉換(例如邏輯0)之前鎖存曲線414’的狀態，以便滿足建立時間Ts以適當鎖存穩定狀態。
在時間T5，曲線412為邏輯1，這使功率管理電路100處於功率管理模式，從而使記憶體電路104處於關閉(非保持)模式(例如表300的第5列)。
在第4B圖的時間T5之後，類似於第4A圖，因此為簡潔起見省略類似的詳細描述。
第4C圖是根據一些實施例的電路的波形400C的圖。波形400C是功率管理電路100處於功率管理模式，並且記憶體電路104處於關閉模式(非保持狀態)的示例。波形400C包括針對關閉模式(非保持)的電路100或200中的信號的曲線420、422、424和426。在一些實施例中，波形400C示出了從睡眠模式(例如表300中的第2列)到關閉模式(例如表300中的第3列)的轉換。
在時間Tl，曲線422為邏輯0，並且功率管理電路100未處於功率管理模式。在時間T1，曲線424從邏輯1轉換為邏輯0，這使控制信號SD_VDDM從邏輯0(例如表300中的第2列)轉換為邏輯1(例如表300中的第3列)，從而使記憶體電路104進入關閉模式(非保持)。例如，在一些實施例中，曲線424的該轉換對應於表300中所示的針對鎖存電路122為正位準敏感鎖存器的條目的從第3列到第4列的轉換。
在時間T2，曲線424為邏輯0，這使控制信號SD_VDDM從邏輯0轉換為邏輯1，從而使電路100或200進入關閉模式(例如表300的第3列)。
在時間T3-T4之間，記憶體電路104處於關閉模式(非保持)。
在時間T5，曲線422為邏輯0，並且曲線424從邏輯0轉換為邏輯1，這使控制信號SD_VDDM從邏輯1轉換為邏輯0，從而使記憶體電路104進入睡眠模式(保持)。例如，在一些實施例中，曲線424的該轉換對應於表300中所示的條目的從第3列到第2列的轉換。
在時間T5之後，曲線424為邏輯1。
第4D圖是根據一些實施例的電路的波形400D的圖。波形400D是功率管理電路100進入功率管理模式，並且記憶體電路104進入睡眠模式(保持狀態)的示例。波形400D包括針對關閉模式(非保持)的電路100或200中的信號的曲線430、432、434、436。在一些實施例中，波形400D示出了從普通模式(例如表300中的第1列)到睡眠模式(例如表300中的第4列)的轉換。
波形400D的時序標籤類似於波形400A的時序標籤，因此為簡潔起見省略了相似的詳細描述。
在時間T1-T2，曲線430為邏輯1，曲線432為邏輯0，曲線434為邏輯1，曲線436為邏輯1，並且記憶體電路104處於普通模式(例如第3圖的表300中的第1列)。
在時間T3，曲線432開始從邏輯0轉換為邏輯1，從而使功率管理電路100進入功率管理模式，這使控制信號SLP_VDD和SLP_VDDM從邏輯0轉換為邏輯1，從而使記憶體電路104進入睡眠模式。
在時間T4，曲線432在邏輯0和邏輯1之間的中間位置。曲線432從邏輯0到邏輯1的變化使鎖存電路122鎖存曲線434(例如控制信號SDB)的先前狀態，其為邏輯1。
在時間T5，曲線432為邏輯1，這使功率管理電路100處於功率管理模式，從而使記憶體電路104處於睡眠(保持)模式(例如表300的第4列)。
在時間T5-T6之間，記憶體電路104處於睡眠模式(保持)(例如表300的第4列)。
在時間T7，曲線432開始從邏輯1轉換為邏輯0，從而使功率管理電路100離開功率管理模式。
在時間T7之後，曲線432為邏輯0，並且功率管理電路100離開功率管理模式，並返回普通模式(例如表300的第1列)。
第4E圖是根據一些實施例的電路的波形400E的圖。波形400E是功率管理電路100處於功率管理模式，並且記憶體電路104處於睡眠模式(保持狀態)的示例。波形400E包括針對睡眠模式(保持)的電路100或200中的信號的曲線440、442、444和446。例如，在一些實施例中，第4E圖示出了這樣的示例，其中記憶體電路 104處於睡眠模式(保持狀態)或表300的第4列，而不管曲線446的轉換。
在時間Tl，曲線442為邏輯1，並且功率管理電路100處於功率管理模式。在時間T1，曲線444為邏輯1，因此記憶體電路104處於睡眠模式(保持)。在時間T1，曲線446從邏輯1轉換為邏輯0。例如，在一些實施例中，曲線442、444和446的時間T1對應於表300中所示條目的第4列。
在時間T2，曲線446為邏輯0，但是由於曲線442和444為邏輯1，因此曲線446向邏輯0的轉換不會影響NOR門224a和226a的輸出，因此控制信號SLP_VDD和SLP_VDDM為邏輯1，並且控制信號SD_VDDM為邏輯1。
在時間T3-T4之間，記憶體電路104處於睡眠模式(保持)。
在時間T5，曲線442和444為邏輯1，並且曲線446從邏輯0轉換為邏輯1。
在時間T5之後，曲線446為邏輯1。
輸出電路
第5圖是根據一些實施例的輸出電路500的電路圖。
輸出電路500是第1圖的輸出電路105的實施例。
輸出電路500被配置為通過使用控制信號 SLP_VDDM(在VDDM域中)來箝位信號Qvdd(在VDD域中)。在一些實施例中，供應電壓VDD被關斷，因此VDD域中的信號不能被用於箝位信號Qvdd，並且VDDM域中的信號被用於箝位信號Qvdd。存在使得VDDM域中的其他信號能夠箝位信號Qvdd的其他配置。
輸出電路500包括緩衝電路502、NOR邏輯閘504、位準移位器電路506、反相器508和N型金屬氧化半導體電晶體510。
緩衝電路502耦接到NOR邏輯閘504。緩衝電路502被配置為接收數據信號Doutb。緩衝電路502被配置為輸出數據信號Dout。緩衝電路502被配置為緩衝數據信號Doutb，從而生成數據信號Dout。在一些實施例中，數據信號Dout是數據信號Doutb的緩衝版本。在一些實施例中，緩衝電路502是互補金屬氧化物半導體(CMOS)緩衝電路。
NOR邏輯閘504至少耦接到緩衝電路502或位準移位器電路506的輸入。NOR邏輯閘504被配置為響應於數據信號Dout和控制信號SLP_VDDM而生成信號preQ。在一些實施例中，控制信號preQ具有第二電壓擺幅。NOR邏輯閘504包括被配置為從緩衝電路502接收數據信號Dout的第一輸入端，以及被配置為從第1圖的控制電路102a接收控制信號SLP_VDDM的第二輸入端。
NOR邏輯閘504的第一輸入端耦接至緩衝電路 502的輸出端。NOR邏輯閘504的第二輸入端耦接至第1圖中的控制電路102a。在一些實施例中，NOR邏輯閘504的第二輸入端耦接到第2圖、第6圖和第8圖的反相器224b。在一些實施例中，NOR邏輯閘504的第二輸入端耦接到第1圖中的OR邏輯閘124的輸出。
NOR邏輯閘504還包括耦接到位準移位器電路506的輸入的輸出端。NOR邏輯閘504的輸出端被配置為將信號preQ輸出到位準移位器電路506的輸入。NOR邏輯閘504的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。
位準移位器電路506被配置為接收信號preQ。位準移位器電路506是被配置為將信號preQ從VDDM電壓域(使用第二供應電壓VDDM1)移位到VDD電壓域(使用第一供應電壓VDD1)，從而生成控制信號QBvdd的位準移位器電路。在一些實施例中，信號QBvdd被稱為位準移位數據信號。在一些實施例中，信號QBvdd具有第一電壓擺幅。
位準移位器電路506耦接至NOR邏輯閘504和反相器508。在一些實施例中，位準移位器電路506進一步耦接至標頭電路116(未示出)。在一些實施例中，位準移位器電路506耦接到第一電壓供應節點N1和第二電壓供應節點N2(未示出)。位準移位器電路506的輸入耦接至NOR邏輯閘504的輸出端。位準移位器電路506的輸出耦接至反相器508的輸入端，並被配置為輸出信號 PISOB1。
反相器508耦接到位準移位器電路506和N型金屬氧化半導體電晶體510。反相器508被配置為響應信號QBvdd而生成信號Qvdd。在一些實施例中，信號Qvdd具有第一電壓擺幅。在一些實施例中，信號Qvdd被從信號QBvdd反相。反相器508的輸入端耦接到位準移位器電路506的輸出，並且被配置為接收信號QBvdd。反相器508的輸出端被配置為輸出信號Qvdd。反相器508的電壓供應節點(未標記)耦接到節點N3，並且被配置為接收第一供應電壓VDD1。
N型金屬氧化半導體電晶體510的汲極端耦接到反相器508的輸出端。N型金屬氧化半導體電晶體510的閘極端耦接到第1圖中的控制電路102a。在一些實施例中，N型金屬氧化半導體電晶體510的閘極端耦接到第2圖、第6圖和第8圖中的反相器224b。在一些實施例中，N型金屬氧化半導體電晶體510的閘極端耦接到第1圖中的OR邏輯閘124的輸出。N型金屬氧化半導體電晶體510的閘極端被配置為接收控制信號SLP_VDDM。N型金屬氧化半導體電晶體510的源極端被配置為參考供應節點，其被配置為從參考電源接收參考供應電壓VSS。
在一些實施例中，N型金屬氧化半導體電晶體510被配置為響應於控制信號SLP_VDDM來設置或箝位信號Qvdd。例如，在一些實施例中，如果信號SLP_VDDM為邏輯1，則電晶體510導通並將節點N8 拉至地，使信號Qvdd為邏輯0。換句話說，信號SLP_VDDM被用於將信號Qvdd箝位至邏輯0。
在一些實施例中，如果信號SLP_VDDM為邏輯0，則N型金屬氧化半導體電晶體510關斷，並且節點N8上的信號Qvdd取決於數據信號Dout。例如，在這些實施例中，如果信號SLP_VDDM是邏輯0並且數據信號Dout是邏輯1，則信號Qvdd是邏輯1。例如，在這些實施例中，如果信號SLP_VDDM是邏輯0並且數據信號Dout是邏輯0，則信號Qvdd為邏輯0。因此，當信號SLP_VDDM為邏輯0時，信號Qvdd的值等於數據信號Dout，因為記憶體單元陣列104a處於被配置為存儲或讀取數據的普通操作模式(狀態)。
在一些實施例中，當功率管理電路100通過控制信號PISO轉換為邏輯1而進入功率管理模式時，電路1200(第12圖)關閉供應電壓VDD，並且輸出電路500被配置為通過使用控制信號SLP_VDDM(在VDDM域中)而將信號Qvdd(在VDD域中)箝位於邏輯0。在這些實施例中，由於供應電壓VDD被關斷，因此VDD域中的信號不能被用於箝位信號Qvdd，而VDDM域中的信號被用於箝位信號Qvdd。
電路
第6圖是根據一些實施例的電路600的電路圖。
電路600是第2圖的電路200的變型，因此省略了類似的詳細描述。與第2圖的電路200相比，第6圖的 鎖存電路602和第6圖的反相器604替代NOR邏輯閘224a，因此省略了類似的詳細描述。電路600是第1圖的控制電路102a的實施例。
鎖存電路602被配置為從位準移位器電路112接收控制信號PISO和控制信號SLP2。鎖存電路602被配置為生成控制信號SLP3。在一些實施例中，控制信號SLP3具有第二電壓擺幅。在一些實施例中，鎖存電路602被配置為響應於控制信號PISO而鎖存控制信號SLP2的狀態。在一些實施例中，鎖存電路602被配置為響應於控制信號PISO而鎖存控制信號SLP2的先前狀態。在一些實施例中，控制信號SLP3或SLP_VDDM是響應於控制信號PISO的上升邊緣的控制信號SLP2的鎖存狀態。在一些實施例中，控制信號SLP3或SLP_VDDM是響應於控制信號PISO的下降邊緣的控制信號SLP2的鎖存狀態。
鎖存電路602的第一輸入端耦接到位準移位器電路112的輸出，並被配置為接收控制信號SLP2。鎖存電路602的第二輸入端被配置為接收控制信號PISO。在一些實施例中，鎖存電路602的第二輸入端是鎖存電路602的時鐘輸入端。鎖存電路602的輸出端耦接到反相器604的輸入端，並被配置為輸出控制信號SLP3。
在一些實施例中，鎖存電路602對應於正邊緣或負邊緣觸發正反器。在一些實施例中，鎖存電路602對應於SR正反器。在一些實施例中，邊緣觸發正反器包括DQ 正反器、T正反器、JK正反器等。鎖存電路602的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。
反相器604耦接在鎖存電路602和反相器224b之間。反相器604被配置為響應於控制信號SLP3而生成控制信號SLP3B。在一些實施例中，控制信號SLP3B具有第二電壓擺幅。在一些實施例中，控制信號SLP3B被從控制信號SLP3反相。反相器604的輸入端耦接到鎖存電路602的輸出端，並被配置為接收控制信號SLP3。反相器604的輸出端耦接到反相器224b的輸入端，並且被配置為將控制信號SLP3B輸出到反相器224b的輸入端。反相器604的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。
第6圖的反相器224b被配置為響應於控制信號SLP3B而生成控制信號SLP_VDDM。在一些實施例中，控制信號SLP_VDDM被從控制信號SLP3B反相。在一些實施例中，控制信號SLP_VDDM是控制信號SLP3的延遲版本。
波形
第7A-7B圖是根據一些實施例的電路的波形700A-700B的圖。在一些實施例中，波形700A-700B對應於第1圖的電路100、或第6圖的電路600的波形。
波形700A是功率管理電路100和電路600進入功率管理模式，從而使記憶體電路104進入睡眠模式(保持狀態)的示例。
波形700A包括針對睡眠模式(保持)的電路100或600中的信號的曲線710、712、714和716。波形700B包括針對關閉模式(非保持)的電路100或600中的信號的曲線720、722、724和726。
在一些實施例中，至少曲線710或720表示第1圖和第6圖的第一供應電壓VDD1；至少曲線712或722表示第1圖和第6圖的控制信號PISO；至少曲線714或724表示第1圖和第6圖的控制信號SDB；以及至少曲線716或726表示第1圖和第6圖的控制信號SLPB。波形700A-700B的時序標籤與波形400A-400E的時序標籤相似，因此為簡潔起見省略了類似的詳細描述。在一些實施例中，波形700A示出了從普通模式(例如表300中的第1列)到睡眠模式(例如表300中的第4列)的轉換。
在時間T1，曲線710是邏輯1，曲線712是邏輯0，曲線714是邏輯1，曲線716是邏輯1，並且記憶體電路104處於普通模式(例如第3圖的表300中的第1列)。例如，在一些實施例中，時間T1處的曲線710、712、714和716對應於表300中所示的條目的第1列。
在時間T1，曲線716開始從邏輯1轉換為邏輯0。
在時間T3，曲線716完成向邏輯0的轉換，這使控制信號SLP_VDD和SLP_VDDM從邏輯0轉換為邏輯1，從而使電路100或600進入睡眠模式(例如表300的第2列)。
在時間T3，曲線712開始從邏輯0轉換為邏輯1，從而使功率管理電路100轉換為功率管理模式。在一些實施例中，功率管理電路100的功率管理模式為睡眠(保持模式)狀態(例如表300的第4列)。
在時間T4，曲線712在邏輯0和邏輯1之間的中間位置。曲線712從邏輯0到邏輯1的改變使鎖存電路602鎖存控制信號SLP2(為邏輯1)和曲線716(為邏輯0)的先前狀態。
由於曲線716(例如控制信號SLPB)在時間T3並且在建立時間Ts窗口內(在時間T2和T4之間)改變狀態，因此曲線716的先前狀態為邏輯0，並且控制信號SLP2的先前狀態為邏輯1。換句話說，時間T2-T4之間的曲線716(例如邏輯0)和控制信號SLP2(例如邏輯1)的狀態對應於先前狀態。
在時間T5，曲線712為邏輯1，這使功率管理電路100處於功率管理模式，從而使記憶體電路104處於睡眠(保持)模式(例如表300的第4列)。
在時間T5-T6之間，記憶體電路104處於睡眠模式(保持)(例如表300的第4列)。
在時間T7，曲線712開始從邏輯1轉換為邏輯0，從而使功率管理電路100轉換而退出功率管理模式。
在時間T7之後，曲線712為邏輯0，並且功率管理電路100退出功率管理模式。在一些實施例中，在時間T7之後，曲線716轉換為邏輯1，使功率管理電路100 返回普通模式。在一些實施例中，時間T7之後的曲線712和716的轉換使控制信號SLP_VDD和SLP_VDDM從邏輯1轉換為邏輯0，從而使記憶體電路104進入普通模式。例如，在一些實施例中，時間T7之後的曲線712和716的轉換對應於表400中所示的條目的從第4列到第1列的轉換。
第7B圖是根據一些實施例的電路的波形700B的圖。波形700B是功率管理電路100和電路600進入功率管理模式，從而使記憶體電路104進入關閉模式(非保持狀態)的示例。在一些實施例中，波形700B示出了從普通模式(例如表300中的第1列)到關閉模式(例如表300中的第5列)的轉換。
在時間T1，曲線720為邏輯1，曲線722為邏輯0，曲線724為邏輯1，曲線726為邏輯1，並且記憶體電路104處於普通模式(例如第3圖的表300中的第1列)。例如，在一些實施例中，時間T1處的曲線720、722、724和726對應於表300中所示的條目的第1列。
在時間T1，曲線724和曲線726開始從邏輯1轉換為邏輯0。
在時間T3，曲線724和曲線726完成向邏輯0的轉換，這使控制信號SLP_VDD和SLP_VDDM從邏輯0轉換為邏輯1，從而使電路100或600進入關閉模式(例如表300的第3列)。
在時間T3，曲線722開始從邏輯0轉換為邏輯1， 從而使功率管理電路100轉換為功率管理模式。在一些實施例中，功率管理電路100的功率管理模式是關閉(非保持模式)狀態(例如表300的第5列)。
在時間T4，曲線722位於邏輯0和邏輯1之間的中間位置。曲線722從邏輯0到邏輯1的改變使鎖存電路602鎖存控制信號SLP2(邏輯1)和曲線726(邏輯0)的先前狀態，並且使鎖存電路222鎖存控制信號SD2(邏輯1)和曲線724(邏輯0)的先前狀態。至少由於與以上針對第7A圖所述的類似的原因，時間T2-T4之間的曲線726的狀態(例如邏輯0)和控制信號SLP2(例如邏輯1)對應於先前狀態。
由於曲線724(例如控制信號SDB)在時間T3並且在建立時間Ts窗口內(在時間T2和T4之間)改變狀態，因此曲線724的先前狀態為邏輯0，並且控制信號SD2的先前狀態為邏輯1。換句話說，時間T2-T4之間的曲線724的狀態(例如邏輯0)和控制信號SD2(例如邏輯1)對應於先前狀態。
在時間T5，曲線722為邏輯1，這使功率管理電路100處於功率管理模式，從而使記憶體電路104處於關閉(非保持)模式(例如表300的第5列)。
在時間T5-T6之間，記憶體電路104處於關閉模式(非保持)(例如表300的第5列)。
在時間T7，曲線722開始從邏輯1轉換為邏輯0，從而使功率管理電路100轉換以退出功率管理模式。
在時間T7之後，曲線722為邏輯0，並且功率管理電路100退出功率管理模式。在一些實施例中，在時間T7之後，曲線724和曲線726轉換為邏輯1，使功率管理電路100返回普通模式。在一些實施例中，時間T7之後的曲線722、724和726的轉換使控制信號SD_VDDM、SLP_VDD和SLP_VDDM從邏輯1轉換為邏輯0，從而使記憶體電路104進入普通模式。例如，在一些實施例中，時間T7之後的曲線722、724和726的轉換對應於表400中所示的條目的從第5列到第1列的轉換。
電路
第8圖是根據一些實施例的電路800的電路圖。
電路800是第2圖的電路200的變型，因此省略了類似的詳細描述。與第2圖的電路200相比，電路800不包括控制信號SDB，並且第2圖的控制信號SDB的功能通過使用控制信號PISO在電路800中實現。
在一些實施例中，通過去除控制信號SDB，第2圖的控制信號SDB的功能通過使用控制信號PISO在電路800中實現。例如，在一些實施例中，當PISO被啟用或為邏輯1時，控制信號PISO使控制信號SLP_VDD和SLP_VDDM為邏輯1，從而使記憶體電路104處於睡眠模式(保持模式)。
與第2圖的電路200相比，電路800不包括位準移位器電路112。與第2圖的電路200相比，第8圖的反相器108代替反相器108和NAND邏輯閘110，第8圖 的NOR邏輯閘804代替NOR邏輯閘224a，並且NAND邏輯閘806代替反相器244，因此省略了類似的詳細描述。電路800是第1圖的控制電路102a的實施例。
反相器802通過節點N3至少耦接到位準移位器電路114、NOR邏輯閘226a或標頭電路116。反相器802被配置為響應於控制信號SLPB而生成控制信號SLP3。在一些實施例中，控制信號SLP3具有第一電壓擺幅。在一些實施例中，控制信號SLP3被從控制信號SLPB反相。反相器802的輸入端被配置為接收控制信號SLPB。反相器802的輸出端耦接到位準移位器電路114的輸入和NOR邏輯閘226a的第二輸入端。反相器802的輸出端被配置為將控制信號SLP3輸出到位準移位器電路114的輸入和NOR邏輯閘226a的第二輸入端。反相器802的電壓供應節點耦接到節點N3，並且被配置為接收第一供應電壓VDD1。在一些實施例中，反相器802通過節點N3耦接到P型金屬氧化半導體電晶體118的汲極。
第8圖的NOR邏輯閘226a被配置為響應於控制信號SLP3和PISO1而生成控制信號SLP_VDDB。在一些實施例中，控制信號SLP3類似於第2圖的控制信號SLP1，因此第8圖的NOR邏輯閘226a的操作類似於第2圖的NOR邏輯閘226a的操作，因此省略了類似的詳細描述。第8圖的反相器226b被配置為響應於控制信號SLP_VDDB而生成控制信號SLP_VDD。
第8圖的位準移位器電路114被配置為響應於控 制信號SLP3而生成控制信號SLP4。在一些實施例中，控制信號SLP4具有第二電壓擺幅。在一些實施例中，控制信號SLP3類似於第2圖的控制信號SD1，控制信號SLP4類似於與第2圖中的控制信號SD2，因此第8圖的位準移位器電路114的操作類似於第1-2圖的位準移位器電路114的操作，因此省略了類似的詳細描述。
第8圖的鎖存電路122被配置為響應於控制信號PISO和控制信號SLP4而生成控制信號SD_VDDM1。在一些實施例中，控制信號SLP4類似於第2圖的控制信號SD2，因此第8圖的鎖存電路122的操作類似於第1-2圖的鎖存電路122的操作，因此省略類似的詳細描述。
NOR邏輯閘804耦接在反相器224b和位準移位器電路114之間。NOR邏輯閘804被配置為響應於控制信號PISO和控制信號SLP4而生成控制信號PISOB2。在一些實施例中，控制信號PISOB2具有第二電壓擺幅。在一些實施例中，控制信號PISOB2被從控制信號PISO反相。在一些實施例中，控制信號PISOB2等於控制信號PISOB。NOR邏輯閘804的輸入端被配置為接收控制信號PISOB。NOR邏輯閘804的輸入端耦接到位準移位器電路114的輸出端，並被配置為接收控制信號SLP4。NOR邏輯閘804的輸出端耦接到第8圖的反相器224b的輸入端，並被配置為將控制信號PISOB2輸出到反相器224b的輸入端。NOR邏輯閘804的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。
NAND邏輯閘806耦接在鎖存電路122和反相器246之間。NAND邏輯閘806被配置為響應於控制信號PISO和控制信號SD_VDDM1而生成控制信號SD_VDDM1B’。在一些實施例中，控制信號SD_VDDM1B’具有第二電壓擺幅。NAND邏輯閘806的輸入端被配置為接收控制信號PISO。NAND邏輯閘806的輸入端耦接至鎖存電路122的輸出端，並被配置為接收控制信號SD_VDDM1。NAND邏輯閘806的輸出端耦接到第8圖的反相器246的輸入端，並被配置為將控制信號SD_VDDM1B’輸出到反相器246的輸入端。NAND邏輯閘806的電壓供應節點(未標記)被配置為接收第二供應電壓VDDM1。
第8圖的反相器224b被配置為響應於控制信號PISOB2而生成控制信號SLP_VDDM。在一些實施例中，控制信號SLP_VDDM被從控制信號PISOB2反相。在一些實施例中，控制信號SLP_VDDM是控制信號PISO的延遲版本。在一些實施例中，控制信號PISOB2類似c第2圖的控制信號SLP_VDDMB，因此第8圖的反相器224b的操作類似於第2圖的反相器224b的操作，因此省略了類似的詳細描述。
真值表
第9圖是根據一些實施例的第1圖中的電路100、或第8圖中的電路800的真值表900。提供表900的值和格式作為示例，並且表900的其他值和/或格式在本揭示 內容的範圍內。
如第9圖的真值表900的第1列所示，如果控制信號PISO為邏輯0並且控制信號SLPB為邏輯1，則功率管理電路102或電路800使控制信號SLP_VDD、SLP_VDDM和SD_VDDM各自為邏輯0，從而使記憶體電路104處於普通模式。
如第9圖的真值表900的第2列所示，如果控制信號PISO為邏輯0並且控制信號SLPB為邏輯0，則功率管理電路102或電路800使控制信號SLP_VDD和SLP_VDDM各自為邏輯1，並且控制信號SD_VDDM為邏輯0，從而使記憶體電路104處於睡眠模式(保持模式)。
如第9圖的真值表900的第3列和第4列所示，在控制信號PISO為邏輯1時，使記憶體電路104自動處於睡眠模式(保持模式)或關閉模式(非保持模式)，從而減少了至少電路100或800的功耗。
如第9圖的真值表900的第3列所示，如果控制信號PISO為邏輯1並且控制信號SLPB為邏輯1，則功率管理電路102或電路800使控制信號SLP_VDD和SLP_VDDM各自為邏輯1，並且控制信號SD_VDDM為邏輯0，從而使記憶體電路104處於睡眠模式(保持模式)。在一些實施例中，至少對於真值表900的第3列，在信號SD2被第8圖的鎖存電路122鎖存並且第一供應電壓VDD1由控制電路1200(第12圖)關閉之後，控制信號 SLPB處於浮置或高阻抗狀態(Z*)，從而至少使第8圖中的位準移位器電路114被禁用。
如第9圖的真值表900的第4列所示，如果控制信號PISO為邏輯1並且控制信號SDB為邏輯0，則功率管理電路102或電路800使控制信號SLP_VDD、SLP_VDDM和SD_VDDM中的每一者為邏輯1，從而使記憶體電路104處於關閉模式(非保持模式)。在一些實施例中，至少對於真值表900的第4列，在信號SD2被第8圖的鎖存電路122鎖存並且第一供應電壓VDD1由控制電路1200(第12圖)關閉之後，控制信號SLPB處於浮置或高阻抗狀態(Z*)，從而使第8圖中的位準移位器電路114被禁用。
波形
第10A-10B圖是根據一些實施例的電路的波形1000A-1000B的圖。在一些實施例中，波形1000A-1000B對應於第1圖的電路100、或第8圖的電路800的波形。
波形1000A包括針對睡眠模式(保持)的電路100或800中的信號的曲線1010、1012和1016。
在一些實施例中，至少曲線1010或1020表示第1圖和第8圖的第一供應電壓VDD1；至少曲線1012或1022表示第1圖和第8圖的控制信號PISO；以及至少曲線1016或1026表示第1圖和第8圖的控制信號SLPB。
在時間T1，曲線1014為邏輯1，並且曲線1012 為邏輯0。
在時間T3，曲線1012從邏輯0轉換為邏輯1，這使控制信號SLP_VDD和SLP_VDDM從邏輯0轉換為邏輯1，從而使記憶體電路104進入睡眠模式(保持)。例如，在一些實施例中，曲線1012的此轉換對應於表900中所示的條目的從第1列到第3列的轉換。
在時間T5，曲線1012為邏輯1。
在時間T5-T6之間，記憶體電路104處於睡眠模式(保持)。
在時間T7，曲線1012從邏輯1轉換為邏輯0。在一些實施例中，曲線1012從邏輯1到邏輯0的轉換使控制信號SLP_VDD和SLP_VDDM從邏輯1轉換為邏輯0，從而使記憶體電路104進入普通模式。例如，在一些實施例中，曲線1012的此轉換對應於表900中所示的條目的從第3列到第1列的轉換。
在時間T7之後，曲線1012為邏輯0。
波形1000B包括針對關閉模式(非保持)的電路100或800中的信號的曲線1020、1022和1026。
在時間T1，曲線1022為邏輯0，並且曲線1024從邏輯1轉換為邏輯0。
在時間T3，曲線1024為邏輯0，並且曲線1022從邏輯0轉換為邏輯1，這使控制信號SLP_VDD、SLP_VDDM和SD_VDDM從邏輯0轉換為邏輯1，從而使記憶體電路104進入關閉模式(非保持)。例如，在 一些實施例中，曲線1022和曲線1024的此轉換對應於表900中所示的條目的從第1列到第4列的轉換。
在時間T5，曲線1022為邏輯1。
在時間T5-T6之間，記憶體電路104處於關閉模式(非保持)。
在時間T7，曲線1022從邏輯1轉換為邏輯0。在一些實施例中，曲線1022從邏輯1到邏輯0的轉換使控制信號SLP_VDD和SLP_VDDM從邏輯1轉換為邏輯0，從而使記憶體電路104進入普通模式。例如，在一些實施例中，曲線1022的該轉換對應於表900中所示的條目的從第4列到第1列的轉換。在一些實施例中，曲線1022從邏輯1到邏輯0的轉換以及曲線1026從邏輯0到邏輯1的轉換使控制信號SD_VDDM從邏輯1轉換為邏輯0，從而使記憶體電路104進入睡眠模式。例如，在一些實施例中，曲線1022的該轉換對應於表900中所示的條目的從第4列到第2列的轉換。
在時間T7之後，曲線1022為邏輯0。
水平移位器電路
第11圖是根據一些實施例的位準移位器電路1100的電路圖。
位準移位器電路1100是至少位準移位器電路106、112、114、206或506的實施例，並且省略類似的詳細描述。
位準移位器電路1100被配置為接收信號LSin， 並生成信號LSout。位準移位器電路1100是被配置為將信號從使用供應電壓VXX1的第一電壓域VXX移位到使用供應電壓VYY1的第二電壓域VYY的位準移位器電路。
在一些實施例中，第一電壓域VXX是電壓域VDD，供應電壓VXX1是供應電壓VDD1，第二電壓域VYY是電壓域VDDM，並且供應電壓VYY1是供應電壓VDDM1，以及位準移位器電路1100被配置為將信號從使用供應電壓VDD1的電壓域VDD移位到使用供應電壓VDDM1的電壓域VDDM。例如，在這些實施例中，位準移位器電路1100是至少位準移位器電路112或114的實施例，並且省略類似的詳細描述。例如，在這些實施例中，當位準移位器電路1100是位準移位器電路112的實施例時，信號LSin至少對應於控制信號SLP1，並且信號LSout至少對應於控制信號SLP2。例如，在這些實施例中，當位準移位器電路1100是位準移位器電路114的實施例時，信號LSin至少對應於控制信號SD1或SLP3，並且信號LSout至少對應於控制信號SD2或SLP4。
在一些實施例中，第一電壓域VXX是電壓域VDDM，供應電壓VXX1是供應電壓VDDM1，第二電壓域VYY是電壓域VDD，並且供應電壓VYY1是供應電壓VDD1，以及位準移位器電路1100被配置為將信號從使用供應電壓VDDM1的電壓域VDDM移位到使用供應電壓VDD1的電壓域VDD。例如，在這些實施例中， 位準移位器電路1100是至少位準移位器電路106、206或506的實施例，並且省略類似的詳細描述。例如，在這些實施例中，當位準移位器電路1100是位準移位器電路106的實施例時，信號LSin至少對應於控制信號PISO，並且信號LSout至少對應於控制信號PISO1。例如，在這些實施例中，當位準移位器電路1100是位準移位器電路206的實施例時，信號LSin至少對應於控制信號PISOB，並且信號LSout至少對應於控制信號PISOB1。例如，在這些實施例中，當位準移位器電路1100是位準移位器電路506的實施例時，信號LSin至少對應於信號preQ，並且信號LSout至少對應於控制信號QBvdd。
位準移位器電路1100被配置為在輸入端(未標記)上接收信號LSin，並在輸出端(未標記)上輸出信號LSout。信號LSin對應於位準移位器電路1100的輸入信號，並且信號LSout對應於位準移位器電路1100的輸出信號。位準移位器電路1100被配置為基於信號LSin生成信號LSout。
信號LSout對應於信號LSin的位準移位版本。在一些實施例中，位準移位器電路1100的信號LSin的電壓位準小於位準移位器電路1100的信號LSout的電壓位準。在一些實施例中，位準移位器電路1100的信號LSin的電壓位準大於位準移位器電路1100的信號LSout的電壓位準。
位準移位器電路1100包括反相器1102、N型金 屬氧化半導體電晶體1104、P型金屬氧化半導體電晶體1106、P型金屬氧化半導體電晶體1108、P型金屬氧化半導體電晶體1110、P型金屬氧化半導體電晶體1112、N型金屬氧化半導體電晶體1114和反相器1116。
反相器1102的輸入端被配置為接收信號LSin。反相器1102的輸入端、P型金屬氧化半導體電晶體1106的閘極端、以及N型金屬氧化半導體電晶體1104的閘極端中的每一者彼此耦接。反相器1102的輸出端被配置為輸出信號LSBin。在一些實施例中，信號LSBin是信號LSin的反相形式。反相器1102被配置為基於信號CKPI生成信號LSBin。反相器1102耦接到電壓供應VXX。在一些實施例中，反相器1102是耦接到電壓供應VXX和參考電壓供應VSS的互補金屬氧化物半導體反相器類型。
N型金屬氧化半導體電晶體1104的閘極端被配置為接收信號LSin。N型金屬氧化半導體電晶體1104的源極端耦接到參考電壓供應VSS。N型金屬氧化半導體電晶體1104的汲極端、P型金屬氧化半導體電晶體1106的汲極端、P型金屬氧化半導體電晶體1110的閘極端、以及反相器1116的輸入端中的每一者在節點11-N1處耦接在一起。
P型金屬氧化半導體電晶體1106的閘極端被配置為接收信號LSin。P型金屬氧化半導體電晶體1106的源極端耦接到P型金屬氧化半導體電晶體1108的汲極端。
P型金屬氧化半導體電晶體1108的源極端與電壓供應VYY相耦接。P型金屬氧化半導體電晶體1108的閘極端、N型金屬氧化半導體電晶體1114的汲極端、以及P型金屬氧化半導體電晶體1112的汲極端中的每一者在節點11-N2處彼此耦接。P型金屬氧化半導體電晶體1108的閘極端被配置為接收節點11-N2處的電壓。在一些實施例中，P型金屬氧化半導體電晶體1108基於節點11-N2處的電壓來導通或截止。
N型金屬氧化半導體電晶體1104、P型金屬氧化半導體電晶體1106和P型金屬氧化半導體電晶體1108被配置為設置對應於信號LSBout的節點11-N1的電壓。例如，在一些實施例中，如果N型金屬氧化半導體電晶體1104導通，則N型金屬氧化半導體電晶體1104被配置為將節點11-N1拉向參考電壓VSS。例如，在一些實施例中，如果P型金屬氧化半導體電晶體1106和1108導通，則P型金屬氧化半導體電晶體1106和1108被配置為將節點11-N1拉向供應電壓VYY1。
P型金屬氧化半導體電晶體1110的源極端與電壓供應VYY相耦接。P型金屬氧化半導體電晶體1110的汲極端與P型金屬氧化半導體電晶體1112的源極端相耦接。P型金屬氧化半導體電晶體1110的閘極端至少耦接到節點11-N1。節點11-N1處的電壓對應於信號LSBout。P型金屬氧化半導體電晶體1110的閘極端被配置為接收信號LSBout。在一些實施例中，P型金屬氧化半導體電晶 體1110基於對應於信號LSBout的節點11-N1處的電壓而導通或關斷。
P型金屬氧化半導體電晶體1112的閘極端被配置為從反相器1102接收信號LSBin。P型金屬氧化半導體電晶體1112的閘極端、N型金屬氧化半導體電晶體1114的閘極端和反相器1102的輸出端中的每一者彼此耦接。
N型金屬氧化半導體電晶體1114的閘極端被配置為從反相器1102接收信號LSBin。N型金屬氧化半導體電晶體1114的源極端耦接至參考電壓供應VSS。
N型金屬氧化半導體電晶體1114、P型金屬氧化半導體電晶體1110和P型金屬氧化半導體電晶體1112被配置為設置對應於信號LSBout的節點11-N1的電壓。例如，在一些實施例中，如果N型金屬氧化半導體電晶體1114導通，則N型金屬氧化半導體電晶體1114被配置為將節點11-N2拉向參考電壓VSS。例如，在一些實施例中，如果P型金屬氧化半導體電晶體1110和1112導通，則P型金屬氧化半導體電晶體1110和1112被配置為將節點11-N2拉向供應電壓VYY1。
反相器1116的輸入端被配置為從節點11-N1接收信號LSBout。反相器1116的輸出端被配置為輸出信號LSout。在一些實施例中，信號LSout是信號LSBout的反相版本。反相器1116被配置為基於信號LSBout生成信號LSout。反相器1116耦接到電壓供應VYY。在一些實施例中，反相器1116是耦接到電壓供應VYY和參 考電壓VSS的互補金屬氧化物半導體反相器類型。信號LSout對應於位準移位器電路1100的輸出信號。信號LSout是信號LSin的位準移位版本。
用於位準移位器電路1100的其他配置和類型的位準移位器在本揭示內容的範圍內。
第12圖是根據一些實施例的電路1200的電路圖。
電路1200被配置為關閉或接通提供給電路100、200、500、600、800和1100的供應電壓VDD。
電路1200包括耦接到節點N9的P型金屬氧化半導體電晶體1202。在一些實施例中，P型金屬氧化半導體電晶體1202被配置為當由控制信號CS導通或啟用時，將供應電壓VDD1提供給節點N9。在一些實施例中，P型金屬氧化半導體電晶體1202被配置為當由控制信號CS關斷或禁用時，不將供應電壓VDD1提供給節點N9。在一些實施例中，控制信號CS是控制信號PISO。在一些實施例中，控制信號CS是控制信號PISO的延遲版本。
例如，在一些實施例中，如果控制信號CS為邏輯0，則P型金屬氧化半導體電晶體1202導通並將節點N9拉向供應電壓VSS1。在一些實施例中，當控制信號PISO為邏輯0時，控制信號為邏輯0，從而使功率管理電路100不處於功率管理模式。
例如，在一些實施例中，如果控制信號CS為邏輯1，則P型金屬氧化半導體電晶體1202關斷，並且P型 金屬氧化半導體電晶體1202不將供應電壓VSS提供給節點N9。在一些實施例中，當控制信號PISO為邏輯1時，控制信號為邏輯1，從而使功率管理電路100處於功率管理模式。
P型金屬氧化半導體電晶體1202的源極端被配置電壓供應節點，其被配置為從電壓供應VDD接收供應電壓VDD1。P型金屬氧化半導體電晶體1202的閘極端被配置為接收控制信號CS。在一些實施例中，控制信號CS導通或關斷P型金屬氧化半導體電晶體1202。
P型金屬氧化半導體電晶體1202的汲極端耦接到節點N9。在一些實施例中，P型金屬氧化半導體電晶體1202的汲極端耦接到第1-2圖、第5-6圖和第8圖中的節點N1和N7。在一些實施例中，P型金屬氧化半導體電晶體1202的汲極端耦接到至少OR邏輯閘126、反相器242、反相器226b、NOR邏輯閘226a、位準移位器電路106、位準移位器電路206、位準移位器電路506、或位準移位器電路1100的電壓供應節點。
方法
第13圖是根據一些實施例的操作電路的方法的流程圖，例如相應的第1圖、第2圖、第5-6圖、第8圖或第11-12圖的電路100-200、500-600、800或1100-1200。應當理解，可以在第13圖中描繪的方法1300之前、期間和/或之後執行附加操作，並且本文可僅簡要描述了一些其他處理。應當理解，方法1300利用了 相應的第1-2圖、第5-6圖、第8圖或第11-12圖的電路100-200、500-600、800或1100-1200中的一者或多者的特徵，或者相應的第3圖或第9圖的真值表300或900的一個或多個特徵，或者相應的第4A-4D圖、第7A-7B圖或第10A-10B圖的波形400A-400D、700A-700B或1000A-1000B的一個或多個特徵。
在方法1300的操作1302中，至少第一控制信號(PISO)、第二控制信號(SLPB)或第三控制信號(SDB)由功率控制電路(電路100、102或102a)接收。在一些實施例中，方法1300的功率控制電路耦接到具有第一電壓的第一電壓供應和具有第二電壓的第二電壓供應。
在方法1300的操作1304中，第一輸出控制信號(SD_VDDM)、第二輸出控制信號(SLP_VDDM)和第三輸出控制信號(SLP_VDD)由功率控制電路至少響應於第一控制信號(PISO)、第二控制信號(SLPB)或第三控制信號(SDB)而生成。在一些實施例中，至少第一電壓(VDDM1)或第一控制信號(PISO)具有第一電壓擺幅(VDDM)，並且至少第二電壓(VDD1)、第二控制信號(SLPB)或第三控制信號(SDB)具有不同於第一電壓擺幅的第二電壓擺幅(VDD)。
在方法1300的操作1306中，至少第一供應電壓(VDDAI)、第二供應電壓(VDDMH)或第三供應電壓(VDDH)由標頭電路響應於至少第一輸出控制信號、第二輸出控制信號或第三輸出控制信號來提供。
在方法1300的操作1308中，使功率控制電路響應於第一控制信號(PISO)的第一值(1)而進入功率管理模式。在一些實施例中，功率管理模式具有第一降低功率狀態和第二降低功率狀態。在一些實施例中，使功率控制電路進入功率管理模式的操作1308包括：至少響應於第一供應電壓(VDDAI)或第一控制信號(PISO)，關閉第二電壓供應(VDD)並使記憶體電路處於第一降低功率狀態或第二降低功率狀態。在一些實施例中，記憶體電路耦接到功率控制電路和第一標頭電路。
在一些實施例中，使記憶體電路至少響應於第一供應電壓(VDDAI)或第一控制信號(PISO)而處於第一降低功率狀態或第二降低功率狀態，包括使記憶體電路響應於第一輸出控制信號(SD_VDDM)具有第一邏輯值(1)而處於第二降低功率狀態，或者使記憶體電路響應於第一輸出控制信號(SD_VDDM)具有第二邏輯值(0)而處於第一降低功率狀態。在一些實施例中，第二降低功率狀態對應於記憶體電路的關閉模式，第一降低功率狀態對應於記憶體電路的睡眠模式，並且第一邏輯值不同於第二邏輯值。
在方法1300的操作1310中，使功率控制電路響應於第一控制信號(PISO)的第二值(0)而退出功率管理模式從而進入普通模式，功率管理模式具有普通功率狀態、第一降低功率狀態和第二降低功率狀態，第二值與第一值相反。在一些實施例中，使功率控制電路退出功率管 理模式的操作1310包括打開第二電壓供應(VDD)。
在一些實施例中，使功率控制電路退出功率管理模式的操作1310還包括：使記憶體電路響應於第三輸出控制信號(SLP_VDD)和第二輸出控制信號(SLP_VDDM)具有第一邏輯值(1)，並且第一控制信號(PISO)和第一輸出控制信號(SD_VDDM)具有第二邏輯值(0)而處於第一降低功率狀態；使記憶體電路響應於第一控制信號(PISO)具有第二邏輯值(0)，並且第一輸出控制信號(SD_VDDM)、第二輸出控制信號(SLP_VDDM)和第三輸出控制信號(SLP_VDD)具有第一邏輯值(1)而處於第二降低功率狀態；或者使記憶體電路響應於第一控制信號(PISO)、第一輸出控制信號(SD_VDDM)、第二輸出控制信號(SLP_VDDM)和第三輸出控制信號(SLP_VDD)具有第二邏輯值(0)而處於普通功率狀態。
在一些實施例中，普通功率狀態對應於記憶體電路的普通功率模式。在一些實施例中，第一降低功率狀態對應於記憶體電路的睡眠模式，並且第一邏輯值不同於第二邏輯值。在一些實施例中，第二降低功率狀態對應於記憶體電路的關閉模式。
在一些實施例中，第一邏輯值是邏輯高。在一些實施例中，第一邏輯值是邏輯低。
在一些實施例中，未執行方法1300的一個或多個操作。儘管上面參考第1-2圖描述了方法1300，但應當理解，方法1300利用了第3-12圖中的一者或多者的特徵。 在一些這些實施例中，將與第3-12圖的電路300-1200的描述和操作一致地執行方法1300的其他操作。
此外，出於說明的目的，第1-13圖中所示的各種P型金屬氧化半導體或N型金屬氧化半導體電晶體具有特定的摻雜劑類型(例如N型或P型)。本揭示內容的實施例不限於特定電晶體類型，並且第1-13圖中所示的P型金屬氧化半導體或N型金屬氧化半導體電晶體中的一者或多者可以用不同電晶體/摻雜劑類型的相應電晶體來代替。類似地，以上描述中使用的各種信號的低邏輯值或高邏輯值也用於說明。本揭示內容的實施例不限於信號被激活和/或去激活時的特定邏輯值。選擇不同的邏輯值在各種實施例的範圍內。
在電路或方法100-1200中選擇不同數量的反相器在各種實施例的範圍內。在電路或方法100-1200中選擇不同數量的電路元件在各種實施例的範圍內。
本說明書的一個方面涉及一種電路。該電路包括功率管理電路和記憶體電路。功率管理電路被配置為接收第一控制信號和第二控制信號，並提供第一供應電壓、第二供應電壓和第三供應電壓，第一控制信號具有第一電壓擺幅，並且第二控制信號具有與第一電壓擺幅不同的第二電壓擺幅，第一控制信號使功率管理電路進入具有第一狀態和第二狀態的功率管理模式。記憶體電路耦接到功率管理電路，並且至少響應於由功率管理電路提供的第一供應電壓而處於第一狀態或第二狀態。
本說明書的另一方面涉及一種電路。該電路包括功率控制電路和第一標頭電路。功率控制電路耦接到具有第一電壓的第一電壓供應和具有第二電壓的第二電壓供應，該功率控制電路被配置為至少響應於第一控制信號、第二控制信號或第三控制信號而生成第一輸出控制信號、第二輸出控制信號和第三輸出控制信號，至少第一電壓或第一控制信號具有第一電壓擺幅，並且至少第二電壓、第二控制信號或第三控制信號具有與第一電壓擺幅不同的第二電壓擺幅，第一控制信號使功率控制電路進入具有第一降低功率狀態和第二降低功率狀態的功率管理模式。第一標頭電路耦接到功率控制電路，並且被配置為至少響應於第一輸出控制信號、第二輸出控制信號或第三輸出控制信號而至少提供第一供應電壓、第二供應電壓或第三供應電壓。在一些實施例中，功率管理模式包括第二電壓供應被關閉。
本說明書的又一方面涉及一種操作電路的方法。該方法包括由功率控制電路至少接收第一控制信號、第二控制信號或第三控制信號，該功率控制電路耦接到具有第一電壓的第一電壓供應和具有第二電壓的第二電壓供應。該方法還包括由功率控制電路至少響應於第一控制信號、第二控制信號或第三控制信號而生成第一輸出控制信號、第二輸出控制信號和第三輸出控制信號，至少第一電壓或第一控制信號具有第一電壓擺幅，並且至少第二電壓、第二控制信號或第三控制信號具有與第一電壓擺幅不同的第二 電壓擺幅。該方法還包括由標頭電路至少響應於第一輸出控制信號、第二輸出控制信號或第三輸出控制信號而至少提供第一供應電壓、第二供應電壓或第三供應電壓。該方法還包括使功率控制電路響應於第一控制信號的第一值而進入功率管理模式，該功率管理模式具有第一降低功率狀態和第二降低功率狀態。在一些實施例中，使功率控制電路進入功率管理模式包括關閉第二電壓供應；並且使記憶體電路至少響應於第一供應電壓或第一控制信號而處於第一降低功率狀態或第二降低功率狀態，該記憶體電路耦接到功率控制電路和第一標頭電路。
已經描述了多個實施例。然而將理解，可以在不脫離本揭示內容的精神和範圍的情況下進行各種修改。例如，被示為特定摻雜劑類型的各種電晶體(例如N型或P型金屬氧化物半導體(N型金屬氧化半導體或P型金屬氧化半導體))是出於說明目的。本揭示內容的實施例不限於特定類型。為特定電晶體選擇不同的摻雜劑類型在各種實施例的範圍內。在以上描述中使用的各種信號的低邏輯值或高邏輯值也用於說明。各種實施例不限於信號被激活和/或去激活時的特定邏輯值。選擇不同的邏輯值在各種實施例的範圍內。在各種實施例中，電晶體用作開關。代替電晶體使用的開關電路在各種實施例的範圍內。在各種實施例中，電晶體的源極可以被配置為汲極，並且汲極可以被配置為源極。如此，術語源極和汲極可互換使用。各種信號由相應的電路生成，但為簡單起見，未示出電路。
各個附圖示出了使用分立電容器的電容性電路進行說明。可以使用等效電路。例如，可以代替分立電容器使用電容性器件、電路或網絡(例如電容器、電容性元件、器件、電路等的組合)。上面的圖示包括示例性步驟，但這些步驟不一定按所示順序執行。根據所公開的實施例的精神和範圍，可以適當地添加、替換、改變順序、和/或消除步驟。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本揭示內容的各方面。本領域技術人員應當理解，他們可以容易地使用本揭示內容作為設計或修改其他工藝和結構以實現本文介紹的實施例的相同目的和/或實現本文介紹的實施例的相同優點的基礎。本領域技術人員還應該認識到，這樣的等同構造不脫離本揭示內容的精神和範圍，並且他們可以在不脫離本揭示內容的精神和範圍的情況下在本文中進行各種改變、替換和變更。
示例1.一種電路，包括：功率管理電路，所述功率管理電路被配置為接收第一控制信號和第二控制信號，並提供第一供應電壓、第二供應電壓和第三供應電壓，所述第一控制信號具有第一電壓擺幅，並且所述第二控制信號具有與所述第一電壓擺幅不同的第二電壓擺幅，所述第一控制信號使所述功率管理電路進入具有第一狀態和第二狀態的功率管理模式；以及記憶體電路，所述記憶體電路耦接到所述功率管理電路，並且至少響應於由所述功率管理電路提供的所述第一供應電壓而處於所述第一狀態或所 述第二狀態。
示例2.根據示例1所述的電路，其中，所述功率管理電路還包括：控制電路，所述控制電路被配置為響應於所述第一控制信號和所述第二控制信號而生成第一輸出控制信號、第二輸出控制信號和第三輸出控制信號，所述第一輸出控制信號和所述第二輸出控制信號具有所述第一電壓擺幅，並且所述第三輸出控制信號具有所述第二電壓擺幅；以及第一標頭電路，所述第一標頭電路耦接到所述控制電路和所述記憶體電路，並被配置為至少響應於所述第一輸出控制信號、所述第二輸出控制信號、或所述第三輸出控制信號而至少調整所述第一供應電壓、所述第二供應電壓、或所述第三供應電壓。
示例3.根據示例2所述的電路，其中，所述控制電路包括：第一位準移位器電路，所述第一位準移位器電路耦接到具有所述第一供應電壓的第一電壓供應以及具有所述第二供應電壓的第二電壓供應，所述第二電壓供應不同於所述第一電壓供應，並且被配置為接收所述第一控制信號，並至少響應於所述第一控制信號而至少生成第一位準移位信號，所述第一位準移位信號具有所述第二電壓擺幅；以及第二標頭電路，所述第二標頭電路至少耦接到所述位準移位器電路、所述第一電壓供應和所述第二電壓供應，並且被配置為響應於所述第一控制信號而將所述第一電壓供應的所述第一供應電壓提供給第一電壓供應節點，並響應於所述第一位準移位信號而將所述第二電壓供應的 所述第二供應電壓提供給第二電壓供應節點。
示例4.根據示例3所述的電路，其中，所述控制電路還包括：NAND邏輯閘，所述NAND邏輯閘通過所述第二電壓供應節點至少耦接到所述第二標頭電路，所述NAND邏輯閘被配置為響應於所述第二控制信號和第三控制信號而生成NAND控制信號，所述NAND控制信號和所述第三控制信號具有所述第二電壓擺幅，所述NAND邏輯閘包括：第一NAND輸入端，被配置為接收所述第三控制信號；第二NAND輸入端，被配置為接收所述第二控制信號；以及NAND輸出端，被配置為輸出所述NAND控制信號。
示例5.根據示例4所述的電路，其中，所述控制電路還包括：第一OR邏輯閘，所述第一OR邏輯閘被配置為響應於所述第一位準移位信號和所述NAND控制信號而生成所述第三輸出控制信號，所述第一OR邏輯閘包括：第一OR輸入端，耦接到所述第一位準移位器電路的輸出並被配置為接收所述第一位準移位信號；第二OR輸入端，耦接到所述NAND輸出端並被配置為接收所述NAND控制信號；以及第一OR輸出端，被配置為輸出所述第三輸出控制信號。
示例6.根據示例5所述的電路，其中，所述控制電路還包括：第二位準移位器電路，所述第二位準移位器電路通過所述第一電壓供應節點耦接到所述第一電壓供應，並通過所述第二電壓供應節點耦接到所述第二電壓供應， 所述第二位準移位器電路被配置為接收所述NAND控制信號，並至少響應於所述NAND控制信號而至少生成第四控制信號，所述第四控制信號具有所述第一電壓擺幅；以及第二OR邏輯閘，所述第二OR邏輯閘被配置為響應於所述第一控制信號和所述第四控制信號而生成所述第二輸出控制信號，所述第二OR邏輯閘包括：第三OR輸入端，被配置為接收所述第一控制信號；第四OR輸入端，耦接到所述第二位準移位器電路的輸出並被配置為接收所述第四控制信號；以及第二OR輸出端，被配置為輸出所述第二輸出控制信號。
示例7.根據示例3所述的電路，其中，所述控制電路還包括：反相器，所述反相器通過所述第二電壓供應節點至少耦接到所述第二標頭電路，所述反相器被配置為接收第三控制信號，並響應於所述第三控制信號而生成第四控制信號，所述第四控制信號和所述第三控制信號具有所述第二電壓擺幅，所述反相器包括：所述反相器的輸入端，被配置為接收所述第三控制信號；以及所述反相器的輸出端，被配置為輸出所述第四控制信號。
示例8.根據示例7所述的電路，其中，所述控制電路還包括：第二位準移位器電路，所述第二位準移位器電路通過所述第一電壓供應節點耦接到所述第一電壓供應，並通過所述第二電壓供應節點耦接到所述第二電壓供應，所述第二位準移位器電路被配置為接收所述第四控制信號，並至少響應於所述第四控制信號而至少生成第五控制信號， 所述第五控制信號具有所述第一電壓擺幅。
示例9.根據示例8所述的電路，其中，所述控制電路還包括：鎖存電路，所述鎖存電路耦接到所述第二位準移位器電路的輸出，並被配置為響應於所述第一控制信號和所述第四控制信號而生成所述第一輸出控制信號，所述鎖存電路包括：第一鎖存輸入端，耦接到所述第二位準移位器電路的輸出，並被配置為接收所述第四控制信號；第二鎖存輸入端，被配置為接收所述第一控制信號；以及鎖存輸出端，被配置為輸出所述第一輸出控制信號，所述第一輸出控制信號對應於所述第四控制信號的先前狀態。
示例10.一種電路，包括：功率控制電路，所述功率控制電路耦接到具有第一電壓的第一電壓供應和具有第二電壓的第二電壓供應，所述功率控制電路被配置為至少響應於第一控制信號、第二控制信號或第三控制信號而生成第一輸出控制信號、第二輸出控制信號和第三輸出控制信號，至少所述第一電壓或所述第一控制信號具有第一電壓擺幅，並且至少所述第二電壓、所述第二控制信號或所述第三控制信號具有與所述第一電壓擺幅不同的第二電壓擺幅，所述第一控制信號使所述功率控制電路進入具有第一降低功率狀態和第二降低功率狀態的功率管理模式；以及第一標頭電路，所述第一標頭電路耦接到所述功率控制電路，並且被配置為至少響應於所述第一輸出控制信號、所述第二輸出控制信號或所述第三輸出控制信號而至少提供第一供應電壓、第二供應電壓或第三供應電壓，其中， 所述功率管理模式包括所述第二電壓供應被關閉。
示例11.根據示例10所述的電路，還包括：記憶體電路，所述記憶體電路耦接到所述功率控制電路和所述第一標頭電路，並且至少響應於所述第一供應電壓、或所述功率控制電路進入所述功率管理模式而處於所述第一降低功率狀態或所述第二降低功率狀態。
示例12.根據示例11所述的電路，其中，所述第一標頭電路包括：第一P型電晶體，具有與所述第一電壓供應相耦接的源極，所述第一P型電晶體的閘極被配置為接收所述第一輸出控制信號，並且所述第一P型電晶體的汲極通過第一節點與所述記憶體電路相耦接，所述第一P型電晶體被配置為將所述第一供應電壓提供給所述記憶體電路；第二P型電晶體，具有與所述第二電壓供應相耦接的源極，所述第二P型電晶體的閘極被配置為接收所述第二輸出控制信號，並且所述第二P型電晶體的汲極通過第二節點與所述記憶體電路相耦接，所述第二P型電晶體被配置為將所述第二供應電壓提供給所述記憶體電路；以及第三P型電晶體，具有與所述第二電壓供應相耦接的源極，所述第三P型電晶體的閘極被配置為接收所述第三輸出控制信號，並且所述第三P型電晶體的汲極通過第三節點與所述記憶體電路相耦接，所述第三P型電晶體被配置為將所述第三供應電壓提供給所述記憶體電路。
示例13.根據示例12所述的電路，其中，所述記憶體電路包括：記憶體單元陣列，通過所述第一節點耦 接到所述第一P型電晶體，被配置為存儲數據，並被配置為從所述第一節點接收所述第一供應電壓；第一外圍電路，耦接到所述記憶體單元陣列和所述第二P型電晶體，並被配置為從所述第二節點接收所述第二供應電壓；以及第二外圍電路，耦接到所述記憶體單元陣列和所述第三P型電晶體，並被配置為從所述第三節點接收所述第三供應電壓。
示例14.根據示例13所述的電路，還包括：輸出電路，耦接到所述記憶體單元陣列和所述控制電路，並被配置為箝位第四節點上的第一數據信號，所述第一數據信號響應於所述第一輸出控制信號而具有所述第二電壓擺幅，所述第一輸出控制信號具有所述第一個電壓擺幅。
示例15.根據示例14所述的電路，其中，所述輸出電路包括：緩衝電路，耦接到所述記憶體單元陣列，被配置為接收第二數據信號並輸出第三數據信號；以及NOR邏輯閘，包括：第一NOR輸入端，耦接到所述緩衝電路的輸出並被配置為接收所述第三數據信號；第二NOR輸入端，耦接到所述功率控制電路並被配置為接收所述第二輸出控制信號；以及第一NOR輸出端，被配置為輸出第四數據信號(preQ)。
示例16.根據示例15所述的電路，其中，所述輸出電路還包括：位準移位器電路，耦接到所述第一電壓供應和所述第二電壓供應，並被配置為接收所述第四數據信號，並至少響應於所述第四數據信號而至少生成反相第 一數據信號，所述反相第一數據信號具有所述第二電壓擺幅；以及反相器，包括：所述反相器的輸入端，耦接到所述位準移位器電路的輸出，並被配置為接收所述反相第一數據信號；以及所述反相器的輸出端，被配置為生成所述第一數據信號。
示例17.根據示例16所述的電路，其中，所述輸出電路還包括：N型電晶體，具有與參考電壓供應相耦接的源極，所述N型電晶體的閘極耦接到所述功率控制電路並被配置為接收所述第二輸出控制信號，並且所述N型電晶體的汲極通過所述第四節點與所述反相器的輸出端相耦接。
示例18.一種操作電路的方法，所述方法包括：由功率控制電路至少接收第一控制信號、第二控制信號或第三控制信號，所述功率控制電路耦接到具有第一電壓的第一電壓供應和具有第二電壓的第二電壓供應；由所述功率控制電路至少響應於第一控制信號、第二控制信號或第三控制信號而生成第一輸出控制信號、第二輸出控制信號和第三輸出控制信號，至少所述第一電壓或所述第一控制信號具有第一電壓擺幅，並且至少所述第二電壓、所述第二控制信號或所述第三控制信號具有與所述第一電壓擺幅不同的第二電壓擺幅；由標頭電路至少響應於所述第一輸出控制信號、所述第二輸出控制信號或所述第三輸出控制信號而至少提供第一供應電壓、第二供應電壓或第三供應電壓；使所述功率控制電路響應於所述第一控制信號的第 一值而進入功率管理模式，所述功率管理模式具有第一降低功率狀態和第二降低功率狀態，其中，使所述功率控制電路進入所述功率管理模式包括：關閉所述第二電壓供應；並且使記憶體電路至少響應於所述第一供應電壓或所述第一控制信號而處於所述第一降低功率狀態或所述第二降低功率狀態，所述記憶體電路耦接到所述功率控制電路和所述標頭電路。
示例19.根據示例18所述的方法，還包括：使所述功率控制電路響應於所述第一控制信號的第二值而退出所述功率管理模式從而進入普通模式，所述功率管理模式具有普通功率狀態、所述第一降低功率狀態和所述第二降低功率狀態，所述第二值與所述第一值相反，其中，使所述功率控制電路退出所述功率管理模式包括：打開所述第二電壓供應；使所述記憶體電路響應於所述第三輸出控制信號和所述第二輸出控制信號具有第一邏輯值，並且所述第一控制信號和所述第一輸出控制信號具有第二邏輯值而處於所述第一降低功率狀態，所述第一降低功率狀態對應於所述記憶體電路的睡眠模式，並且所述第一邏輯值不同於所述第二邏輯值；使所述記憶體電路響應於所述第一控制信號具有所述第二邏輯值，並且所述第一輸出控制信號、所述第二輸出控制信號和所述第三輸出控制信號具有所述第一邏輯值而處於所述第二降低功率狀態，所述第二降低功率狀態對應於所述記憶體電路的關閉模式；或者使所述記憶體電路響應於所述第一控制信號、所述第一輸出 控制信號、所述第二輸出控制信號和所述第三輸出控制信號具有所述第二邏輯值而處於所述普通功率狀態，所述普通功率狀態對應於所述記憶體電路的普通功率模式。
示例20.根據示例18所述的方法，其中，使所述記憶體電路至少響應於所述第一供應電壓或所述第一控制信號而處於所述第一降低功率狀態或所述第二降低功率狀態包括：使所述記憶體電路響應於所述第一輸出控制信號具有第一邏輯值而處於所述第二降低功率狀態，所述第二降低功率狀態對應於所述記憶體電路的關閉模式；或者使所述記憶體電路響應於所述第一輸出控制信號具有第二邏輯值而處於所述第一降低功率狀態，所述第一降低功率狀態對應於所述記憶體電路的睡眠模式，並且所述第一邏輯值不同於所述第二邏輯值。
100:積體電路、電路、功率管理電路
102:功率管理電路
102a:控制電路
102b:標頭電路
104:記憶體電路
104a:記憶體單元陣列
104b:外圍電路
104c:外圍電路
105:輸出電路
106:位準移位器電路
108:反相器
110:NAND邏輯閘
112:位準移位器電路
114:位準移位器電路
116:標頭電路
118:P型金屬氧化半導體電晶體
120:P型金屬氧化半導體電晶體
122:鎖存器
124:OR邏輯閘
126:OR邏輯閘
130:P型金屬氧化半導體電晶體
132:P型金屬氧化半導體電晶體
134:P型金屬氧化半導體電晶體
Doutb:數據
N1~N7:節點
PISO:控制信號
PISO1:控制信號
Qvdd:箝位輸出數據信號
SD1:控制信號
SD2:控制信號
SDB:控制信號
SD_VDDM:功率管理控制信號、控制信號
SLP_VDD:功率管理控制信號、控制信號
SLP_VDDM:功率管理控制信號、控制信號
SLP1:NAND控制信號
SLP2:NAND控制信號
SLPB:控制信號
VDDAI:電壓
VDDH:電壓
VDDHD:電壓
VDDMH:電壓

Claims (10)

  1. 一種積體電路，包括：一功率管理電路，該功率管理電路被配置為接收一第一控制信號和一第二控制信號，並提供一第一供應電壓、一第二供應電壓和一第三供應電壓，該第一控制信號具有一第一電壓擺幅，並且該第二控制信號具有與該第一電壓擺幅不同的一第二電壓擺幅，該第一控制信號使該功率管理電路進入具有一第一狀態和一第二狀態的一功率管理模式；以及一記憶體電路，該記憶體電路耦接到該功率管理電路，並且至少響應於由該功率管理電路提供的該第一供應電壓而處於該第一狀態或該第二狀態；其中該功率管理電路包括一控制電路，該控制電路被配置為響應於該第一控制信號和該第二控制信號而生成一第一輸出控制信號、一第二輸出控制信號和一第三輸出控制信號，其中該控制電路包括：一第一位準移位器電路；以及一第一標頭電路，該第一標頭電路至少耦接到該第一位準移位器電路、該第一電壓供應和該第二電壓供應，並且被配置為響應於該第一控制信號而將該第一電壓供應的該第一供應電壓提供給一第一電壓供應節點，並響應於一第一位準移位信號而將該第二電壓供應的該第二供應電壓提供給一第二電壓供應節點，該第一位準移位信號為該第一控制信號的位準移位版本。
  2. 根據請求項1所述的積體電路，其中：該第一輸出控制信號和該第二輸出控制信號具有該第一電壓擺幅，並且該第三輸出控制信號具有該第二電壓擺幅；以及該功率管理電路還包括一第二標頭電路，該第二標頭電路耦接到該控制電路和該記憶體電路，並被配置為至少響應於該第一輸出控制信號、該第二輸出控制信號、或該第三輸出控制信號而至少調整該第一供應電壓、該第二供應電壓、或該第三供應電壓。
  3. 根據請求項2所述的積體電路，其中：該第一位準移位器電路耦接到具有該第一供應電壓的該第一電壓供應以及具有該第二供應電壓的該第二電壓供應，該第二電壓供應不同於該第一電壓供應，並且該第一位準移位器電路被配置為接收該第一控制信號，並至少響應於該第一控制信號而至少生成該第一位準移位信號，該第一位準移位信號具有該第二電壓擺幅；該第一標頭電路至少耦接到該第一位準移位器電路。
  4. 根據請求項3所述的積體電路，其中，該控制電路還包括：一NAND邏輯閘，該NAND邏輯閘通過該第二電壓供應節點至少耦接到該第一標頭電路，該NAND邏輯閘被配置 為響應於該第二控制信號和一第三控制信號而生成一NAND控制信號，該NAND控制信號和該第三控制信號具有該第二電壓擺幅，該NAND邏輯閘包括：一第一NAND輸入端，被配置為接收該第三控制信號；一第二NAND輸入端，被配置為接收該第二控制信號；以及一NAND輸出端，被配置為輸出該NAND控制信號。
  5. 根據請求項4所述的積體電路，其中，該控制電路還包括：一第一OR邏輯閘，該第一OR邏輯閘被配置為響應於該第一位準移位信號和該NAND控制信號而生成該第三輸出控制信號，該第一OR邏輯閘包括：一第一OR輸入端，耦接到該第一位準移位器電路的輸出並被配置為接收該第一位準移位信號；一第二OR輸入端，耦接到該NAND輸出端並被配置為接收該NAND控制信號；以及一第一OR輸出端，被配置為輸出該第三輸出控制信號。
  6. 根據請求項5所述的積體電路，其中，該控制電路還包括：一第二位準移位器電路，該第二位準移位器電路通過該 第一電壓供應節點耦接到該第一電壓供應，並通過該第二電壓供應節點耦接到該第二電壓供應，該第二位準移位器電路被配置為接收該NAND控制信號，並至少響應於該NAND控制信號而至少生成一第四控制信號，該第四控制信號具有該第一電壓擺幅；以及一第二OR邏輯閘，該第二OR邏輯閘被配置為響應於該第一控制信號和該第四控制信號而生成該第二輸出控制信號，該第二OR邏輯閘包括：一第三OR輸入端，被配置為接收該第一控制信號；一第四OR輸入端，耦接到該第二位準移位器電路的輸出並被配置為接收該第四控制信號；以及一第二OR輸出端，被配置為輸出該第二輸出控制信號。
  7. 根據請求項3所述的積體電路，其中，該控制電路還包括：一反相器，該反相器通過該第二電壓供應節點至少耦接到該第一標頭電路，該反相器被配置為接收一第三控制信號，並響應於該第三控制信號而生成一第四控制信號，該第四控制信號和該第三控制信號具有該第二電壓擺幅，該反相器包括：該反相器的一輸入端，被配置為接收該第三控制信號；以及該反相器的一輸出端，被配置為輸出該第四控制信號。
  8. 根據請求項7所述的積體電路，其中，該控制電路還包括：一第二位準移位器電路，該第二位準移位器電路通過該第一電壓供應節點耦接到該第一電壓供應，並通過該第二電壓供應節點耦接到該第二電壓供應，該第二位準移位器電路被配置為接收該第四控制信號，並至少響應於該第四控制信號而至少生成一第五控制信號，該第五控制信號具有該第一電壓擺幅。
  9. 一種積體電路，包括：一功率控制電路，該功率控制電路耦接到具有一第一電壓的一第一電壓供應和具有一第二電壓的一第二電壓供應，該功率控制電路被配置為至少響應於一第一控制信號、一第二控制信號或一第三控制信號而生成一第一輸出控制信號、一第二輸出控制信號和一第三輸出控制信號，至少該第一電壓或該第一控制信號具有一第一電壓擺幅，並且至少該第二電壓、該第二控制信號或該第三控制信號具有與該第一電壓擺幅不同的一第二電壓擺幅，該第一控制信號使該功率控制電路進入具有一第一降低功率狀態和一第二降低功率狀態的一功率管理模式；以及一第一標頭電路，該第一標頭電路耦接到該功率控制電路，並且被配置為至少響應於該第一輸出控制信號、該第二輸出控制信號或該第三輸出控制信號而至少提供一第一 供應電壓、一第二供應電壓或一第三供應電壓，其中，該功率管理模式包括該第二電壓供應被關閉；以及其中該功率管理電路包括：一第一位準移位器電路；以及一第二標頭電路，該第二標頭電路至少耦接到該第一位準移位器電路、該第一電壓供應和該第二電壓供應，並且被配置為響應於該第一控制信號而將該第一電壓供應的該第一電壓提供給一第一電壓供應節點，並響應於一第一位準移位信號而將該第二電壓供應的該第二電壓提供給一第二電壓供應節點，該第一位準移位信號為該第一控制信號的位準移位版本。
  10. 一種操作積體電路的方法，所述方法包括：由一功率控制電路至少接收一第一控制信號、一第二控制信號或一第三控制信號，該功率控制電路耦接到具有一第一電壓的一第一電壓供應和具有一第二電壓的一第二電壓供應；由該功率控制電路至少響應於該第一控制信號、該第二控制信號或該第三控制信號而生成一第一輸出控制信號、一第二輸出控制信號和一第三輸出控制信號，至少該第一電壓或該第一控制信號具有一第一電壓擺幅，並且至少該第二電壓、該第二控制信號或該第三控制信號具有與該第一電壓擺幅不同的一第二電壓擺幅； 由一第一標頭電路至少響應於該第一輸出控制信號、該第二輸出控制信號或該第三輸出控制信號而至少提供一第一供應電壓、一第二供應電壓或一第三供應電壓；由一第二標頭電路響應於該第一控制信號而將該第一電壓供應的該第一電壓提供給一第一電壓供應節點，並響應於一第一位準移位信號而將該第二電壓供應的該第二電壓提供給一第二電壓供應節點，該第一位準移位信號為該第一控制信號的位準移位版本，其中該第二標頭電路至少耦接到一第一位準移位器電路；使該功率控制電路響應於該第一控制信號的一第一值而進入一功率管理模式，該功率管理模式具有一第一降低功率狀態和一第二降低功率狀態，其中，使該功率控制電路進入該功率管理模式包括：關閉該第二電壓供應；並且使一記憶體電路至少響應於該第一供應電壓或該第一控制信號而處於該第一降低功率狀態或該第二降低功率狀態，該記憶體電路耦接到該功率控制電路和該標頭電路。
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