KR101174846B1

KR101174846B1 - 레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는반도체 장치

Info

Publication number: KR101174846B1
Application number: KR1020070082745A
Authority: KR
Inventors: 노용환; 박철성
Original assignee: 삼성전자주식회사
Priority date: 2007-08-17
Filing date: 2007-08-17
Publication date: 2012-08-20
Also published as: US20100194433A1; US7902871B2; US20090045844A1; KR20090018353A

Abstract

본 발명은 레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는 반도체 장치를 공개한다. 본 발명의 레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는 반도체 장치는 제1 전원 전압 레벨을 가지는 제1 상태의 입력 신호를 인가받아 레벨 시프트 된 제2 전원 전압 레벨을 갖는 제1 상태의 출력 신호를 발생하기 위한 종속 연결된 복수개의 논리 게이트를 구비하고, 상기 복수개의 논리 게이트는 각각의 전원 전압으로 상기 제1 전원 전압과 상기 제2 전원 전압 사이의 전압 레벨을 가지는 적어도 하나의 중간 전원 전압을 인가받으며, 상기 적어도 하나의 중간 전원 전압은 전단의 상기 논리 게이트에 인가되는 상기 중간 전원 전압보다 다음단의 상기 논리 게이트에 인가되는 상기 중간 전원 전압의 전압 레벨이 같거나 높은 것을 특징으로 한다. 따라서, 본 발명의 레벨 시프터 및 오프 칩 드라이버를 구비하는 반도체 장치는 전원 노이즈를 줄이고, 동작 속도가 빠르며, 전력 소모가 작다.

Description

레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는 반도체 장치{Level shifter and semiconductor device having off-chip driver using the same}

본 발명은 레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는 반도체 장치에 관한 것으로서, 특히 전원 노이즈를 줄이고, 동작 속도가 빠른 레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는 반도체 장치에 관한 것이다.

반도체 장치는 각각 설계 시에 지정된 소정의 기능을 수행하는 복수개의 회로 블록들로 구성된다. 복수개의 회로 블록들은 대부분 동일한 레벨의 전압을 사용하지만, 회로 블록이 수행하는 기능에 따라 다른 레벨의 전압을 필요로 하기도 한다. 레벨 시프터(level shifter)는 반도체 장치에서 상이한 전압 레벨을 요구하는 회로들 간의 인터페이스를 위해 사용되는 회로이다. 레벨 시프터는 낮은 전압 레벨의 신호를 인가받아 높은 전압 레벨의 신호로 변환하여 출력하거나, 높은 전압 레벨의 신호를 인가받아 낮은 전압 레벨의 신호로 변환하여 출력하는 장치이다. 즉 레벨 시프터는 반도체 장치의 내부 회로 블록들 사이 또는 반도체 장치와 외부 장치 사이에 전송되는 신호들 간에 전압 레벨의 차이가 있는 경우, 이 전압 레벨의 차이를 극복하고자 신호의 전압 레벨을 변환하는 회로이다.

도1 은 종래의 레벨 시프터의 일 예를 나타내는 회로도이며, 낮은 전압 레벨의 입력 신호(IN)를 높은 전압 레벨의 출력 신호(OUT)로 변환하여 출력하는 레벨 시프터이다.

본 명세서에서 낮은 전압 레벨의 신호 또는 높은 전압 레벨의 신호는 신호의 하이 레벨이 낮은 전압 레벨을 갖거나 높은 전압 레벨을 갖는 신호를 나타낸다.

도1 에서 레벨 시프터는 제1 및 제2 인버터(10, 30)와 증폭기(20)를 구비한다. 제1 인버터(10)는 낮은 전압 레벨의 제1 전원 전압(VDDL)과 접지 전압(VSS)을 인가받고, 증폭기(20) 및 제2 인버터(30)는 제1 전원 전압(VDDL)보다 높은 전압 레벨의 제2 전원 전압(VDDH)과 접지 전압(VSS)을 인가받아 동작한다.

제1 인버터(10)는 제1 전원 전압(VDDL)과 접지 전압(VSS)사이에 직렬로 연결되고, 각각 게이트로 낮은 전압 레벨의 입력 신호(IN)를 인가받는 PMOS 트랜지스터(INP1)와 NMOS 트랜지스터(INN1)로 구성된다. 그리고 제1 전원 전압(VDDL)이 낮은 전압 레벨의 전원 전압이므로 제1 인버터(10)에서 출력되는 반전 입력 신호(INB)는 낮은 전압 레벨의 신호이다.

증폭기(20)는 낮은 전압 레벨의 입력 신호(IN)와 반전 입력 신호(INB)를 인가받아 두 신호의 전압 차를 감지, 증폭하여 높은 전압 레벨의 승압 신호(APS)를 출력한다. 증폭기(20)는 2개의 PMOS 트랜지스터(P1, P2)와 2개의 NMOS 트랜지스터(N1, N2)를 구비한다. NMOS 트랜지스터(N1)는 제1 노드(Node1)와 접지 전압(VSS)사이에 연결되고, 게이트로 제1 인버터(10)의 출력 신호인 반전 입력 신호(INB)가 인가된다. NMOS 트랜지스터(N2)는 제2 노드(Node2)와 접지 전압(VSS) 사이에 연결되고, 게이트로 입력 신호(IN)를 인가받는다. 그리고 PMOS 트랜지스터(P1)는 제2 전원 전압(VDDH)과 제1 노드(Node1) 사이에 연결되고, 게이트로 제2 노드(Node2)의 신호를 인가받으며, PMOS 트랜지스터(P2)는 제2 전원 전압(VDDH)과 제2 노드(Node2) 사이에 연결되고, 게이트로 제1 노드(Node1)의 신호를 인가받는다. 증폭기(20)의 출력 신호인 승압 신호(APS)는 제2 노드(Node2)에서 제2 인버터(30)로 출력된다. 증폭기(20)가 높은 전압 레벨의 제2 전원 전압(VDDH)과 접지 전압(VSS)에 의해 구동되므로, 승압 신호(APS)는 입력 신호(IN)보다 높은 전압 레벨을 갖는다.

제2 인버터(30)는 제2 전원 전압(VDDH)과 접지 전압(VSS)사이에 직렬로 연결되고, 게이트로 승압 신호(APS)를 인가받는 PMOS 트랜지스터(INP2)와 NMOS 트랜지스터(INN2)로 구성된다. 제2 인버터(30)는 제1 인버터(10)와 달리 제2 전원 전압(VDDH)에 의해 구동되며, 제2 전원 전압(VDDH)이 높은 전압 레벨의 전원 전압이므로 제2 인버터(20)에서 출력되는 출력 신호(OUT)는 높은 전압 레벨을 갖는 신호이다.

도1 에 도시된 레벨 시프터는 입력 신호(IN)가 로우 레벨에서 하이 레벨로 천이하면, 제1 전원 전압(VDDL)에 의해 구동되는 제1 인버터(10)가 입력 신호(IN)를 반전하여 로우 레벨의 반전 입력 신호(INB)를 출력한다. 증폭기(20)의 NMOS 트랜지스터(N1)는 로우 레벨의 반전 입력 신호(INB)를 인가받아 턴 오프(turn off) 되고, NMOS 트랜지스터(N2)는 하이 레벨의 입력 신호(IN)를 인가받아 턴 온(turn on)된다. NMOS 트랜지스터(N2)가 턴 온 되므로 제2 노드(Node2)의 전압 레벨이 하 강하고, 하강하는 제2 노드(Node2)의 전압 레벨에 응답하여 PMOS 트랜지스터(P1)가 턴 온 된다. PMOS 트랜지스터(P1)가 턴 온 되면, 제2 전원 전압(VDDH)이 제1 노드(Node1)에 인가되어, 제1 노드(Node1)의 전압 레벨이 상승한다. 상승하는 제1 노드(Node1)의 전압 레벨에 응답하여 PMOS 트랜지스터(P2)는 턴 오프 된다. 승압 신호(APS)는 제2 노드(Node2)에서 출력되므로, 로우 레벨로 출력된다. 제2 인버터(30)는 로우 레벨의 승압 신호(APS)를 인가받아 반전하여 하이 레벨의 출력 신호(OUT)를 출력한다. 여기서 출력 신호(OUT)는 제2 인버터(30)가 제2 전원 전압(VDDH)에 의해 구동되므로 높은 전압 레벨을 갖는 신호이다. 따라서 입력 신호(IN)가 로우 레벨에서 낮은 전압 레벨의 하이 레벨로 천이할 때, 출력 신호(OUT)는 로우 레벨에서 높은 전압 레벨의 하이 레벨로 천이하여 출력된다. 즉 레벨 시프팅된 출력 신호(OUT)가 출력된다.

그러나 도1 의 레벨 시프터는 반전 입력 신호(INB)가 하이 레벨에서 로우 레벨로 천이할 때, PMOS 트랜지스터(P1)는 턴 오프 상태이므로, 제1 노드(Node1)는 하이 임피던스 상태가 된다. 제1 노드(Node1)의 하이 임피던스 상태는 제2 노드(Node2)의 전압 레벨이 NMOS 트랜지스터(N2)의 턴 온에 의해 완전히 방전되어서 PMOS 트랜지스터(P1)가 턴 온 된 후에 하이 레벨로 결정된다. 또한 제2 노드(Node2)의 전압 레벨은 제1 노드(Node1)의 전압 레벨에 응답하여 PMOS 트랜지스터(P2)가 완전히 턴 오프 되어야 안정된다. 따라서 도1 의 레벨 시프터는 고속 동작에 적합하지 않다. 또한 입력 신호(IN)가 로우 레벨에서 하이 레벨로 천이하거나 하이 레벨에서 로우 레벨로 천이할 때, 증폭기(20)의 PMOS 트랜지스터(P1, P2)의 턴 온 또는 턴 오프 상태가 확실히 결정되지 않으므로, 제1 노드(Node1) 및 제2 노드(Node2)로 많은 전류가 흐르게 된다. 증폭기(20)가 짧은 시간 동안에 많은 전류를 소모하기 때문에 도1 의 레벨 시프터는 전원 노이즈(Power noise)가 크게 발생한다. 전원 노이즈는 제1 전원 전압(VDDL)과 제2 전원 전압(VDDH)의 전압 차이가 클수록 더욱 크게 발생한다.

도2 는 도1 의 레벨 시프터를 이용한 오프 칩 드라이버를 나타내는 회로도이다.

반도체 장치가 독립적으로 사용되는 경우는 거의 없으며, 대부분의 반도체 장치는 외부 장치와 각종 신호를 입출력한다. 그러나 반도체 장치에 비하여 외부 장치가 사용하는 전압은 일반적으로 더 높다. 또한 미세 가공 기술의 발전에 따라 반도체 장치에서 사용하는 전압은 계속적으로 하강하고 있으므로, 반도체 장치와 외부 장치가 사용하는 전압의 격차는 더욱 커지고 있다. 따라서 반도체 장치는 외부 장치로 신호를 출력하고자 하는 경우에 출력 드라이버를 구비하여 신호를 외부 장치에 적합한 신호로 레벨 시프트하여 출력한다. 출력 드라이버는 외부 장치로 신호가 왜곡이나 반사 없이 인가되도록 하기 위하여 출력하는 신호의 구동 능력을 조절하는 오프 칩 드라이버(off-chip driver : OCD)를 구비한다.

도2 에 도시된 오프 칩 드라이버는 단일 데이터에 대한 임피던스 매칭을 수행하는 오프 칩 드라이버이며, 반도체 장치가 복수개의 데이터를 병렬로 입출력하는 경우에는 복수개로 구비될 수 있다.

반도체 장치의 내부 전압 레벨의 내부 데이터(DIN)가 외부 장치로 출력되는 경우에 내부 데이터(DIN)는 오프 칩 드라이버로 인가된다. 오프 칩 드라이버는 레벨 변환부(40) 및 데이터 출력부(50)로 구성된다. 레벨 변환부(40)는 복수개의 레벨 시프트 회로(41 ~ 43)를 구비하고, 내부 데이터(DIN)에 응답하여 데이터 풀업 신호(DPU), 데이터 업 신호(DUC1) 및 데이터 풀다운 신호(DPD)를 출력한다. 데이터 출력부(50)는 데이터 풀업 신호(DPU), 데이터 업 신호(DUC1) 및 데이터 풀다운 신호(DPD)와 풀업 제어 신호(Cpu), 업 제어 신호(Cu1) 및 풀다운 제어 신호(Cpd) 응답하여 출력 데이터(DOUT)의 임피던스를 조절하여 출력한다. 풀업 제어 신호(Cpu), 업 제어 신호(Cu1) 및 풀다운 제어 신호(Cpd)는 출력 데이터(DOUT)의 임피던스를 조절하기 위하여 프리 드라이버(미도시)에서 출력되는 신호이다.

레벨 변환부(40)에 인가되는 내부 데이터(DIN)는 반도체 장치의 내부 전압 레벨로 인가된다. 그리고 제1 내지 제3 레벨 시프트 회로(41 ~ 43)는 반도체 장치의 외부 전압(VEXT)을 인가받아 구동된다. 외부 전압(VEXT)은 내부 전압보다 높은 전압 레벨을 갖는다.

내부 데이터(DIN)가 로우 레벨에서 하이 레벨로 천이하는 경우, 제1 레벨 시프트 회로(41)에서 NMOS 트랜지스터(N11)는 내부 데이터(DIN)를 게이트로 인가받고, NMOS 트랜지스터(N12)는 인버터(Inv11)에 의해 반전된 내부 데이터를 게이트로 인가받는다. NMOS 트랜지스터(N11)는 하이 레벨의 내부 데이터(DIN)에 응답하여 턴 온 되고, NMOS 트랜지스터(N12)는 로우 레벨의 반전된 내부 데이터에 응답하여 턴 오프 된다. 따라서 노드(Nd11)의 전압 레벨은 하강하고, 노드(Nd12)의 전압 레벨은 상승한다. 2개의 PMOS 트랜지스터(P11, P12)는 노드(Nd11, Nd12)의 전압 레벨에 응 답하여 각각 턴 오프 되고, 턴 온 된다. 제2 노드(Nd12)의 전압이 하이 레벨로 출력되므로, PMOS 트랜지스터(MP1)는 턴 오프 된다. 그리고 인버터(Inv11)의 출력 신호인 로우 레벨의 반전된 내부 데이터가 인버터(Inv12)에 의해 다시 반전되어 하이 레벨로 NMOS 트랜지스터(MN1)에 인가되므로, NMOS 트랜지스터(MN1)는 턴 온 된다. PMOS 트랜지스터(MP1)가 턴 오프 되고, NMOS 트랜지스터(MN1)가 턴 온 되어, 노드(Nd13)의 전압 레벨은 하강한다. 인버터(Inv13)는 하강하는 노드(Nd13)의 전압 레벨을 반전하여 하이 레벨의 데이터 풀업 신호(DPU)를 출력한다.

제2 레벨 시프트 회로(42)는 제1 레벨 시프트 회로(41)와 유사하게 동작하지만, NMOS 트랜지스터(N21, N22)가 각각 반전된 내부 데이터와 내부 데이터(DIN)를 인가받으므로 출력되는 데이터 업 신호(DUC1)는 로우 레벨로 출력 된다.

마찬가지로 제3 레벨 시프트 회로(43) 또한 제1 레벨 시프트 회로(41)와 동일하게 동작하여, 하이 레벨의 데이터 풀다운 신호(DPD)를 출력한다.

데이터 풀업 신호(DPU)와 데이터 업 신호(DUC1) 및 데이터 풀다운 신호(DPD)는 모두 제1 내지 제3 레벨 시프트 회로(41 ~ 43)에서 레벨 시프트 된 신호이므로, 하이 레벨인 경우에 외부 전압(VEXT)레벨로 출력된다.

데이터 출력부(50)의 낸드 게이트(NAND1)는 데이터 풀업 신호(DPU)와 풀업 제어 신호(Cpu)를 인가받아 낸드 연산을 수행하여 풀업 신호(PUP)를 출력한다. 노어 게이트(NOR1)는 데이터 업 신호(DUC1)와 업 제어 신호(Cu1)를 인가받아 노어 연산을 수행하여 업 드라이빙 제어 신호(PUC1)를 출력한다. 그리고 노어 게이트(NOR2)는 데이터 풀다운 신호(DPDA)와 풀다운 제어 신호(Cpd)를 인가받아 노어 연상을 수행하여 풀다운 신호(PDN)를 출력한다. 풀업 트랜지스터(POH)와 업 드라이브 트랜지스터(NOH1)는 각각 풀업 신호(PUP)와 업 드라이빙 제어 신호(PUC1)에 응답하여, 출력 데이터(DOUT)의 하이 레벨 전압을 조절하고, 풀다운 트랜지스터(NOL)는 풀다운 신호(PDN)에 응답하여 출력 데이터(DOUT)의 로우 레벨 전압을 조절한다. 데이터 출력부(50)는 출력 데이터(DOUT)의 노이즈 면역성을 증강하기 위하여 반도체 장치의 내부 전압, 외부 전압(VEXT) 및 접지 전압과 별도의 데이터 출력 전원 전압(VDDQ) 및 데이터 출력 접지 전압(VSSQ)을 인가받아 동작한다.

하이 레벨의 내부 데이터(DIN)에 응답하여 레벨 변환부(40)에서 하이 레벨의 데이터 풀업 신호(DPU)와 로우 레벨의 데이터 업 신호(DUC1) 및 하이 레벨의 데이터 풀다운 신호(PDP)를 출력하면 데이터 출력부(50)의 낸드 게이트(NAND1)는 풀업 제어 신호(Cpu)에 응답하여 풀업 신호(PUP)를 출력하고, 노어 게이트(NOR1)는 업 제어 신호(Cu1)에 응답하여 업 드라이빙 신호(PUC1)를 출력한다. 그러나 노어 게이트(NOR2)는 풀다운 제어 신호(Cpd)와 무관하게 하이 레벨의 데이터 풀다운 신호(PDP)에 응답하여 로우 레벨의 풀다운 신호(PDN)를 출력한다. 따라서 풀다운 트랜지스터(NOL)가 턴 오프 되고, 출력 데이터(DOUT)는 풀업 신호(PUP)와 업 드라이빙 신호(PUC1)의 전압 레벨에 응답하여 턴 온 또는 턴 오프 되는 풀업 트랜지스터(POH)와 업 드라이브 트랜지스터(NOH1)의 상태에 따라 드라이빙 되어 출력된다.

도2 에서 오프 칩 드라이버가 출력 데이터(DOUT)를 드라이브하기 위하여 풀업 트랜지스터(POH)와 풀다운 트랜지스터(NOL) 및 업 드라이브 트랜지스터(NOH1)만을 구비하는 것으로 도시하였으나, 출력 데이터(DOUT)를 더욱 세밀하게 드라이브하 여야 하는 경우에는 업 드라이브 트랜지스터와 풀다운 트랜지스터(NOL)와 병렬로 연결되는 다운 드라이브 트랜지스터를 추가로 더 구비할 수 있다.

상기한 바와 같이 오프 칩 드라이버는 데이터를 출력하기 위하여 복수개의 레벨 시프터를 구비하여야하며, 복수개의 데이터가 병렬로 출력되어야 하는 경우에는 더욱 많은 레벨 시프터를 구비하여야 한다. 오프 칩 드라이버가 전력 소모가 많고, 동작 속도가 느리며, 노이즈가 많은 종래의 레벨 시프터를 사용하게 되면, 사용되는 레벨 시프터의 개수에 대응하여 전력 소모와 노이즈가 더욱 크게 발생하게 된다.

이에 기술의 발전으로 각종 전자 시스템이 고속으로 동작하고, 저전력을 소비하게 됨에 따라, 저전력 소모 및 고속 동작이 가능할 뿐만 아니라 특히 노이즈를 줄일 수 있는 레벨 시프터가 필요하게 되었다.

본 발명의 목적은 전원 노이즈를 줄이고, 저전력을 소모하며, 동작 속도가 빠른 레벨 시프터를 제공하는데 있다.

본 발명의 다른 목적은 상기 목적을 달성하기 위한 오프 칩 드라이버를 구비하는 반도체 장치를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 레벨 시프터는 제1 전원 전압 레벨을 가지는 제1 상태의 입력 신호를 인가받아 레벨 시프트 된 제2 전원 전압 레벨을 갖는 제1 상태의 출력 신호를 발생하기 위한 종속 연결된 복수개의 논리 게이트를 구비하고, 상기 복수개의 논리 게이트는 각각의 전원 전압으로 상기 제1 전원 전압과 상기 제2 전원 전압 사이의 전압 레벨을 가지는 적어도 하나의 중간 전원 전압을 인가받으며, 상기 적어도 하나의 중간 전원 전압은 전단의 상기 논리 게이트에 인가되는 상기 중간 전원 전압보다 다음단의 상기 논리 게이트에 인가되는 상기 중간 전원 전압의 전압 레벨이 같거나 높은 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 레벨 시프터는 대기 상태에서 전류가 흐르는 것을 방지하기 위하여, 상기 복수개의 논리 게이트 각각에 대응하는 복수개의 보조 논리 게이트를 상기 복수개의 논리 게이트 각각의 사이에 추가로 더 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 오프 칩 드라이버를 구비하는 반 도체 장치는 제1 전원 전압 레벨을 갖는 제1 상태의 내부 데이터에 응답하여 레벨 시프트 된 제2 전원 전압 레벨을 갖는 제1 상태의 데이터 풀업 신호를 발생하기 위해, 상기 제1 전원 전압과 상기 제2 전원 전압 사이의 전압 레벨을 가지며 전압 레벨이 같거나 순차적으로 높아지는 적어도 하나의 풀업 중간 전원 전압을 각각의 전원 전압으로 인가받는 종속 연결된 복수개의 풀업 논리 게이트를 구비하는 풀업 레벨 시프터, 제1 전원 전압 레벨을 갖는 제1 상태의 내부 데이터에 응답하여 레벨 시프트 된 제3 전원 전압 레벨을 갖는 제1 상태의 데이터 풀다운 신호를 발생하기 위해, 상기 제1 전원 전압과 상기 제3 전원 전압 사이의 전압 레벨을 가지며 전압 레벨이 같거나 순차적으로 높아지는 적어도 하나의 풀다운 중간 전원 전압을 각각의 전원 전압으로 인가받는 종속 연결된 복수개의 풀다운 논리 게이트를 구비하는 풀다운 레벨 시프터, 상기 데이터 풀업 신호와 풀업 제어 신호에 응답하여 출력 데이터를 풀업하여, 상기 제2 전원 전압 레벨을 갖는 제1 상태의 상기 출력 데이터를 출력하는 풀업 드라이버, 및 상기 데이터 풀다운 신호와 풀다운 제어 신호에 응답하여 상기 출력 데이터를 풀다운하여, 제4 전원 전압 레벨을 갖는 제2 상태의 상기 출력 데이터를 출력하는 풀다운 드라이버를 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 오프 칩 드라이버를 구비하는 반도체 장치는 제1 전원 전압 레벨을 갖는 제1 상태의 내부 데이터에 응답하여 레벨 시프트 된 제3 전원 전압 레벨을 갖는 적어도 하나의 제1 상태의 데이터 업 신호를 발생하기 위해, 상기 제1 전원 전압과 상기 제3 전원 전압 사이의 전압 레벨을 가지며 전압 레벨이 같거나 순차적으로 높아지는 적어도 하나의 업 중간 전원 전압을 각각의 전원 전압으로 인가받는 종속 연결된 복수개의 업 논리 게이트를 구비하는 적어도 하나의 업 레벨 시프터, 및 제1 전원 전압 레벨을 갖는 제1 상태의 내부 데이터에 응답하여 레벨 시프트 된 제3 전원 전압 레벨을 갖는 적어도 하나의 제1 상태의 데이터 다운 신호를 발생하기 위해, 상기 제1 전원 전압과 상기 제3 전원 전압 사이의 전압 레벨을 가지며 전압 레벨이 같거나 순차적으로 높아지는 적어도 하나의 다운 중간 전원 전압을 각각의 전원 전압으로 인가받는 종속 연결된 복수개의 다운 논리 게이트를 구비하는 적어도 하나의 다운 레벨 시프터를 추가로 더 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 오프 칩 드라이버를 구비하는 반도체 장치는 상기 적어도 하나의 데이터 업 신호와 상기 적어도 하나의 데이터 업 신호에 대응하는 적어도 하나의 업 제어 신호에 응답하여 출력 데이터의 제1 상태의 전압 레벨을 조절하는 업 드라이버, 및 상기 적어도 하나의 데이터 다운 신호와 상기 적어도 하나의 데이터 다운 신호에 대응하는 적어도 하나의 다운 제어 신호에 응답하여 상기 출력 데이터의 제2 상태의 전압 레벨을 조절하는 다운 드라이버를 추가로 더 구비하는 것을 특징으로 하는 오프 칩 드라이버으로 한다.

레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는 반도체 장치는 인버터와 같은 간단한 CMOS 논리 게이트 만으로 구현이 가능하므로 전력 소모가 작고, 동작 속도가 빠르며, 전원 노이즈를 줄일 수 있다.

이하, 첨부한 도면을 참고로 하여 본 발명의 레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는 반도체 장치를 설명하면 다음과 같다.

도3 은 본 발명의 레벨 시프터의 일 실시예를 나타내는 도면이다.

도1 의 레벨 시프터와 같이 도3 의 레벨 시프터 또한 제1 전원 전압(VDDL) 레벨로 인가되는 입력 신호(IN)를 인가받아 제2 전원 전압(VDDH) 레벨로 승압하여 출력하는 레벨 시프터이다. 제1 전원 전압(VDDL)은 낮은 전압 레벨을 가지며, 제2 전원 전압(VDDH)은 제1 전원 전압(VDDL)보다 높은 전압 레벨을 갖는다.

도3 에 도시된 레벨 시프터는 2개의 인버터(110, 120)로 구성된다. 입력 신호(IN)를 인가받는 승압 인버터(110)는 중간 전원 전압(VDDM)과 접지 전압(VSS) 사이에 직렬로 연결되고, 입력 신호(IN)를 게이트로 인가받는 PMOS 트랜지스터(QMP1)와 NMOS 트랜지스터(QMN1)를 구비하여 입력 신호(IN)를 반전하여 출력한다. 중간 전원 전압(VDDM)은 입력 신호의 전압 레벨인 제1 전원 전압(VDDL)보다 높고 출력 신호의 전압 레벨인 제2 전원 전압(VDDH)보다 낮은 전압 레벨을 갖는다. 여기서 중간 전압(VDDM)은 반도체 장치에 별도의 전압 레귤레이터(voltage regulator)(미도시)를 구비하도록 하여 생성할 수 있다.

출력 인버터(120)는 제2 전원 전압(VDDH)과 접지 전압(VSS) 사이에 직렬로 연결되고, 승압 인버터(110)에서 출력되는 신호를 게이트로 인가받는 PMOS 트랜지스터(QHP)와 NMOS 트랜지스터(QHN)를 구비하여 출력 신호(OUT)를 출력한다.

입력 신호(IN)가 접지 전압(VSS) 레벨인 로우 레벨로 인가되면, 승압 인버터(110)의 PMOS 트랜지스터(QMP1)는 턴 온 되고, NMOS 트랜지스터(QMN1)는 턴 오프 된다. 승압 인버터(110)에서 출력되는 신호는 턴 온 된 PMOS 트랜지스터(QMP1)를 통해 인가되는 중간 전원 전압(VDDM) 레벨로 출력된다. 출력 인버터(120)는 중간 전원 전압(VDDM) 레벨에 응답하여 PMOS 트랜지스터(QHP)는 턴 오프 되고, NMOS 트랜지스터(QHN)는 턴 온 된다. 따라서 출력 신호(OUT)는 NMOS 트랜지스터(QHN)를 통해 인가되는 접지 전압 레벨(VSS)로 출력된다. 즉 로우 레벨로 출력된다.

입력 신호(IN)가 제1 전원 전압(VDDL) 레벨인 하이 레벨로 인가되면, 승압 인버터(110)의 PMOS 트랜지스터(QMP1)는 턴 오프 되고, NMOS 트랜지스터(QMN1)는 턴 온 된다. 승압 인버터(110)에서 출력되는 신호는 턴 온 된 NMOS 트랜지스터(QMN1)를 통해 인가되는 접지 전압(VSS) 레벨로 출력된다. 그리고 출력 인버터(120)는 승압 인버터(110)에서 출력되는 접지 전압(VSS) 레벨에 응답하여 PMOS 트랜지스터(QHP)는 턴 온 되고, NMOS 트랜지스터(QHN)는 턴 오프 된다. 따라서 출력 신호(OUT)는 PMOS 트랜지스터(QHP)를 통해 인가되는 제2 전원 전압 레벨(VDDH)로 출력된다. 즉 높은 전압 레벨인 제2 전원 전압 레벨을 갖는 하이 레벨로 레벨 시프트 되어 출력된다.

따라서 도3 에 도시된 레벨 시프터는 2개의 인버터(110, 120)만으로 구성되므로, 도1 에 도시된 종래의 레벨 시프터에 비하여 구현이 간단할 뿐만 아니라 동작 속도가 빠르다. 또한 낮은 전압 레벨을 갖는 입력 신호(IN)가 높은 전압 레벨을 갖는 출력 신호(OUT)로 직접 변환되지 않고, 중간 전원 전압(VDDM)을 거쳐 높은 전압 레벨의 출력 신호(OUT)로 변환되기 때문에 노이즈가 적게 발생한다. 그리고 도1 의 레벨 시프터는 증폭기(20)에 의해 많은 전류가 흐르게 되므로, 전력 소모가 많 았으나, 승압 인버터(110)와 출력 인버터(120)만을 구비하는 도3 의 레벨 시프터는 전력 소모가 상대적으로 매우 적다.

그러나 도3 의 레벨 시프터는 대기 상태(standby)에서 전류 소모가 늘어나게 된다. 대기 상태에서 입력 신호(IN)가 접지 전압(VSS) 레벨인 로우 레벨을 갖는 경우에, 승압 인버터(110)는 하이 레벨의 신호를 출력한다. 승압 인버터(110)에서 출력되는 하이 레벨의 신호는 중간 전압(VDDM)레벨이다. 따라서 소스로 제2 전원 전압(VDDH)을 인가받는 PMOS 트랜지스터(QHP)는 완전히 오프 되지 않는다. 따라서 PMOS 트랜지스터(QHP)와 NMOS 트랜지스터(QHN)를 통해 전류가 흐르게 된다.

반면에 대기 상태에서 입력 신호(IN)가 제1 전원 전압(VDDL) 레벨인 하이 레벨을 갖는 경우, 출력 인버터(110)의 중간 전원 전압(VDDM)을 인가받는 PMOS 트랜지스터(QMP1)가 완전히 오프 되지 않는다. 따라서 PMOS 트랜지스터(QMP1)와 NMOS 트랜지스터(QMN1)를 통해 전류가 흐르게 된다.

결과적으로 도3 의 레벨 시프터는 대기 상태에서 입력 신호(IN)를 하이 레벨 또는 로우 레벨 어느 쪽으로 설정하여도 전류가 흐르게 되는 문제가 발생한다.

도4 는 본 발명의 레벨 시프터의 다른 실시예를 나타내는 도면으로, 대기 상태에서 전류가 흐르지 않도록 하는 레벨 시프터이다. 도4 의 레벨 시프터는 도3 의 레벨 시프터에서 승압 인버터(110)와 출력 인버터(120) 사이에 보조 인버터(111)를 구비한다. 보조 인버터(111)는 중간 전원 전압(VDDM)과 접지 전압(VSS) 사이에 직렬로 연결되고, 승압 인버터(110)에서 출력되는 신호를 게이트로 인가받는 PMOS 트랜지스터(QMP2)와 NMOS 트랜지스터(QMN2)를 구비하여 출력 인버터(120)로 신호를 출력한다.

보조 인버터(111)가 구비된 레벨 시프터는 대기 상태에서 입력 신호(IN)가 접지 전압(VSS) 레벨인 로우 레벨을 갖는 경우에, 승압 인버터(110)는 하이 레벨의 신호를 출력한다. 승압 인버터(110)에서 출력되는 하이 레벨의 신호는 중간 전압(VDDM) 레벨이다. 승압 인버터(110)에서 출력되는 중간 전압(VDDM) 레벨의 신호에 응답하여 보조 인버터(111)의 PMOS 트랜지스터(QMP2)는 턴 오프 되고, NMOS 트랜지스터(QMN2)는 턴 온 된다. PMOS 트랜지스터(QMP2)는 중간 전압(VDDM) 레벨의 신호에 의해 완전히 턴 오프 되므로 전류가 흐르지 않는다. 그리고 승압 인버터(110)와 출력 인버터(120)는 접지 전압(VSS) 레벨의 신호에 의해 NMOS 트랜지스터(QMN1, QHN)가 완전히 턴 오프 되므로 전류가 흐르지 않는다. 따라서 도4 의 레벨 시프터는 대기 상태에서 입력 신호(IN)를 로우 레벨로 설정하면 전류가 흐르지 않는다.

다만 도4 에서 레벨 시프터가 보조 인버터(111)를 구비하게 됨에 따라 입력 신호(IN)와 출력 신호(OUT)의 위상이 도3 의 레벨 시프터와 반대로 된다. 그러나 출력 신호(OUT)의 위상을 입력 신호(IN)와 동일하게 해야 하는 경우에는 출력 신호(OUT)를 반전할 수 있도록 출력 인버터(120)와 동일한 출력 보조 인버터를 추가로 더 구비할 수 있다. 그리고 도3, 및 도4에서 입력 신호(IN)가 승압 인버터(110)와 출력 인버터(120)를 통하여 제2 전원 전압(VDDH) 레벨로 안정적으로 레벨 시프트하기 위해서는 승압 인버터(110)의 문턱 전압 레벨이 제1 전원 전압(VDDL)의 전압 레벨보다 낮아야하며, 출력 인버터(120)의 문턱 전압 레벨이 중간 전압(VDDM) 레벨보다 작아야한다.

도5 는 본 발명의 레벨 시프터의 또 다른 실시예를 나타내는 도면으로 본 발명의 레벨 시프터를 일반화 한 도면이다. 낮은 전압 레벨의 입력 신호(IN)와 높은 전압 레벨의 출력 신호(OUT) 사이의 전압 차이가 큰 경우에 도3 내지 도4 에 도시된 레벨 시프터는 입력 신호(IN)를 중간 전압(VDDM)레벨을 거쳐 제2 전원 전압 레벨로 승압하는 2단계 레벨 시프터로는 상기한 바와 같이 인버터(110, 120)의 문턱 전압과의 관계에 의해 안정적으로 동작하지 않을 수 있다.

따라서 입력 신호(IN)와 출력 신호(OUT) 사이의 전압 차가 큰 경우에 레벨 시프터를 복수개의 인버터로 구성하고, 복수개의 인버터가 단계별로 입력 신호(IN)를 레벨 시프트하여 출력 신호(OUT)를 출력하도록 하여 안정적인 동작을 가능하게 한다.

도5 에 도시된 레벨 시프터는 n+1 개의 직렬로 연결되는 인버터(I1 ~ In, IH)를 구비하여, 입력 신호(IN)를 n+1단계 레벨 시프트하여 출력 신호(OUT)를 출력한다. 직렬로 연결되는 복수개의 승압 인버터(I1 ~ In)는 입력 신호(IN)의 전압 레벨인 제1 전원 전압 레벨(VDDL)과 출력 신호(OUT)의 전압 레벨인 제2 전원 전압(VDDH) 레벨 사이의 중간 전압(VDDM1 ~ VDDMn)들을 각각 인가받는다. 중간 전압(VDDM1 ~ VDDMn)은 제1 전원 전압(VDDL)의 전압 레벨과 제2 전원 전압(VDDH)의 전압 레벨 사이의 전압 레벨을 갖는 전압 들이며, 차례로 더 높은 전압 레벨을 갖는다. 입력 신호(IN)를 인가받는 제1 승압 인버터(I1)는 제1 전원 전압(VDDL)보다 높은 전압 레벨을 갖는 제1 중간 전압(VDDM1)을 인가받으며, 제2 승압 인버터(I2) 는 제1 중간 전압(VDDM1)보다 높은 전압 레벨을 갖는 제2 중간 전압(VDDM2)을 인가받는다. 마찬가지로 나머지 승압 인버터(I3 ~ In)는 차례로 앞단의 승압 인버터가 인가받는 중간 전압 보다 높은 중간 전압을 인가받는다. 그리고 제n 승압 인버터(In)에 인가되는 제n 중간 전압(VDDMn)은 제n-1 중간 전압(VDDMn-1)보다 전압 레벨이 높고, 제2 전원 전압(VDDH)보다 전압 레벨이 낮다.

그러나 각각의 승압 인버터(I1 ~ In)가 앞단의 승압 인버터보다 높은 중간 전압을 인가받아야 하는 것은 아니며, 경우에 따라서는 앞단과 동일한 중간 전압을 인가받을 수도 있다.

출력 인버터(IH)는 제2 전원 전압(VDDH)에 의해 구동되고, 제n 승압 인버터(In)에서 출력되는 신호를 반전하여 제2 전원 전압(VDDH) 레벨의 출력 신호(OUT)를 출력한다.

여기서 복수개의 중간 전압(VDDM1 ~ VDDMn)은 별도의 전압 레귤레이터(미도시)에서 생성할 수 있다.

따라서 도5 에 도시된 레벨 시프터는 입력 신호(IN)가 점차로 높아지는 중간 전압(VDDM1 ~ VDDMn)을 인가받는 복수개의 인버터(I1 ~ In)와 제2 전원 전압(VDDH)을 인가받는 출력 인버터(IH)를 경유하여 출력 신호(OUT)로 출력되는 과정에서 단계별로 승압하게 되므로 노이즈를 감소시킬 수 있다.

도5 에서 레벨 시프터가 n+1 개의 인버터를 구비하게 되므로, n이 짝수 개인 경우에 입력 신호(IN)와 출력 신호(OUT)의 위상이 반대가 된다. 따라서 입력 신호(IN)와 출력 신호(OUT)의 위상을 동일하게 하기 위해서는 승압 인버터(I1 ~ In) 의 개수를 홀수개로 한다.

또한 도3 의 레벨 시프터와 마찬가지로 도5 의 레벨 시프터도 대기 상태에서 전류가 흐를 수 있다. 만약 각각의 중간 전압(VDDM1 ~ VDDMn)의 전압 레벨의 차이가 미세하여, 각각의 승압 인버터(I1 ~ In)에서 출력되는 신호가 다음 승압 인버터에 구비되는 PMOS 트랜지스터를 완전히 턴 오프 시킬 수 있는 경우에는 대기 상태에서 전력이 소모되지 않는다. 그러나 이 경우에는 승압 인버터(I1 ~ In)의 개수가 많아져야하고, 전압 레귤레이터에서 생성해야하는 중간 전압(VDDM1 ~ VDDMn)도 많아지기 때문에 비효율적이다. 따라서 도4 에 도시된 바와 같이 도5 의 레벨 시프터도 각각의 승압 인버터(I1 ~ In)에 대응하여 보조 인버터를 구비하도록 하고, 대기 상태에서 입력 신호(IN)의 전압 레벨을 로우 레벨로 설정하면, 전력 소모를 줄일 수 있다.

그리고 도3 내지 도5 에 도시한 본 발명의 레벨 시프터는 모두 인버터로 구현하였으나, 낸드 게이트 또는 노어 게이트와 같은 다양한 CMOS 논리 게이트으로 구현할 수도 있음은 자명하다.

도6 은 본 발명의 레벨 시프터를 적용한 오프 칩 드라이버의 일 실시예를 나타내는 도면이다.

도6 의 오프 칩 드라이버에서 데이터 출력부(150)의 구성은 도2 의 데이터 출력부(50)와 동일하므로 설명하지 않는다. 그리고 레벨 변환부(140)의 구성은 도2 의 레벨 변환부(40)와 달리 인버터(IV1, IVH, ICH, IV2, IVL)만으로 구성된다.

도2 에서와 마찬가지로 도6 에 도시된 오프 칩 드라이버도 단일 데이터에 대 한 임피던스 매칭을 수행하는 오프 칩 드라이버이며, 반도체 장치가 복수개의 데이터를 병렬로 입출력하는 경우에는 복수개로 구비될 수 있다. 반도체 장치에서 내부 데이터(DIN)가 오프 칩 드라이버에 인가되면, 도2 의 제1 레벨 시프터(41)에 대응하는 2개의 인버터(IV1, IVH)는 내부 데이터(DIN)가 하이 레벨인 경우 데이터 출력 전원 전압(VDDQ)레벨로 승압하여 데이터 풀업 신호(PU)를 출력한다. 제2 레벨 시프터(42)에 대응하는 인버터(ICH)는 내부 데이터(DIN)가 로우 레벨인 경우 외부 전압(VEXT) 레벨의 데이터 업 신호(UC1)를 출력한다. 그리고 제3 레벨 시프터(43)에 대응하는 2개의 인버터(IV2, IVL)는 내부 데이터(DIN)가 하이 레벨인 경우 외부 전압(VEXT)레벨로 승압하여 데이터 풀다운 신호(PD)를 출력한다.

레벨 변환부(140)에서 출력되는 데이터 업 신호(UC1)와 데이터 풀다운 신호(PD)는 외부 전압(VEXT)레벨을 갖는데 반해, 데이터 풀업 신호(PU)가 출력 전원 전압(VDDQ) 레벨을 갖는 것은 데이터 출력부(150)에서 데이터 풀업 신호(PU)만이 출력 전원 전압(VDDQ)레벨로 제어되기 때문이다.

도2 의 레벨 변환부(40)와 비교할 때 도6 의 레벨 변환부(140)는 복수개의 인버터(IV1, IVH, ICH, IV2, IVL)만으로 구성되므로 구현이 간단하고, 전력 소모가 적으며, 동작 속도가 빠르다. 또한 반도체 장치의 내부 전원 전압 레벨을 갖는 내부 데이터(DIN)와 데이터 출력 전원 전압(VDDQ) 레벨을 갖는 출력 데이터(DOUT) 사이의 전압 레벨 차이를 내부 전원 전압과 데이터 출력 전원 전압(VDDQ)사이의 전압 레벨인 중간 전압(VDDM)레벨을 거쳐 출력 데이터(DOUT)가 출력하도록 하여 전압의 급격한 변화를 줄인다. 따라서 노이즈가 줄어든다.

도6 에서는 중간 전원 전압으로 중간 전압(VDDM)만을 사용하는 것으로 도시하였으나, 상기한 바와 같이 별도의 전압 레귤레이터와 추가의 인버터를 구비하여 더 많은 중간 전원 전압을 인가할 수도 있다. 그리고 인버터가 아닌 낸드 게이트 또는 노어 게이트를 사용할 수 있는 것은 자명하다.

그리고 데이터 출력부(150)에서 출력 데이터(DOUT)를 세밀히 드라이브하기 위하여 풀업 트랜지스터(POH)와 병렬로 연결되는 추가의 업 트랜지스터를 구비할 수도 있으며, 풀다운 트랜지스터(NOL)와 병렬로 연결되는 추가의 다운 트랜지스터를 구비할 수도 있다.

반대로 출력 데이터(DOUT)가 풀업 트랜지스터(POH)와 풀다운 트랜지스터(NOL)만으로도 드라이빙 할 수 있다면, 업 트랜지스터(NOH1)와 노어 게이트(NOR1) 및 인버터(ICH)를 제거할 수도 있다.

도7 은 종래의 레벨 시프터와 본 발명의 레벨 시프터에서 신호를 변환하는 과정에 발생하는 노이즈를 시뮬레이션 한 도면으로, 도7 의 (a)는 반도체 장치가 종래의 레벨시프터를 사용하는 경우에 외부 전원 전압(VEXT)과 접지 전압(VSS) 및 내부 전원 전압(VINT)에 발생하는 전원 노이즈를 나타내고, (b)는 본 발명의 레벨 시프트를 사용하는 경우에 발생하는 전원 노이즈를 나타낸다. 각각의 그래프에서 X 축은 시간을 나타내며, Y축은 전압을 나타낸다. 그리고 도7(a)와 도7(b)의 그래프에서 X축에 평행한 선은 각각 외부 전압(VEXT), 접지 전압(VSS) 및 내부 전원 전압(VINT)의 기준 전압을 표시하며, 외부 전원 전압(VEXT)은 1.8V이고, 접지 전압(VSS)은 0V이며, 내부 전원 전압(VINT)은 1.35V이다.

도7 의 (a)를 살펴보면 레벨 시프트에 인가되는 입력 신호의 변화에 따라 외부 전원 전압(VEXT)은 1.56V에서 1.98V 까지 변동한다. 즉 전원 노이즈가 0.42V 이다. 그리고 접지 전압(VSS)은 -0.22V에서 0.22V 까지 0.44V 의 전원 노이즈가 발생하였다. 또한 내부 전원 전압(VINT)은 1.12V에서 1.44V 까지 변화하여 0.32V 의 전원 노이즈가 발생하였다.

이에 반하여 도7 의 (b)에서는 외부 전원 전압(VEXT)이 1.74V에서 1.86V 로 변동하므로 전원 노이즈가 0.12V 로 줄었다. 그리고 접지 전압(VSS)은 -0.08V에서 0.06V 까지 변동하므로 전원 노이즈가 0.14V 로 줄었다. 또한 내부 전원 전압(VINT)은 1.24V에서 1.36V 로 변동하여 전원 노이즈가 0.12V 로 줄어들었다.

그리고 도7(a) 및 도7(b)에서는 잘 표시되지 않지만 입력 신호의 변화 응답하여 출력신호가 출력되는 시간이 본 발명의 레벨 시프터가 0.3ns 정도 빠르다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도1 은 종래의 레벨 시프터의 일 예를 나타내는 도면이다.

도2 는 도1 의 레벨 시프터를 이용한 오프 칩 드라이버를 나타내는 도면이다.

도4 는 본 발명의 레벨 시프터의 다른 실시예를 나타내는 도면이다.

도5 는 본 발명의 레벨 시프터의 또 다른 실시예를 나타내는 도면이다.

도6 은 본 발명의 레벨 시프터를 적용한 오프 칩 드라이버를 나타내는 도면이다.

도7 은 종래의 레벨 시프터와 본 발명의 레벨 시프터에서 신호를 변환하는 과정에 발생하는 노이즈를 시뮬레이션 한 도면이다.

Claims

제1 전원 전압 레벨을 가지는 제1 상태의 입력 신호를 인가받아 레벨 시프트 된 제2 전원 전압 레벨을 갖는 제1 상태의 출력 신호를 발생하기 위한 종속 연결된 복수개의 논리 게이트와, 상기 복수개의 논리 게이트 각각에 대응하는 복수개의 보조 논리 게이트를 상기 복수개의 논리 게이트 각각의 사이에 추가로 더 구비하고,

상기 복수개의 논리 게이트는 각각의 전원 전압으로 상기 제1 전원 전압과 상기 제2 전원 전압 사이의 전압 레벨을 가지는 적어도 하나의 중간 전원 전압을 인가받으며, 상기 적어도 하나의 중간 전원 전압은 전단의 상기 논리 게이트에 인가되는 상기 중간 전원 전압보다 다음단의 상기 논리 게이트에 인가되는 상기 중간 전원 전압의 전압 레벨이 같거나 높은 것을 특징으로 하는 레벨 시프터.
삭제
제1 항에 있어서, 상기 복수개의 논리 게이트는

복수개의 인버터 또는 복수개의 낸드 게이트 또는 복수개의 노어 게이트인 것을 특징으로 하는 레벨 시프터.
제1 항에 있어서, 상기 복수개의 논리 게이트는

상기 논리 게이트의 각각의 문턱 전압의 전압 레벨이 상기 각각의 논리 게이트에 인가되는 신호의 제1 상태의 전압 레벨보다 낮은 것을 특징으로 하는 레벨 시프터.
제1 항에 있어서, 상기 입력 신호와 출력 신호는

제2 상태에서 제3 전원 전압 레벨을 갖는 것을 특징으로 하는 레벨 시프터.
제1 항에 있어서, 상기 레벨 시프터는

상기 적어도 하나의 중간 전원 전압을 생성하는 전압 레귤레이터를 추가로 더 구비하는 것을 특징으로 하는 레벨 시프터.
제1 전원 전압 레벨을 갖는 제1 상태의 내부 데이터에 응답하여 레벨 시프트 된 제2 전원 전압 레벨을 갖는 제1 상태의 데이터 풀업 신호를 발생하기 위해, 상기 제1 전원 전압과 상기 제2 전원 전압 사이의 전압 레벨을 가지며 전압 레벨이 같거나 순차적으로 높아지는 적어도 하나의 풀업 중간 전원 전압을 각각의 전원 전압으로 인가받는 종속 연결된 복수개의 풀업 논리 게이트를 구비하는 풀업 레벨 시프터;

상기 제1 전원 전압 레벨을 갖는 제1 상태의 상기 내부 데이터에 응답하여 레벨 시프트 된 제3 전원 전압 레벨을 갖는 제1 상태의 데이터 풀다운 신호를 발생하기 위해, 상기 제1 전원 전압과 상기 제3 전원 전압 사이의 전압 레벨을 가지며 전압 레벨이 같거나 순차적으로 높아지는 적어도 하나의 풀다운 중간 전원 전압을 각각의 전원 전압으로 인가받는 종속 연결된 복수개의 풀다운 논리 게이트를 구비하는 풀다운 레벨 시프터;

상기 데이터 풀업 신호와 풀업 제어 신호에 응답하여 출력 데이터를 풀업하여, 상기 제2 전원 전압 레벨을 갖는 제1 상태의 상기 출력 데이터를 출력하는 풀업 드라이버; 및

상기 데이터 풀다운 신호와 상기 풀다운 제어 신호에 응답하여 상기 출력 데이터를 풀다운하여, 제4 전원 전압 레벨을 갖는 제2 상태의 상기 출력 데이터를 출력하는 풀다운 드라이버를 구비하고,

상기 제1 전원 전압 레벨을 갖는 제1 상태의 상기 내부 데이터에 응답하여 레벨 시프트 된 상기 제3 전원 전압 레벨을 갖는 적어도 하나의 제1 상태의 데이터 업 신호를 발생하기 위해, 상기 제1 전원 전압과 상기 제3 전원 전압 사이의 전압 레벨을 가지며 전압 레벨이 같거나 순차적으로 높아지는 적어도 하나의 업 중간 전원 전압을 각각의 전원 전압으로 인가받는 종속 연결된 복수개의 업 논리 게이트를 구비하는 적어도 하나의 업 레벨 시프터; 및

상기 제1 전원 전압 레벨을 갖는 제1 상태의 상기 내부 데이터에 응답하여 레벨 시프트 된 상기 제3 전원 전압 레벨을 갖는 적어도 하나의 제1 상태의 데이터 다운 신호를 발생하기 위해, 상기 제1 전원 전압과 상기 제3 전원 전압 사이의 전압 레벨을 가지며 전압 레벨이 같거나 순차적으로 높아지는 적어도 하나의 다운 중간 전원 전압을 각각의 전원 전압으로 인가받는 종속 연결된 복수개의 다운 논리 게이트를 구비하는 적어도 하나의 다운 레벨 시프터를 추가로 더 구비하는 것을 특징으로 하는 오프 칩 드라이버를 구비하는 반도체 장치.
삭제
제7 항에 있어서, 상기 풀업, 풀다운, 업 및 다운 레벨 시프터는

각각 대기 상태에서 전류가 흐르는 것을 방지하기 위하여, 상기 복수개의 풀업, 풀다운, 업 및 다운 논리 게이트 각각에 대응하는 복수개의 보조 논리 게이트를 상기 복수개의 풀업, 풀다운, 업 및 다운 논리 게이트 각각의 사이에 추가로 더 구비하는 것을 특징으로 하는 오프 칩 드라이버를 구비하는 반도체 장치.
제7 항에 있어서, 상기 오프 칩 드라이버를 구비하는 반도체 장치는

상기 적어도 하나의 풀업, 풀다운, 업 및 다운 중간 전원 전압을 생성하는 전압 레귤레이터를 추가로 더 구비하는 것을 특징으로 하는 오프 칩 드라이버를 구비하는 반도체 장치.
제7 항에 있어서, 상기 오프 칩 드라이버를 구비하는 반도체 장치는

상기 적어도 하나의 데이터 업 신호와 상기 적어도 하나의 데이터 업 신호에 대응하는 적어도 하나의 업 제어 신호에 응답하여 출력 데이터의 제1 상태의 전압 레벨을 조절하는 업 드라이버; 및

상기 적어도 하나의 데이터 다운 신호와 상기 적어도 하나의 데이터 다운 신호에 대응하는 적어도 하나의 다운 제어 신호에 응답하여 상기 출력 데이터의 제2 상태의 전압 레벨을 조절하는 다운 드라이버를 추가로 더 구비하는 것을 특징으로 하는 오프 칩 드라이버를 구비하는 반도체 장치.
제11 항에 있어서, 상기 오프 칩 드라이버를 구비하는 반도체 장치는

상기 출력 데이터의 임피던스를 조절하기 위하여 상기 내부 데이터에 응답하여 상기 풀업 제어 신호, 상기 풀다운 제어 신호, 상기 적어도 하나의 업 제어 신호 및 상기 적어도 하나의 다운 제어 신호를 생성하는 프리드라이버를 추가로 더 구비하는 것을 특징으로 하는 오프 칩 드라이버를 구비하는 반도체 장치.