KR100610438B1

KR100610438B1 - 오프 칩 드라이버를 가진 집적 회로

Info

Publication number: KR100610438B1
Application number: KR1019990021096A
Authority: KR
Inventors: 슈테펜 뢰플러; 페터 푀히물러
Original assignee: 지멘스 악티엔게젤샤프트
Priority date: 1998-06-09
Filing date: 1999-06-08
Publication date: 2006-08-09
Also published as: EP0964520B1; EP0964520A1; TW435006B; US6137316A; CN1199191C; US6373286B1; DE69934937T2; JP2000058764A; DE69934937D1; CN1238531A; KR20000006003A

Abstract

집적 회로(IC) 칩상의 다수의 오프 칩 드라이버 어레이는 고속 동작시 동기 스위칭 출력 타이밍 에러(TSSO)가 감소된다. 상기 어레이는 출력에 대한 충전 및 방전 경로, 버스 사이의 각각의 드라이버를 접속시키는 다수의 단자, 및 각각의 드라이버의 내부적으로 접속된 다수의 캐패시터를 제공하기 위하여 한쌍의 낮은 저항 버스를 포함하고, 각 단자의 저항은 어느 한쪽 버스의 저항보다 실질적으로 크다. 각각의 드라이버는 메모리 유니트로부터 이진 데이타를 수신하기 위한 입력 및 상기 이진 입력 데이타에 따라 보다 높은 전압 레벨 또는 보다 낮은 전압 레벨로 스위칭되는 출력 단자를 가진다. 출력 단자가 높은 전압 레벨에서 구동되고 동시에 다른 캐패시터를 버스중 하나에 결합할 때 출력 단자에 캐패시터를 선택적으로 결합하고 및 출력 단자가 낮은 전압 레벨에서 구동될 때, 그 반대인 하나의 캐패시터를 출력 단자에 선택적으로 결합하는 각각의 드라이버내에는 다수의 트랜지스터 스위치가 있다.

Description

오프 칩 드라이버를 가진 집적 회로 {INTEGRATED CIRCUIT WITH IMPROVED OFF CHIP DRIVERS}

도 1은 IC 칩상에 제조된 다수의 오프 칩 드라이버의 종래 어레이 개략도.

도 2는 도 1의 오프 칩 드라이버 어레이의 개략적인 회로도.

도 3은 종래 기술 오프 칩 드라이버중 하나의 개략적인 회로도.

도 4는 다수의 오프 칩 드라이버에 대한 이상적인 타이밍 조건을 개략적으로 도시한 그래프.

도 5는 본 발명에 따라 IC 칩상에 제조된 다수의 오프 칩 드라이버 어레이의 블록도.

도 6은 본 발명에 따라 제공된 도 5의 어레이의 다수의 오프 칩 드라이버의 부분적인 개략 회로 및 블록도.

도 7은 본 발명에 따른 오프 칩 드라이버의 회로도.

도 8은 도 7의 오프 칩 드라이브에 관련된 여러 신호 및 그 신호의 시간 관계를 개략적으로 도시한 그래프.

*도면의 주요 부분에 대한 부호의 설명*

100 : 오프 칩 드라이버 어레이 102 : 오프 칩 드라이버

104-1u 내지 104-nU : 상부 단자 104-1L 내지 104-nL : 하부 단자

106 및 108 : 전력 공급 버스 126 및 128 : 전력 공급 버스 단자

본 발명은 집적 회로(IC)의 다수의 오프 칩 드라이버(OCD)에 대한 개선된 회로 및 전력 버스 접속부에 관한 것이고, 본 발명은 상기 드라이버가 매우 높은 클럭 속도에서 최소의 동기 스위칭 출력 타이밍(TSS0) 에러로 다이나믹 랜더 액세스 메모리(DRAM) 같은 전자 메모리 유니트로부터 동기화된 다수의 이진 출력 신호(일, "1", 및 영, "0")을 제공하게 한다.

다이나믹 랜덤 액세스 메모리(DRAM)는 하나의 집적 회로(IC)상에 수백만의 메모리 셀을 가지며 매우 빠른 클럭 속도로 동작할 수 있다. 상기 메모리는 일반적으로 메모리에 저장될 입력 이진 신호를 제공하고 추후에 목표된 바와 같이 다른 회로에 이들 이진 신호를 출력하기 위하여 각각의 집적 회로상에 입력 수신기 및 출력 드라이버의 어레이를 제공한다. DRAM의 고속 스위칭 능력의 장점을 완전히 얻기 위하여, 오프 칩 드라이버(OCD)로서 기술된 드라이버는 예를 들어 수백 메가헤르쯔의 매우 높은 클럭 속도로 동작될 필요가 있다.

그 자체가 다른 회로에 핀 및 본드 와이어를 통하여 접속되는 IC 칩 상의 각각의 오프 칩 드라이버는 드라이버에 전력을 인가하는 칩 상의 적어도 두개의 전압 공급 버스 사이에 접속된다. 그러나 칩 상에 드라이버를 배치하는데 있어서 물리적 제한 및 공간으로 인해, 몇몇의 드라이버는 전압 공급 버스의 입력 단부에 보다 가깝게 접속되고 다른 드라이버는 더 멀리 접속된다. 비록 거리가 매우 짧을지라도(예를 들어, 밀리미터 또는 그 이하), 칩 핀 및 본드 와이어의 고유의 전기적 인덕턴스 및 버스의 전기적 저항은 클럭 속도가 점점 빨라질 때 중요하게 된다. 저항 전압은 하나의 드라이버로부터 다음 드라이버로 전력 공급 버스를 따라 강하하고, 버스의 길이를 따라 누진적으로 바람직하지 않은 노이즈 효과 및 회로 칩상 각 드라이버 동작 속도 또는 시간에 약간 곤란한 차이를 유발하기에 충분히 크게된다. 이들 속도의 차이는 예를 들어 오프 칩 드라이버의 거의 모두가 이진수 "1"을 출력하고, 단지 하나 또는 약간만이 이진수 "0"을 출력할 때(또는 그 반대) 특히 발생한다. 클럭 속도가 고속 DRAM의 전체 이익을 실현하도록 보다 빨라질 때, 칩상의 이전에 공지된 오프 칩 드라이버 사이에서 각각의 스위칭 시간은 점점 달라지고 이것은 "TSSO" 에러를 점점 커지게 한다. 상기 상황은 예를 들어 컴퓨터의 동작을 매우 제한할 수 있다. 그러므로 상기 노이즈 효과 및 타이밍 에러를 제거하거나, 적어도 매우 감소시키는 것이 중요하다.

따라서 본 발명의 목적은 집적 회로 오프 칩 드라이버의 상기된 문제점을 감소시켜 고속 동작을 용이하게 하는 것이다.

하나의 도시적인 실시예에서 본 발명은 각각의 단자 쌍에 의해 짧은 길이를 가진 높은 전압 버스 및 낮은 전압 버스 한 쌍에 접속되는 다수의 오프 칩 드라이버를 가지는 집적 회로에 관한 것이고, 각각의 단자는 어느 한쪽의 전압 버스의 저항보다 실질적으로 높은 저항을 가지는 칩상에 제조된다. 상기 단자의 각각의 저항은 실질적으로 서로 같다. 통상적인 실시예에서 각각의 드라이버는 이진 데이타 입력에 공통적으로 접속된 게이트 및 대응하는 이진 데이타에 대한 출력에 공통적으로 접속된 드레인을 가지는 n-채널 및 p-채널 전계 효과 트랜지스터를 포함한다. p-채널 트랜지스터의 각각의 소스는 보다 높은 전압 버스에 결합되고 n-채널 트랜지스터의 소스는 보다 낮은 전압 버스에 결합된다. 또한 IC 칩상에 제조된 제 1 캐패시터는 하나의 트랜지스터의 소스로부터 다른 트랜지스터의 소스쪽으로 접속되고 드라이버를 버스에 접속하는 단자 쌍의 저항과 함께 칩상의 다른 드라이버의 동작으로부터 상기 드라이버의 동작을 상당한 범위까지 분리하기 위하여 사용한다. 재 2 캐패시터 및 제 3 캐패시터는 또한 그것에 접속된 스위칭 수단과 함께 칩상에 제조된다. 그래서, 예를 들어 출력이 드라이버에 의해 양으로 구동될 때, 보다 높은 전압 버스로부터 이미 충전된 제 2 캐패시터는 스위칭 수단에 의해 출력에 접속된다. 이런 현상이 발생됨과 동시에, 제 3 캐패시터는 스위칭 수단에 의해 보다 낮은 전압 버스에 접속되고 보다 낮은 전압 충전값으로 미리 설정된다. 그 다음에 출력이 드라이버에 의해 음으로 구동될 때, 제 3 캐패시터는 스위칭 수단에 의해 출력에 접속되고, 제 2 캐패시터는 보다 높은 전압 버스에 접속되고 보다 높은 전압 충전값으로 미리 설정된다. 제 2 및 제 3 캐패시터의 크기가 같고 반대의 충전 및 방전(및 그 반대)은 다수의 오프 칩 드라이버의 스위칭 상호작용 및 타이밍 차를 실질적으로 감소시킨다. 이것은 다른 가능한 것보다 고속에서 신뢰성있는 동작을 허용한다.

일측면에서 본 발명은 제 1 및 제 2 전력 공급 버스 사이에서 각각 저항을 가지는 전도체를 통하여 결합된 다수의 회로들을 가지는 제 1 및 제 2 전력 공급 버스를 포함하는 집적 회로에 관한 것이다. 회로들과 제 1 전력 공급 버스 사이의 전도체들 각각의 저항은 필수적으로 동일하나 실질적으로 제 1 전력 공급 버스의 저항보다 크다. 회로들과 제 2 전력 공급 버스 사이의 전도체들 각각의 저항은 필수적으로 동일하나 제 2 전력 공급 버스의 저항보다 실질적으로 크다.

다른 측면에서, 본 발명은 각각 저항을 가지며 제 1 및 제 2 전력 공급 버스 사이에서 전도체를 통하여 결합된 다수의 회로들을 가지는 제 1 및 제 2 전력 공급 버스를 포함하는 집적 회로에 관한 것이다. 각각의 회로는 입력 및 출력과 제 1 및 제 2 캐패시터를 포함한다. 제 1 캐패시터는 회로의 출력 단자 및 상기 회로를 제 1 전력 공급 버스에 결합시키는 전도체에 결합된 회로의 제 1 단자 사이에 결합된 제 1 단자를 가진다. 제 2 캐패시터는 회로의 출력 단자 및 상기 회로를 제 2 전력 공급 버스에 결합시키는 전도체에 결합된 회로의 제 2 단자 사이에 결합된 제 1 단자를 가진다.

다른 측면에서, 본 발명은 각각 저항을 가지며, 제 1 및 제 2 전력 공급 버스 사이에서 전도체를 통하여 결합된 다수의 회로들을 가지는 제 1 및 제 2 전력 공급 버스를 포함하는 집적 회로에 관한 것이다. 회로들과 제 1 전력 공급 버스 사이의 전도체들 각각의 저항은 필수적으로 동일하나 제 1 전력 공급 버스의 저항보다 실질적으로 크다. 회로들과 제 2 전력 공급 버스 사이의 전도체들 각각의 저항은 필수적으로 동일하나 제 2 전력 공급 버스의 저항보다 실질적으로 크다. 각각의 회로는 입력 및 출력과 제 1 및 제 2 캐패시터를 포함한다. 제 1 캐패시터는 회로의 출력 단자와, 상기 회로를 제 1 전력 공급 버스에 결합시키는 전도체에 결합된 회로의 제 1 단자 사이에 결합된 제 1 단자를 가진다. 제 2 캐패시터는 회로의 출력 단자와, 상기 회로를 제 2 전력 공급 버스에 결합시키는 전도체에 결합된 회로의 제 2 단자 사이에 결합된 제 1 단자를 가진다.

많은 인식 또는 장점과 함께 본 발명의 바람직한 이해는 첨부된 도면과 관련하여 제공된 다음 상세한 설명 및 청구범위를 공급함으로써 얻어질 것이다.

도 1을 참조하여, 집적 회로(IC) 칩(도시되지 않음)상에 제조된 다수의 오프 칩 드라이버(OCD)(12)("1" 내지 "n"으로 번호가 매겨짐)의 통상적인(종래 기술) 어레이(10)의 개략도가 도시된다. 관련된 메모리 유니트(예를 들어, DRAM)는 도시되지 않지만 종래 기술에 잘 공지된 바와 같이 각각의 드라이버(12)에 상호접속된다. 각각의 드라이버(12)는 각각 VDDQ 및 VSSQ로 라벨링된 한쌍의 로컬 전압 공급 버스(14 및 16) 사이에 직접 접속된다. 오프 칩 드라이버 번호(OCD "1")는 버스(14 및 16)의 입력 또는 소스 단부에 가장 가깝게 접속되고 오프 칩 드라이버("n")는 이들 버스의 입력 또는 소스 단부에서 멀리있거나 오른쪽 끝에 접속된다. 각각의 버스(14 및 16)는 우선적으로 단위 길이당 저항으로 구성된 저항을 가지며, 상기 저항값은 버스(14 및 16)의 길이를 따라 조금씩 누적된다. 버스(14 및 16)는 알루미늄이고 50 미크론의 폭을 가진다.

도 2를 참조하여, 드라이버 어레이(10)의 개략적인 회로도(20)가 도시되고, 각각의 드라이버(12)("1" 내지 "n"으로 번호가 매겨짐)가 버스(14 및 16) 사이에 접속된다. 버스(14)는 입력 단자(22)를 가지며 버스(16)는 입력 단자(24)를 가지며, 각각의 단자는 메인 전압 공급 버스에 각각 접속된다(도시되지 않음). 오프 칩 드라이버(OCD "1")인 제 1 드라이버(12)는 입력 단자(22 및 24)에 밀접하게 인접하여 버스(14 및 16)에 접속된다. 단자(22 및 24) 및 드라이버(OCD "1") 사이의 버스(14 및 16)의 짧은 길이는 이들 버스의 짧은 길이에 해당하는 각각의 저항(R1)을 가진다. 유사하게, 연속적인 드라이버(12)(예를 들어, 드라이버 OCD "1" 에서 드라이버 OCD "2"로, 및 그외의 것들) 사이의 짧은 버스 길이는 유사한 저항(26)(R1)을 가지며, 이들 저항(R1)은 최종 드라이버(OCD "n")에 누적된다. 예를 들어, IC 칩상에 20개의 드라이버(12)(n=20)가 있을수있다. 그래서 다수의 드라이버(12)의 고속 동작 동안 최종 드라이버(OCD "n")에 의해 도시된 바와 같은 공급 전압("V₂")은 제 1 드라이버(OCD "1")에 의해 도시된 바와 같은 공급 전압("V₁")과 약간 다르다. 저항(R₁)으로 인한 전압 강하에 의해 발생된 이런 조건은 동작 속도가 최신식 메모리(예를 들어, 현재 DRAM)의 전체 능력을 실현하기 위해 충분히 높게될 때 여러 드라이버(12) 가운데 의도치 않은 동기 스위칭 출력 타이밍(TSS0) 에러를 유발한다.

도 3을 참조하여, 잘 공지된 드라이버(12)(점선 사각형내에 도시됨)중 하나의 개략적인 회로도가 도시된다. 드라이버(12)는 제 1 공급 전압 단자(36) 및 제 2 공급 전압 단자(38) 사이에 직렬로 접속된 p-채널 전계 효과 트랜지스터 및 n-채널 전계 효과 트랜지스터(34)를 포함한다. 드라이버(12)는 통상적으로 CMOS 인버터 회로로서 나타낸다. 단자(36)는 그 길이를 따라 몇몇 지점에서 공급 버스(14)(도 2에서만 도시됨)에 접속되고, 단자(38)는 그 길이를 따라 몇몇 지점에서 버스(16)(도 2에서만 도시됨)에 접속된다. 여기에 도시되지 않았지만, 도 2에는 이들 버스(14 및 16)를 따라 왼쪽에서 오른쪽으로의 드라이버(12)의 위치 및 특정 드라이버(12)의 번호("1" 내지 "n")에 따라 이들 단자(36 및 38) 및 각각의 버스(14 및 16) 사이에 접속된 하나 이상의 저항(R1)이 도시된다. 각각의 R1의 각각의 값은 달라질 수 있다.

트랜지스터(32 및 34)의 게이트는 입력 단자(40)에 함께 결합되고, 상기 입력 단자에 "b-데이타"로 나타낸 입력 신호가 드라이버(12)의 동작 동안 제공된다. 트랜지스터(32 및 34)의 드레인은 출력 단자(44)에 함께 결합되고, 상기 출력 단자에서 "출력 데이타"로서 나타낸 출력 신호가 드라이버(12)의 동작 동안 생성된다. 입력 신호(이진수 "1" 또는 이진수 "0")가 입력 단자(40)에 제공될 때, 드라이버(12)는 입력 단자(40)에 인가된 신호와 논리적으로 인버스인 신호를 출력 단자(44)에 생성한다. 그러나 이후에 보다 상세히 설명될 바와 같이, 버스(14 및 16)의 길이를 따르는 위치 및 얼마나 많은 저항(R1)이 상기 드라이버를 가진 회로 내에 있는가(도 2 참조)에 따라, 제공된 드라이버(12)는 스위칭 신호 측면에서 어레이(10)의 다른 드라이버(12)가 그 출력에 도달하는 것보다 빠르거나 늦게 각각의 출력 단자(44)에서 특정 출력 신호 레벨에 도달한다. 이것은 드라이버(12)에 결합된 회로에서 타이밍 에러를 유발한다.

도 4를 참조하여, 시간을 나타내는 수평 방향 및 이중 실선 화살표(51)에 의해 지시된 양 및 음의 크기 전압을 나타내는 수직 방향으로 이상적인 그래프(50)가 도시된다. 그래프(50)는 이상적이지 실제가 아닌 조건하에서 다수의 오프 칩 드라이버(12)의 출력 신호의 타이밍을 나타낸다. 그래프(50)는 제 1 교번 타이밍 파(52) 및 제 2 교번 타이밍 파(54)를 개략적으로 도시하고, 이들 파는 지시된 바와 같은 크기를 가지는 수평 점선 축(55)에 대하여 수직으로 대칭이다. 파(52)는 음 또는 아래쪽으로 기울어진 에지(56) 및 양 또는 위쪽으로 기울어진 에지(57)를 가진다. 유사하게 파(54)는 양 또는 위쪽으로 기울어진 에지(58), 및 음 또는 아래쪽으로 기울어진 에지(59)를 가진다. 기울어진 에지(56 및 58)는 공통 지점(62)에서 수평 축(55)과 서로 교차하고 기울어진 에지(57 및 59)는 수평 축(55)의 공통 지점(62)에서 서로 교차한다. 기울어진 에지(56, 57, 58 및 59)(수직축보다 기울어진)는 실제 드라이버 회로(도 3같은)에서 출력 신호를 위하여 유한의 시간이 작은 크기로부터 큰 크기로(또는 그 반대로) 진행하도록 요구되는 것을 도시한다. 여기에 도시된 바와 같이 파(52 및 54)는 그것들이 수평 축(55)의 공통 지점(60 및 62)에서 서로 교차하기 때문에 시간적으로 서로 동기한다. 이후에 추가로 설명될 바와 같이, 파(52 및 54)의 이런 시간 동기는 드라이버(12)가 다른 순간에서 출력 레벨("1" 및/또는 "0")에 실제로 도달하기 때문에 실질적으로 기울어지거나 변화된다. 이들 타이밍 차이는 이전에 설명된 바와 같이 공급 버스(14 및 16)에서 저항(R1)으로 인해 차례로 다수의 드라이버(12)에 대한 공급 전압을 다르게 한다.

도 4에 도시된 이상적인 경우, 각각의 다수의 드라이버(도 1을 참조)가 그것의 입력(40)에서 발생하는 이진 신호("1" 또는 "0")에 해당하는 신호를 출력 단자(44)(도 3)에 스위칭할 수 있는 시간 윈도우(63)이다. 윈도우(63)는 다수의 드라이버(12)의 출력상 모든 이진 신호("1" 및 "0")가 동시에 병렬로 발생하고 동일 지속기간을 가지는 시간의 이상적인 인터벌을 나타내는 것으로 생각될수있다. 이런 이상적인 조건은 신호가 인가되는 회로에 의해 이들 신호가 주어진 클럭 속도에 대하여 적절하게 인식되게 하는 가능한 한 많은 시간을 제공한다. 그러나 실제적으로, 상기 설명된 바와 같이, 실제 어레이(10)(도 1)에서 몇몇의 드라이버(12)는 서로에 관련되어 더 늦게 출력 신호를 생성하고, 다른 드라이버는 더 빨리 출력 신호를 생성할 것이다. 드라이버(12)의 스위칭 시간에서 이런 굽이침은 이상적인 윈도우(63)의 지속기간을 보다 크거나 작은 범위로 효과적으로 감소시킨다. 윈도우의 이런 감소는 고속 동작을 용이하게 하는 가능한 범위로 최소화되어야 한다.

윈도우(63)는 65로 지시된 시간 지속기간을 가진다. 윈도우(63)는 파(52 및 54)의 각각의 기울어진 에지(56, 57, 58 및 59)상 지점(66, 67, 68 및 69)에 지시된 4개의 모서리에 의해 한정된다. 지점(66, 67, 68 및 69)은 모두 각각의 파(52 및 54)의 90% 크기 레벨이고, 상기 레벨은 보통 그 지점에서 드라이버(12)의 스위칭이 완료되는 것으로 일반적으로 생각된다. 도 4에 도시된 이상적인 동기 조건을 가지는때 조차 윈도우(63)의 지속기간(65)이 실질적으로 지점(60 및 62) 사이의 시간 인터벌 이하인 것이 주의된다. 그래서, 500 메가헤르쯔의 클럭 속도에 대하여, 지점(60 및 62) 사이의 시간 인터벌(1/2 클럭 사이클을 나타냄)은 단지 1 나노초(1 ns)이고, 윈도우(63)의 지속기간(65)은 실질적으로 나노초 미만이다. 그러므로 드라이버(12)의 동기화된 스위칭시 작은 양의 기울어짐(나노초로 측정됨)조차 윈도우(63)를 시간적으로 적당히 좁게할 수 있고 TSSO 에러를 유발할 수 있다. 본 발명은 하기에 설명될 바와 같이 이런 문제점을 실질적으로 감소시킨다.

도 5를 참조하여, 본 발명에 따른 전력 공급 버스(106 및 108) 사이에 결합된 다수의 오프 칩 드라이버(102)(각각 "1" 내지 "n"으로 번호가 매겨짐)의 어레이(100)가 도시된다. 어레이(100) 및 전력 공급 버스(106 및 108)는 오프 칩 드라이버에 결합된 다수의 회로들을 포함하는 집적 회로의 부분으로서 통상적으로 형성된다. 각각의 오프 칩 드라이버는 입력 및 출력을 가지지만 간략화를 위하여 도 5에 도시하지 않는다. IC 칩상 위치에서 각각의 드라이버(102)는 단자(104-1u 내지 104-nU)(상부 104 단자)중 하나씩이 전력 공급 버스(106)에 접속되고 단자(104-1L 내지 104-nL)(하부 104 단자)중 하나씩이 전력 공급 버스(108)에 접속된다. 전력 공급 버스(106 및 108)는 단자(126 및 128)에 각각 결합되고, 상기 단자에 각각 VDDQ 및 VSSQ의 출력 전압 레벨을 제공하는 전압 소스(도시되지 않음)가 결합된다. 각각의 상부(104) 단자는 각각의 이들 단자의 저항이 서로 반드시 모두 똑같도록 잘 공지된 기술에 의해 적당한 길이 및 폭으로 제조된다. 각각의 하부(104) 단자는 각각의 이들 단자의 저항이 서로 반드시 모두 똑같도록 잘 공지된 기술에 의해 적당한 길이 및 폭으로 제조된다. 버스(106)는 그 저항이 각각의 상부(104) 단자의 저항보다 작도록(통상적으로 1/10배 또는 그 이하의 크기로) 설계된다. 버스(108)는 그 저항이 각각의 하부(104) 단자의 저항보다 작도록(통상적으로 1/10배 또는 그 이하의 크기로) 설계된다.

도 6을 참조하여, 본 발명에 따른 드라이버 어레이(100)(도 5)의 개략적인 회로도(120)가 도시된다. 각각의 오프 칩 드라이버(102)("1" 내지 "n")는 단자(104-1U 내지 104-nU)(상부 104 단자)를 통하여 버스(106)에 접속되고 단자(104-1L 내지 104-nL)를 통하여 버스(108)에 접속된다. 각각의 상부 104 단자는 저항(R3)을 가지며 버스(106)는 저항(R2)을 가진다. 저항(R3)은 상기된 바와 같이 서로 반드시 같고, 각각은 실질적으로 버스(106)의 저항(R2)보다 크고, 상기 버스 저항(R2)은 버스(106)의 짧은 길이 때문에 비교적 작다. 각각의 하부 104 단자는 저항(R4)을 가지며 버스(108)는 저항(R5)을 가진다. 저항(R4)은 상기된 바와 같이 서로 반드시 같고, 각각은 저항(R5)보다 실질적으로 크고, 저항(R5)은 버스(108)의 짧은 길이 때문에 비교적 작다. 버스(106 및 108)는 각각 전압 레벨(VDDG 및 VSSQ)을 가지는 전압 소스(공급기)에 대한 각각의 단자(126 및 128)에 결합된다. 이후에 더 설명될 바와 같이, 저항(R3 및 R4)은 본 발명의 일측면에 따라 오프 칩 드라이버(102)와 직렬로 삽입되고 버스(106 및 108)는 동작동안 다수의 드라이버(102)에서 실질적으로 노이즈 및 다른 의도하지 않은 상호작용을 감소시킨다.

도 7을 참조하여, 본 발명에 따른 회로(150)가 도시된다. 회로(150)는 도 5 및 도 6의 오프 칩 드라이버(102)의 바람직한 실시예에다. 회로(150)는 p-채널 전계 효과 트랜지스터(152, 156 및 158), n-채널 전계 효과 트랜지스터(154, 160, 162) 및 캐패시터(164, 166, 및 168)를 포함한다.

트랜지스터(152 및 154)의 게이트는 메모리(도시되지 않음)로부터 이진 신호("b-데이타")가 제공되는 입력 단자(170)에 함께 접속된다. 트랜지스터(152, 154, 158 및 160)의 드레인은 함께 공통 출력 단자(172)("데이타")에 접속된다. 트랜지스터(152)는 단자(104-1L) 및 그것과 관련된 저항(R3)을 통하여 버스(106) 및 전압 소스(VDDQ)에 접속된 소스를 가진다. 버스(106)의 저항(R2)(도 6)은 R3에 비해 너무 작기 때문에, 저항(R2)은 무시되고 도시되지 않는다. 유사한 방식으로, 트랜지스터(154)는 다른 단자(104-1U) 및 그것과 관련된 저항(R4)(도 6 참조)을 통하여 버스(108) 및 전압 소스(VSSQ)에 접속된 소스를 가진다. 버스(108)의 저항(R5)(도 6에 도시됨)은 저항(R4)에 비교하여 너무 작아서 무시될 수 있기 때문에 도시되지 않는다.

캐패시터(164)의 제 1 단자는 트랜지스터(152 및 156)의 소스 및 단자(174)에 결합된다. 캐패시터(164)의 제 2 단자는 트랜지스터(154 및 162)의 드레인 및 단자(176)에 결합된다. 트랜지스터(160 및 162)의 소스는 캐패시터(168)의 제 1 단자 및 단자(184)에 결합된다. 트랜지스터(156 및 158)의 소스는 캐패시터(166)의 제 1 단자 및 단자(178)에 결합된다. 캐패시터(166 및 168)의 제 2 단자는 버스(106)에 인가된 전압이 양이고 버스(108)에 인가된 전압이 음일때 통상적으로 접지인 기준 전압에 결합된다. 트랜지스터(156)의 게이트는 신호(

)가 인가된 단자(190)에 결합된다. 트랜지스터(158)의 게이트는 신호(

)가 인가된 단자(194)에 결합된다. 트랜지스터(160)의 게이트는 신호(

)가 인가된 단자(196)에 결합된다. 트랜지스터(162)의 게이트는 신호(

)가 인가된 단자(192)에 결합된다.

입력 단자(170)가 이진 신호("b-데이타")를 수신할때, 대응하는 출력 신호(위상이 반대임)는 종래에 잘 공지된 바와 같이 출력 단자(172)("데이타")상에 생성된다. 캐패시터(164)와, 상기 캐패시터 및 버스(106 및 108)와 직렬의 각각의 저항(R3 및 R4)을 구비한 각각의 드라이버(102)의 회로(150)를 제공하는 것은 그것들이 스위칭하기 시작할 때 어레이(100)(도 5 및 도 6)의 다수의 드라이버들(102) 사이에 상당한 정도의 분리를 제공하여 의도하지 않은 상호작용 및 노이즈 간섭을 감소시킨다. 게다가, 하기에 설명될 바와 같이, 캐패시터(166 및 168)는 이들 효과를 더 감소시키기 위하여 각각의 드라이버(102)의 스위칭 동작동안 회로에 선택적으로 접속된다.

도 8을 참조하여, 관련 신호를 개략적으로 도시하는 그래프(200)를 예로서 도시하고, 여기서 각각의 드라이버(102)에 포함된 "b-데이타",

,

, 및 "데이타"가 기술된다. 그래프(200)의 수평 축은 시간을 나타내고 수직축은 지시된 바와 같이 상대적 극성을 가지는 신호의 각각의 전압(비례적으로 도시하지 않음)을 나타낸다. 이하의 설명을 간략화함으로써, 버스(106 및 108)에 각각 인가된 높고 낮은 전압(VDDQ 및 VSSQ)은 0 볼트에 접지되고, 즉, 높은 전압 버스와 낮은 전압 버스 사이의 전압 차의 중앙 부분은 접지 전위(0 볼트)로 고정된다고 가정한다.

그래프(200)에 도시된 바와 같은 신호(b-데이타")는 드라이버(102)(도 7)의 입력 단자(170)에 인가되고, 신호("데이타")는 출력 단자(172)상에 생성되고, 신호(

)는 단자(194)에 인가되고, 신호(

)는 단자(196)에 인가되고, 신호(

)는 단자(192)에 인가되고, 신호(

)는 단자(190)에 인가된다. 이들 각각의 신호는 수직 점선에 의해 그래프(200)에 지시된 바와 같이 시간과 관련된다.

신호 "b-데이타"는 음으로 진행하는 에지(204)를 따라 207로 지시된 지속기간을 가지는 레벨(-V)(206)로 떨어지는 레벨(+V)(202)을 가지는 것으로서 도시된다. 이런 지속기간(207)은 메모리(도시되지 않음)로부터 입력 단자(170)에 인가된 이진 신호의 지속기간을 나타내고 윈도우(63)(도 4)의 지속기간(65)과 같다. 어레이에서 다른 드라이버(102)에 입력된 각각의 이진 신호가 그래프(200)에서 도시된 "1" 과 "0"의 시퀀스와 다를 수 있다는 것이 이해된다.

"b-데이타" 신호는 양으로 진행하는 에지(208)를 따라 레벨(206)로부터 다른 양의 레벨(210)로 상승하고 다른 인터벌(207)후, 음으로 진행하는 에지(212)를 따라 레벨(214)로 떨어진다. 여기에서, "b-데이타" 신호는 이런 연장된 시간동안 이진수 "1"가 드라이버(102)의 입력(170)에 연속적으로 인가되는 것을 가리키는 다수의 인터벌(207)에 대한 레벨(214)로 남는다. 그후, 레벨(214)은 양으로 진행하는 에지(216)를 따라 레벨(218)(이진수 "0")로 상승한다. "b-데이타" 신호(여기에 도시된)는 몇몇 인터벌(207) 동안 레벨(218)로 남고 그 다음 음으로 진행하는 에지(220)를 따라 레벨(222)(이진수 "1")로 떨어진다. 다른 신호를 따르는 "b-데이타" 신호는 그래프(200)의 오른쪽 및 왼쪽 너머에서 도시되지 않는다.

드라이버(102)에 대한 입력(170)에 인가된 "b-데이타" 신호의 레벨(202)은 레벨(230)을 유발하고 "데이타" 신호는 출력 단자(172)상에 생성된다. 유사하게, "b-데이타" 레벨(206, 210, 214, 218 및 222)은 "데이타" 신호의 대응하는 레벨(232, 234, 236, 238 및 240)에서 발생한다.

드라이버(102)의 각각의 스위칭 동안, 즉 그 입력(170)이 레벨(예를 들어, "b-데이타" 레벨 206)로 구동되고 그 출력(172)이 레벨(예를 들어, "데이타" 레벨 232)로 스위칭되거나, 그 반대일때, 캐패시터(166 및 168)는 트랜지스터(158) 또는 트랜지스터(160)를 턴온함으로써 출력 단자(172)에 선택적으로(및 즉각적으로) 접속된다. 단자(172)에 대한 이런 선택적인 접속은 트랜지스터(158)의 단자(194)에 인가된 신호(

), 또는 트랜지스터(160)의 단자(196)에 인가된 신호(

)에 의해 달성된다.

하기에 짧게 설명될 바와 같이, 신호(

) 및 출력 단자(172)에 대한 트랜지스터(158)에 의해 잠시 접속되기 전에, 캐패시터(166)는 전기 전하로 미리 설정되거나 조절된다. 그래서 캐패시터(166)가 단자(172)에 접속되는 동안의 짧은 순간 동안, 캐패시터(166)에 저장된 에너지는 버스(106 및 108)로부터 인출된 전력과 함께, 출력 단자(172)를 레벨(예를 들어, "데이타" 신호의 레벨 232)로 구동하는 것을 돕는다. 대응하는 효과는 단자(172)가 드라이버(102)에 의해 음의 레벨(예를 들어, "데이타" 레벨 234)로 구동되는 경우 캐패시터(168)가 단자(172)에 순간적으로 접속될 때(미리 설정됨) 발생한다.

"b-데이타" 신호에 관한

신호의 타이밍은 그래프(200)에 도시된다. "b-데이타" 신호중 각각 음으로 진행하는 에지(204, 212, 222) 동안, 짧은 지속기간 펄스(244)는

신호로서 생성된다. 각각의 상기 펄스(244)는 트랜지스터(158)를 차례로 스위치 온하여 캐패시터(166)를 출력 단자(172)에 접속한다. 유사하게 "b-데이타" 신호의 각 에지(208, 216) 동안의 짧은 지속 기간동안, 양으로 진행하는 펄스(246)가

신호로서 생성된다. 각각의 상기 펄스(246)는 트랜지스터(160)를 차례로 스위칭하여 캐패시터(168)를 출력 단자(172)에 접속한다. 캐패시터(168)상에서 미리 설정된 음의 전하는 단자(172)를 레벨(예를 들어, "데이타" 레벨 234)로 구동하는 것을 돕는다.

신호(

)가

신호의 각각 음으로 진행하는 펄스(244)와 함께 적당한때 발생하는 양으로 진행하는 펄스(248)를 가진다는 것이 그래프(200)에 도시될 것이다. 유사하게,

신호는

신호의 각각 양으로 진행하는 펄스(246)와 함께 적당한 때에 발생하는 음으로 진행하는 펄스(250)를 가진다. 그래서,

펄스(244)가 발생하고 트랜지스터(158)는 턴온되어 캐패시터(166)를 단자(172)에 접속하고, 이미 설명된 바와 같이

펄스(248)는 트랜지스터(162)를 턴온하여 저항(R4)을 통해 캐패시터(168)를 VSSQ가 인가되는 버스(108)에 접속한다. 이것은 캐패시터(168)상에 음의 전하를 만들고 출력 단자(172)가 "데이타" 레벨(234)로 구동되는 다음 시간 동안 상기 캐패시터를 조절하거나 리셋한다. 그래서, 캐패시터(166)가 출력 단자(172)를 레벨(예를 들어, "데이타" 레벨 232)로 끌어당기고, 캐패시터(168)는 충전되고 그래서 이미 설명된 바와 같이 드라이버(102)가 "데이타" 레벨(234)로 다시 출력 단자를 스위칭할 때 출력 단자(172)에 접속되도록 미리 설정되거나 준비된다. 유사한 방식으로, "데이타" 레벨(234)로 구동될 때 캐패시터(166)는 저항(R3)을 통한 VDDQ 버스(106) 및

펄스(250)에 의한 트랜지스터(156)로부터 재충전되고, 동시에 캐패시터(168)는 트랜지스터(160)를 통하여 단자(172)로 접속된다. 이것은 캐패시터(166)의 반대적인 충전 및 방전(및 그와 반대)과 같고 어레이(100)의 다수의 드라이버(102) 중 스위칭 간섭 및 타이밍 차를 실질적으로 감소시킨다. 이것은 고속이 아닌 경우보다 고속에서 더 신뢰성있는 동작을 허용한다. 신호(

,

)를 생성하기 위한 회로는 종래에 잘 공지되어 도시되지 않는다. 캐패시터(164, 166 및 168)는 공지된 기술로 쉽게 제조된다. 이들 캐패시터는 예를 들어 하나의 단자로서 사용하는 게이트 및 함께 결합되고 제 2 단자로서 사용하는 드레임 및 소스를 가지는 전계 효과 트랜지스터이다. 다른 가능한 캐패시터는 실리콘 이산화물 같은 절연체에 의해 반도체 지역으로부터 분리된 전도체이다. 도시적인 실시예에서, 각각의 저항(R3 및 R4)은 약 10 오움이고, 저항(R2 및 R5)은 각각 0.3 오움이고 캐패시터(164, 166 및 168)는 각각 약 150 피코패럿이다.

상기 상세한 설명은 예시적인 것이고 본 발명을 제한하지 않는다. 상기되고 도면에 도시된 바와 같은 본 발명의 드라이버 및 어레이의 다른 변형은 첨부 도면에 기재된 바와 같은 본 발명의 사상 또는 범위를 벗어나지 않고 이루어질수있다. 예를 들어, 본 발명은 어레이에서 제공된 드라이브 수, 또는 단자 저항의 특정 값, 또는 캐패시턴스의 값, 또는 동작 중 특정 주파수로 제한되지 않는다.

본 발명은 집적 회로 오프 칩 드라이버의 노이즈 효과 및 타이밍 에러를 제거하거나 감소킴으로써 고속 동작이 용이해지는 효과를 가진다.

Claims

전도체들을 경유하여 결합된 복수 개의 회로들을 구비한 제 1 및 제 2 전력 공급 버스를 포함하고, 상기 전도체들 각각은 저항을 갖고 상기 제 1 및 제 2 전력 공급 버스 사이에 위치하며,

상기 회로들과 상기 제 1 전력 공급 버스 사이의 전도체들 각각의 저항은 필수적으로 동일하나 상기 제 1 전력 공급 버스의 저항보다 더 크고,

상기 회로들과 상기 제 2 전력 공급 버스 사이의 전도체들 각각의 저항은 필수적으로 동일하나 상기 제 2 전력 공급 버스의 저항보다 더 크며,

각각의 회로는 입력 단자 및 출력 단자를 갖고,

각각의 회로는 부가하여:

상기 회로의 출력 단자와 상기 회로의 제 1 단자 사이에 결합된 제 1 단자를 갖는 제 1 커패시터 - 상기 회로의 제 1 단자는 상기 회로를 상기 제 1 전력 공급 버스에 결합시키는 전도체에 결합됨 -; 및

상기 회로의 출력 단자와 상기 회로의 제 2 단자 사이에 결합된 제 1 단자를 갖는 제 2 커패시터 - 상기 회로의 제 2 단자는 상기 회로를 상기 제 2 전력 공급 버스에 결합시키는 전도체에 결합됨 -;

를 포함하는,

집적 회로.
삭제
제 1 항에 있어서,

상기 각각의 상기 제 1 캐패시터는 제 1 스위칭 장치에 의해 제 1 단자에 결합되고 제 2 스위칭 장치에 의해 출력 단자에 결합되고, 각각의 제 2 캐패시터는 제 3 스위칭 장치에 의해 제 2 단자에 결합되고 제 4 스위칭 장치에 의해 출력 단자에 결합되는,

집적 회로.
제 3 항에 있어서,

상기 각각의 회로는 상기 회로의 제 1 단자에 결합된 제 1 단자 및 상기 회로의 제 2 단자에 결합된 제 2 단자를 가지는 제 3 캐패시터를 더 포함하는,

집적 회로.
제 1 항에 있어서,

상기 각각의 회로는 상기 회로의 제 1 단자에 결합된 제 1 단자 및 상기 회로의 제 2 단자에 결합된 제 2 단자를 가지는 제 3 캐패시터를 더 포함하는,

집적 회로.
제 3 항에 있어서,

상기 각각의 스위칭 장치는 트랜지스터인,

집적 회로.
제 6 항에 있어서,

상기 각각의 트랜지스터는 제 1 및 제 2 출력 단자 및 게이트 단자를 가지는 전계 효과 트랜지스터인,

집적 회로.
제 6 항에 있어서,

상기 다수의 회로 각각은 입력-출력 드라이버인,

집적 회로.
제 8 항에 있어서,

상기 각각의 입력-출력 드라이버는 인버터인,

집적 회로.
제 9 항에 있어서,

상기 각각의 인버터는 n-채널 전계 효과 트랜지스터에 직렬로 결합된 p-채널 전계 효과 트랜지스터를 포함하는,

집적 회로.
제 9 항에 있어서,

상기 모든 트랜지스터는 절연된 게이트 전계 효과 트랜지스터인,

집적 회로.
전도체들을 경유하여 결합된 복수 개의 회로들을 구비한 제 1 및 제 2 전력 공급 버스를 포함하고, 상기 전도체들 각각은 저항을 갖고 상기 제 1 및 제 2 전력 공급 버스 사이에 위치하며,

각각의 회로는:

입력 단자 및 출력 단자;

상기 회로의 출력 단자와 상기 회로의 제 1 단자 사이에 결합된 제 1 단자를 갖는 제 1 커패시터 - 상기 회로의 제 1 단자는 상기 회로를 상기 제 1 전력 공급 버스에 결합시키는 전도체에 결합됨 -; 및

상기 회로의 출력 단자와 상기 회로의 제 2 단자 사이에 결합된 제 1 단자를 갖는 제 2 커패시터 - 상기 회로의 제 2 단자는 상기 회로를 상기 제 2 전력 공급 버스에 결합시키는 전도체에 결합됨 -;

를 포함하는,

집적 회로.
삭제
삭제
삭제
제 12 항에 있어서,

상기 각각의 회로는 회로의 제 1 단자에 결합된 제 1 단자 및 회로의 제 2 단자에 결합된 제 2 단자를 가지는 제 3 캐패시터를 더 포함하는,

집적 회로.
삭제
삭제
제 12 항에 있어서,

상기 각각의 다수의 회로는 입력-출력 드라이버인,

집적 회로.
제 19 항에 있어서,

상기 각각의 입력-출력 드라이버는 인버터인,

집적 회로.
제 20 항에 있어서,

상기 각각의 인버터는 n-채널 전계 효과 트랜지스터에 직렬로 결합된 p-채널 전계 효과 트랜지스터를 포함하는,

집적 회로.
제 21 항에 있어서,

상기 모든 트랜지스터는 절연된 게이트 전계 효과 트랜지스터인,

집적 회로.
삭제