DE69934937T2

DE69934937T2 - Integrierte Schaltung mit Ausgangstreiber

Info

Publication number: DE69934937T2
Application number: DE69934937T
Authority: DE
Inventors: Steffen Essex Junction Loeffler; Peter Rudolf Poechmuller
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 1998-06-09
Filing date: 1999-05-03
Publication date: 2007-10-31
Anticipated expiration: 2019-05-04
Also published as: KR100610438B1; CN1238531A; EP0964520B1; CN1199191C; DE69934937D1; JP2000058764A; KR20000006003A; US6137316A; EP0964520A1; TW435006B; US6373286B1

Description

Erfindungsgebiet
Die vorliegende Erfindung betrifft eine verbesserte Schaltungsanordnung und Leistungsbusverbindungen davon für mehrere chipexterne Treiber (OCD – off chip drivers) einer integrierten Schaltung (IC), damit diese Treiber synchronisierte mehrere binäre Ausgangssignale (Einsen, "1's" und Nullen, "0's") von einer elektronischen Speichereinheit wie etwa einem dynamischen Direktzugriffsspeicher (DRAM) bei sehr hohen Taktraten mit minimalen TSSO-(synchronous switching output timing)-Fehlern bereitstellen können.
Allgemeiner Stand der Technik
Dynamische Direktzugriffsspeicher (DRAMs) enthalten viele Millionen von Speicherzellen auf einem einzelnen IC-Chip und können mit sehr hohen Taktraten arbeiten. Es ist üblich, auf einer separaten integrierten Schaltung ein Array aus Eingangsempfängern und Ausgangstreibern bereitzustellen, um binäre Eingangssignale zur Speicherung in dem Speicher zu liefern und später diese binären Signale gegebenenfalls an eine andere Schaltungsanordnung auszugeben. Um die hohe Schaltgeschwindigkeitsfähigkeit eines DRAM voll auszunutzen, müssen die Treiber, die als chipexterne Treiber (OCDs) bezeichnet werden, in der Lage sein, mit sehr hohen Taktraten von beispielsweise hunderten von Megahertz zu arbeiten.
Jeder der chipexternen Treiber auf einem IC-Chip, der selbst über Pins und Bonddrähte mit anderen Schaltungsanordnungen verbunden ist, ist zwischen mindestens zwei Spannungsversorgungsbusse auf dem Chip geschaltet, die die Treiber bestromen. Wegen physischer Einschränkungen und Platzüberlegungen bei dem Layout der Treiber auf dem Chip sind einige der Treiber näher an den Eingangsenden der Spannungsversorgungsbusse angeschlossen und andere sind viel weiter weg angeschlossen. Obwohl Entfernungen sehr kurz sein können (z.B. einige wenige Millimeter oder weniger), werden die inhärenten elektrischen Induktanzen der Chippins und Bonddrähte und die elektrischen Widerstände der Busse signifikant, wenn Taktraten immer höher gedrückt werden. Resistive Spannungsabfälle entlang einem Stromversorgungsbus von einem Treiber zu dem nächsten und kumulativ entlang der Länge eines Busses können groß genug werden, um unerwünschte Rauscheffekte und störende Differenzen bei Geschwindigkeiten oder Arbeitszeiten der jeweiligen Treiber auf einem Schaltungschip zu verursachen. Diese Differenzen bei der Geschwindigkeit sind besonders ausgeprägt, wenn fast alle der chipexternen Treiber beispielsweise binäre "1's" und nur einer oder nur einige wenige binäre "0's" (oder umgekehrt) ausgeben. Wenn die Taktraten immer höher gedrückt werden, um die vollen Vorteile von Hochgeschwindigkeits-DRAMs zu realisieren, differieren die jeweiligen Schaltzeiten unter bisher bekannten chipexternen Treibern auf einem Chip immer mehr, und dies führt zu immer größeren "TSSO"-Fehlern. Eine derartige Situation kann den ordnungsgemäßen Betrieb beispielsweise eines Computers ernsthaft beschränken. Es ist deshalb wichtig, solche Rauscheffekte und Zeitsteuerfehler zu eliminieren oder zumindest signifikant zu reduzieren.
Es ist deshalb wünschenswert, die oben beschriebenen Probleme von chipexternen IC-Treibern zu reduzieren und somit einen Hochgeschwindigkeitsbetrieb zu ermöglichen.
Kurze Darstellung der Erfindung
Aus US 5,428,311 ist eine Fuse-Schaltungsanordnung zum selektiven Einführen von Verzögerungen in einer integrierten Schaltung bekannt. Diese Schaltungsanordnung enthält ein Durchgangsgatter, das einen n-Kanal- Transistor und einen p-Kanal-Transistor umfaßt, als Widerstandselement wirkend, parallel zu dem Fuse-Element geschaltet.
Die vorliegende Erfindung befaßt sich bei einer veranschaulichenden Ausführungsform mit einer integrierten Schaltung mit mehreren chipexternen Treibern, die über jeweilige Paare von Anschlüssen zu einem Paar kurzer Busse mit höherer und niedrigerer Spannung verbunden sind, wobei jeder Anschluß auf dem Chip mit einem Widerstand hergestellt ist, der erheblich höher ist als der Widerstand eines der Spannungsbusse. Die jeweiligen Widerstandswerte der Anschlüsse sind einander im wesentlichen gleich. Bei einer typischen Ausführungsform umfaßt jeder Treiber einen n-Kanal- und einen p-Kanal-Feldeffekttransistor, wobei ihre Gateelektroden gemeinsam an einen binären Dateneingang und ihre Drainelektroden gemeinsam an einen Ausgang für entsprechende Daten angeschlossen sind. Die jeweilige Sourceelektrode der p-Kanal-Transistoren ist an einen Bus mit höherer Spannung gekoppelt, und die Sourceelektrode des n-Kanal-Transistors ist an einen Bus niedrigerer Spannung gekoppelt.
Ein erster, ebenfalls auf dem IC-Chip hergestellter Kondensator ist von der Sourceelektrode eines Transistors zu der Sourceelektrode des anderen verbunden und dient zusammen mit den Widerständen des Paars von Anschlüssen, die den Treiber mit den Bussen verbinden, auch dazu, den Betrieb dieses Treibers zu einem erheblichen Ausmaß von dem Betrieb der anderen Treiber auf dem Chip zu entkoppeln. Ein zweiter Kondensator und ein dritter Kondensator sind ebenfalls auf dem Chip zusammen mit sie verbindenden Schaltmitteln hergestellt. Wenn beispielsweise der Ausgang von dem Treiber positiv gesteuert wird, wird der zweite Kondensator, der zuvor von dem Bus mit höherer Spannung geladen worden war, von dem Schaltmittel mit dem Ausgang verbunden. Zum gleichen Zeitpunkt, wo dies stattfindet, wird der dritte Kondensator von dem Schaltmittel mit dem Bus niedrigerer Spannung verbunden und mit einer Ladung niedrigerer Spannung voreingestellt. Wenn der Ausgang als nächstes von dem Treiber negativ gesteuert wird, wird der dritte Kondensator von dem Schaltmittel mit dem Ausgang verbunden, und der mit dem Bus mit höherer Spannung verbundene zweite Kondensator wird mit einer Ladung höherer Spannung voreingestellt. Dieses gleiche und entgegengesetzte Laden und Entladen (und umgekehrt) des zweiten und dritten Kondensators reduziert Schaltwechselwirkungen und Zeitsteuerdifferenzen unter den mehreren chipexternen Treibern erheblich. Dies gestattet einen zuverlässigen Betrieb bei höheren Geschwindigkeiten, als ansonsten möglich wäre.
Unter einem Aspekt befaßt sich die vorliegende Erfindung mit einer integrierten Schaltung, die einen ersten und zweiten Stromversorgungsbus mit mehreren über Leiter gekoppelten Schaltungen, die jeweils einen Widerstand aufweisen, zwischen dem ersten und zweiten Stromversorgungsbus umfaßt. Der Widerstand jedes der Leiter zwischen den Schaltungen und dem ersten Stromversorgungsbus ist im wesentlichen gleich und erheblich größer als der Widerstand des ersten Stromversorgungsbusses. Der Widerstand jedes der Leiter zwischen den Schaltungen und dem zweiten Stromversorgungsbus ist im wesentlichen gleich und erheblich größer als der Widerstand des zweiten Stromversorgungsbusses.
Unter einem weiteren Aspekt befaßt sich die vorliegende Erfindung mit einer integrierten Schaltung, die einen ersten und zweiten Stromversorgungsbus mit mehreren über Leiter gekoppelten Schaltungen, die jeweils einen Widerstand aufweisen, zwischen dem ersten und zweiten Stromversorgungsbus umfaßt. Jede Schaltung umfaßt einen Eingang und einen Ausgang und einen ersten und zweiten Kondensator. Der erste Kondensator weist einen ersten Anschluß auf, der zwischen den Ausgangsanschluß der Schaltung und einen ersten Anschluß der Schaltung gekoppelt ist, die an einen Leiter gekoppelt ist, die die Schaltung mit dem ersten Stromversorgungsbus koppelt. Der zweite Kondensator weist einen ersten Anschluß auf, der zwischen den Ausgangsanschluß der Schaltung und einen zweiten Anschluß der Schaltung gekoppelt ist, die an den Leiter gekoppelt ist, die die Schaltung an den zweiten Stromversorgungsbus koppelt.
Unter einem noch weiteren Aspekt befaßt sich die vorliegende Erfindung mit einer integrierten Schaltung, die einen ersten und zweiten Stromversorgungsbus mit mehreren über Leiter gekoppelten Schaltungen, die jeweils einen Widerstand aufweisen, zwischen dem ersten und zweiten Stromversorgungsbus umfaßt. Der Widerstand jedes der Leiter zwischen den Schaltungen und dem ersten Stromversorgungsbus ist im wesentlichen gleich und erheblich größer als der Widerstand des ersten Stromversorgungsbusses. Der Widerstand jedes der Leiter zwischen den Schaltungen und dem zweiten Stromversorgungsbus ist im wesentlichen gleich und erheblich größer als der Widerstand des zweiten Stromversorgungsbusses. Jede Schaltung umfaßt einen Eingang und einen Ausgang und einen ersten und zweiten Kondensator. Der erste Kondensator weist einen ersten Anschluß auf, der zwischen den Ausgangsanschluß der Schaltung und einen ersten Anschluß der Schaltung gekoppelt ist, die an einen Leiter gekoppelt ist, die die Schaltung mit dem ersten Stromversorgungsbus koppelt. Der zweite Kondensator weist einen ersten Anschluß auf, der zwischen den Ausgangsanschluß der Schaltung und einen zweiten Anschluß der Schaltung gekoppelt ist, die an den Leiter gekoppelt ist, die die Schaltung an den zweiten Stromversorgungsbus koppelt.
Ein besseres Verständnis der Erfindung zusammen mit einer eingehenderen Würdigung ihrer vielen Vorteile erhält man aus einer Untersuchung der folgenden Beschreibung und Ansprüche in Verbindung mit den beiligenden Zeichnungen.
Kurze Beschreibung der Zeichnungen
1 ist eine schematische Darstellung eines Arrays nach dem Stand der Technik von mehreren chipexternen Treibern, wie auf einem IC-Chip hergestellt;
2 ist ein schematisches Schaltungsdiagramm des Arrays aus chipexternen Treibern von 1;
3 ist ein schematisches Schaltungsdiagramm eines der chipexternen Treiber nach dem Stand der Technik;
4 ist eine graphische Darstellung, die ideale Zeitsteuerbedingungen für mehrere chipexterne Treiber schematisch darstellt;
5 ist ein Blockdiagramm eines Arrays aus mehreren chipexternen Treibern, auf einem IC-Chip gemäß der vorliegenden Erfindung hergestellt;
6 ist eine Teilschemaschaltung und ein Blockdiagramm von mehreren chipexternen Treibern des Arrays von 5, gemäß der vorliegenden Erfindung bereitgestellt;
7 ist ein veranschaulichendes Schaltdiagramm eines chipexternen Treibers gemäß der vorliegenden Erfindung und
8 ist eine graphische Darstellung, die verschiedene Signale und ihre Zeitbeziehung den chipexternen Treiber von 7 betreffend schematisch darstellt.
Ausführliche Beschreibung
Nunmehr unter Bezugnahme auf 1 wird eine schematische Darstellung eines herkömmlichen (Stand der Technik) Arrays 10 aus mehreren chipexternen Treibern (OCDs) 12 ("1" bis "n" numeriert), auf einem nicht gezeigten integrierten Schaltungschip (IC) hergestellt, gezeigt. Eine assoziierte Speichereinheit (z.B. DRAM) ist ebenfalls nicht gezeigt, ist aber, wie in der Technik wohlbekannt ist, an die jeweiligen Treiber 12 angeschaltet. Jeder der Treiber 12 ist direkt zwischen ein Paar lokaler Spannungsversorgungsbusse 14 und 16 geschaltet, die mit VDDQ bzw. VSSQ bezeichnet sind. Der chipexterne Treiber mit der Nummer OCD "1" ist am nächsten mit dem Eingangs- oder Quellenende der Busse 14 und 16 verbunden, und der chipexterne Treiber "n" ist mit dem fernen oder rechten Ende dieser Busse verbunden. Jeder Bus 14 und 16 weist einen Widerstand auf, der in erster Linie aus Widerstand pro Längeneinheit besteht, deren Werte zwar klein genug sind, aber sich entlang der Längen der Busse 14 und 16 kumulieren. Die Busse 14 und 16 sind beispielsweise aus Aluminium und weisen eine Breite von fünfzig (50) Mikrometer auf.
Nunmehr unter Bezugnahme auf 2 wird ein schematisches Schaltungsdiagramm 20 des Treiberarrays 10 gezeigt (1), wobei jeder Treiber 12 (jeweils "1" bis "n" numeriert) zwischen die Busse 14 und 16 geschaltet ist. Der Bus 14 weist einen Eingangsanschluß 22 und der Bus 16 einen Eingangsanschluß 24 auf, wobei die Anschlüsse jeweils mit nicht gezeigten Hauptspannungsversorgungsbussen verbunden sind. Der erste Treiber 12 als chipexterner Treiber OCD "1" numeriert, ist an die Busse 14 und 16 eng neben den Eingangsanschlüssen 22 und 24 angeschlossen. Die geringen Längen der Busse 14 und 16 zwischen den Anschlüssen 22 und 24 und dem Treiber OCD "1" weisen jeweilige Widerstände R1 entsprechend diesen geringen Längen der Busse auf. Analog weisen die geringen Längen der Busse zwischen aufeinanderfolgenden Treibern 12 (z.B. von Treiber OCD "1" zu Treiber OCD "2" usw.) ähnliche Widerstände 26 (R1) auf, wobei diese Widerstände R1 bis zu dem letzten Treiber OCD "n" kumulativ sind. Beispielhaft können zwanzig Treiber 12 (n = 20) auf dem IC-Chip vorliegen. Während des Hochgeschwindigkeitsbetriebs der mehreren Treiber 12 kann somit eine Versorgungsspannung "V₂" bei Betrachtung von dem letzten Treiber OCD "n" etwas von einer Versorgungsspannung "V₁" verschieden sein, wie sie von dem ersten Treiber OCD "1" gesehen wird. Dieser Zustand, der durch die auf die Widerstände R1 zurückzuführenden Spannungsabfälle verursacht wird, verursacht unerwünschte TSSO-(synchronous switching output timing)-Fehler unter den verschiedenen Treibern 12, wenn die Betriebsgeschwindigkeiten hoch genug gedrückt werden, um die vollen Vorzüge von Speichern nach dem Stand der Technik zu realisieren (z.B. gegenwärtigen DRAMs).
Nunmehr unter Bezugnahme auf 3 wird ein wohlbekanntes schematisches Schaltungsdiagramm eines der Treiber 12 gezeigt (hier innerhalb eines gestrichelten Rechtecks gezeigt). Der Treiber 12 umfaßt einen p-Kanal-Feldeffekttransistor und einen n-Kanal-Feldeffekttransistor 34, in Reihe zwischen einen ersten Versorgungsspannungsanschluß 36 und einen zweiten Versorgungsspannungsanschluß 38 geschaltet. Der Treiber 12 wird in der Regel als eine CMOS-Inverterschaltung bezeichnet. Ein Anschluß 36 ist an den Versorgungsbus 14 (nur in 2 gezeigt) an einem beliebigen Punkt entlang seiner Länge angeschlossen, und der Anschluß 38 zu dem Bus 16 (nur in 2 gezeigt) an einem gewissen Punkt entlang seiner Länge. wenngleich hier nicht gezeigt, aber in 2 gezeigt, sind ein oder mehrere der Widerstände R1 zwischen diese Anschlüsse 36 und 38 und die jeweiligen Busse 14 und 16 abhängig von der Position des Treibers 12 von links nach rechts entlang dieser Busse 14 und 16 und der Nummer ("1" bis "n") des jeweiligen Treibers 12 geschaltet. Die Widerstandswerte jedes dieser R1's können variieren.
Die Gateelektroden der Transistoren 32 und 34 sind zusammen an einen Eingangsanschluß 40 gekoppelt, an den ein als "b-data" bezeichnetes Eingangssignal während des Betriebs des Treibers 12 angelegt wird. Die Drainelektroden der Transistoren 32 und 34 sind zusammen an einen Ausgangsanschluß 44 gekoppelt, an dem ein als "OUTPUT DATA" bezeichnetes Ausgangssignal während des Betriebs des Treibers 12 erzeugt wird. Wenn ein Eingangssignal (eine binäre "1" oder eine binäre "0") an seinen Eingangsanschluß 40 angelegt wird, erzeugt der Treiber 12 am Ausgangsanschluß 44 ein Signal, das die logische Umkehrung des an den Eingangsanschluß 40 angelegten ist. Wie jedoch unten ausführlicher erläutert wird, kann ein gegebener Treiber 12 je nach seiner Position entlang der Länge der Busse 14 und 16 und je nachdem, wie viele der Widerstände R1 (siehe 2) sich in der Schaltung mit diesem Treiber 12 befinden, seine spezifizierten Ausgangssignalpegel zu seinem jeweiligen Ausgangsanschluß 44 früher oder später als andere Treiber 12 in dem Array 10 beim Schalten von Signalen auf ihre Ausgänge erreichen. Dies kann zu Zeitsteuerfehlern in an die Treiber 12 gekoppelten Schaltungsanordnungen führen.
Nunmehr unter Bezugnahme auf 4 wird eine idealisierte graphische Darstellung 50 gezeigt, wobei die horizontale Richtung Zeit und die vertikale Richtung Spannung mit einer positiven und negativen Amplitude darstellt, angezeigt durch einen Doppelpfeil 51. Die graphische Darstellung 50 stellt die Zeitsteuerung von Ausgangssignalen der mehreren chipexternen Treiber 12 unter idealen, nicht tatsächlichen Bedingungen dar. Die graphische Darstellung 50 veranschaulicht schematisch eine erste abwechselnde Zeitsteuerwelle 52 und eine zweite abwechselnde Zeitsteuerwelle 54, wobei diese Wellen vertikal um eine horizontale gestrichelte Achse 55 mit Amplituden wie angegeben symmetrisch sind. Die Welle 52 weist eine negativ gehende oder abwärts geneigte Flanke 56 und eine positiv gehende aufwärts geneigte Flanke 57 auf. Und analog weist die Welle 54 eine positiv gehende aufwärts geneigte Flanke 58 und eine negativ gehende abwärts geneigte Flanke 59 auf. Die geneigten Flanken 56 und 58 schneiden einander und die horizontale Achse 55 an einem gemeinsamen Punkt 60 und die geneigten Flanken 57 und 59 schneiden einander und die horizontale Achse 55 an einem gemeinsamen Punkt 62. Die geneigten Flanken 56, 57, 58 und 59 (geneigt anstatt vertikal) veranschaulichen, daß in einer tatsächlichen Treiberschaltung (wie etwa in 3) eine finite Zeit erforderlich ist, damit das Ausgangssignal von einer niedrigen Amplitude auf eine hohe geht (oder umgekehrt). Wie hier zu sehen, sind die Wellen 52 und 54 zeitlich miteinander synchron, da sie einander und die horizontale Achse 55 an den gemeinsamen Punkten 60 und 62 schneiden. Wie unten weiter erläutert wird, ist diese zeitliche Synchronisation der Wellen 52 und 54 tatsächlich zeitlich versetzt oder verschlechtert, da die Treiber 12 ihre jeweiligen Ausgangspegel ("1's" und/oder "0's") zu verschiedenen Zeitpunkten erreichen. Diese Unterschiede bei der Zeitsteuerung ergeben sich aus differierenden Versorgungsspannungen zu den mehreren Treibern 12, was sich wiederum aus den Widerständen R1 in den Versorgungsbussen 14 und 16 ergibt, wie zuvor erläutert wurde.
In dem in 4 dargestellten idealisierten Fall gibt es ein Zeitfenster 63, während dem jeder der mehreren Treiber 12 (siehe 1) auf seinen Ausgangsanschluß 44 (3) ein Signal schalten kann, das einem binären Signal (entweder "1" oder "0") entspricht, das an seinem Eingang 40 anliegt. Das Fenster 63 kann man sieh so vorstellen, daß es ein idealisiertes Zeitintervall darstellt, während dem alle die binären Signale ("1's" und "0's") an den Ausgängen 44 der mehreren Treiber 12 gleichzeitig parallel zum gleichen Zeitpunkt auftreten und die gleiche Dauer aufweisen. Dieser idealisierte Zustand gibt so viel Zeit wie möglich (für eine gegebene Taktrate), damit diese Signale von den Schaltungen, an die sie angelegt werden, ordnungsgemäß erkannt werden. Wie oben erläutert, erzeugen jedoch tatsächlich einige der Treiber 12 in dem eigentlichen Array 10 (1) korrekte Ausgangssignale. später und andere früher relativ zu einander. Diese zeitliche Versetzung bei den Zeiten des Umschaltens der Treiber 12 verkürzt effektiv die Dauer des idealisierten Fensters 63 mehr oder weniger. Diese Verkürzung des Fensters sollte in dem Ausmaß auf ein Minimum reduziert werden, wie es möglich ist, um einen Hochgeschwindigkeitsbetrieb zu ermöglichen.
Das Fenster 63 weist eine bei 65 angegebene zeitliche Dauer auf. Das Fenster 63 ist durch seine vier Ecken definiert, die durch Punkte 66, 67, 68 und 69 an den jeweiligen geneigten Flanken 56, 57, 58 und 59 der Wellen 52 und 54 angegeben sind. Die Punkte 66, 67, 68 und 69 befinden sich alle ungefähr auf den 90%-Amplitudenpegeln der jeweiligen Wellen 52 und 54, wobei jene Pegel normalerweise als jene angesehen werden, bei denen das Umschalten eines Treibers 12 abgeschlossen ist. Es sei angemerkt, daß die Dauer 65 des Fensters 63, selbst mit dem in 4 dargestellten idealisierten Zustand der Synchronisation, erheblich kleiner ist als das Zeitintervall zwischen den Punkten 60 und 62. Bei einer Taktrate von beispielsweise 500 Megahertz beträgt somit das Zeitintervall zwischen den Punkten 60 und 62 (das einen halben Taktzyklus darstellt) nur eine Nanosekunde (1 ns), und die Dauer 65 des Fensters 63 ist im wesentlichen kleiner als eine Nanosekunde. Deshalb können selbst kleinste Mengen an zeitlicher Versetzung (in Bruchteilen einer Nanosekunde gemessen) bei dem synchronisierten Umschalten der Treiber 12 das Fenster 63 zeitlich nennenswert verengen und zu TSSO-Fehlern führen. Die vorliegende Erfindung reduziert dieses Problem signifikant, wie nun erläutert wird.
Nunmehr unter Bezugnahme auf 5 wird ein Array 100 aus mehreren chipexternen Treibern 102 (jeweils "1" bis "n" numeriert) gezeigt, die zwischen Stromversorgungsbusse 106 und 108 gekoppelt sind, gemäß der vorliegenden Erfindung. Array 100 und Stromversorgungsbusse 106 und 108 sind in der Regel als Teil einer nicht gezeigten integrierten Schaltung ausgebildet, die mehrere Schaltungsanordnungen umfaßt, die an die chipexternen Treiber gekoppelt sind. Jeder chipexterne Treiber weist einen Eingang und einen Ausgang auf, selbige sind aber der Einfachheit halber in 5 nicht gezeigt. Jeder Treiber 102 ist an seiner Position auf dem IC-Chip mit einem der Anschlüsse 104-1U bis 104-nU (obere 104-Anschlüsse) mit dem Stromversorgungsbus 106 und durch einen der Anschlüsse 104-1L bis 104-nL (untere 104-Anschlüsse) mit einem Stromversorgungsbus 108 verbunden. Die Stromversorgungsbusse 106 und 108 sind jeweils mit Anschlüssen 126 und 128 gekoppelt gezeigt, an die Spannungsquellen (nicht gezeigt) gekoppelt sind, die Ausgangspegel von VDDQ bzw. VSSQ liefern. Jeder der oberen 104-Anschlüsse ist mit einer entsprechenden Länge und Breite über wohlbekannte Techniken hergestellt, so daß die jeweiligen Widerstände dieser Anschlüsse zuein ander alle im wesentlichen gleich sind. Jeder der unteren 104-Anschlüsse ist mit einer entsprechenden Länge und Breite über wohlbekannte Techniken hergestellt, so daß die jeweiligen Widerstände dieser Anschlüsse zueinander alle im wesentlichen gleich sind. Der Bus 106 ist so ausgelegt, daß sein Widerstand viel kleiner ist (in der Regel um etwa eine Größenordnung oder sogar noch kleiner) als die Widerstände jedes der oberen 104-Anschlüsse. Der Bus 108 ist so ausgelegt, daß sein Widerstand viel kleiner ist (in der Regel um etwa eine Größenordnung oder sogar noch kleiner) als die Widerstände jedes der unteren 104-Anschlüsse.
Nunmehr unter Bezugnahme auf 6 wird ein schematisches und Schaltungsdiagramm 120 des Treiberarrays 100 (5) gemäß der vorliegenden Erfindung gezeigt. Jeder der chipexternen Teiber 102 ("1" bis "n") ist so gezeigt, daß er mit dem Bus 106 durch die Anschlüsse 104-1U bis 104-nU (die oberen 104-Anschlüsse) und mit dem Bus 108 durch Anschlüsse 104-1L bis 104-nL (die unteren 104-Anschlüsse) verbunden ist. Jeder der oberen 104-Anschlüsse weist einen Widerstand R3 auf, und der Bus 106 weist einen Widerstand R2 auf. Die Widerstände R3 sind zueinander alle im wesentlichen gleich, wie bereits zuvor erwähnt wurde, und jeder ist wesentlich größer als der Widerstand R2 des Busses 106, wobei letzterer wegen der geringen Länge des Busses 106 relativ klein ist. Jeder der unteren 104-Anschlüsse weist einen Widerstand R4 auf, und der Bus 108 weist einen Widerstand R5 auf. Die Widerstände R4 sind zueinander alle im wesentlichen gleich, wie bereits zuvor erwähnt wurde, und jeder ist wesentlich größer als der Widerstand R5, wobei letzterer wegen der geringen Länge des Busses 108 relativ klein ist. Die Busse 106 und 108 sind an jeweiligen Anschlüssen 126 und 128 an Spannungsquellen (Versorgungen) mit Spannungspegeln VDDQ bzw. VSSQ gekoppelt. Wie unten weiter erläutert wird, unterstützen die gemäß einem Aspekt der Erfindung in Reihe mit den chipexternen Treibern 102 und den Bussen 106 und 108 geschalteten Widerstände R3 und R4, Rauschen und andere unerwünschte Wechselwirkungen unter den mehreren Treibern 102 während des Betriebs wesentlich zu reduzieren.
Nunmehr unter Bezugnahme auf 6 wird eine Schaltung 150 gemäß der vorliegenden Erfindung gezeigt. Schaltung 150 ist eine bevorzugte Ausführungsform des chipexternen Treibers 102 der 5 und 6. Die Schaltung 150 umfaßt p-Kanal-Feldeffekttransistoren 152, 156 und 158, n-Kanal-Feldeffekttransistoren 154, 160, 162 und Kondensatoren 164, 166 und 168.
Die Gateelektroden der Transistoren 152 und 154 sind miteinander an einen Eingangsanschluß 170 angeschlossen, an den binäre Signale ("b-Data") von einem nicht gezeigten Speicher angelegt werden. Die Drainelektroden der Transistoren 152, 154, 158 und 160 sind miteinander und an einen gemeinsamen Ausgangsanschluß 172 ("Data") angeschlossen. Die Sourceelektrode des Transistors 152 ist über einen Anschluß 104-1L und seinen assoziierten Widerstand R3 an den Bus 106 und eine Spannungsquelle VDDQ angeschlossen. Weil der Widerstand R2 (siehe 6) des Busses 106 relativ zu R3 so klein ist, kann letzterer vernachlässigt werden und ist nicht gezeigt. Analog ist die Sourceelektrode des Transistors 154 über einen weiteren Anschluß 104-1U und seinen assoziierten Widerstand R4 (siehe 6) mit dem Bus 108 und der Spannungsquelle VSSQ verbunden. Der in 6 gezeigte Widerstand R5 des Busses 108 ist im Vergleich zu dem des Widerstands R4 klein und ist nicht gezeigt, da er vernachlässigt werden kann.
Ein erster Anschluß des Kondensators 154 ist an die Sourceelektroden der Transistoren 152 und 156 und an einen Anschluß 174 gekoppelt. Ein zweiter Anschluß des Kondensators 164 ist an die Drainelektroden der Transistoren 154 und 162 und an einen Anschluß 176 gekoppelt. Die Sourceelektroden der Transistoren 160 und 162 sind an einen ersten Anschluß des Kondensators 168 und an einen Anschluß 184 gekoppelt. Die Sourceelektroden der Transistoren 156 und 158 sind an einen ersten Anschluß des Kondensators 166 und an einen Anschluß 178 gekoppelt. Die zweiten Anschlüsse der Kondensatoren 166 und 168 sind an eine Referenzspannung gekoppelt, die in der Regel Masse ist, wenn die an den Bus 106 angelegte Spannung positiv ist und die an den Bus 108 angelegte Spannung negativ ist. Die Gateelektrode des Transistors 156 ist an einen Anschluß 190 gekoppelt, an den ein Signal Φ1 angelegt ist. Die Gateelektrode des Transistors 158 ist an einen Anschluß 194 gekoppelt, an den ein Signal Φ3 angelegt ist. Die Gateelektrode des Transistors 160 ist an einen Anschluß 196 gekoppelt, an den ein Signal Φ4 angelegt ist. Die Gateelektrode des Transistors 162 ist an einen Anschluß 192 gekoppelt, an den ein Signal Φ2 angelegt ist.
Wenn der Eingangsanschluß 170 ein binäres Signal ("b-Data") empfängt, wird ein entsprechendes Ausgangssignal (aber mit umgekehrter Phase) an dem Ausgangsanschluß 172 ("Data") erzeugt, wie in der Technik wohlbekannt ist. Durch das Bereitstellen in der Schaltung 150 jedes Treibers 102 des Kondensators 164 und der jeweiligen Widerstände R3 und R4 in Reihe damit und mit den Bussen 106 und 108 erhält man einen erheblichen Grad an Entkopplung unter den mehreren Treibern 102 des Arrays 100 (5 und 6), wenn sie umzuschalten beginnen, und es unterstützt somit das Reduzieren unerwünschter Wechselwirkungen und Rauschinterferenz. Außerdem sind, wie nun erläutert wird, die Kondensatoren 166 und 168 relativ in einer Schaltung während einer Umschaltoperation jedes jeweiligen Treibers 102 verbunden, um diese Effekte weiter zu reduzieren.
Nunmehr unter Bezugnahme auf 8 wird beispielhaft eine graphische Darstellung 200 gezeigt, die verwandte Signale schematisch veranschaulicht, hier bezeichnet als "b-Data", Φ₃, Φ₄, Φ₂, Φ₁ und "Data", jeden Treiber 102 betreffend. Die horizontale Achse der graphischen Darstellung 200 stellt die Zeit und die vertikale Achse jeweilige Spannungen (nicht maßstabsgetreu) der Signale mit relativen Polaritäten wie angegeben dar. Zur Vereinfachung der folgenden Erläuterung wird angenommen, daß die jeweils an die Busse 106 und 108 angelegte höhere und niedrigere Spannung VDDQ und VSSQ auf Masse bei null Volt referenziert sind, d.h., der Mittelpunkt der Spannungsdifferenz zwischen dem höheren und niedrigeren Bus wird auf Massepotential (null Volt) gehalten.
Das Signal "b-Data", wie in der graphischen Darstellung 200 dargestellt, wird an den Eingangsanschluß 170 des Treibers 102 (7) angelegt, das Signal "Data" wird am Ausgangsanschluß 172 erzeugt, das Signal Φ₃ wird an den Anschluß 194 angelegt, das Signal Φ₄ wird an den Anschluß 196 angelegt, das Signal Φ₂ wird an den Anschluß 192 angelegt und das Signal Φ₁ wird an den Anschluß 190 angelegt. Diese jeweiligen Signale stehen zeitlich zueinander in Beziehung, wie in der graphischen Darstellung 200 durch die vertikalen gestrichelten Linien angegeben.
Das Signal "b-Data" ist hier beispielhaft so gezeigt, daß es einen Pegel (+V) 202 aufweist, der dann entlang einer negativ gehenden Flanke 204 auf einen Pegel (-V) 206 abfällt, der eine bei 207 angegebene Dauer auf weist. Dieses Intervall 207 stellt die Dauer eines von einem nicht gezeigten Speicher an den Eingangsanschluß 170 angelegten binären Signals dar und ist gleichwertig der Dauer 65 des Fensters 63 (4). Es versteht sich, daß die zu anderen der Treiber 102 in dem Array 10 eingegebenen jeweiligen binären Signale hinsichtlich der Sequenz von "1's" und "0's" von den in der graphischen Darstellung 200 gezeigten verschieden sein können.
Das "b-Data"-Signal steigt von dem Pegel 206 entlang einer positiv gehenden Flanke 208 zu einem anderen positiven Pegel 210 an und fällt dann nach einem weiteren Intervall 207 entlang einer negativ gehenden Flanke 212 auf einen Pegel 214 ab. Bei der vorliegenden Darstellung. bleibt das "b-Data"-Signal auf dem Pegel 214 für. eine (nicht explizit gezeigte) Anzahl der Intervalle 207, was anzeigt, daß während dieser erweiterten Zeit binäre "1's" kontinuierlich an den Eingang 170 des Treibers 102 angelegt werden. Danach steigt der Pegel 214 entlang einer positiv gehenden Flanke 216 auf einen Pegel 218 (binäre "0") an. Das "b-Data"-Signal (in der vorliegenden Darstellung) bleibt für mehrere Intervalle 207 auf dem Pegel 218 und fällt dann entlang einer negativ gehenden Flanke 220 auf einen Pegel 222 (binäre "1") ab. Das "b-Data"-Signal ist zusammen mit den anderen Signalen nicht über die rechte und linke Seite der graphischen Darstellung hinaus gezeigt.
Der Pegel 202 des an den Eingang 170 zum Treiber 102 angelegten "b-Data"-Signals führt dazu, daß an dem Ausgangsanschluß 172 ein "Data"-Signal mit dem Pegel 230 erzeugt wird. Analog führen die "b-Data"-Pegel 206, 210, 214, 218 und 222 zu entsprechenden Pegeln 232, 234, 236, 238 und 240 in dem "Data"-Signal.
Während jeder Umschaltoperation des Treibers 102, d.h., wenn sein Eingang 170 auf einen Pegel (z.B. den "b-Data"-Pegel 206) gesteuert und sein Ausgang 172 auf einen Pegel (z.B. den "Data"-Pegel 232) umgeschaltet wird oder umgekehrt, werden die Kondensatoren 166 und 168 selektiv (und vorübergehend) an den Ausgangsanschluß 172 ("Data") angeschlossen, indem der Transistor 158 oder der Transistor 160 durchgeschaltet wird. Dieses selektive Verbinden mit dem Anschluß 172 wird durch das an den Anschluß 194 des Transistors 158 angelegte Signal Φ₃ oder durch das an den Anschluß 196 des Transistors 160 angelegte Signal Φ₄ bewerkstelligt.
Wie in Kürze erläutert wird, wurde der Kondensator 166, bevor er vorübergehend durch das Signal Φ₃ und den Transistor 158 mit dem Ausgangsanschluß 172 verbunden wurde, mit einer elektrischen Ladung voreingestellt oder konditioniert. Somit unterstützt für einen kurzen Augenblick, während dessen der Kondensator 166 so mit dem Anschluß 172 verbunden ist, die dann in dem Kondensator 166 gespeicherte Energie zusammen mit dem von den Bussen 106 und 108 gezogenen Strom das Ansteuern des Ausgangsanschlusses 172 auf einen Pegel (z.B. den Pegel 232 des "Data"-Signals). Ein entsprechender Effekt findet statt, wenn der (ebenfalls voreingestellte) Kondensator 168 vorübergehend mit dem Anschluß 172 verbunden wird, wenn letzterer von dem Treiber 102 auf einen negativen Pegel (z.B. den "Data"-Pegel 234) gesteuert wird.
Die Zeitsteuerung des Φ₃-Signals relativ zu dem "b-Data"-Signal ist in der graphischen Darstellung 200 dargestellt. Während jeder negativ gehenden Flanke 204, 212, 220 des "b-Data"-Signals wird ein Impuls 244 kurzer Dauer als das Φ₃-Signal erzeugt. Jeder derartige Impuls 244 schaltet wiederum den Transistor 158 durch, wodurch der Kondensator 166 mit dem Ausgangsanschluß 172 verbunden wird. Analog wird während jeder Flanke 208, 216 des "b-Data"-Signals ein positiv gehender Impuls 246 kurzer Dauer als das Φ₄-Signal erzeugt. Jeder derartige Impuls 246 schaltet wiederum vorübergehend den Transistor 160 durch, wodurch der Kondensator 168 mit dem Ausgangsanschluß 172 verbunden wird. Die voreingestellte negative Ladung an dem Kondensator 168 unterstützt das Steuern des Anschlusses 172 auf einen Pegel (z.B. den "Data"-Pegel 234).
In der graphischen Darstellung 200 ist zu sehen, daß das Signal Φ₂ einen positiv gehenden Impuls 248 aufweist, der zeitlich zusammen mit jedem negativ gehenden Impuls 244 des Φ₃-Signals auftritt. Analog weist das Φ₁-Signal einen negativ gehenden Impuls 250 auf, der zeitlich mit jedem positiv gehenden Impuls 246 des Φ₄-Signals auftritt. Wenn ein Φ₃-Impuls 244 auftritt und der Transistor 158 durchgeschaltet wird, wodurch der Kondensator 166 mit dem Anschluß 172 verbunden wird, wie zuvor beschrieben wurde, schaltet somit ein Φ₂-Impuls 248 den Transistor 162 durch und verbindet dadurch den Kondensator 168 durch den Widerstand R4 mit dem Bus 108, an dem VSSQ angelegt ist. Dies gibt eine negative Ladung auf dem Kondensator 168 und konditioniert oder setzt ihn für das nächste Mal zurück, wenn der Ausgangsanschluß 172 auf den "Data"-Pegel 234 gesteuert wird. Während der Kondensator 166 unterstützt, den Ausgangsanschluß 172 auf einen Pegel (z.B. "Data"-Pegel 232) zu ziehen, wird somit der Kondensator 168 geladen und ist somit voreingestellt oder bereit, um mit dem Ausgangsanschluß 172 verbunden zu werden, wenn der Treiber 102 letzteren wieder auf einen "Data"-Pegel 234 umschaltet, wie zuvor erläutert wurde. Auf ähnliche Weise wird der Kondensator 166 von dem VDDQ-Bus 106 durch den Widerstand R3 und den Transistor 156 durch einen Φ1-Impuls 250 zur gleichen Zeit wieder aufgeladen, zu der der Kondensator 168 durch den Transistor 160 mit dem Anschluß 172 verbunden wird, während er auf den "Data"-Pegel 234 gesteuert wird. Dieses gleiche und entgegengesetzte Laden und Entladen (und umgekehrt) der Kondensatoren 166 und 168 reduziert Umschaltwechselwirkungen und Zeitsteuerdifferenzen unter den mehreren Treibern 102 des Arrays 100 substantiell. Dies gestattet einen zuverlässigen Betrieb bei höheren Geschwindigkeiten als ansonsten möglich wären. Schaltungen zum Erzeugen der Signale Φ1, Φ2, Φ3 und Φ4 sind in der Technik wohlbekannt und werden nicht gezeigt. Die Kondensatoren 164, 166 und 168 lassen sich durch bekannte Techniken leicht herstellen. Diese Kondensatoren können beispielsweise ein Feldeffekttransistor sein, wobei die Gateelektrode als ein Anschluß dient und die Drainelektrode und die Sourceelektrode zusammengekoppelt sind und als ein zweiter Anschluß dienen. Ein weiterer möglicher Kondensator ist einfach ein Leiter, der durch einen Isolator wie etwa Siliziumdioxid von einem Halbleitergebiet getrennt ist. Bei einem veranschaulichenden Ausführungsbeispiel beträgt jeder der Widerstände R3 und R4 etwa 10 Ohm, die Widerstände R2 und R5 betragen jeweils 0,3 Ohm und die Kondensatoren 164, 166 und 168 betragen jeweils etwa 150 Picofarad.
Die obige Beschreibung ist als eine Veranschaulichung und nicht als eine Beschränkung der Erfindung gedacht. Verschiedene Änderungen an dem Treiber und Array der Erfindung wie oben beschrieben und in den Zeichnungen gezeigt können sich dem Fachmann ergeben, und diese Änderungen können vorgenommen werden, ohne von dem Schutzbereich der Erfindung wie in den beigefügten Ansprüchen dargelegt abzuweichen. Beispielsweise ist die Erfindung nicht auf eine gegebene Anzahl von Treibern in einem Array oder auf bestimmte Anschlußwider standswerte oder Kapazitätswerte oder eine bestimmte Arbeitsfrequenz beschränkt.

Claims

Integrierte Schaltung (100), die folgendes umfaßt: einen ersten (106) und zweiten (108) Stromversorgungsbus mit mehreren über Leiter (104), die jeweils einen Widerstand (R3, R4) aufweisen, zwischen den ersten und zweiten Stromversorgungsbus (106, 108) gekoppelten Schaltungen (102); wobei der Widerstand (R3) jedes der Leiter (104-1U ~ 104-(n+)U) zwischen den Schaltungen (102) und dem ersten Stromversorgungsbus (106) im wesentlichen gleich und erheblich größer ist als der Widerstand (R2) des ersten Stromversorgungsbusses (106); und wobei der Widerstand (R4) jedes der Leiter (104-1L ~ 104-(n-1)L) zwischen den Schaltungen (102) und dem zweiten Stromversorgungsbus (108) im wesentlichen gleich und erheblich größer ist als der Widerstand (R5) des zweiten Stromversorgungsbusses (108).
Integrierte Schaltung (100) nach Anspruch 1, wobei jede Schaltung (102) einen Eingangsanschluß (170) und einen Ausgangsanschluß (172) aufweist und jede Schaltung (102) weiterhin folgendes umfaßt: einen ersten Kondensator (166) mit einem ersten Anschluß, der zwischen den Ausgangsanschluß (172) der Schaltung (102) und einen ersten Anschluß (174) der Schaltung (102) gekoppelt ist, die an den Leiter (R3) gekoppelt ist, die die Schaltung (102) an den ersten Stromversorgungsbus (106) koppelt; und einen zweiten Kondensator (168) mit einem ersten Anschluß, der zwischen den Ausgangsanschluß (172) der Schaltung (102) und einen zweiten Anschluß (176) der Schaltung (102) gekoppelt ist, die an den Leiter (R4) gekoppelt ist, die die Schaltung (102) an den zweiten Stromversorgungsbus (108) koppelt.
Integrierte Schaltung (100) nach Anspruch 2, wobei jeder erste Kondensator (166) durch eine erste Schalteinrichtung (156) an den ersten Anschluß (174) gekoppelt ist und durch eine zweite Schalteinrichtung (158) an den Ausgangsanschluß (172) gekoppelt ist und jeder zweite Kondensator (168) durch eine dritte Schalteinrichtung (162) an den zweiten Anschluß (176) gekoppelt ist und durch eine vierte Schalteinrichtung (160) an den Ausgangsanschluß (172) gekoppelt ist.
Integrierte Schaltung (100) nach Anspruch 3, wobei jede Schaltung (102) weiterhin einen dritten Kondensator (164) mit einem an den ersten Anschluß (174) der Schaltung (102) gekoppelten ersten Anschluß und mit einem an den zweiten Anschluß (176) der Schaltung (102) gekoppelten zweiten Anschluß umfaßt.
Integrierte Schaltung (100) nach Anspruch 1, wobei jede Schaltung (102) weiterhin einen dritten Kondensator (164) mit einem an den ersten Anschluß (174) der Schaltung (102) gekoppelten ersten Anschluß und mit einem an den zweiten Anschluß (176) der Schaltung (102) gekoppelten zweiten Anschluß umfaßt.
Integrierte Schaltung (100) nach Anspruch 3, wobei jede der Schalteinrichtungen (156, 158, 160, 162) ein Transistor ist.
Integrierte Schaltung (100) nach Anspruch 6, wobei jeder Transistor (156, 158, 160, 162) ein Feldeffekttransistor mit einem ersten und zweiten Ausgangsanschluß und einem Gateanschluß ist.
Integrierte Schaltung (100) nach Anspruch 6, wobei jede der mehreren Schaltungen (102) ein Eingangs-Ausgangs-Treiber ist.
Integrierte Schaltung (100) nach Anspruch 8, wobei jeder Eingangs-Ausgangs-Treiber (102) ein Inverter ist.
Integrierte Schaltung (100) nach Anspruch 9, wobei jeder Inverter (102) einen seriell an einen n-Kanal-Feldeffekttransistor (154) gekoppelten p-Kanal-Feldeffekttransistor (152) umfaßt.
Integrierte Schaltung (100) nach Anspruch 9, wobei alle Transistoren (152, 154, 156, 158, 160, 162) Feldeffekttransistoren mit isolierter Gateelektrode sind.