DE4128737C2 - Datenübertragungsschaltkreis - Google Patents
DatenübertragungsschaltkreisInfo
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Description
Die vorliegende Erfindung betrifft einen Datenübertragungsschaltkreis
gemäß dem Oberbegriff des Patentanspruchs 1.
Ein derartiger Datenübertragungsschaltkreis ist aus der
JP 59-115 615 A bekannt. Bei diesem Schaltkreis sind zwei
vorhandene Invertierer zum Invertieren der digitalen Signale
Teil einer aus zwei parallelen Zweigen bestehenden
Verzögerungseinrichtung.
Im allgemeinen weist eine lange Übertragungsleitung
zwischen dem Signaltreiber und dem Empfänger
Widerstandskomponenten und Kapazitätskomponenten auf,
welche das Ausgangssignal des Treibers, welches zum
Empfänger übertragen wird, behindern, wodurch sich eine
abgeflachte Signalform und ein Ansteigen der Abfalls-
und Anstiegszeiten ergibt. Außerdem führen die
Widerstands- und Kapazitätskomponenten zu einem
unerwünschten Leistungsverbrauch.
Fig. 3 zeigt eine herkömmliche Schaltung zum Lösen der
Probleme, welche von den Widerstands- und
Kapazitätskomponenten verursacht werden. Dabei wird ein
Wiederholer (repeater) RP zwischen den Signaltreiber 10
und den Empfänger 20 eingefügt.
Der Wiederholer RP ist unmittelbar vor dem Empfänger 20
vorgesehen und korrigiert die Verzerrungen der
Signalform, welche durch den Widerstand und die
Kapazität der Übertragungsleitung hervorgerufen
werden, und reduziert die Zeit, die für das Ansteigen
oder das Abfallen der Signalwerte benötigt wird. Der
Wiederholer weist im allgemeinen eine Vielzahl von
Invertern, die in mehreren Stufen verschaltet sind,
auf. Die Anzahl der Inverter sollte gerade so groß
sein, daß die Phase des Eingangssignals gleich der
Phase des Ausgangssignals ist. Es werden daher
zumindest zwei Invertierer benötigt, was eine
Verzögerung des Signals zur Folge hat. Im Ergebnis
erreicht der Wiederholer eine Korrektur der Signalform,
aber kompensiert nicht die Verzögerungszeit des
Signals.
Aufgabe der vorliegenden Erfindung ist es,
einen Datenübertragungsschaltkreis mit Verzögerungskompensationsschaltung
anzugeben, bei dem die Verzögerungskompensationsschaltung
einfacher aufgebaut ist.
Diese Aufgabe wird mit den Merkmalen des
Patentanspruchs 1 gelöst.
Der Verzögerungskompensationsschaltkreis gemäß der
vorliegenden Erfindung ist parallel zu der
Übertragungsleitung vor dem Empfänger verschaltet, so
daß die Übertragungsleitung mit einer negativen
Spannungsquelle (VSS) versorgt wird, um dadurch die
positiven Ladungen, welche auf der Übertragungsleitung
existieren, umzuleiten, sobald die fallende Flanke
erzeugt wurde, um dadurch die Zeit, welche für das
Fallen benötigt wird, zu minimieren, ohne das
übertragene Signal zu verzögern.
Die vorliegende Erfindung wird im folgenden im
einzelnen anhand der Zeichnungen beispielhaft
erläutert.
Zum besseren Verständnis der Erfindung und um zu
verdeutlichen, wie dieselbe ausgeführt werden kann,
wird im folgenden ein Ausführungsbeispiel anhand der
beiliegenden diagrammartigen Zeichnungen erläutert.
Dabei zeigt
Fig. 1 einen Schaltplan für eine
Verzögerungskompensationsschaltung entsprechend der
vorliegenden Erfindung;
Fig. 2 ein Zeitdiagramm für eine
Verzögerungskompensationsschaltung entsprechend der
vorliegenden Erfindung;
Fig. 3 einen Schaltplan einer herkömmlichen
Verzögerungskompensationsschaltung;
Fig. 4 ein Zeitdiagramm für den Betrieb der in Fig. 3
gezeigten Schaltung.
In Fig. 1 ist parallel zu einer Übertragungsleitung
"L", welche einen Treiber 10 und einem Empfänger 20
verbindet, eine Verzögerungskompensationsschaltung
gemäß der vorliegenden Erfindung verschaltet. Diese
weist einen Sensor 30 zum Abtasten der fallenden Flanke
eines Signals auf der Übertragungsleitung "L", vier
Transistoren 40, 50, 60, 70 und einen Verzögerungsschaltkreis,
bestehend aus zwei Invertern 80 und 90, auf. Die Gate-
und Drainanschlüsse der Transistoren 50 und 60 sind
miteinander verbunden. Der Verbindungspunkt "B"
zwischen den Gateanschlüssen der Transistoren 50 und 60
ist mit dem Ausgang des Sensors 30 verbunden. Der
Verbindungspunkt "A" zwischen der Übertragungsleitung
"L" und dem Sensor 30 ist mit dem Eingangsanschluß des
Verzögerungsschaltkreises verbunden. Der Sourceanschluß
des Transistors 40 ist mit einer negativen
Spannungsquelle "VSS" verbunden und der Drainanschluß
des Transistors 40 ist mit dem Source-Anschluß des
Transistors 50 verbunden. Der Gate-Anschluß des
Transistors 40 ist mit dem Ausgangsanschluß des
Verzögerungsschaltkreises verbunden. Die Source- und
Drain-Anschlüsse des Transistors 70 sind entsprechend
mit einer positiven Spannungsquelle "VDD" und dem
Source-Anschluß des Transistors 60 verbunden. Der
Gate-Anschluß des Transistors 70 ist mit dem Ausgang
der Verzögerungseinrichtung verbunden.
Die Transistoren 50 und 60 weisen dieselbe Bauweise und
Funktion wie ein Invertierer auf. Auslösepunkt des
Sensors 30 sollte bei Dreiviertel oder mehr von dem
Intervall von dem logischen "low"-Zustand zu dem
logischen "high"-Zustand des logischen Eingangssignals
liegen.
Zum Beispiel tastet der Sensor 30, wenn ein logisches
Signal "a", wie in Fig. 2 gezeigt, über die
Übertragungsleitung "L" übertragen wird, die fallende
Flanke des Signals an dem Punkt P1, wie Kurve "a′"
zeigt ab, und stellt das mit "b" bezeichnete Signal am
Punkt "B" zur Verfügung. In diesem Fall wird der
n-Typ-Transistor 50 angeschaltet und der
p-Typ-Transistor 60 ausgeschaltet. Währenddessen
verzögert der Verzögerungsschaltkreis an dem Punkt "A"
zugeführte Signal. Die Verzögerung des Signals wird
durch die Invertierer 80 und 90 erreicht, so daß das
Signal am Ausgang des Verzögerungsschaltkreises nach
einer vorbestimmten Zeit erscheint. Daher behält der
Ausgang des Verzögerungsschaltkreises den vorherigen
"high"-Zustand, während die Spannung "A" in den
"low"-Zustand übergeht.
Die Gate-Anschlüsse der Transistoren 40 und 70 sind mit
dem Ausgang des Verzögerungsschaltkreises verbunden, so
daß an ihnen die "high"-Spannung während des
Intervalls, in dem die Flanke abfällt, wenn die
Spannung am Punkt "A" vom "high"-Zustand in den
"low"-Zustand übergeht, beibehalten wird. Natürlich
wird dadurch der n-Typ-Transistor 40 angeschaltet.
Daher sind, wenn der Sensor 30 die fallende Flanke des
übertragenen Signals "a" am Punkt "P1" der Kurve "a′",
wie in Fig. 2 gezeigt, abtastet, die Transistoren 40
und 50 angeschaltet, so daß die negative
Spannungsquelle VSS dadurch mit dem Punkt "A" zum
Zeitpunkt "P2" bei der Kurve "a′" der Fig. 2 verbunden
wird. Dadurch wird die Ladung am Punkt "A" nach "VSS"
abgeleitet. Die Spannung am Punkt "A" fällt damit
unmittelbar auf "VSS".
Wird in diesem Fall die erfindungsgemäße Schaltung
nicht benützt, so fällt die Spannung im Punkt "A"
allmählich ab, wie dies anhand der Kurve "a" der Fig. 2
zu sehen ist. Die erfindungsgemäße Schaltung bewirkt
jedoch die steile fallende Flanke, wie sie an der Kurve
"a′" der Fig. 2 zu sehen ist.
Die Ergebnisse eines Experiments, das mit Vcc=4 V,
VSS=0 V, einer Temperatur von 83°C und einer
Kapazität auf der Übertragungsleitung von 6 pF
durchgeführt wurde, sind anhand der Signalverzögerung,
wie sie in der Tabelle 1 angegeben ist, zu entnehmen.
Zu sehen ist ein Vergleich zwischen der
erfindungsgemäßen Schaltung und einer herkömmlichen
Schaltung. Dabei zeigt "D2V" die Verzögerungszeit des
Übertragungssignals "a" auf der Übertragungsleitung
"L", wenn das Signal um 2 V abfällt und "D1V" zeigt
eine weitere Verzögerungszeit, wenn das Signal um 1 V
abfällt. Die erfindungsgemäße Schaltung reduziert die
Signalverzögerungszeit um mehr als 70%. Die
erfindungsgemäße Schaltung ist nicht seriell sondern
parallel mit der Übertragungsleitung "L" verbunden, so
daß die Gate-Verzögerung eliminiert wird, was bei
herkömmlichen Schaltkreisen nicht erreicht wird.
Die erfindungsgemäße Schaltung eliminiert die
Verzerrungen oder die Verzögerungszeiten des Signals,
welche durch die auf der Übertragungsleitung
vorhandenen Widerstände und Kapazitäten verursacht
werden.
Claims (3)
1. Datenübertragungsschaltkreis mit
einer Signaltreibereinrichtung, einer Datenübertragungsleitung, einer Signalempfangseinrichtung,
die von der Signaltreibereinrichtung über die
Datenübertragungsleitung gesendete digitale Signale
empfängt, und einer Verzögerungskompensationsschaltung, die
mit der Datenübertragungsleitung verbunden ist, wobei die
Verzögerungskompensationsschaltung aufweist: einen
Inverter zum Invertieren der digitalen Signale, eine
Verzögerungseinrichtung zum Bereitstellen verzögerter
digitaler Signale, eine parallel zum Invertierer
verschalteten Pull-down-Einrichtung, eine ebenfalls
parallel zum Invertierer verschaltete Pull-up-Einrichtung,
wobei die Pull-down-Einrichtung aktiv ist, wenn der
Ausgang des Invertierers und der Ausgang der
Verzögerungsschaltung in einer ersten Polarität des
digitalen Signals übereinstimmen und wobei die
Pull-up-Einrichtung aktiviert ist, wenn der Ausgang des
Invertierers und der Ausgang der Verzögerungsschaltung in
der zweiten Polarität des digitalen Signals
übereinstimmmen, dadurch gekennzeichnet, daß die
Verzögerungseinrichtung (80, 90) parallel zum Invertierer
verschaltet ist und der Invertierer bei 3/4 oder mehr des
logischen Hoch-Pegels der digitalen Signale schaltet.
2. Datenübertragungsschaltkreis nach Anspruch 1, dadurch
gekennzeichnet, daß die Pull-down-Einrichtung aus zwei in
Serie geschalteten und mit einer negativen Spannungsquelle
verbundenen Transistoren vom gleichen Typ besteht und
der eine Transistor über seinen Gateanschluß mit dem
Ausgang des Inverters verbunden ist und der andere
Transistor über seinen Gateanschluß mit dem Ausgang der
Verzögerungsschaltung verbunden ist.
3. Datenübertragungsschaltkreis nach Anspruch 1, dadurch
gekennzeichnet, daß die Pull-up-Einrichtung aus zwei in
Serie geschalteten und mit einer positiven Spannungsquelle
verbundenen Transistoren vom gleichen Typ besteht und der
eine Transistor über seinen Gateanschluß mit dem Ausgang
des Inverters verbunden ist und der andere Transistor über
seinen Gateanschluß mit dem Ausgang der
Verzögerungsschaltung verbunden ist.
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