JPH04355512A - 遅延補償回路 - Google Patents

遅延補償回路

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JPH04355512A
JPH04355512A JP3240193A JP24019391A JPH04355512A JP H04355512 A JPH04355512 A JP H04355512A JP 3240193 A JP3240193 A JP 3240193A JP 24019391 A JP24019391 A JP 24019391A JP H04355512 A JPH04355512 A JP H04355512A
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JP
Japan
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transmission line
signal
pull
compensation circuit
inverter
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Application number
JP3240193A
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English (en)
Inventor
Kyoung-Woo Kang
キョン−ウー　カン
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • H04B—TRANSMISSION
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    • H04B3/30—Reducing interference caused by unbalanced currents in a normally balanced line
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H—ELECTRICITY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタル信号の伝送ラ
インを通じた伝送における信号ドライバーとレシーバー
との間の信号の遅延時間を補償するための回路に関する
もので、特に伝送ラインに並列して信号のエッジ（ｅｄ
ｇｅｓ）　を修正することによって信号遅延を縮小する
回路に関するものである。
【０００２】
【従来の技術】一般的に、信号ドライバーとレシーバー
との間の伝送ラインが長くなる場合、この伝送ラインは
所定の抵抗とキャパシタンス成分をもつ。この抵抗とキ
ャパシタンス成分は信号ドライバーの出力がレシーバー
に伝達されることを妨害し、それによって信号の波形が
平滑化され、降下（Ｆａｌｌｉｎｇ）　時間や立上り（
ｒｉｓｉｎｇ）時間が長くなる。また、これら抵抗とキ
ャパシタンス成分によって電力損失も発生する。
【０００３】図３及び図４はこのような問題点を改善す
るための従来の回路及びそのタイムチャートであって、
信号ドライバー１０とレシーバー２０との間に中継器（
Ｒｅｐｅａｔｅｒ）ＲＰを附加して、上記の抵抗とキャ
パシター成分によって発生する問題点を改善しようとす
るものである。
【０００４】
【発明が解決しようとする課題】この中継器ＲＰはレシ
ーバー２０のすぐ前端に設置されて前述の線路抵抗とキ
ャパシタンスによる波形の歪曲を整形し、信号の立上り
（Ｒｉｓｉｎｇ）エッジや降下（　Ｆａｌｌｉｎｇ）エ
ッジで所要される時間を短縮させる。一般的に、この中
継器ＲＰは複数のインバーターを有し、入力と出力の信
号位相が同一でなければならないのでこれらインバータ
ーの個数は偶数でなければならない。このため、入、出
力の信号位相を同一にするためには上記インバーターの
個数を最小限２個以上としなければならないので、やむ
を得ずこれらのゲートによる信号遅延が発生する。した
がって、上記中継器ＲＰを通じて波形整形はすることが
できるが、信号の遅延は補償することができない。
【０００５】したがって、本発明の目的は伝送ラインの
抵抗とキャパシタンスによる信号の遅延を補償すること
ができる回路を提供することにある。
【０００６】また、本発明の別の目的は、伝送ラインを
通じて伝送される信号の立上りおよび降下エッジで抵抗
とキャパシタンスによって所要される時間を減少させる
ことができる回路を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の回路は、伝送ラインのレシーバーの前側に
データが伝送ラインを通じて伝送されるとき、降下エッ
ジが発生すると、即座に負の供給電源（Ｖｓｓ）を上記
伝送ラインに供給することによってこの伝送信号が降下
するとき、伝送ライン上に存在する陽の電荷を急激にバ
イパスさせて、上記伝送信号を全く遅延させずに降下時
間を最少化する。
【０００８】
【実施例】以下、図１及び図２に基づいて本発明を詳細
に説明する。
【０００９】図１は本発明に係る回路図であって、ドラ
イバー１０とレシーバー２０を両端にもつ信号伝送ライ
ンＬと、この伝送ラインＬに並行して遅延手段が設けら
れている。この遅延手段は伝送ラインＬを通じて信号が
伝送されるとき、その信号の降下エッジを検出するセン
シング手段３０と、４個のトランジスタ４０、５０、６
０、７０と、２個のインバーター８０、９０とから構成
されている。トランジスタ５０とトランジスタ６０はゲ
ートとドレイン端が各々相互に接続されている。そして
トランジスタ５０とトランジスタ６０の各ゲート端間の
接続点Ｂは、センシング手段３０の出力端と接続されて
いる。また、伝送ラインＬとセンシング手段３０の接続
点Ａは遅延手段の入力端に接続されている。トランジス
タ４０はソース端が負の供給電源ＶＳＳに接続され、ド
レイン端は上記トランジスタ５０のソース端に接続され
ている。そして、トランジスタ４０のゲート端は遅延手
段の出力端に接続されている。トランジスタ７０はソー
ス端が正の供給電源ＶＤＤに接続され、ドレイン端はト
ランジスタ６０のソース端に接続されている。そして、
トランジスタ７０のゲート端は遅延手段の出力端に接続
されている。
【００１０】トランジスタ５０とトランジスタ６０はイ
ンバーターと同じ構成及び同一の機能を持っている。そ
して、入力される信号がロジック信号であるとき、その
ロジック“ロウ”とロジック“ハイ”の間隔を１である
とするとセンシング手段３０のトリップポイント（Ｔｒ
ｉｐ　ｐｏｉｎｔ）は、最小限３／４以上の点に存在す
るようにする。
【００１１】例えば、図２に示されるロジック信号”ａ
”が伝送ラインに伝送されるとき、センシング手段３０
はＡ点でそれをセンシングし、”ａ′”のＰ１　点で降
下エッジを検出して、”ｂ”と同じ信号をＢ点に供給す
る。このとき、トランジスタ５０はＮ型であり、トラン
ジスタ６０はＰ型であるので、トランジスタ５０をター
ンオンし、トランジスタ６０をターンオフする。一方、
遅延手段は入力端がＡ点に接続されているので、Ａ点に
誘起される信号を遅延する。しかし、遅延手段はインバ
ーター８０とインバーター９０とから構成されるので、
出力端にＡ点の信号がすぐに現れず、インバーター８０
とインバーター９０のゲート遅延によって所定時間遅延
された後に表れる。従って、Ａ点の電位が“ロウ”に降
下する間遅延手段の出力はそれ以前の状態である“ハイ
”状態を維持する。
【００１２】この遅延手段の出力端はトランジスタ４０
とトランジスタ７０のゲートに接続されているので、Ａ
点の電位が“ハイ”から“ロウ”に遷移する降下エッジ
区間でトランジスタ４０とトランジスタ７０のゲートは
“ハイ”電位を維持する。勿論トランジスタ４０はＮ型
であるので、ターンオンした状態にある。
【００１３】従って、図２に示されるように、”ａ′”
のＰ１　点で伝送信号”ａ”の降下エッジをセンシング
手段３０がセンシングするとき、トランジスタ４０とト
ランジスタ５０はターンオンされて、負の供給電源ＶＳ
Ｓがトランジスタ４０と上記トランジスタ５０を経由し
てＡ点に流入する。この時点は図２の”ａ′”のＰ２　
点であり、Ａ点の電荷はＶＳＳにバイパスされてＡ点の
電位は即座にＶＳＳ電位に降下する。
【００１４】このとき、もし本発明の回路が用いられず
前述の動作を降下エッジで遂行しなかったとすると、Ａ
点の電位は図２に示す”ａ”のように緩慢に降下するで
あろう。しかし、図２の”ａ′”に示すように本発明の
結果によって”ａ”とは明確に区別されるようにエッジ
が急勾配になっていることがわかる。
【００１５】先に行った実験結果によると供給電源をＶ
ＣＣ＝４Ｖ、ＶＳＳ＝０Ｖとし、温度を８３℃として伝
達ラインのキャパシタンスを６ＰＦとすると、本発明を
適用したときと適用しなかったときの伝達ラインＬを通
じた信号の遅延結果は以下に示す表のようになった。こ
こで、”Ｄ２Ｖ”は２Ｖに降下するまでの伝達ラインＬ
上の伝達信号”ａ”の遅延時間を示し、”Ｄ１Ｖ”は１
Ｖに降下するまでの遅延時間を示す。即ち、表のように
本発明を採用したときには、７０％以上の信号の遅延を
減少させることができた。特に、本発明は従来のように
伝送ラインＬを切断し、その間に接続されるものではな
く、伝送ラインＬに並行して設けられ、従来に比べてゲ
ート遅延を除去することができるので、信号の遅延を有
利な位置で防止することができる。尚、ここで言及した
動作は本発明の一実施例に過ぎず、これに限定されるも
のではない。
【００１６】
【００１７】
【発明の効果】このように、本発明に係る遅延補償回路
によれば、伝達ラインに包含される抵抗とキャパシタン
スの影響による信号の歪みや、信号の遅延を除去するこ
とができる。
【図面の簡単な説明】
【図１】本発明に係る遅延補償回路の一実施例を示す回
路図である。
【図２】図１に示した遅延補償回路のタイムチャートで
ある。
【図３】従来における遅延補償回路を示す回路図である
。
【図４】図３に示した遅延補償回路のタイムチャートで
ある。
【符号の説明】
１０　　ドライバー ２０　　レシーバー ８０、９０　　インバーター、

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　信号ドライバーと、この信号ドライバ
    ーからドライブ信号を受けるためのレシーバーと、前記
    信号ドライバーとレシーバーとの間を接続するデータ伝
    送ラインをもつディジタルデータ伝送回路に使用される
    遅延補償回路において、前記伝送ラインに接続して伝送
    されるデータを反転させるインバーターと、このインバ
    ーターと前記伝送ラインに並列接続されて前記インバー
    ターの出力により前記伝送ラインを通じて伝送されるデ
    ータのプルダウン時間を補償するプルダウン手段とから
    構成したことを特徴とする遅延補償回路。
  2. 【請求項２】　　プルダウン手段が、伝送ラインを通じ
    て伝送される伝送データがプルダウンしている間、負の
    電源を上記伝送ラインに供給することができるトランジ
    スタ対をもつことを特徴とする請求項１記載の遅延補償
    回路。
  3. 【請求項３】　　インバーターは、トリップポイントが
    所定ロジックハイレベルの少なくとも３／４以上に設定
    されたインバーターであることを特徴とする請求項１記
    載の遅延補償回路。
  4. 【請求項４】　　プルダウン手段と並列接続され、且つ
    伝送ラインの伝送信号がプルダウンされるときプルダウ
    ン手段がそのプルダウン時間を充分に補償することがで
    きるようにプルダウン手段を適切にエネイブル、または
    ディスエイブルさせる遅延手段をさらに具備したことを
    特徴とする請求項１記載の遅延補償回路。
  5. 【請求項５】　　インバーターと伝送ラインに並列接続
    され、且つこのインバーターの出力により上記伝送ライ
    ンを通じて伝送されるデータのプルアップ時間を補償す
    るプルアップ手段をさらに具備したことを特徴とする請
    求項１記載の遅延補償回路。
  6. 【請求項６】　　プルアップ手段のプルアップ時間補償
    は、インバーターのトリップポイントが低下するとき、
    安定して補償されることを特徴とする請求項５記載の遅
    延補償回路。
JP3240193A 1991-05-16 1991-08-28 遅延補償回路 Pending JPH04355512A (ja)

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KR1019910007988A KR920022699A (ko) 1991-05-16 1991-05-16 지연 보상 회로
KR7988/1991 1991-05-16

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