KR20100097927A - 지연 동기 루프 및 이를 포함하는 전자 장치 - Google Patents

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Abstract

지연 동기 루프가 개시된다. 상기 지연 동기 루프는 출력 클락의 잠김 동작 중에는 입력되는 클락의 위상을 지연하는 지연 셀의 개수를 제어하고, 상기 출력 클락의 잠김 동작이 완료된 이후에는 다수의 지연 셀들 중에서 적어도 하나의 지연 셀의 위상 지연 값을 제어할 수 있다.
지연 동기 루프, 위상, 잠김(locking), 라이징(rising), 폴링(falling)

Description

지연 동기 루프 및 이를 포함하는 전자 장치{DELAY LOCKED LOOP AND ELEDTRIC DEVICE INCLUDING THE SAME}
본 발명은 지연 동기 루프에 관한 것으로, 보다 상세하게는 기준 클락의 위상을 제어함으로써 상기 기준 클락에 동기된 출력 클락을 발생하는 지연 동기 루프 및 이를 포함하는 전자 장치에 관한 것이다.
일반적으로 디지털 지연 라인을 이용한 지연 동기 루프의 지연 라인 제어 신호의 업데이트 시점은 다른 전자 소자가 지연 동기 루프에서 발생하는 출력 클락을 이용하여 특정한 동작을 수행하지 않는 동안에 이루어진다. 왜냐하면, 디지털 지연 라인의 특성상 입력되는 클락에 대한 지연 동작을 수행하는 지연 셀의 수를 변경하면 출력 클락이 왜곡될 수 있으며, 이로 인하여 출력 클락을 이용하는 전자 소자가 오동작을 할 수 있기 때문이다.
그러나 지연 동기 루프의 출력 클락의 지연 값은 출력 클락이 다른 전자 소자에 의하여 이용되는 동안에 외부 환경의 변화에 따라서 변동될 수 있는데, 이러한 출력 클락의 지연 변동이 보상된다면 출력 클락을 이용하는 전자 소자는 더 정확한 동작을 수행할 수 있다.
예컨대, 지연 동기 루프의 출력 클락이 DDR(Double Data Rate) 메모리 등의 메모리 장치를 인터페이싱하는데 이용되는 경우에 있어서, 외부 환경 변화에 따른 지연 동기 루프의 출력 클락의 지연 변화가 보상된다면 유효 데이터 창의 폭이 증가될 수 있으며, 그로 인한 인터페이싱 과정에서의 에러는 감소될 수 있는 것이다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 잠김 동작이 완료된 출력 클락이 다른 전자 소자에 의하여 이용되고 있는 동안에도 외부 환경 변화에 따른 출력 클락의 지연 변동을 보상할 수 있는 지연 동기 루프 및 이를 포함하는 전자 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 지연 동기 루프는 지연 라인 및 위상 검출 블락을 포함할 수 있다. 상기 지연 라인은 각각이 기준 클락 또는 인접한 지연 셀로부터 입력되는 클락의 위상을 지연시키는 다수의 지연 셀들의 동작에 기초하여 출력 클락을 발생할 수 있다. 상기 위상 검출 블락은 상기 기준 클락과 상기 출력 클락의 위상 차이를 검출하고, 검출된 위상 차이에 기초하여 다수의 제1 제어 신호들 및 다수의 제2 제어 신호들을 발생할 수 있다.
상기 지연 동기 루프는 상기 출력 클락의 잠김 동작 중에는 상기 다수의 제1 제어 신호들에 응답하여 상기 출력 클락의 잠김 동작 중에는 상기 다수의 제1 제어 신호들에 응답하여 상기 기준 클락으로부터 상기 출력 클락을 발생하는데 이용되는 지연 셀의 개수를 제어하고, 상기 출력 클락의 잠김 동작이 완료된 이후에는 상기 제2 제어 신호들에 응답하여 상기 다수의 지연 셀들 중에서 적어도 하나의 지연 셀의 위상 지연 값을 제어할 수 있다.
상기 적어도 하나의 지연 셀은 지연 소자 및 제1 지연 제어 블락을 포함할 수 있다. 상기 지연 소자는 상기 입력되는 클락의 위상을 미리 정해진 값만큼 지연시킬 수 있다. 상기 제1 지연 제어 블락은 상기 다수의 제2 제어 신호들 중 상응하는 제2 제어 신호에 응답하여 상기 지연 소자의 입력 단자로 입력되는 클락의 천이 속도를 제어할 수 있다.
상기 제1 지연 제어 블락은 상기 상응하는 제2 제어 신호에 응답하여 상기 지연 소자의 입력 단자와 제1 전원 전압 라인 사이에 형성되는 제1 전류 경로를 포함할 수 있다. 상기 전류 제1 전류 경로는 상기 지연 소자의 입력 단자와 상기 제1 전원 전압 라인 사이에 연결되며, 각각이 상기 입력되는 클락 신호 및 상기 상응하는 제2 제어 신호에 응답하여 구동되는 다수의 스위칭 소자들을 포함할 수 있다.
상기 적어도 하나의 지연 셀은 상기 상응하는 제2 제어 신호에 응답하여 상기 지연 소자의 출력 단자로 출력되는 클락의 천이 속도를 제어하는 제2 지연 제어 블락을 더 포함할 수 있다.
상기 제2 지연 제어 블락은 상기 상응하는 제2 제어 신호에 응답하여 상기 지연 소자의 입력 단자와 제2 전원 전압 라인 사이에 형성되는 제2 전류 경로를 포함할 수 있다. 상기 제2 전류 경로는 상기 지연 소자의 입력 단자와 상기 제2 전원 전압 라인 사이에 연결되며, 각각이 상기 입력되는 클락 신호 및 상기 상응하는 제2 제어 신호에 응답하여 구동되는 다수의 스위칭 소자들을 포함할 수 있다.
상기 적어도 하나의 지연 셀은 인버터, 다수의 제1 트랜지스터들, 및 다수의 제2 트랜지스터들을 포함할 수 있다. 상기 인버터는 상기 입력되는 클락을 반전시켜 출력할 수 있다.
상기 다수의 제1 트랜지스터들은 상기 인버터의 입력 단자와 제1 전원 전압 라인 사이에 연결되며, 상기 입력되는 클락 및 상기 상응하는 제2 제어 신호에 응답하여 스위칭 동작을 수행할 수 있다. 상기 제2 트랜지스터들은 상기 인버터의 출력 단자와 제2 전원 전압 라인 사이에 연결되며, 상기 입력되는 클락 및 상기 제2 제어 신호들 중에서 상응하는 제2 제어 신호에 응답하여 스위칭 동작을 수할 수 있다.
상기 다수의 제1 트랜지스터들은 상기 인버터의 입력 단자와 제1 노드 사이에 연결되며, 상기 인버터로부터 출력되는 클락에 응답하여 구동되는 트랜지스터, 상기 제1 노드와 제2 노드 사이에 연결되며, 상기 입력되는 클락에 응답하여 구동되는 트랜지스터, 및 상기 제2 노드와 상기 제1 전원 전압 라인 사이에 연결되며, 상기 상응하는 제2 제어 신호에 응답하여 구동되는 트랜지스터를 포함할 수 있다.
상기 다수의 제2 트랜지스터들은 상기 인버터의 출력 단자와 제3 노드 사이에 연결되며, 상기 입력되는 클락에 응답하여 구동되는 트랜지스터, 상기 제3 노드와 제4 노드 사이에 연결되며, 상기 인버터로부터 출력되는 클락에 응답하여 구동되는 트랜지스터, 및 상기 제4 노드와 상기 제2 전원 전압 라인 사이에 연결되며, 상기 상응하는 제2 제어 신호에 응답하여 구동되는 트랜지스터를 포함할 수 있다.
상기 지연 동기 루프는 상기 출력 클락을 수신하고, 상기 출력 클락에 응답하여 동작하는 소자를 포함하는 전자 장치에 이용될 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 지연 동기 루프는 잠김 동작이 완료된 출력 클락이 다른 전자 소자에 의하여 이용되고 있는 동안에도 지연 동작을 수행하는 지연 셀의 개수를 변경하지 않고, 적어도 하나의 지연 셀의 지연 값을 변경함으로써 외부 환경 변화에 따른 출력 클락의 지연 변동을 보상할 수 있는 효과가 있다. 또한, 본 발명의 실시예에 따른 전자 장치는 상기 지연 동기 루프의 출력 클락을 이용하여 정확한 기능을 수행할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 지연 동기 루프(100)의 블락도이다. 도 1을 참조하면, 지연 동기 루프(100)는 지연 라인(110) 및 위상 검출 블락(120 및 130)을 포함한다.
지연 라인(110)은 각각이 기준 클락(CLKref) 또는 인접한 지연 셀로부터 입 력되는 클락의 위상을 지연시키는 다수의 지연 셀들(미도시)을 포함할 수 있다. 지연 라인(110)은 다수의 지연 셀들의 동작에 기초하여 출력 클락(CLKout)을 발생할 수 있다.
위상 검출 블락(120 및 130)은 기준 클락(CLKref)과 출력 클락(CLKout)의 위상 차이(PHASE)를 검출하고, 검출된 위상 차이(PHASE)에 기초하여 다수의 제1 제어 신호들(CS1_m) 및 다수의 제2 제어 신호들(CS2_n)을 발생할 수 있다. 위상 검출 블락(120 및 130)은 위상 검출기(120) 및 컨트롤러(130)를 포함할 수 있다.
위상 검출기(120)는 기준 클락(CLKref)과 출력 클락(CLKout)의 위상 차이(PHASE)를 검출하여 출력하고, 컨트롤러(130)는 검출된 위상 차이(PHASE)에 기초하여 다수의 제1 제어 신호들(CS1_m) 및 다수의 제2 제어 신호들(CS2_n)을 발생할 수 있다.
예컨대, 컨트롤러(130)는 검출된 기준 클락(CLKref)과 출력 클락(CLKout) 사이의 위상의 차이(PHASE)가 일정한 범위 이내이면 출력 클락(CLKout)의 입력 클락(CLKref)에 대한 잠김 동작이 완료된 것으로 판단할 수 있으며, 검출된 기준 클락(CLKref)과 출력 클락(CLKout) 사이의 위상의 차이(PHASE)가 일정한 범위를 초과하면 출력 클락(CLKout)의 입력 클락(CLKref)에 대한 잠김 동작 수행을 위한 제1 제어 신호들(CS1_m)을 발생할 수 있다.
지연 동기 루프(100)는 출력 클락(CLKout)의 잠김 동작 중에는 상기 다수의 제1 제어 신호들(CS1_m)에 응답하여 기준 클락(CLKref)으로부터 출력 클락(CLKout)을 발생하는데 이용되는 지연 셀의 개수를 제어할 수 있다.
예컨대, 지연 동기 루프(100)는 지연 셀들 각각으로부터 출력되는 클락을 선택적으로 출력함으로써 기준 클락(CLKref)으로부터 출력 클락(CLKout)을 발생하는데 이용되는 지연 셀의 개수를 제어할 수 있다. 다수의 지연 셀들 각각으로터 출력되는 클락은 기준 클락(CLKref)에 대하여 서로 다른 위상 차이를 갖는 클락이기 때문이다.
출력 클락(CLKout)의 잠김 동작이 완료되면 출력 클락(CLKout)은 다른 전자 소자들의 동작의 기준이 되는 신호(예컨대, 메모리 장치의 타이밍 신호)로 이용될 수 있다. 이하에서는 출력 클락(CLKout)이 다른 전자 소자에 의하여 이용되는 구간을 '출력 클락(CLKout)의 기능(function) 구간'이라 한다. 출력 클락(CLKout)의 기능 구간에도 외부 환경의 변화에 기초하여 출력 클락(CLKout)의 지연 변화가 발생할 수 있다.
그러면 위상 검출기(120)에 의하여 출력 클락(CLKout)과 입력 클락(CLKref)의 위상의 차이(PHASE)가 검출될 수 있으며, 컨트롤러(130)는 검출된 위상의 차이(PHASE)에 기초하여 다수의 지연 셀들 중에서 적어도 하나의 지연 셀의 위상 지연 값을 제어하기 위한 제2 제어 신호들(CS2_n)을 발생할 수 있다.
즉, 본 발명의 실시예에 따른 지연 동기 루프(100)는 출력 클락(CLKout)의 기능 구간에서도 동작하는 지연 셀의 수를 제어하지 않고 지연 셀의 위상 지연 값을 제어함으로써 외부 환경의 변화에 따른 출력 클락(CLKout)의 지연 변화를 보상할 수 있다.
도 2는 도 1에 도시된 지연 라인(110)의 구성도이다. 도 2를 참조하면, 지연 라인(110)은 지연 셀들(112 내지 115)을 포함한다. 지연 셀들(112 내지 115)의 지연 값은 미리 정해진 값으로 미리 정해질 수 있으며, 서로 다른 값으로 설정될 수도 있다.
지연 셀들(112 내지 115)은 지연 소자만으로 구성된 지연 셀들(111, 112, 및 115)과 지연 소자의 지연 값을 제어하기 위한 지연 제어 블락(미도시)을 포함하는 단위 지연 셀들(113 및 114)을 포함할 수 있다. 도 2에 도시된 바와 같이 지연 소자는 인버터로 구현될 수 있다.
도 2에 도시되지는 않았으나 지연 동기 루프(100)는 지연 셀들 각각으로부터 출력되는 클락 신호를 선택적으로 출력함으로써 서로 다른 위상을 갖는 다수의 클락들을 발생할 수도 있다.
도 3은 도 2에 도시된 단위 지연 셀(113)의 회로도이다. 도 3을 참조하면, 단위 지연 셀(113)은 지연 소자(116), 제1 지연 제어 블락(117), 및 제2 지연 제어 블락(118)을 포함한다.
지연 소자(116)는 입력되는 클락의 위상을 미리 정해진 값만큼 지연시켜서 출력하며, 도 2에 도시된 바와 같이 인버터(116)로 구현될 수 있다. 제1 지연 제어 블락(117)은 다수의 제2 제어 신호들(CS2_n) 중 상응하는 제2 제어 신호(CS2_1)에 응답하여 지연 소자(116)의 입력 단자(IN)로 입력되는 클락(CLK1)의 천이 속도를 제어할 수 있다.
제1 지연 제어 블락(117)은 상응하는 제2 제어 신호(CS2_1)에 응답하여 지연 소자(116)의 입력 단자(IN)와 제1 전원 전압 라인(VSS) 사이에 형성되는 제1 전류 경로를 포함할 수 있다. 제1 지연 제어 블락(117)은 지연 소자(116)의 입력 단자(IN)와 제1 전원 전압 라인(VSS) 사이에 연결되며, 각각이 상기 입력되는 클락 신호 및 상응하는 제2 제어 신호(CS2_1)에 응답하여 구동되는 다수의 스위칭 소자들(M1, M2, 및 M3)로 구현될 수 있다.
도 3을 참조하면, 상기 다수의 스위칭 소자들(M1, M2, 및 M3)은 인버터(116)의 입력 단자(IN)와 제1 전원 전압 라인(VSS) 사이에 연결되며 입력되는 클락 및 상응하는 제2 제어 신호(CS2_1)에 응답하여 스위칭 동작을 수행하는 다수의 제1 트랜지스터들(M1, M2, 및 M3)로 구현될 수 있음을 알 수 있다.
제1 트랜지스터들(M1, M2, 및 M3)은 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)를 포함한다. 제1 트랜지스터(M1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 인버터(116)로 입력되는 클락(CLK1)에 응답하여 구동된다. 제2 트랜지스터(M2)는 인버터(116)의 입력 단자(IN)와 제1 노드(N1) 사이에 연결되며, 인버터(116)로부터 출력되는 클락(CLK2)에 응답하여 구동된다. 제3 트랜지스터(M3)는 제2 노드(N2)와 제1 전원 전압 라인(VSS) 사이에 연결되며, 상응하는 제2 제어 신호(CS2_1)에 응답하여 구동된다.
제2 지연 제어 블락(118)은 제2 제어 신호들(CS2_n) 중에서 상응하는 제2 제어 신호(CS2_2)에 응답하여 지연 소자(116)의 출력 단자(OUT)로 출력되는 클락(CLK2)의 천이 속도를 제어할 수 있다.
제2 지연 제어 블락(118)은 상응하는 제2 제어 신호(CS2_2)에 응답하여 지연 소자(116)의 출력 단자(OUT)와 제2 전원 전압 라인(VSS) 사이에 형성되는 제2 전류 경로를 포함할 수 있다. 제2 지연 제어 블락(118)은 지연 소자(116)의 출력 단자(OUT)와 제2 전원 전압 라인(VSS) 사이에 연결되며, 각각이 입력되는 클락 신호(CLK1) 및 상응하는 제2 제어 신호(CS2_2)에 응답하여 구동되는 다수의 스위칭 소자들(M1, M2, 및 M3)을 포함할 수 있다.
다수의 스위칭 소자들(M1, M2, 및 M3)은 인버터(116)의 출력 단자(OUT)와 제2 전원 전압 라인(VSS) 사이에 연결되며, 지연 소자(116)로 입력되는 클락(CLK1) 및 상응하는 제2 제어 신호(CS2_2)에 응답하여 스위칭 동작을 수행하는 다수의 제2 트랜지스터들(M1, M2, 및 M3)을 포함할 수 있다.
다수의 제2 트랜지스터들(M1, M2, 및 M3)은 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)를 포함할 수 있다. 제1 트랜지스터(M1)는 제3 노드(N3)와 제4 노드(N4) 사이에 연결되며, 인버터로부터 출력되는 클락(CLK2)에 응답하여 구동될 수 있다. 제2 트랜지스터(M2)는 인버터(116)의 출력 단자(OUT)와 제3 노드(N3) 사이에 연결되며, 지연 소자(116)로 입력되는 클락(CLK1)에 응답하여 구동될 수 있다. 제3 트랜지스터(M3)는 제4 노드(N4)와 제2 전원 전압 라인(VSS) 사이에 연결되며, 상응하는 제2 제어 신호(CS2_2)에 응답하여 구동될 수 있다.
도 3에서 제1 지연 제어 블락(117)은 지연 소자(116)의 입력 단자(IN)와 접지 전압 라인(VSS) 사이에 형성되는 전류 경로를 이용하여 입력되는 클락(CLK1)의 라이징 타임(rising time)을 제어하나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 제1 제어 블락은 지연 소자(116)의 입력 단자(IN)와 전원 전압 라인 사이에 형성되는 전류 경로를 이용하여 입력되는 클락(CLK1)의 천이 속도를 제어하 도록 구현될 수도 있다.
또한, 제2 지연 제어 블락(118)은 지연 소자(116)의 출력 단자(OUT)와 접지 전압 라인(VSS) 사이에 형성되는 전류 경로를 이용하여 지연 소자(116)로부터 출력되는 클락(CLK2)의 폴링 타임(falling time)을 제어하나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 제2 제어 블락은 지연 소자(116)의 출력 단자(OUT)와 전원 전압 라인 사이에 형성되는 전류 경로를 이용하여 지연 소자(116)로부터 출력되는 클락(CLK2)의 천이 속도를 제어하도록 구현될 수도 있다.
도 4는 도 3에 도시된 제1 지연 제어 블락(117)의 지연 제어 동작 구간을 설명하기 위한 그래프이다. 이하 도 3 및 도 4를 참조하여 제1 지연 제어 블락(117)의 지연 제어 동작 구간을 설명한다.
입력되는 클락(CLK1)이 로우 상태이면 제1 트랜지스터(M1)는 턴-오프(turn-off) 상태이고 제2 트랜지스터(M2)는 턴-온(turn-on)이다. 입력되는 클락(CLK1)이 상승하기 시작하여 제1 트랜지스터(M1)의 문턱 전압 이상이 되는 시점 T1에서 제1 트랜지스터(M1)는 턴-온된다.
제1 트랜지스터(M1)가 턴-온된 이후에 출력되는 클락(CLK2)이 하강하기 시작하며 제2 트랜지스터(M2)의 문턱 전압 이하가 되는 시점 T2에서 제2 트랜지스터(M2)는 턴-오프되어 입력 단자(IN)와 제1 전원 전압 라인(VSS) 사이의 전류 경로가 형성되는 것을 차단한다.
그러므로 제1 지연 제어 블락(117)의 지연 제어 동작은 제2 제어 신호(CS2_1)에 응답하여 제3 트랜지스터(M3)가 턴-온된 상태에서 제1 트랜지스터(M1) 와 제2 트랜지스터(M2)가 모두 턴-온된 구간(T1 시점에서 T2 시점) 동안 형성되는 전류 경로에 의하여 이루어질 수 있다.
도 5는 도 3에 도시된 제1 지연 제어 블락(117)의 지연 제어 동작을 설명하기 위한 그래프이다. 도 3 내지 도 5를 참조하여 제1 지연 제어 블락(117)의 지연 제어 동작을 살펴본다.
제2 제어 신호(CS2_1)에 응답하여 제3 트랜지스터(M3)가 턴-온된 상태에서 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 턴-온되면 입력 단자(IN)와 접지 전압 라인(VSS) 사이에 전류 경로가 형성된다. 그러면 입력 단자(IN)와 접지 전압 라인(VSS) 사이에 형성된 전류 경로에 의하여 입력되는 클락(CLK1)의 라이징 타임(rising time)이 증가하며, 입력되는 클락(CLK1)의 라이징 타임 증가에 기인하여 인버터(116)를 통하여 출력되는 클락(CLK2)의 지연은 증가한다.
도 6은 도 3에 도시된 제1 지연 제어 블락(117)의 지연 제어 시뮬레이션 결과를 나타내는 그래프이다. 도 6에서 a 라인은 입력되는 클락(CLK1)을 나타내고, b 라인은 제1 지연 제어 블락(117)에 의하여 라이징 타임이 증가된 클락을 나타내며, c 라인은 제2 제어 신호(CS2_1)의 천이 구간에서의 라이징 타임이 증가된 클락을 나타낸다.
도 6을 참조하면, 제2 제어 신호(CS2_1)가 천이되는 구간에서도 입력되는 클락(CLK1)의 라이징 타임 증가량은 감소되지만 제1 지연 제어 블락(117)의 지연 제어 동작이 수행될 수 있음을 알 수 있다.
도 3 내지 도 6을 참조하여 설명한 바와 같이, 제1 지연 제어 블락(117)은 입력되는 클락(CLK1)의 라이징 타임만을 증가시킨다. 즉, 하나의 제1 지연 제어 블락(117)만을 이용할 경우에는 입력되는 클락(CLK1)의 한 사이클에 포함된 하나의 천이 구간에 대해서만 라이징 타임이 증가된 클락이 발생한다.
그러므로 입력되는 클락(CLK1)의 한 사이클 전체의 지연량을 증가시키기 위해서는 한 쌍의 제1 지연 제어 블락(117)이 이용되어야 한다. 그 과정은 이하 도 7을 참조하여 설명한다.
도 7은 한 쌍의 제1 지연 제어 블락에 의한 지연 제어 동작을 설명하기 위한 그래프이다. 도 7은 도 2에 도시된 한 쌍의 단위 지연 셀(113 및 114) 각각에 포함된 제1 지연 제어 블락에 의한 지연 제어 동작을 나타낸다. 이하 도 3 및 도 7을 참조하여 한 쌍의 제1 지연 제어 블락에 의한 지연 제어 동작을 순차적으로 살펴본다.
단위 지연 셀(113)에 포함된 제1 지연 제어 블락(117)에 의하여 입력되는 클락(CLK1)의 라이징 타임이 증가한다. 이때, 입력되는 클락(CLK1)의 폴링 타임은 변화되지 않는다. 라이징 타임이 증가한 입력되는 클락(CLK1)는 인버터(116)에 의하여 반전되어 출력된다.
단위 지연 셀(114)에 포함된 제1 지연 제어 블락에 의하여 인버터(116)로부터 출력되는 클락(CLK2)의 라이징 타임이 증가한다. 이때, 반전된 입력되는 클락(CLK2)의 폴링 타임은 변화되지 않는다. 상술한 바와 같이, 단위 지연 셀들(113 및 114) 각각에 포함된 제1 지연 제어 블락에 의하여 입력되는 클락(CLK1)의 한 주기에 포함된 두 개의 천이 구간 모두에 대한 지연 증가가 이루어진다.
도 7을 참조하면, 단위 지연 셀(114)에 포함된 인버터에 의하여 반전된 클락(CLK3)은 입력되는 클락(CLK1)의 한 주기 내의 두 개의 천이 구간 모두에 대하여 지연 증가가 이루어진 클락임을 알 수 있다.
도 8은 도 3에 도시된 제2 지연 제어 블락(118)의 지연 제어 동작 구간을 설명하기 위한 그래프이다. 이하 도 3 및 도 8을 참조하여 제2 지연 제어 블락(118)의 지연 제어 동작 구간을 설명한다.
입력되는 클락(CLK1)이 로우 상태이면 제2 트랜지스터(M2)는 턴-오프(turn-off) 상태이고 제1 트랜지스터(M1)는 턴-온(turn-on)이다. 입력되는 클락(CLK1)이 상승하기 시작하여 제2 트랜지스터(M2)의 문턱 전압 이상이 되는 시점 T3에서 제2 트랜지스터(M2)는 턴-온된다.
제2 트랜지스터(M2)가 턴-온된 이후에 출력되는 클락(CLK2)이 하강하기 시작하며 제1 트랜지스터(M1)의 문턱 전압 이하가 되는 시점 T4에서 제1 트랜지스터(M1)는 턴-오프되어 입력 단자(IN)와 제1 전원 전압 라인(VSS) 사이의 전류 경로가 형성되는 것을 차단한다.
그러므로 제2 지연 제어 블락(118)의 지연 제어 동작은 제2 제어 신호(CS2_2)에 응답하여 제3 트랜지스터(M3)가 턴-온된 상태에서 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 모두 턴-온된 구간(T3 시점에서 T4 시점) 동안 형성되는 전류 경로에 의하여 이루어질 수 있다.
도 9는 도 3에 도시된 제2 지연 제어 블락(118)의 지연 제어 동작을 설명하기 위한 그래프이다. 도 3 및 도 9를 참조하여 제2지연 제어 블락(118)의 지연 제 어 동작을 살펴본다.
제2 제어 신호(CS2_2)에 응답하여 제3 트랜지스터(M3)가 턴-온된 상태에서 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 턴-온되면 출력 단자(OUT)와 접지 전압 라인(VSS) 사이에 전류 경로가 형성된다. 그러면 출력 단자(OUT)와 접지 전압 라인(VSS) 사이에 형성된 전류 경로에 의하여 출력되는 클락(CLK2)의 폴링 타임이 감소하며, 출력되는 클락(CLK2)의 폴링 타임 감소에 기인하여 인버터(116)를 통하여 출력되는 클락(CLK2)의 지연은 감소한다.
도 10은 도 3에 도시된 제2 지연 제어 블락(118)의 지연 제어 시뮬레이션 결과를 나타내는 그래프이다. 도 10에서 a 라인은 입력되는 클락(CLK1)을 나타내고, b 라인은 제2 제어 신호(CS2_2)가 천이되는 구간에서 제2 지연 제어 블락(118)에 의하여 폴링 타임이 감소된 클락을 나타낸다.
도 10을 참조하면, 제2 제어 신호(CS2_2)가 천이되는 구간에서도 제2 지연 제어 블락(118)의 지연 제어 동작이 수행될 수 있음을 알 수 있다.
도 3, 도 8 내지 도 10을 참조하여 설명한 바와 같이, 제2 지연 제어 블락(118)은 입력되는 클락(CLK1)의 폴링 타임만을 감소시킨다. 즉, 하나의 제2 지연 제어 블락(118)만을 이용할 경우에는 입력되는 클락(CLK1)의 한 사이클에 포함된 하나의 천이 구간에 대해서만 폴링 타임이 감소된 클락이 발생한다.
그러므로 입력되는 클락(CLK1)의 한 사이클 전체의 지연량을 감소시키기 위해서는 한 쌍의 제2 지연 제어 블락(118)이 이용되어야 한다. 그 과정은 이하 도 11을 참조하여 설명한다.
도 11은 한 쌍의 제2 지연 제어 블락에 의한 지연 제어 동작을 설명하기 위한 그래프이다. 도 11은 도 3에 도시된 바와 같이 한 쌍의 단위 지연 셀(113 및 114) 각각에 포함된 제2 지연 제어 블락에 의한 지연 제어 동작을 나타낸다. 이하 도 3 및 도 11을 참조하여 한 쌍의 제2 지연 제어 블락에 의한 지연 제어 동작을 순차적으로 살펴본다.
단위 지연 셀(113)에 포함된 제2 지연 제어 블락(118)에 의하여 출력되는 클락(CLK2)의 폴링 타임이 감소한다. 이때, 출력되는 클락(CLK2)의 라이징 타임은 변화되지 않는다.
단위 지연 셀(114)에 포함된 제2 지연 제어 블락에 의하여 인버터(116)로부터 출력되는 클락(CLK2)의 폴링 타임이 감소한다. 이때, 반전된 입력되는 클락(CLK2)의 라이징 타임은 변화되지 않는다. 상술한 바와 같이, 단위 지연 셀들(113 및 114) 각각에 포함된 제1 지연 제어 블락에 의하여 입력되는 클락(CLK1)의 한 주기에 포함된 두 개의 천이 구간 모두에 대한 지연 감소가 이루어진다.
도 11을 참조하면, 단위 지연 셀(114)에 포함된 인버터에 의하여 반전된 클락(CLK3)은 입력되는 클락(CLK1)의 한 주기 내의 두 개의 천이 구간 모두에 대하여 지연 감소가 이루진 클락임을 알 수 있다.
도 12는 본 발명의 다른 실시예에 따른 지연 동기 루프(200)의 블락도이다. 도 12에 도시된 지연 동기 루프(200)는 도 1에 도시된 지연 동기 루프(100)과 지연 라인의 구조만 다를 뿐이므로 양자의 차이점에 대해서만 살펴본다.
도 12에 도시된 지연 동기 루프(200)의 지연 라인(210 및 220)은 제1 지연 라인(210) 및 제2 지연 라인(220)을 포함한다. 제1 지연 라인(210)은 지연 제어 블락을 포함하지 않는 지연 셀들(미도시)로 구성된 지연 라인이며, 제2 지연 라인(220)은 지연 소자와 지연 제어 블락을 함께 포함하는 지연 라인일 수 있다.
그러나 도 1에 도시된 바와 같이, 제1 지연 라인(210) 및 제2 지연 라인(220) 각각은 다수의 제1 제어 신호들(CS1_m) 및 제2 제어 신호들(CS2_n)에 의하여 제어될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 지연 동기 루프(300)의 블락도이다. 도 12에 도시된 지연 동기 루프(300)는 도 1에 도시된 지연 동기 루프(100)과 지연 라인의 구조만 다를 뿐이므로 양자의 차이점에 대해서만 살펴본다.
도 13에 도시된 지연 동기 루프(300)는 주(master) 지연 라인(310) 및 부(slave) 지연 라인(320)을 포함한다. 도 13을 참조하면, 제1 제어 신호들(CS1_m)과 제2 제어 신호들(CS2_n) 발생의 기초가 되는 위상 차이(PHASE) 주 지연 라인(310)에서 발생하는 클락과 기준 클락(CLKref) 사이의 위상 차이에 의하여 발생되며, 실제적인 출력 클락(CLKout)은 부 지연 라인(320)에서 발생됨을 알 수 있다.
주 지연 라인(310) 및 부 지연 라인(320) 각각은 제1 지연 라인(311 및 321) 및 제2 지연 라인(312 및 322)을 포함한다. 제1 지연 라인(311 및 321)은 지연 제어 블락을 포함하지 않는 지연 셀들(미도시)로 구성된 지연 라인이며, 제2 지연 라인(312 및 322)은 지연 소자와 지연 제어 블락을 함께 포함하는 지연 라인일 수 있다.
그러나 도 1에 도시된 바와 같이, 제1 지연 라인(311 및 321) 및 제2 지연 라인(312 및 322) 각각은 다수의 제1 제어 신호들(CS1_m) 및 제2 제어 신호들(CS2_n)에 의하여 제어될 수 있다.
도 14는 본 발명의 실시예에 따른 메모리 장치(400)의 블락도이다. 도 14를 참조하면, 반도체 메모리 장치(400)는 지연 동기 루프(100), 칼럼 디코더(410), 로우 디코더(420), 메모리 셀 어레이(430), 입/출력 회로(440)를 포함한다.
도 14는 지연 동기 루프(100)의 출력 클락(CLKout)이 메모리 장치(400)의 타이밍 신호로 이용되는 것을 간략히 설명하기 위한 것이다. 그러므로 도 14에는 메모리 장치(400)에 포함된 컨트롤러, 커맨드 디코더 등의 구성 요소는 도시되지 않았다.
지연 동기 루프(100)에 대해서는 도 1 내지 도 13을 참조하여 설명하였으므로 그에 대한 상세한 설명은 생략하며 지연 동기 루프(100)를 내장한 반도체 메모리 장치(600)의 특징에 대해서 살펴본다.
지연 동기 루프(100)의 출력 클락(CLKout)은 메모리 장치(400)는 각 구성 요소의 타이밍 신호로 제공되며, 메모리 장치(400)는 지연 동기 루프(100)의 출력 클락(CLKout)을 기초로 하여 고속의 데이터 송수신을 수행할 수 있다.
칼럼 디코더(410)와 로우 디코더(420)은 어드레스 버스를 통하여 수신되는 어드레스 신호에 응답하여 메모리 셀 어레이(430)의 칼럼과 로우를 억세스한다. 입/출력 회로(440)는 데이터 버스를 통하여 반도체 메모리 장치(400)로 데이터(DQ)를 수신되거나 외부 장치로 데이터(DQ)를 출력한다.
도 15a 및 도 15b는 도 14에 도시된 메모리 장치(400)의 입/출력 데이터(DQ) 와 타이밍 클락으로 이용되는 지연 동기 루프(100)의 출력 클락(CLKout) 사이의 마진 확보 동작을 나타낸다.
도 15a를 참조하면, 출력 클락(CLKout)의 에지가 데이터(DQ)의 중심에서 오른쪽으로 일정 범위를 초과하여 벗어나는 시점 T1에서 지연 동기 루프(100)의 지연 제어에 의하여 출력 클락(CLKout)의 에지가 데이터(DQ)의 중심으로 이동됨을 알 수 있다.
도 15b를 참조하면, 출력 클락(CLKout)의 에지가 데이터(DQ)의 중심에서 왼쪽으로 일정 범위를 초과하여 벗어나는 시점 T2에서 지연 동기 루프(100)의 지연 제어에 의하여 출력 클락(CLKout)의 에지가 데이터(DQ)의 중심으로 이동됨을 알 수 있다.
그러므로 지연 동기 루프(100)의 출력 클락(CLKout)을 타이밍 신호로 이용하는 메모리 장치(400)는 항상 일정 범위 이상의 마진을 확보한 상태에서 데이터 송 수신 동작을 수행할 수 있다.
이상에서는 도 14를 참조하여 본 발명의 실시예에 따른 지연 동기 루프(100)가 메모리 장치(600)의 타이밍 신호를 발생하는데 이용될 수 있음을 살펴보았다. 그러나 본 발명의 실시예에 따른 지연 동기 루프(100)의 이용이 이에 한정되는 것은 아니며, 본 발명의 실시예에 따른 지연 동기 루프(100)가 다양한 전자 장치에 이용될 수 있음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이라 할 것이다.
본 발명의 실시예에 따른 지연 동기 루프 및 이를 포함하는 전자 장치는 다 양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 지연 동기 루프 및 이를 포함하는 전자 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 지연 동기 루프의 블락도이다.
도 2는 도 1에 도시된 지연 라인의 구성도이다.
도 3은 도 2에 도시된 단위 지연 셀의 회로도이다.
도 4는 도 3에 도시된 제1 지연 제어 블락의 지연 제어 동작 구간을 설명하기 위한 그래프이다.
도 5는 도 3에 도시된 제1 지연 제어 블락의 지연 제어 동작을 설명하기 위한 그래프이다.
도 6은 도 3에 도시된 제1 지연 제어 블락의 지연 제어 시뮬레이션 결과를 나타내는 그래프이다.
도 7은 한 쌍의 제1 지연 제어 블락에 의한 지연 제어 동작을 설명하기 위한 그래프이다.
도 8은 도 3에 도시된 제2 지연 제어 블락의 지연 제어 동작 구간을 설명하기 위한 그래프이다.
도 9는 도 3에 도시된 제2 지연 제어 블락의 지연 제어 동작을 설명하기 위한 그래프이다.
도 10은 도 3에 도시된 제2 지연 제어 블락의 지연 제어 시뮬레이션 결과를 나타내는 그래프이다.
도 11은 한 쌍의 제2 지연 제어 블락에 의한 지연 제어 동작을 설명하기 위한 그래프이다.
도 12는 본 발명의 다른 실시예에 따른 지연 동기 루프의 블락도이다.
도 13은 본 발명의 또 다른 실시예에 따른 지연 동기 루프의 블락도이다.
도 14는 본 발명의 실시예에 따른 메모리 장치의 블락도이다.
도 15a 및 도 15b는 도 14에 도시된 메모리 장치의 입/출력 데이터와 타이밍 클락으로 이용되는 클락 사이의 마진 확보 동작을 나타낸다.

Claims (10)

  1. 각각이 기준 클락 또는 인접한 지연 셀로부터 입력되는 클락의 위상을 지연시키는 다수의 지연 셀들의 동작에 기초하여 출력 클락을 발생하는 지연 라인; 및
    상기 기준 클락과 상기 출력 클락 사이의 위상 차이를 검출하고, 검출된 위상 차이에 기초하여 다수의 제1 제어 신호들 및 다수의 제2 제어 신호들을 발생하는 위상 검출 블락을 포함하며,
    상기 출력 클락의 잠김 동작 중에는 상기 다수의 제1 제어 신호들에 응답하여 상기 기준 클락으로부터 상기 출력 클락을 발생하는데 이용되는 지연 셀의 개수를 제어하고, 상기 출력 클락의 잠김 동작이 완료된 이후에는 상기 제2 제어 신호들에 응답하여 상기 다수의 지연 셀들 중에서 적어도 하나의 지연 셀의 위상 지연 값을 제어하는 지연 동기 루프.
  2. 제1항에 있어서, 상기 적어도 하나의 지연 셀은
    상기 입력되는 클락의 위상을 미리 정해진 값만큼 지연시키는 지연 소자; 및
    상기 다수의 제2 제어 신호들 중 상응하는 제2 제어 신호에 응답하여 상기 지연 소자의 입력 단자로 입력되는 클락의 천이 속도를 제어하는 제1 지연 제어 블락을 포함하는 지연 동기 루프.
  3. 제2항에 있어서, 상기 제1 지연 제어 블락은
    상기 상응하는 제2 제어 신호에 응답하여 상기 지연 소자의 입력 단자와 제1 전원 전압 라인 사이에 형성되는 제1 전류 경로를 포함하는 지연 동기 루프.
  4. 제3항에 있어서, 상기 제1 지연 제어 블락은
    상기 지연 소자의 입력 단자와 상기 제1 전원 전압 라인 사이에 연결되며, 각각이 상기 입력되는 클락 신호 및 상기 상응하는 제2 제어 신호에 응답하여 구동되는 다수의 스위칭 소자들을 포함하는 지연 동기 루프.
  5. 제4항에 있어서, 상기 적어도 하나의 지연 셀은
    상기 상응하는 제2 제어 신호에 응답하여 상기 지연 소자의 출력 단자로 출력되는 클락의 천이 속도를 제어하는 제2 지연 제어 블락을 더 포함하는 지연 동기 루프.
  6. 제5항에 있어서, 상기 제2 지연 제어 블락은
    상기 상응하는 제2 제어 신호에 응답하여 상기 지연 소자의 입력 단자와 제2 전원 전압 라인 사이에 형성되는 제2 전류 경로를 포함하는 지연 동기 루프.
  7. 제5항에 있어서, 상기 제2 지연 제어 블락은
    상기 지연 소자의 입력 단자와 상기 제2 전원 전압 라인 사이에 연결되며, 각각이 상기 입력되는 클락 신호 및 상기 상응하는 제2 제어 신호에 응답하여 구동 되는 다수의 스위칭 소자들을 포함하는 지연 동기 루프.
  8. 제1항에 있어서, 상기 적어도 하나의 지연 셀은
    상기 입력되는 클락을 반전시켜 출력하는 인버터;
    상기 인버터의 입력 단자와 제1 전원 전압 라인 사이에 연결되며, 상기 입력되는 클락 및 상기 상응하는 제2 제어 신호에 응답하여 스위칭 동작을 수행하는 다수의 제1 트랜지스터들; 및
    상기 인버터의 출력 단자와 제2 전원 전압 라인 사이에 연결되며, 상기 입력되는 클락 및 상기 제2 제어 신호들 중에서 상응하는 제2 제어 신호에 응답하여 스위칭 동작을 수행하는 다수의 제2 트랜지스터들을 포함하는 지연 동기 루프.
  9. 제8항에 있어서, 상기 다수의 제1 트랜지스터들은
    상기 인버터의 입력 단자와 제1 노드 사이에 연결되며, 상기 인버터로부터 출력되는 클락에 응답하여 구동되는 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되며, 상기 입력되는 클락에 응답하여 구동되는 트랜지스터; 및
    상기 제2 노드와 상기 제1 전원 전압 라인 사이에 연결되며, 상기 상응하는 제2 제어 신호에 응답하여 구동되는 트랜지스터를 포함하며,
    상기 다수의 제2 트랜지스터들은
    상기 인버터의 출력 단자와 제3 노드 사이에 연결되며, 상기 입력되는 클락 에 응답하여 구동되는 트랜지스터;
    상기 제3 노드와 제4 노드 사이에 연결되며, 상기 인버터로부터 출력되는 클락에 응답하여 구동되는 트랜지스터; 및
    상기 제4 노드와 상기 제2 전원 전압 라인 사이에 연결되며, 상기 상응하는 제2 제어 신호에 응답하여 구동되는 트랜지스터를 포함하는 지연 동기 루프.
  10. 제1항에 기재된 지연 동기 루프; 및
    상기 출력 클락을 수신하고, 상기 출력 클락에 응답하여 동작하는 소자를 포함하는 전자 장치.
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