KR100689837B1 - 지연 동기 회로 - Google Patents

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Abstract

본 발명은 지연 동기 회로를 공개한다. 이 회로는 외부 클럭신호와 내부 클럭신호의 위상 차를 검출하는 위상 검출기, 위상 검출기의 출력신호에 응답하여 적어도 2개의 그룹의 복수 비트의 제어신호 및 적어도 1비트의 선택신호를 발생하는 지연단 제어부, 및 종속 연결된 복수개의 지연 소자들 및 해당 그룹의 복수 비트의 제어신호에 응답하여 복수개의 지연 소자들중 하나의 지연 소자로부터 출력되는 신호를 적어도 2개의 출력 라인들중 해당 출력 라인으로 각각 출력하는 복수개의 스위치들을 각각 구비하여 외부 클럭신호를 입력하여 지연하는 종속 연결된 적어도 2개의 가변 지연단들, 및 적어도 1비트의 선택신호에 응답하여 적어도 2개의 출력 라인들중 하나의 출력 라인의 신호를 선택하여 내부 클럭신호로 발생하는 선택부를 구비하는 가변 지연부를 구비하여, 외부 클럭신호에 록킹된 내부 클럭신호를 발생하는 것을 특징으로 한다. 따라서, 출력 라인의 부하가 감소됨은 물론 외부 클럭신호의 주파수에 관계없이 출력 라인의 부하가 일정하게 제어된다.

Description

지연 동기 회로{Delay locked loop}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도1은 종래의 일예의 지연 동기 회로의 블록도이다.
도2는 도1의 지연단 제어부의 일예의 블록도이다.
도3은 도1에 나타낸 가변 지연단의 일예의 구성을 나타내는 것이다.
도4는 종래의 다른 예의 지연 동기 회로의 블록도이다.
도5는 도4에 나타낸 지연단 제어부의 일예의 블록도이다.
도6은 도4에 나타낸 가변 지연단의 일예의 구성을 나타내는 것이다.
도7은 본 발명의 가변 지연단의 실시예의 구성을 나타내는 것이다.
도8은 도7에 나타낸 선택수단의 실시예의 구성을 나타내는 것이다.
본 발명은 반도체 집적회로에 관한 것으로서, 특히 외부 클럭신호의 주파수가 변화하더라도 가변 지연단의 출력 라인의 부하를 일정하게 제어하여 외부 클럭신호와 위상이 동일한 내부 클럭신호를 발생하는 지연 동기 회로에 관한 것이다.
일반적으로, 동기식 디램(synchronous DRAM)은 외부로부터 인가되는 데이터 입력 스트로우브 신호에 응답하여 데이터를 입력하고, 외부 클럭신호에 동기되어 발생되는 내부 클럭신호에 응답하여 데이터를 출력한다. 그래서, 동기식 디램은 지연 동기 회로를 구비하여 외부 클럭신호에 록킹된 내부 클럭신호를 발생한다.
따라서, 지연 동기 회로는 소정 주파수이상의 대역의 주파수(이하, 고주파수라 한다) 및 소정 주파수미만의 대역의 주파수(이하, 저주파수라 한다)의 외부 클럭신호에 대하여 안정적인 동작을 수행하여야 한다. 즉, 모든 주파수의 외부 클럭신호에 대하여 안정적인 동작을 수행하여 외부 클럭신호에 록킹된 내부 클럭신호를 발생하여야 한다.
도1은 일반적인 지연 동기 회로를 나타내는 도면이다. 지연 동기 회로(100)는 위상 검출기(110), 지연단 제어부(120), 및 가변 지연단(130)으로 구성되어 있다.
도1에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
위상 검출기(110)는 외부 클럭신호(ECLK)와 내부 클럭신호(ICLK)의 위상 차를 검출하여 업 신호(UP) 또는 다운 신호(DN)를 활성화하여 출력한다. 지연단 제어부(120)는 위상 검출기(110)로부터 출력되는 업 신호(UP) 또는 다운 신호(DN)에 응답하여 카운팅 동작을 수행하여 제어신호(CON)를 출력한다. 가변 지연단(130)은 제어신호(CON)에 응답하여 외부 클럭신호(ECLK)의 지연 시간을 조절하여 내부 클럭신호(ICLK)를 발생한다. 가변 지연단(130)은 외부 클럭신호(ECLK)에 록킹된 내부 클럭신호(ICLK)가 발생될 때까지, 제어신호(CON)에 응답하여 외부 클럭신호의 지연시 간을 조절하는 과정을 반복적으로 수행한다. 도2는 도1에 나타낸 지연단 제어부의 일예의 구성을 나타내는 블록도로서, 카운터(122) 및 제어신호 발생부(124)로 구성되어 있다.
도2에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
카운터(122)는 업 신호(UP)가 발생되면 카운터 출력신호(CNT)의 “1”의 비트수를 증가하고, 다운 신호(DN)가 발생되면 카운터 출력신호(CNT)의 “1”의 비트수를 감소한다. 예를 들면, 카운터(122)로부터 출력되는 카운터 출력신호(CNT)가 "“11100000”인 상태에서, 업 신호(UP)가 발생되면 지연단 제어부(120)는 업 카운팅 동작을 수행하여 카운터 출력신호(CNT)를 “11110000”으로 만들고, 다운 신호(DN)가 발생되면 카운터(122)는 다운 카운팅 동작을 수행하여 카운터 출력신호(CNT)를 “11000000”으로 만든다. 제어신호 발생부(124)는 카운터 출력신호(CNT)에 응답하여 제어신호(CON)를 발생한다. 카운터 출력신호(CNT)가 8비트의 데이터로 이루어지게 되면, 제어신호(CON) 또한 8비트의 데이터로 이루어지게 된다. 제어신호(CON)를 이루는 8비트의 데이터가 con1 ~ con8이라고 하면, 카운터 출력신호(CNT)가 “11100000”이면, 제어신호(CON)의 세 번째 상위 비트 데이터인 con3가 “1”로 되고, 카운터 출력신호(CNT)가 “11111000”이면, 제어신호(CON)의 다섯번째 상위 비트 데이터인 con5이 “1”로 된다. 이와 같은 방법으로 제어신호(CON)의 하나의 비트 데이터가 “1”로 된다.
도3은 도1의 가변 지연단(130)의 일예의 구성을 나타내는 것으로, 가변 지연단(130)은 n개의 지연 소자들(D1 ~ D(n)) 및 n개의 스위치 트랜지스터들(N1 ~ N(n))로 구성되어 있다. OL로 표시한 라인은 내부 클럭신호(ICLK)를 발생하는 출력 라인을 나타내고, n비트의 데이터(con1 ~ con(n))는 도2의 제어신호(CON)에 해당한다.
도3에서, n개의 지연 소자들(D1 ~ D(n))은 종속 연결되고, n개의 스위치 트랜지스터들(N1 ~ N(n))은 n개의 지연 소자들(D1 ~ D(n))의 출력단과 출력 라인(OL)사이에 연결되어 있다.
도3에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
n개의 지연 소자들(D1 ~ D(n)) 각각은 외부 클럭신호(ECLK)를 입력하여 소정 지연시간만큼 지연한다. 만일 지연 소자들(D1 ~ D(n)) 각각의 지연시간이 Td라고 하면 n번째 지연 소자(D(n))는 외부 클럭신호(ECLK)를 n X Td 만큼 지연하고, m번째 지연 소자(D(m))는 외부 클럭신호(ECLK)를 m X Td 만큼 지연하여 출력한다. n개의 스위치 트랜지스터들(N1 ~ N(n)) 각각은 n비트의 데이터(con1 ~ con(n))의 각 비트 데이터에 응답하여 온, 오프되어 n개의 지연 소자들(D1 ~ D(n)) 중 선택된 지연 소자의 출력단의 신호를 출력 라인(OL)으로 전송한다. 이때 출력 라인(OL)으로 전송되는 신호가 내부 클럭신호(ICLK)가 된다.
도3의 가변 지연단은 고주파수의 외부 클럭신호(ECLK) 및 저주파수의 외부 클럭신호(ECLK)에 대하여 모두 동작 가능하도록 하기 위하여 많은 수의 지연 소자들을 구비하도록 설계된다. 따라서, 출력 라인(OL)에 많은 수의 스위치 트랜지스터들 및 지연 소자들이 연결되어 있음으로 인해서 출력 라인(OL)은 큰 부하를 가진다.
그리고, 고주파수의 외부 클럭신호(ECLK)가 인가되는 경우에는 저주파수의 외부 클럭신호(ECLK)가 인가되는 경우에 비해서 적은 수의 지연 소자들만 사용된다. 그러나, 출력 라인(OL)의 부하는 외부 클럭신호(ELCK)의 주파수에 관계없이 동일하다. 따라서, 고주파수의 외부 클럭신호(ECLK)가 인가되는 경우에는 사용되지 않는 스위치 트랜지스터들 및 지연 소자들에 의해서도 출력 라인(OL)의 부하가 영향을 받는다.
예를 들어 설명하면, 고주파수의 외부 클럭신호(ECLK)가 인가되는 경우에 m개의 지연 소자들(D1 ~ D(m))만 사용되나, 저주파수의 외부 클럭신호(ECLK)가 인가되는 경우에는 n개의 지연 소자들(D1 ~ D(n))이 모두 사용된다. 여기에서, m은 1보다 크고 n보다 작은 자연수이다. 따라서, 고주파수의 외부 클럭신호(ECLK)가 인가되는 경우에 사용되지 않는 (n-m)개의 스위치 트랜지스터들(N(m+1) ~ N(n)) 및 (n-m)개의 지연 소자들(D(m+1) ~ D(n))도 고주파수 동작시에 출력 라인(OL)의 부하로 작용하게 된다.
즉, 저주파수 동작을 위한 (n-m)개의 지연 소자들(D(m+1) ~ D(n))로 인하여 출력 라인(OL)의 길이가 길어져서 라인 부하(line load)가 증가하고, 또한 저주파수 동작을 위한 (n-m)개의 스위치 트랜지스터들(N(m+1) ~ N(n))로 인한 부하(junction load)도 증가하게 된다. 한편, 고주파수의 외부 클럭신호(ECLK)가 인가되는 경우에도 내부 클럭신호(ICLK)를 안정적으로 제공하기 위하여 지연 소자의 출력단으로 클럭 신호를 발생하는 드라이버의 크기가 커져야 한다. 이는 칩 사이즈의 증가를 초래함은 물론 전력 소모를 증가시킨다는 문제가 있다.
도4는 종래의 지연 동기 회로의 다른 예의 구성을 나타내는 블록도로서, 지연 동기 회로(100’)는 위상 검출기(110), 지연단 제어부(120’), 및 가변 지연단(130’)으로 구성되어 있다.
도4에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
위상 검출기(110)의 기능은 도1의 위상 검출기의 기능과 동일하다. 지연단 제어부(120’)는 도1의 지연단 제어부(120)와 동일한 방법에 의해서 제어신호(CON)를 발생하고, 카운터 출력신호(CNT)에 응답하여 선택신호(SEL)를 발생한다. 가변 지연단(130’)은 제어신호(CON) 및 선택신호(SEL)에 응답하여 외부 클럭신호(ECLK)를 지연함에 의해서 외부 클럭신호(ECLK)에 록킹된 내부 클럭신호(ICLK)를 발생한다.
도5는 도4에 나타낸 지연단 제어부의 일예의 구성을 나타내는 것으로, 카운터(122) 및 제어신호 발생부(124’)로 구성되어 있다.
도5에 나타낸 카운터(122)의 기능은 도2의 카운터(122)의 기능과 동일하고, 제어신호 발생부(124’)는 도2의 제어신호 발생부(124)와 동일한 방법에 의해서 제어신호(CON)를 발생한다. 또한, 제어신호 발생부(124’)는 카운터 출력신호(CNT)에 응답하여 선택신호(SEL)를 발생한다. 만일 카운터 출력신호(CNT)가 n비트의 데이터로 이루어지고, n비트의 데이터중 첫번째부터 m번째 비트까지의 데이터는 고주파수 및 저주파수를 위한 제어신호로 사용되고, (m+1)번째부터 n번째 비트까지는 저주파수만을 위한 제어신호로 사용된다고 하면, 선택신호(SEL)는 카운터 출력신호(CNT)의 첫 번째 비트 데이터부터 m번째 비트 데이터까지가 “1”이 되는 경우에 “1” 이 되고, (m+1)번째 비트 데이터부터 n번째 비트 데이터까지가 “1”되는 경우에는 “0”이 된다.
도6은 도4의 가변 지연단의 일예의 구성을 나타내는 것이다. 가변 지연단(130’)은 제1가변 지연단(132), 제2가변 지연단(134), 및 스위치(136)로 구성되고, 제1가변 지연단(132)은 제1그룹의 지연 소자들(D1 ~ D(m))과 제1그룹의 스위치 트랜지스터들(N1 ~ N(m))로 구성되고, 제2가변 지연단(134)은 제2그룹의 지연 소자들(D(m+1) ~ D(n))과 제 2그룹의 스위치 트랜지스터들(N(m+1) ~ N(n))로 구성되어 있다. 스위치 트랜지스터들(N1 ~ N(n))은 NMOS트랜지스터들로 구성되고, 스위치(136)는 PMOS트랜지스터로 구성되어 있다. OL1는 제1출력 라인을, OL2는 제2출력 라인을 나타낸다.
도6에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
지연 소자들(D1 ~ D(n)) 및 스위치 트랜지스터들(N1 ~ N(n)) 각각의 기능은 도3에 나타낸 지연 소자들 및 스위치 트랜지스터들 각각의 기능과 동일하다. 그러나, 고주파수의 외부 클럭신호(ECLK)가 인가되는 경우에는 첫 번째 비트 데이터부터 m번째 비트 데이터까지의 m비트의 데이터중 한개 내지 m개의 카운터 출력신호(CNT)가 “1”이면 제어신호들(con1 ~ con(m))중의 하나의 비트 데이터가 “1”이 되고, 선택신호(SEL)가 “1”이 되어 스위치(136)는 오프된다. 따라서, 제1출력 라인(OL1)와 제2출력 라인(OL2)사이의 연결이 끊어지게 되고 출력 라인(OL1)을 통하여 내부 클럭신호(ICLK)가 발생된다. 따라서, 제1출력 라인(OL1)의 부하가 줄어들게 된다. 반면에, 저주파수의 외부 클럭신호(ECLK)가 인가되는 경우에는 첫 번째 비트 데이터부터 m번째 비트 데이터까지의 m개의 비트 데이터중 한 개 내지 m개의 카운터 출력신호(CNT)가 “1”이면 제어신호들(con1 ~ con(m))중의 하나의 비트 데이터가 “1”이 되고, 선택신호(SEL)가 “1”이 되어 스위치(136)는 오프된다. 그리고, (m+1)번째 비트 데이터부터 n번째 비트 데이터까지의 (n-m)개의 비트 데이터중 한 개 내지 (n-m)개의 카운터 출력신호(CNT)가 “1”이면 제어신호들(con(m+1) ~ con(n))중의 하나의 비트 데이터가 “1”이 되고, 선택신호(SEL)가 “0”이 되어 스위치(136)는 온된다. 따라서, 저주파수의 외부 클럭신호(ECLK)가 인가되는 경우에는 먼저, 스위치(136)가 오프되어 제1출력 라인(OL1)과 제2출력 라인(OL2)사이의 연결이 끊어진 상태에서 제1출력 라인(OL1)을 통하여 내부 클럭신호(ICLK)를 발생한다. 이때 발생된 내부 클럭신호(ICLK)와 외부 클럭신호(ECLK)사이에 록킹이 되지 않으면, 스위치(136)가 온되어 제1출력 라인(OL1)와 제2출력 라인(OL2)사이가 연결되게 되고, 이에 따라 제1 및 제2출력 라인(OL1, OL2)을 통하여 내부 클럭신호(ICLK)가 발생된다. 따라서, 외부 클럭신호(ECLK)가 저주파수인 경우에는 출력 라인의 부하가 감소된 상태에서 동작을 수행하다가 순간적으로 출력 라인의 부하가 증가하게 된다.
따라서, 도6에 나타낸 지연 동기 회로는 외부 클럭신호(ECLK)가 고주파수인 경우에 출력 라인의 부하가 감소되는 효과가 있다. 그러나, 외부 클럭신호(ECLK)가 저주파수인 경우, 선택신호(SEL)에 응답하여 스위치(136)가 온될 때, 출력 라인의 부하가 순간적으로 증가하게 된다. 그래서, 내부 클럭신호(ICLK)의 기울기가 순간적으로 변동하여 내부 클럭신호(ICLK)에 지터가 발생되며 데이터 윈도우(data window)에 나쁜 영향을 주게된다.
또한, 외부 클럭신호에 록킹된 내부 클럭신호(ICLK)가 공정, 전압 및 온도(PVT)의 변화에 의해서 출력 라인(OL1)과 출력 라인(OL2)을 번갈아 가면서 발생되게 되면, 출력 라인의 부하가 수시로 변화하게 된다. 이는 지연 동기 회로의 불안정한 동작을 유발한다.
본 발명의 목적은 고주파수 또는 저주파수 동작시 가변 지연단의 출력 라인의 부하를 감소시킴과 동시에 거의 일정하게 유지되도록 제어할 수 있는 지연 동기 회로를 제공하는 것이다.
본 발명의 다른 목적은 고주파수 동작용 출력 라인과, 저주파수용 출력 라인이 독립적으로 완전히 분리되도록 하여 안정적으로 동작하는 가변 지연단을 포함하는 지연 동기 회로를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 지연 동기 회로는 외부 클럭신호와 내부 클럭신호의 위상 차를 검출하는 위상 검출기, 상기 위상 검출기의 출력신호에 응답하여 적어도 2개의 그룹의 복수 비트의 제어신호 및 적어도 1비트의 선택신호를 발생하는 지연단 제어부, 및 종속 연결된 복수개의 지연 소자들 및 상기 해당 그룹의 복수 비트의 제어신호에 응답하여 상기 복수개의 지연 소자들중 하나의 지연 소자로부터 출력되는 신호를 적어도 2개의 출력 라인들중 해당 출력 라인으로 각각 출력하는 복수개의 스위치들을 각각 구비하여 상기 외부 클럭신호를 입력하여 지연하는 종속 연결된 적어도 2개의 가변 지연단들, 및 상기 적어도 1비트의 선택신호에 응답하여 상기 적어도 2개의 출력 라인들중 하나의 출력 라인의 신호를 선택하여 내부 클럭신호로 발생하는 선택수단을 구비하는 가변 지연수단을 구비하여, 상기 외부 클럭신호에 록킹된 상기 내부 클럭신호를 발생하는 것을 특징으로 한다.
상기 지연단 제어부는 상기 업 신호에 응답하여 업 카운팅을 수행하고, 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 복수 비트의 카운터 출력신호를 발생하는 카운터, 및 상기 복수 비트의 카운터 출력신호에 응답하여 상기 복수 비트의 제어신호의 하나의 비트를 활성화하고, 상기 해당 그룹의 제어신호의 활성화에 응답하여 상기 적어도 1비트의 선택신호를 발생하는 제어신호 발생부를 구비하는 것을 특징으로 한다.
삭제
상기 목적을 달성하기 위하여 본 발명의 지연 동기 회로의 실시예는 외부 클럭신호와 내부 클럭신호의 위상 차를 검출하는 위상 검출기, 상기 위상 검출기의 출력신호에 응답하여 복수 비트의 제어신호 및 선택신호를 발생하는 지연단 제어부, 및 상기 복수 비트의 제어신호에 응답하여 상기 외부 클럭신호를 지연하여 상기 외부 클럭신호에 록킹된 내부 클럭신호를 발생하는 지연 가변수단을 구비하고, 상기 지연 가변수단은 상기 외부 클럭신호를 지연하는 복수개의 종속 연결된 지연 소자들을 각각 구비한 종속 연결된 제1 및 제2지연 가변단들, 상기 복수 비트의 제어신호의 상위 비트의 데이터에 응답하여 상기 제1가변 지연단으로부터 출력되는 신호를 상기 제1출력 라인으로 전송하고, 상기 복수 비트의 제어신호의 하위 비트의 데이터에 응답하여 상기 제2가변 지연단으로부터 출력되는 신호를 상기 제1출력 라인과 분리된 제2출력 라인으로 전송하는 제1 및 제2스위칭 수단, 및 상기 선택신호에 응답하여 상기 제1출력 라인 또는 제2출력 라인으로부터 출력되는 신호를 선택하여 상기 내부 클럭신호를 발생하는 선택수단을 구비하는 것을 특징으로 한다.상기 제1출력 라인과 상기 제2출력 라인의 길이가 동일한 것을 특징으로 한다.
상기 지연단 제어부는 상기 업 신호에 응답하여 업 카운팅을 수행하고, 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 복수 비트의 카운터 출력신호를 발생하는 카운터, 및 상기 복수 비트의 카운터 출력신호에 응답하여 상기 복수 비트의 제어신호의 하나의 비트를 활성화하고, 상기 복수 비트의 카운터 출력신호의 상위 비트의 데이터에 응답하여 상기 선택신호를 활성화하고, 상기 복수 비트의 카운터 출력신호의 하위 비트의 데이터에 응답하여 상기 선택신호를 비활성화하는 제어신호 발생부를 구비하는 것을 특징으로 한다.
상기 선택수단은 상기 선택신호의 활성화에 응답하여 상기 제1스위칭 수단으로부터 출력되는 신호를 상기 내부 클럭신호로 발생하는 제1전송 게이트, 및 상기 선택신호의 비활성화에 응답하여 상기 제2스위칭 수단으로부터 출력되는 신호를 상기 내부 클럭신호로 발생하는 제2전송 게이트를 구비하는 것을 특징으로 한다.
상기 제1가변 지연단은 상기 종속 연결된 복수개의 지연 소자들중 소정 개수 의 지연 소자들로 이루어지고, 상기 제2가변 지연단은 상기 종속 연결된 복수개의 지연 소자들중 상기 소정 개수의 지연 소자들을 제외한 나머지 개수의 지연 소자들로 이루어지는 것을 특징으로 한다.
상기 제1스위칭 수단은 상기 복수 비트의 제어신호의 상위 비트의 데이터의 각 비트에 응답하여 상기 소정 개수의 지연 소자들 각각의 출력신호를 상기 제1출력 라인으로 전송하는 제1스위치들을 구비하고, 상기 제2스위칭 수단은 상기 복수 비트의 제어신호의 하위 비트의 데이터의 각 비트에 응답하여 상기 소정 개수의 지연 소자들을 제외한 나머지 지연 소자들 각각의 출력신호를 상기 제2출력 라인으로 전송하는 제2스위치들을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재를 나타낸다.
도7은 본 발명의 지연 동기 회로의 가변 지연단의 실시예의 구성을 나타내는 것으로, 가변 지연단(700)은 제1가변 지연단(710), 제2가변 지연단(720), 및 선택수단(730)으로 구성되어 있다. 제1가변 지연단(710)은 제1그룹의 지연 소자들(D1 ~ D(m))과 제1그룹의 스위치 트랜지스터들(N1 ~ N(m))로 구성되고, 제2가변 지연단(720)은 제2그룹의 지연 소자들(D(m+1) ~ D(n))과 제2그룹의 스위치 트랜지스터들(N(m+1) ~ N(n))로 구성되어 있다.
본 발명의 가변 지연단은 도6의 가변 지연단(130’)에서 스위치(136)를 제거하고, 출력 라인을 고주파수를 위한 제1출력 라인(OL1)과 저주파수를 위한 제2출력 라인(OL2)으로 완전히 분리하여 구성하고, 선택수단(730)을 추가적으로 구비하여 구성되어 있다.
본 발명의 지연 동기 회로는 외부 클럭신호(ECLK)가 고주파수 및 저주파수인 경우에는, 제1가변 지연단(710)의 제1출력 라인(OL1)을 통하여 록킹된 내부 클럭신호(ICLK1)을 출력하고, 외부 클럭신호(ECLK)가 저주파수인 경우에는, 제2가변 지연단(720)의 제2출력 라인(OL2)을 통하여 록킹된 내부 클럭신호(ICLK2)를 출력한다. 그래서, 외부 클럭신호(ECLK)가 고주파수 또는 저주파수에 관계없이 출력 라인의 부하가 일정하게 제어된다.
본 발명의 가변 지연단(700)의 동작을 구체적으로 설명하고자 한다.
우선, 본 발명의 가변 지연단(700)으로 인가되는 제어신호(CON) 및 선택신호(SEL)는 도5의 지연단 제어부에 의해서 발생되는 신호들과 동일한 방법에 의해서 발생되는 경우를 예로 들어 설명하면 다음과 같다.
제1그룹의 지연소자들(D1 ~ Dm)은 외부 클럭신호(ECLK)가 고주파수 또는 저주파수인 경우에 외부 클럭신호(ECLK)를 소정시간 지연시키는데 사용되고, 제2그룹의 지연소자들(D(m+1) ~ D(n))은 외부 클럭신호(ECLK)가 저주파수인 경우에 제1그룹의 지연소자들(D1 ~ D(m))과 함께 외부 클럭신호(ECLK)를 지연시키는데 사용된다. 스위치 트랜지스터들(N1 ~ N(n))은 각각 도4의 지연단 제어부(120’)에서 발생되는 n비트의 데이터로 이루어진 제어신호(CON)의 각 비트 데이터에 응답하여, 제1그룹의 지연소자들(D1 ~ D(m))에 의해서 지연된 외부 클럭신호(ECLK)는 제1출력 라인(OL1)으로 출력하고, 제2그룹의 지연소자들(D(m+1) ~ D(n))에 의해서 지연된 외부 클럭신호(ECLK)는 제2출력 라인(OL2)으로 출력한다. 예를 들어 설명하면, 외부 클럭신호(ECLK)가 고주파수인 경우에 n비트의 데이터로 이루어진 제어신호(CON)가 업 카운팅 동작을 반복적으로 수행하여 “0010...0”가 되면 제어신호(con3)가 “1”이 되어 n개의 스위치 트랜지스터들(N1 ~ N(n)) 중에서 세번째 스위치 트랜지스터(N3)가 온되어 지연소자(D3)의 출력신호를 내부 클럭신호(ICLK1)로 제1출력 라인(OL1)으로 전송한다. 이때, 제1출력 라인(OL1)은 제2출력 라인(OL2)의 부하와, 제2그룹의 스위치 트랜지스터들(N(m+1) ~ N(n)) 및 지연소자들(D(m+1) ~ D(n))에 의한 부하의 영향을 받지 않는다. 그리고, 선택수단(730)은 선택신호(SEL)에 응답하여 내부 클럭신호(ICLK1)를 선택하여 내부 클럭신호(ICLK)를 발생한다.
즉, 외부 클럭신호(ECLK)가 고주파수인 경우에 제1그룹의 지연소자들(D1 ~ D(m))에 의해서 발생되는 신호가 내부 클럭신호(ICLK)로 출력된다.
반면에, 외부 클럭신호(ECLK)가 저주파수인 경우에, n비트의 데이터로 이루어진 제어신호(CON)가 업 카운팅 동작을 반복적으로 수행하여 “1”의 제어신호(con(m))가 발생되면 m번째 지연소자(Dm)의 출력신호가 m번째 스위치 트랜지스터(Nm)를 통하여 제1출력 라인(OL1)으로 전송된다. 이때 제1출력 라인(OL1)으로 전송되는 신호가 내부 클럭신호(ICLK1)가 된다. 선택수단(850)은 선택신호(SEL)에 응답하여 내부 클럭신호(ICLK1)를 선택하여 내부 클럭신호(ICLK)를 발생한다. 이때 발생된 내부 클럭신호(ICLK)와 외부 클럭신호(ECLK)사이에 록킹이 되지 않아 “1”의 제어신호(con(m+1))가 발생되면 (m+1)번째 지연소자(D(m+1))의 출력신호가 (m+1)번째 스위치 트랜지스터(N(m+1))를 통하여 제2출력 라인(OL2)으로 전송된다. 이때 제 2출력 라인(OL2)으로 전송되는 신호가 내부 클럭신호(ICLK2)가 된다. 선택수단(730)은 선택신호(SEL)에 응답하여 내부 클럭신호(ICLK2)를 선택하여 외부 클럭신호(ECLK)에 록킹된 내부 클럭신호(ICLK)를 발생한다. 결과적으로, 외부 클럭신호(ECLK)가 저주파수인 경우에 제1그룹의 스위치 트랜지스터들(N1 ~ Nm)중 하나가 온되는 경우의 제1출력 라인(OL1)의 부하와 제2그룹의 스위치 트랜지스터들(N(m+1) ~ N(n))중 하나가 온되는 경우의 제2출력 라인(OL2)의 부하가 동일하므로 안정된 내부 클럭신호(ICLK)를 발생할 수 있다.
따라서, 외부 클럭신호(ECLK)가 저주파수인 경우에 제1그룹의 지연소자들(D1 ~ D(m))을 통하여 출력되는 신호는 제1출력 라인(OL1)으로 출력되고, 제2그룹의 지연소자들(D(m+1 ~ D(n))을 통하여 출력되는 신호는 제2출력 라인(OL2)으로 출력되도록 함으로써 출력 라인의 부하가 증가되지 않게 된다.
반면에, 본 발명의 지연 동기 회로의 지연단 제어부가 카운터 및 제어신호 발생부로 구성되고, 카운터의 초기값이 모두 “1”인 n비트의 데이터인 경우에는 카운터가 다운 카운팅을 수행하면서 외부 클럭신호(ECLK)와 록킹된 내부 클럭신호(ICLK)를 수행하게 된다. 이 경우에는 n번째 제어신호(con(n))가 활성화된 후에 (n-1)번째 제어신호(con(n-1))가 활성화되고, (n-1)번째 제어신호(con(n-1))가 활성화된 후에 (n-2)번째 제어신호(con(n-2))가 활성화된다. 선택신호(SEL)는 상술한 도5의 설명에서와 마찬가지 방법으로 발생된다. 외부 클럭신호(ECLK)가 고주파수인 경우에 제2그룹의 지연소자들(D(m+1) ~ D(n))을 통하여 출력되는 신호는 제2출력 라인(OL2)으로 출력되고, 제1그룹의 지연소자들(D1 ~ D(m))을 통하여 출력되는 신 호는 제1출력 라인(OL1)으로 출력되도록 함으로써 출력 라인의 부하가 증가되지 않게 된다. 고주파수 동작시에는 제1출력 라인(OL1)을 통하여 발생되는 클럭신호(ICLK1)가 외부 클럭신호(ECLK)에 록킹된 내부 클럭신호(ICLK)로 발생되고, 저주파수 동작시에는 제2출력 라인(OL2)을 통하여 발생되는 클럭신호(ICLK2)가 외부 클럭신호(ECLK)에 록킹된 내부 클럭신호(ICLK)로 발생된다.
또한, 본 발명의 지연 동기 회로의 제1 및 제2출력 라인들(OL1, OL2) 각각의 라인 길이는 동일하게 설계하는 것이 바람직하다. 예를 들면, n이 짝수라면 m은 n/2으로 설정하고, n이 홀수라면 m은 n/2으로 나누어서 발생되는 수를 반올림하여 발생되는 수 또는 나머지를 제외한 수로 설정하면 된다. 즉, n이 32라면 m은 16으로 설정하고, n이 33이라면 m은 17 또는 16으로 설정하면 된다.
도8은 도7에 나타낸 선택수단의 실시예의 회로도로서, 선택수단(730)은 CMOS전송 게이트들(T1, T2) 및 인버터들(I1 ~ I3)로 구성되어 있다.
도8에 나타낸 회로의 동작을 설명하면 다음과 같다.
“1”의 선택신호(SEL)가 인가되면 CMOS전송 게이트(T1)이 온되어 내부 클럭신호(ICLK1)를 선택하여 내부 클럭신호(ICLK)로 발생하고, “0”의 선택신호(SEL)가 인가되면 CMOS전송 게이트(T2)가 온되어 내부 클럭신호(ICLK2)를 선택하여 내부 클럭신호(ICLK)로 발생한다.
선택신호(SEL)는 도5에서 설명한 바와 같이 첫 번째 비트 데이터부터 m번째 비트 데이터까지가 “1”이 될 때까지는 “1”이 되고, (m+1)번째 비트 데이터부터 n번째 비트 데이터까지가 “1”이 될 때까지는 “0”로 되는 신호이다.
본 발명의 지연 동기 회로는 고주파수용 제1출력 라인(OL1)과, 저주파수용 제2출력 라인(OL2)이 완전히 분리되어 있기 때문에, 고주파수 동작에서 저주파수 동작으로 변환시에, 출력 라인의 부하가 순간적으로 증가하는 현상이 발생하지 않을 뿐만 아니라, 저주파수 동작에서 고주파수 동작으로 변환 할 때도 출력 라인의 부하가 순간적으로 증가하는 현상이 발생하지 않는다. 그래서, 본 발명의 지연 동기 회로는 모든 주파수 영역에 있어서 안정되게 동작하면서 외부 클럭신호(ECLK)에 록킹된 내부 클럭신호(ICLK)를 출력하게 된다.
상술한 실시예의 지연 동기 회로는 고주파수 동작과 저주파수 동작으로 나누어서 2개의 그룹의 지연 소자들, 2개 그룹의 스위치 트랜지스터들, 2개의 분리된 출력 라인들, 및 2입력 선택수단으로 구성하였다. 그러나, 고주파수 동작, 중간 주파수 동작, 및 저주파수 동작으로 나누어서 지연 동기 회로를 구성하는 경우에는 3개의 그룹의 지연 소자들, 3개 그룹의 스위치 트랜지스터들, 3개의 분리된 출력 라인들, 및 3입력 선택수단으로 구성하면 된다. 그리고, 3입력 선택수단으로 구성하는 경우에는 2비트 또는 3비트로 이루어진 선택신호를 발생하면 된다. 즉, 본 발명의 지연 동기 회로는 그룹별로 지연 소자들, 스위치 트랜지스터들, 및 출력 라인을 구성하면 된다.
본 발명의 지연 동기 회로는 가변 지연단의 출력 라인을 고주파수용 및 저주파수용 출력 라인으로 완전히 별도로 분리시킴으로써, 출력 라인의 부하가 감소되고, 출력 라인의 부하가 일정하게 제어됨으로써 동작이 안정적으로 수행되도록 한 다.
따라서, 외부 클럭신호에 록킹된 내부 클럭신호가 공정, 전압 및 온도 변화에 의해서 서로 다른 출력 라인들을 통하여 번갈아 가면서 출력되더라도 출력 라인의 부하가 일정하게 됨으로써 안정적인 동작을 수행할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (14)

  1. 외부 클럭신호와 내부 클럭신호의 위상 차를 검출하는 위상 검출기;
    상기 위상 검출기의 출력신호에 응답하여 적어도 2개의 그룹의 복수 비트의 제어신호 및 적어도 1비트의 선택신호를 발생하는 지연단 제어부; 및
    종속 연결된 복수개의 지연 소자들 및 상기 해당 그룹의 복수 비트의 제어신호에 응답하여 상기 복수개의 지연 소자들중 하나의 지연 소자로부터 출력되는 신호를 적어도 2개의 출력 라인들중 해당 출력 라인으로 각각 출력하는 복수개의 스위치들을 각각 구비하여 상기 외부 클럭신호를 입력하여 지연하는 종속 연결된 적어도 2개의 가변 지연단들, 및 상기 적어도 1비트의 선택신호에 응답하여 상기 적어도 2개의 출력 라인들중 하나의 출력 라인의 신호를 선택하여 내부 클럭신호로 발생하는 선택수단을 구비하는 가변 지연수단을 구비하여,
    상기 외부 클럭신호에 록킹된 상기 내부 클럭신호를 발생하는 것을 특징으로 하는 지연 동기 회로.
  2. 제1항에 있어서, 상기 위상 검출기는
    상기 외부 클럭신호와 상기 내부 클럭신호의 위상 차를 비교하여 업 신호 또는 다운 신호를 발생하는 것을 특징으로 하는 지연 동기 회로.
  3. 제2항에 있어서, 상기 지연단 제어부는
    상기 업 신호에 응답하여 업 카운팅을 수행하고, 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 복수 비트의 카운터 출력신호를 발생하는 카운터; 및
    상기 복수 비트의 카운터 출력신호에 응답하여 상기 적어도 2개의 그룹의 복수 비트의 제어신호의 하나의 비트를 활성화하고, 상기 해당 그룹의 제어신호의 활성화에 응답하여 상기 적어도 1비트의 선택신호를 발생하는 제어신호 발생부를 구비하는 것을 특징으로 하는 지연 동기 회로.
  4. 제1항에 있어서, 상기 적어도 2개의 출력 라인들의 길이가 동일한 것을 특징으로 하는 지연 동기 회로.
  5. 삭제
  6. 제1항에 있어서, 상기 복수개의 스위치들 각각은
    NMOS트랜지스터를 구비하는 것을 특징으로 하는 지연 동기 회로.
  7. 외부 클럭신호와 내부 클럭신호의 위상 차를 검출하는 위상 검출기;
    상기 위상 검출기의 출력신호에 응답하여 복수 비트의 제어신호 및 선택신호를 발생하는 지연단 제어부; 및
    상기 복수 비트의 제어신호에 응답하여 상기 외부 클럭신호를 지연하여 상기 외부 클럭신호에 록킹된 내부 클럭신호를 발생하는 지연 가변수단을 구비하고,
    상기 지연 가변수단은
    상기 외부 클럭신호를 지연하는 복수개의 종속 연결된 지연 소자들을 각각 구비한 종속 연결된 제1 및 제2지연 가변단들;
    상기 복수 비트의 제어신호의 상위 비트의 데이터에 응답하여 상기 제1가변 지연단으로부터 출력되는 신호를 상기 제1출력 라인으로 전송하고, 상기 복수 비트의 제어신호의 하위 비트의 데이터에 응답하여 상기 제2가변 지연단으로부터 출력되는 신호를 상기 제1출력 라인과 분리된 제2출력 라인으로 전송하는 제1 및 제2스위칭 수단; 및
    상기 선택신호에 응답하여 상기 제1출력 라인 또는 제2출력 라인으로부터 출력되는 신호를 선택하여 상기 내부 클럭신호를 발생하는 선택수단을 구비하는 것을 특징으로 하는 지연 동기 회로.
  8. 제7항에 있어서, 상기 위상 검출기는
    상기 외부 클럭신호와 상기 내부 클럭신호의 위상 차를 비교하여 업 신호 또는 다운 신호를 발생하는 것을 특징으로 하는 지연 동기 회로.
  9. 제7항에 있어서, 상기 제1출력 라인과 상기 제2출력 라인의 길이가 동일한 것을 특징으로 하는 지연 동기 회로.
  10. 제7항에 있어서, 상기 지연단 제어부는
    상기 업 신호에 응답하여 업 카운팅을 수행하고, 상기 다운 신호에 응답하여 다운 카운팅을 수행하여 복수 비트의 카운터 출력신호를 발생하는 카운터; 및
    상기 복수 비트의 카운터 출력신호에 응답하여 상기 복수 비트의 제어신호의 하나의 비트를 활성화하고, 상기 복수 비트의 카운터 출력신호의 상위 비트의 데이터에 응답하여 상기 선택신호를 활성화하고, 상기 복수 비트의 카운터 출력신호의 하위 비트의 데이터에 응답하여 상기 선택신호를 비활성화하는 제어신호 발생부를 구비하는 것을 특징으로 하는 지연 동기 회로.
  11. 제10항에 있어서, 상기 선택수단은
    상기 선택신호의 활성화에 응답하여 상기 제1스위칭 수단으로부터 출력되는 신호를 상기 내부 클럭신호로 발생하는 제1전송 게이트; 및
    상기 선택신호의 비활성화에 응답하여 상기 제2스위칭 수단으로부터 출력되는 신호를 상기 내부 클럭신호로 발생하는 제2전송 게이트를 구비하는 것을 특징으로 하는 지연 동기 회로.
  12. 제10항에 있어서, 상기 제1가변 지연단은
    상기 종속 연결된 복수개의 지연 소자들중 소정 개수의 지연 소자들로 이루어지고,
    상기 제2가변 지연단은
    상기 종속 연결된 복수개의 지연 소자들중 상기 소정 개수의 지연 소자들을 제외한 나머지 개수의 지연 소자들로 이루어지는 것을 특징으로 하는 지연 동기 회로.
  13. 제12항에 있어서, 상기 제1스위칭 수단은
    상기 복수 비트의 제어신호의 상위 비트의 데이터의 각 비트에 응답하여 상기 소정 개수의 지연 소자들 각각의 출력신호를 상기 제1출력 라인으로 전송하는 제1스위치들을 구비하고,
    상기 제2스위칭 수단은
    상기 복수 비트의 제어신호의 하위 비트의 데이터의 각 비트에 응답하여 상기 소정 개수의 지연 소자들을 제외한 나머지 지연 소자들 각각의 출력신호를 상기 제2출력 라인으로 전송하는 제2스위치들을 구비하는 것을 특징으로 하는 지연 동기 회로.
  14. 제13항에 있어서, 상기 제1 및 제2스위치들은
    NMOS트랜지스터를 구비하는 것을 특징으로 하는 지연 동기 회로.
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