KR100937949B1 - 지연 고정 루프 회로 - Google Patents

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Abstract

본 발명은 지연고정루프회로에 관한 것으로 하나의 지연고정수단의 지연량을 더 이상 감소시킬 수 없는 경우에 대비하여 상기 지연고정수단의 지연량보다 많은 지연량만큼 지연시키는 하나 이상의 지연고정수단을 더 구비한 지연고정루프회로에 관한 것으로서, 본 발명에 따른 지연고정루프회로는 메모리 장치의 위상스큐를 보상하기 위해 상기 메모리 장치의 외부클럭을 제 1 지연량만큼 지연시켜 제 1 내부클럭을 출력하는 제 1 지연고정수단; 상기 외부클럭을 상기 제 1 지연량보다 많은 제 2 지연량만큼 지연시켜 제 2 내부클럭을 출력하는 제 2 지연고정수단; 및 상기 제 1 내부클럭과 상기 제 2 내부클럭 중 하나를 상기 메모리 장치의 내부클럭으로 선택하여 출력하는 선택수단을 포함한다.
지연고정수단, 락킹, 지연량, 지연라인

Description

지연 고정 루프 회로{DELAY LOCKED LOOP CIRCUIT}
본 발명은 지연고정루프(Delay Locked Loop, DLL)회로에 관한 것이다.
일반적으로 지연고정루프회로는 예를 들어 동기식 반도체 메모리 장치의 외부로부터 입력되는 클럭 신호를 이용하여 상기 메모리 장치로부터 출력되는 데이터의 타이밍을 제어하는 회로이다.
상기 메모리 장치의 출력 데이터가 오류 없이 칩셋으로 전송되기 위해서는 상기 메모리 장치와 상기 칩셋이 클럭 신호에 동기되어야 한다. 그러나, 상기 메모리 장치로 입력되는 외부 클럭 신호는 상기 메모리 장치의 내부 회로에 의해 지연되기 때문에 외부 클럭 신호와 내부 클럭 신호간에 위상차가 발생한다. DLL은 상기 메모리 장치 내부 회로에 의해 발생되는 위상 스큐(Clock Skew)를 보상하여 상기 메모리 장치로부터 출력되는 데이터와 클럭 신호간의 위상차를 제거한다.
도 1은 종래의 지연고정루프회로의 구성도이다.
도1에 도시된 바와 같이, 종래의 지연고정루프회로는 위상비교부(103), 지연라인부(105), 지연제어부(107), 레플리카모델부(109)로 구성된다.
위상비교부(103)는 외부클럭(extclk)과 레플리카모델부(109)로부터 피드백되는 피드백클럭(fb)의 위상을 비교하여 두 클럭의 위상차를 검출한다. 위상비교부(103)는 검출된 위상차에 기초한 제어 신호를 생성한다. 지연제어부(107)는 쉬프트 레지스터로서 상기 제어 신호에 기초하여 외부클럭(extclk)의 쉬프트 방향 및 쉬프트 량 즉, 지연량을 결정하여 지연라인부(105)를 제어한다. 따라서 지연라인부(105)로 입력된 외부클럭(extclk)은 지연제어부(107)에 의해 결정된 지연의 증가 또는 감소 및 지연량에 따라 지연된다. 레플리카모델부(109)에는 상기 메모리 장치 내부 경로의 클럭 지연 성분이 모델링되어 있다. 레플리카모델부(109)는 지연라인부(105)에 의해 지연된 외부클럭(extclk)을 상기 모델링에 따라 지연시켜 위상비교부(103)로 피드백클럭(fb)을 출력한다.
결국 상기의 과정을 거쳐 지연라인부(103)에 의해 지연된 외부클럭(extclk)은 레플리카모델부(109)를 통과한 피드백클럭(fb)으로서 외부클럭(extclk)과 위상 일치되며, 이 때 지연 고정 즉, 락킹(locking)된다.
여기서, 지연제어부(107)에 의해 결정되는 지연라인부(105)의 지연량은 다음의 [수학식 1]에 따른다.
Dd = N*Text - Dfb
여기서, Dd는 지연라인부(105)의 지연량 즉, 외부클럭(extclk)의 지연량이며, Text는 외부클럭(extclk)의 주기, Dfb는 레플리카모델부(109)로부터 출력되는 피드백클럭(fb)의 지연량, N은 설계에 따라 결정되는 정수이다.
도 2는 도 1의 지연제어부(107)에 의해 결정되는 지연량(Dd)을 설명하기 위한 타이밍도이다. 도면에 도시된 바와 같이, 외부클럭(extclk)의 주기(Text)가 예를 들어 5이고, N이 1, 레플리카모델부(109)로부터 출력되는 피드백클럭(fb)의 지연량(Dfb)이 3인경우 지연라인부(105)의 지연량(Dd)은 2가 된다. 즉, 지연라인부(105)의 지연량(Dd)에 의해 지연된 외부클럭(extclk)은 레플리카모델부(109)를 통과한 피드백클럭(fb)으로서 외부클럭(extclk)과 위상 일치되며 이때, 지연량(Dd)이 고정 즉, 락킹된다.
여기서, 종래기술에 따르면, 레플리카모델부(109)로부터 출력되는 피드백클럭(fb)의 지연량(Dfb)은 전원 변동 등의 다양한 요소로부터 영향을 받으며, 이러한 영향으로 인해 레플리카모델부(109)로부터 출력되는 피드백클럭(fb)의 지연량(Dfb)이 증가하면, 상기 [수학식 1]에서 소정 값으로 고정된 N*Text보다 더 커지게 되어, 락킹이 되지않는 문제점이 있다.
상기 문제점을 해결하기 위해서는 N을 증가시켜야 하는데, 이 경우 N이 증가될수록 지연라인부(105)의 지연량(Dd)도 증가하게 되고 따라서 락킹까지 소요시간 이 증가하게 된다는 문제점 및 지터가 발생하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 피드백클럭(fb)의 지연량(Dfb)이 증가하더라도 락킹시킬 수 있는 지연고정루프회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 메모리 장치의 위상스큐를 보상하기 위해, 상기 메모리 장치의 외부클럭을 제 1 지연량만큼 지연시켜 제 1 내부클럭을 출력하는 제 1 지연고정수단; 상기 외부클럭을 상기 제 1 지연량보다 많은 제 2 지연량만큼 지연시켜 제 2 내부클럭을 출력하는 제 2 지연고정수단; 및 상기 제 1 내부클럭과 상기 제 2 내부클럭 중 하나를 상기 메모리 장치의 내부클럭으로 선택하여 출력하는 선택수단을 포함하는 지연고정루프회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 메모리 장치의 위상스큐를 보상하기 위해, 상기 메모리 장치의 외부클럭을 제 1 지연량만큼 지연시켜 제 1 내부클럭을 출력하는 제 1 지연고정수단; 상기 제1내부클럭과 제2내부클럭의 위상 비교 결과에 응답하여 상기 외부클럭을 제 2 지연량 - 상기 제 2 지연량은 상기 제 1 지연량보다 큼 - 만큼 지연시켜 상기 제 2 내부클럭을 출력하는 제 2 지연고정수단; 및 상기 제 1 내부클럭과 상기 제 2 내부클럭 중 하나를 상기 메모리 장치의 내부클럭으로 선택하여 출력하는 선택수단을 포함하는 지연고정루프회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 메모리 장치의 위상스큐를 보상하기 위해, 각각 다른 지연량을 가지며 상기 각각 다른 지연량만큼 상기 메모리 장치의 외부클럭을 지연시켜 상기 내부클럭을 출력하는 다수의 지연고정수단; 및 상기 다수의 지연고정수단의 내부클럭 중 하나를 상기 메모리 장치의 내부클럭으로 선택하여 출력하는 선택수단을 포함하는 지연고정루프회로를 제공한다.
본 발명에 따르면, 지연고정루프회로는 피드백클럭(fb)의 지연량(Dfb)이 증가하더라도 락킹시킬 수 있는 한편, 불필요한 소요시간 및 지터없이 락킹시킬 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 본 발명의 일실시예에 따른 지연고정루프회로는 메모리 장치의 위상스큐를 보상하기 위해, 상기 메모리 장치의 외부클럭(extclk)을 제 1 지연량(Dd_1)만큼 지연시켜 제 1 내부클럭(clk_out1)을 출력하는 제 1 지연고 정수단(301); 외부클럭(extclk)을 제 1 지연량(Dd_1)보다 많은 제 2 지연량(Dd_2)만큼 지연시켜 제 2 내부클럭(clk_out2)을 출력하는 제 2 지연고정수단(331); 및 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2) 중 하나를 상기 메모리 장치의 내부클럭으로 선택하여 출력하는 선택수단(351)을 포함한다.
제 1 지연고정수단(301)은 외부클럭(extclk)과 제 1 피드백클럭(fb1)의 위상을 비교하여 외부클럭(extclk)의 제 1 지연량(Dd_1)을 산출하는 제 1 위상비교부(303); 제 1 지연량(Dd_1)에 기초하여 제 1 내부클럭(clk_out1)을 출력하는 제 1 지연부(306); 및 제 1 내부클럭(clk_out1)을 소정 지연 모델링에 따라 지연시켜 제 1 피드백클럭(fb1)을 출력하는 제 1 레플리카모델부(309)를 포함한다.
제 1 지연부(306)는 제 1 지연량(Dd_1)에 기초하여 외부클럭(extclk)을 지연시키는 제 1 지연제어신호(sel1)를 출력하는 제 1 지연제어부(307); 제 1 지연제어신호(sel1)에 기초하여 외부클럭(extclk)을 지연시키는 제 1 지연라인부(305)를 포함한다.
제 2 지연고정수단(331)은 외부클럭(extclk)과 제 2 피드백클럭(fb2)의 위상을 비교하여 외부클럭(extclk)의 제 2 지연량(Dd_2)을 산출하는 제 2 위상비교부(333); 제 2 지연량(Dd_2)에 기초하여 제 2 내부클럭(clk_out2)을 출력하는 제 2 지연부(336); 및 제 2 내부클럭(clk_out2)을 소정 지연 모델링에 따라 지연시켜 제 2 피드백클럭(fb2)을 출력하는 제 2 레플리카모델부(339)를 포함한다.
제 2 지연부(336)는 제 2 지연량(Dd_2)에 기초하여 외부클럭(extclk)을 지연시키는 제 2 지연제어신호(sel2)를 출력하는 제 2 지연제어부(337); 및 제 2 지연 제어신호(sel2)에 기초하여 외부클럭(extclk)을 지연시키는 제 2 지연라인부(335)를 포함한다.
제 1 및 제 2 위상비교부(303, 333)는 외부클럭(extclk)과 제 1 및 제 2 레플리카모델부(309, 339)로부터 피드백되는 제 1 및 제 2 피드백클럭(fb1, fb2)의 위상을 비교하여 두 클럭의 위상차를 검출한다. 제 1 및 제 2 위상비교부(303, 333)는 검출된 위상차에 기초한 제어신호(sle, slo, sre, sro)를 생성한다. 제 1 및 제 2 지연제어부(307, 337)는 쉬프트 레지스터로서 상기 제어신호(sle, slo, sre, sro)에 기초하여 외부클럭(extclk)의 쉬프트 방향 및 쉬프트량 즉, 지연량(Dd_1, Dd_2)을 결정하여 제 1 및 제 2 지연라인부(305, 335)를 제어한다. 따라서 제 1 및 제 2 지연라인부(305, 335)로 입력된 외부클럭(extclk)은 제 1 및 제 2 지연제어부(307, 337)에 의해 결정된 지연량(Dd_1, Dd_2)에 따라 지연된다. 제 1 및 제 2 레플리카모델부(309, 339)에는 메모리 장치 내부 경로의 클럭 지연 성분이 모델링되어 있다. 제 1 및 제 2 레플리카모델부(309, 339)는 제 1 및 제 2 지연라인부(305, 335)에 의해 지연된 외부클럭(extclk) 즉, 제 1 및 제 2 내부클럭(clk_out1, clk_out2)을 상기 모델링에 따라 지연시켜 제 1 및 제 2 위상비교부(303, 333)로 제 1 및 제 2 피드백클럭(fb1, fb2)을 출력한다.
결국 지연라인부(305, 335)에 의해 지연된 외부클럭(extclk) 즉, 제 1 및 제 2 내부클럭(clk_out1, clk_out2)은 메모리 장치 내부의 지연에 의해 외부클럭(extclk)과 위상 일치되도록 지연량(Dd_1, Dd_2)이 고정, 즉 락킹된다. 락킹된 제 1 및 제 2 내부클럭(clk_out1, clk_out2)은 반도체 장치내에서 내부클럭으로 이 용된다.
선택수단(351)은 제 1 지연제어부(307)로부터 출력되는 선택신호(INPen)에 기초하여 제 1 및 제 2 지연라인부(305, 335)에 의해 지연된 제 1 및 제 2 내부클럭(clk_out1, clk_out2) 중에서 어느 하나를 선택하여 출력한다. 예를 들어, 선택수단(351)은 제 1 지연라인부(305)에 의해 지연된 제 1 내부클럭(clk_out1)을 디폴트로 선택하는 한편, 선택신호(INPen)에 기초하여 제 2 지연라인부(335)에 의해 지연된 제 2 내부클럭(clk_out2)을 선택할 수 있다.
한편, 본 발명에 따르면, 제 1 지연량(Dd_1)과 제 2 지연량(Dd_2)은 서로 상이하다. 즉, 제 1 지연고정수단(301)과 제 2 지연고정수단(331)은 상기 [수학식 1]의 N이 서로 다르게 설정되어 있다. 예를 들어, 제 1 지연고정수단(301)의 N은 1, 제 2 지연고정수단(331)의 N은 2로 설정된다. 도 3은 제 1 지연량(Dd_1)이 제 2 지연량(Dd_2)보다 작은 실시예이다.
제 1 및 제 2 레플리카모델부(309, 339)로부터 출력되는 제 1 및 제 2 피드백클럭(fb1, fb2)의 지연량(Dfb)이 증가하면 제 1 및 제 2 지연량(Dd_1, Dd_2)은 점차 감소한다. 제 1 및 제 2 피드백클럭(fb1, fb2)의 지연량(Dfb)이 계속 커져, 제 1 지연량(Dd_1)이 더 이상 감소될 수 없는 경우 제 1 내부클럭(clk_out1)은 락킹될 수 없으며, 이 경우 제 1 지연제어부(307)는 선택신호(INPen)를 인에이블한다.
한편, 제 2 지연량(Dd_2)은 제 1 지연량(Dd_1)보다 많기 때문에, 제 1 내부클럭(clk_out1)이 락킹되지 않더라도 제 2 내부클럭(clk_out2)은 락킹될 수 있다.
결국, 선택수단(351)은 제 1 지연량(Dd_1)을 더 이상 감소시킬 수 없는 경우 즉, 제 1 지연고정수단(301)이 상기 내부클럭과 외부클럭(extclk)의 스큐를 보상할 수 없는 경우에 제 1 지연제어부(307)로부터 출력되는 선택신호(INPen)에 응답하여 제 2 지연라인부(335)에 의해 지연된 제 2 내부클럭(clk_out2)을 선택하여 출력함으로써 지연고정루프회로는 락킹된 신호를 출력할 수 있다.
이상에서 설명된 바와 같이, 본 발명의 일실시예에 따르면, 제 1 및 제 2 레플리카모델부(309, 339)로부터 출력되는 제 1 및 제 2 피드백클럭(fb1, fb2)의 지연량(Dfb)이 증가하여 제 1 내부클럭(clk_out1)이 락킹되지 않더라도에 제 2 내부클럭(clk_out2)은 락킹될 수 있기 때문에, 제 1 및 제 2 레플리카모델부(309, 339)로부터 출력되는 제 1 및 제 2 피드백클럭(fb1, fb2)의 지연량(Dfb)이 증가하여도 지연고정루프회로는 락킹된 신호를 출력할 수 있다. 또한 제 1 지연량(Dd_1)이 제 2 지연량(Dd_2)보다 적기 때문에 제 1 및 제 2 피드백클럭(fb1, fb2)의 지연량(Dfb)이 적은 경우에는, 락킹시키는데 소요되는 시간이 적은 제 1 내부클럭(clk_out1)을 출력함으로써 락킹시키는데 소요되는 불필요한 시간 및 지터를 제거할 수 있다.
한편, 제 1 지연라인부(305)와 제 2 지연라인부(335)는 공유될 수 있는데 이는 후술할 본 발명의 다른 실시예에서 함께 설명하기로 한다.
도 4는 도 3의 제 1 위상비교부(303)를 나타내는 상세 구성도이다.
제 1 위상비교부(303)는 외부클럭(extclk)과 제 1 피드백클럭(fb1)을 비교하 는 위상검파기(401) 및 제 1지연제어부(307)에 전달될 제어 신호(sle, slo, sre, sro)를 생성하는 제어기(403)를 포함한다.
도면에는 제 1 위상비교부(303)가 도시되었다. 제 2 위상비교부(333) 역시 제 1 위상비교부(303)와 구성이 동일하다. 이하에서는 제 1 위상비교부(303)를 중심으로 설명된다.
예를 들어 상세히 설명하기로 한다. 외부클럭(extclk)의 상승 에지에 제 1 피드백클럭(fb1)이 로우 레벨로 위상이 어긋난 경우 위상검파기(401)의 플립플롭(407)의 출력 신호 cmp1는 로우 레벨이 된다. cmp1는 인버터(409)를 거쳐 하이 레벨로 래치부(411)에 리셋신호(rst)와 함께 입력된다. 초기 리셋신호(rst)는 로우 레벨로 동작한 후 하이 레벨로 된다. 래치부(411)의 로우레벨 출력신호는 인버터(413)를 거치고 제 1 홀드신호(hold_1)는 하이 레벨이 된다. 따라서 노어게이트(415)를 거친 출력 신호는 로우 레벨이며 인버터(417)를 거친 위상검파기(401)의 출력은 하이 레벨이 된다.
제어기(403)는 펄스 생성기(419)와 다수의 낸드게이트, 인버터를 포함한다. 펄스 생성기(419)는 외부클럭(extclk)을 입력받아 외부클럭(extclk) 주기의 두배의 주기를 가지며 180도 위상차를 가지는 두 개의 펄스를 생성한다. 위상검파기(401)의 플립플롭(407)은 상승 에지에서만 신호를 트리거하므로 펄스 생성기(419)가 제어신호(sle, slo, sre, sro)를 상승 에지에서 다음 상승에지까지 유지시키는데 사용되는 것이다. 상기 두 개의 펄스는 각각 sle, sre 신호 출력단, 그리고 slo, sro 신호 출력단에 입력된다.
또한 제어기(403)는 위상검파기(401)의 출력 신호를 sre, sro 신호 출력단에, 그리고 반전된 신호를 sle, slo 신호 출력단에 입력받는다. 따라서 위상검파기(401)의 출력 신호가 하이레벨이면 sre, sro 신호를 출력하게 되고 로우레벨이면 slo, sle 신호를 출력하게 된다.
상기의 경우 위상검파기(401)의 출력이 하이 레벨이고 sre, sro 신호 출력단에 입력되므로 제 1 지연량(Dd_1)을 증가시키는 sre, sro 신호를 출력하게 된다. 초기에 제 1 및 제 2 지연제어부(307, 337)의 쉬프트 레지스터는 제 1 지연량(Dd_1)이 0인 상태이므로 제 1 지연량(Dd_1)을 증가시켜 락킹한다. 외부클럭(extclk)을 계속 지연시키면 외부클럭(extclk)의 상승 에지에 제 1 피드백클럭(fb1)이 하이 레벨이 된다.
이 때 위상검파기(401)의 플립플롭(407)의 출력 신호 cmp1는 하이 레벨이며 cmp1는 인버터(409)를 거쳐 래치부(411)에 입력된다. 이 때 리셋(rst)신호는 하이 레벨이고 인버터(413)를 거치면 홀드(hold)신호는 로우 레벨이 된다. 노어게이트(415)를 거치고 인버터(417)를 거치면 위상검파기(401)의 출력은 하이 레벨이 된다. 그리고 제어기(403)는 sre, sro 신호를 출력하여 제 1 지연량(Dd_1)을 증가시킨다.
결국 외부클럭(refclk)의 상승 에지에 제 1 피드백클럭(fb1)이 다시 로우 레벨이 된다. 이 때는 먼저 로우 레벨이 된 경우와 달리 제 1 홀드신호(hold_1)가 로우 레벨이므로 위상검파기(401)의 출력은 로우 레벨이 되며 상기의 경우와 달리 sle, slo 신호를 출력하여 제 1 지연량(Dd_1)을 감소시킨다. 이후 위상검파기(401) 의 출력은 다시 하이 레벨이 되어 제 1 지연량(Dd_1)을 증가시키고 다시 로우 레벨이 되어 제 1 지연량(Dd_)을 감소시킨다. 즉, 위상검파기(401)는 하이 레벨 신호와 로우 레벨 신호를 번갈아 출력하게 되고 이 때 락킹이 되었다고 볼 수 있으며 이는 디지털 회로의 특성상 지연량(Dd)을 연속적으로 취할 수 없기 때문이다.
도 5는 도 3의 제 1 지연제어부(307)를 나타내는 상세 구성도이다.
제 1 지연제어부(307)가 선택신호(INPen)를 인에이블한다는 점을 제외하고는 제 1 지연제어부(307)와 제 2 지연제어부(337)는 동일한 구성으로서 쉬프트 레지스터이다. 이하에서는 제 1 지연제어부(307)를 중심으로 설명된다.
제어기(403)의 제어신호(sle, slo, sre, sro)에 의해 제 1 지연제어부(307)가 제어된다. 제 1 지연제어부(307)의 지연제어신호(sel1)가 제 1 지연라인부(305)로 전달되어 제 1 지연라인부(305)의 제 1 지연량(Dd_1)이 제어된다.
sle는 외부클럭(extclk)의 짝수번째 상승에지에 동기되어 생성되어 쉬프트 레지스터의 데이터를 왼쪽으로 쉬프트시키고 slo는 홀수번째 상승에지에 동기되어 생성되어 쉬프트 레지스터의 데이터를 왼쪽으로 쉬프트시킨다. sre는 외부 클럭(extclk)의 짝수번째 상승에지에 동기되어 생성되어 쉬프트 레지스터의 데이터를 오른쪽으로 쉬프트시키고 sro는 홀수번째 상승에지에 동기되어 생성되어 쉬프트 레지스터의 데이터를 오른쪽으로 쉬프트시킨다.
즉, 제 1 지연제어부(307)는 제 1 지연량(Dd_1)을 증가시킬 경우에는 제 1 지연제어신호(sel1)를 오른쪽으로 쉬프트시키고 감소시킬 경우에는 왼쪽으로 쉬프 트시킨다. 제 1 지연량(Dd_1)을 더 이상 감소시킬 수 없는 경우 즉, 제 1 지연제어신호(sel1)가 맨 왼쪽으로 쉬프트된 경우(즉, sel1[0] 신호가 출력되는 경우)는 제 1 지연고정수단(301)에서 락킹될 수 없는 경우이다. 제 1 지연제어부(307)는 이 때의 제 1 지연제어신호(sel1)를 인에이블하여 선택신호(INPen)로서 선택수단(405)에 전달한다. 제 1 지연량(Dd_1)을 더 이상 감소시킬 수 없는 경우 선택신호(INPen)는 인에이블 상태를 유지하며 선택수단(405)은 선택신호(INPen)에 응답하여 제 2 내부클럭(clk_out2)을 출력하게 된다.
도 6은 본 발명의 다른 일실시예에 따른 지연고정루프회로 구성도이다.
도 6에 도시된 바와 같이, 본 발명의 다른 일실시예에 따른 지연고정루프회로는 메모리 장치의 위상스큐를 보상하기 위해, 상기 메모리 장치의 외부클럭(extclk)을 제 1 지연량(Dd_1)만큼 지연시켜 제 1 내부클럭(clk_out1)을 출력하는 제 1 지연고정수단(601); 제1내부클럭(clk_out1)과 제2내부클럭(clk_out2)의 위상 비교 결과에 응답하여 외부클럭(extclk)을 제 2 지연량(Dd_2) - 제 2 지연량(Dd_2)은 제 1 지연량(Dd_1)보다 큼 - 만큼 지연시켜 제2내부클럭(clk_out2)을 출력하는 제2지연고정수단(631); 및 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2) 중 하나를 상기 메모리 장치의 내부클럭으로 선택하여 출력하는 선택수단(651)을 포함한다.
도 6의 실시예는, 도 3의 실시예와 달리, 제 1 지연고정수단(601)과 제 2 지연고정수단(631)이 하나의 공유 지연라인부(605)를 공유한다. 공유 지연라인 부(605)는, 도 3의 제 1 및 제 2 지연라인부(305, 335)에 대응하는 요소로서, 도 3의 제 1 및 제 2 지연고정수단(301, 331)이 제 1 및 제 2 지연라인부(305, 335)를 구비하는 경우보다 칩의 면적이 감소된다. 공유 지연라인부(605)는 하나의 외부클럭(extclk)을 입력받아 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2)을 출력한다.
외부클럭(extclk)은 제 1 지연고정수단(601) 및 공유지연라인부(605)로 입력된다. 선택수단(651)은 제 1 지연고정수단(601)에 의한 제 1 내부클럭(clk_out1)을 디폴트로 선택하는 한편, 선택신호(INPen)에 기초하여 제 2 지연고정수단(631)에 의한 제 2 내부클럭(clk_out2)을 선택할 수 있다. 제 1 및 제 2 내부클럭(clk_out1, clk_out2)은 후술된다.
제 1 지연고정수단(601)과 제 2 지연고정수단(631)은 각각 제 1 및 제 2 지연제어부(607, 637)를 포함한다. 제 1 및 제 2 지연제어부(607, 637)는 도 3의 제 1 및 제 2 지연제어부(307, 337)와 동일한 구성이다.
제 1 지연고정수단(601)은 제 1 위상비교부(603) 및 레플리카모델부(609)를 더 포함한다. 제 1 위상비교부(603) 및 레플리카모델부(609)는 각각 도 3의 제 1 및 제 2 위상비교부(303, 333),제 1 및 제 2 레플리카모델부(309, 339)와 동일한 구성이다.
제 2 지연고정수단(631)은 제 2 위상비교부(633)를 더 포함한다. 제 2 위상비교부(633)는 제 1 내부클럭(clk_out1)을 입력받아 제 2 내부클럭(clk_out2) 및 지연시킨 제 2 내부클럭(clk_out2) 각각과 위상을 비교하여 외부클럭(extclk)의 제 2 지연량(Dd_2)을 산출한다.
공유지연라인부(605)는 제 1 지연고정수단(601)과 제 2 지연고정수단(631)의 제 1 및 제 2 지연제어부(607, 637)의 제어를 받으며 서로 다른 제 1 및 제 2 지연량(Dd_1, Dd_2)으로 지연된 제 1 및 제 2 내부클럭(clk_out1, clk_out2)을 출력한다.
도 6은 제 1 지연량(Dd_1)이 제 2 지연량(Dd_2)보다 작은 실시예이다.
기본적으로 도 6의 실시예는, 도 3의 실시예와 유사하게, 레플리카모델부(609)로부터 출력되는 피드백클럭(fb)의 지연량(Dfb)이 계속 증가하여 제 1 지연량(Dd_1)을 더 이상 감소시킬 수 없으면, 제 1 내부클럭(clk_out1)은 락킹이 될 수 없으며, 이 경우 제 1 지연고정수단(601)의 제 1 지연제어부(607)는 선택신호(INPen)를 인에이블한다.
한편, 제 2 지연고정수단(631)은 제 1 지연고정수단(601)의 제 1 내부클럭(clk_out1)에 기초하여 제 1 지연량(Dd_1)보다 많은 제 2 지연량(Dd_2)을 갖는다. 이는 제 2 지연고정수단(631)이 외부클럭(extclk)이 아닌 제 1 내부클럭(clk_out1)과 위상을 비교하면서 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2)이 위상차를 갖도록 제 2 내부클럭(clk_out2)을 지연시킨 후 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2)의 위상을 비교하기 때문이다.
자세히 설명하면, 초기에 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2)의 위상이 동일하나 제 2 지연고정수단(631)은 제 2 내부클럭(clk_out2)을 지연시켜 위상을 비교하기 때문에 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2)은 위상차가 발생한다. 따라서 제 1 내부클럭(clk_out1)이 락킹되는 동안 제 2 지연량(Dd_2)은 제 1 지연량(Dd_1)과 동일한 지연량(Dd)을 갖는다.
제 1 내부클럭(clk_out1)의 락킹이후, 제 1 내부클럭(clk_out1)은 지연되지 않으나, 제 2 지연고정수단(631)은 제 1 내부클럭(clk_out1)과 동일한 지연량(Dd)을 가진 제 2 내부클럭(clk_out2)을 지연시켜 입력받기 때문에 위상차이가 발생하여 제 2 지연량(Dd_2)은 제 1 지연량(Dd_1)보다 더 많아진다.
한편, 제 2 지연량(Dd_2)이 제 1 지연량(Dd_2)보다 많으므로 제 1 지연량(Dd_1)을 더 이상 감소시킬 수 없는 경우에도 제 2 지연량(Dd_2)은 감소시킬 수 있고 따라서 제 2 지연고정수단(631)에서 락킹 상태가 유지된다. 제 1 지연량(Dd_1)을 더 이상 감소시킬 수 없는 경우 선택수단(651)은 선택신호(INPen)에 응답하여 제 2 내부클럭(clk_out2)를 선택하여 출력한다. 선택수단(651)로부터 출력되는 제 2 내부클럭(clk_out2)은 레플리카모델부(607)를 거쳐 피드백되는 신호로서 제 1 위상비교부(603)에 입력된다.
즉, 제 1 내부클럭(clk_out1)이 락킹되지 않더라도 제 1 위상비교부(603)는 제 1 내부클럭(clk_out1)으로부터 피드백되는 신호가 아닌 제 2 내부클럭(clk_out2)으로부터 피드백되는 신호를 입력받음으로써 제 2 지연고정수단(601)에서 제 2 지연량(Dd_2)이 감소될 수 있다. 보다 자세한 설명은 제 2 위상비교부(631)에 대한 도면 설명에서 후술한다.
결국, 선택수단(651)은 제 1 지연제어부(607)로부터 출력되는 선택신호(INPen)에 기초하여, 공유지연라인부(605)로부터 출력되는 제 1 및 제 2 내부클 럭(clk_out1, clk_out2)중에서 제 2 내부클럭(clk_out2)을 선택하여 출력함으로써 지연고정루프회로는 락킹된 신호를 출력할 수 있다.
한편, 제 2 지연고정수단(631)은 공유지연라인부(605)로부터 출력되는 제 1 및 제 2 내부클럭(clk_out1, clk_out2)에 기초하여 외부클럭(extclk)을 지연시키는데 제 1 내부클럭(clk_out1)은 레플리카모델부(609)로부터 출력되는 피드백클럭(fb)의 지연량(Dfb)을 이미 반영하고 있다. 따라서 제 2 지연고정수단(631)은, 제 1 지연고정수단(601)과 달리, 레플리카모델부를 구비하지 않으므르 칩 면적이 감소된다.
도 7은 도 6의 제 2 위상비교부(633)를 나타내는 상세 구성도이다.
제 2 위상비교부(633)는 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2)을 비교하는 위상검파기(701)와 제 2 지연제어부(637)에 전달될 제어신호(sle, slo, sre, sro)를 생성하는 제어기(703)를 포함한다.
도 7의 제어기(703)는 도 4의 제어기(403)와 동일하다.
위상검파기(701)는 제 2 지연량(Dd_2)을 제 1 지연량(Dd_1)보다 많도록 하기 위해, 지연시킨 제 2 내부클럭(clk_out2)과 제 1 내부클럭(clk_out2)의 위상을 비교하는 제 1 비교부(731); 선택신호(INPen)가 디스에이블된 경우, 제 2 내부클럭(clk_out2)과 제 1 내부클럭(clk_out1)의 위상을 비교하며, 선택신호(INPen)가 인에이블된 경우, 외부클럭(extclk)과 피드백클럭(fb)을 비교하는 제 2 비교부(733); 제 1 및 제 2 비교부(731, 733)의 비교결과를 입력받아 제어기(703)로 전 달하는 오어게이트부(735)를 포함한다.
제 1 비교부(831)는 제 2 내부클럭클럭(clk_out2)을 지연시키는 지연수단(707), 제 1 내부클럭(clk_out1)의 상승 에지에 지연된 제 2 내부클럭(clk_out2)을 트리거하는 플립플롭(705), 플립플롭(705)의 출력신호를 저장하는 래치수단(711)을 포함한다. 제 2 비교부(733)는 제 1 내부클럭(clk_out1)의 상승 에지에 제 2 내부클럭(clk_out2)을 트리거하는 플립플롭(737); 선택신호(INPen)가 디스에이블된 경우 플립플롭(705)의 출력신호를 패스시키며 선택신호(INPen)가 인에이블된 경우 제 1 위상비교부(603)의 cmp1신호를 패스시키는 다수의 패스게이트(739, 741)를 포함한다.
제 1 비교부(731)는 제 2 내부클럭(clk_out2)을 지연시켜 입력받고 플립플롭(705)은 제 1 내부클럭(clk_out1)의 상승 에지에 제 2 내부클럭(clk_out2)을 트리거하기 때문에 플립플롭(705)의 출력 레벨은 로우 레벨이 된다. 이 때 제 2 지연량(Dd_2)이 제 1 지연량(Dd_1)보다 많도록 하기 위해 지연수단(707)의 지연 정도는 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2)의 위상이 어긋날 정도면 충분하다.
상기 로우 레벨 신호는 인버터(709)를 거쳐 반전되고 래치수단(711)에 리셋신호(rst)와 함께 입력된다. 초기 리셋신호(rst)는 로우레벨이고 이후 하이레벨로 이전 값을 기억하게 되므로 래치수단(711)의 출력 레벨은 로우 레벨이 된다. 다시 인버터(713)를 통과하면 제 2 홀드신호(hold_2)는 하이 레벨이 된다. 하이레벨 신호가 노어게이트(715)에 입력되므로 cmp2신호와 관계없이 제 2 지연량(Dd_2)을 증 가시키는 제어기(703)의 sre, sro 제어신호를 발생시킨다.
제 1 지연고정수단(601)은 제 1 내부클럭(clk_out1)이 락킹될 때까지 외부클럭(extclk)을 지연시켜 제 1 내부클럭(clk_out1)을 출력하고 제 2 내부클럭(clk_out2)은 지연수단(707)에 의해 제 1 내부클럭(clk_out1)보다 더 지연되어 플립플롭(705)에 입력된다. 따라서 제 2 지연량(Dd_2)은 제 1 지연고정수단(601)이 락킹되는 동안 제 1 지연량(Dd_1)과 동일한 지연량(Dd)을 갖는다.
이후 제 1 내부클럭(clk_out1)이 락킹이 되면 제 1 내부클럭(clk_out1)은 더 이상 지연되지 않는다. 그러나 제 2 내부클럭(clk_out2)은 제 1 내부클럭(clk_out1)이 락킹된 이후에도 지연된다. 제 2 내부클럭(clk_out2)이 제 1 내부클럭(clk_out1)과 180도의 위상차를 갖게되면 플립플롭(705)의 출력 레벨은 하이 레벨이 되며 래치수단(711)에 하이레벨인 리셋신호(rst)와 로우레벨이 입력되므로 래치수단(711)은 하이레벨을 출력한다. 인버터(713)를 거친 제 2 홀드신호(hold_2)는 로우 레벨이 된다. 따라서 더 이상 제 1 비교부(731)에 의해 제 2 지연량(Dd_2)은 증가하지 않는다.
이 때 제 2 비교부(733)의 플립플롭(737)의 출력신호(cmp2) 역시 하이 레벨이고 선택신호(INPen)가 로우레벨로 디스에이블되었으므로 제 2 비교부(733)의 패스게이트(741)가 턴온되어 제 2 비교부(733)는 cmp2 신호를 출력한다. 따라서 제 2 홀드신호(hold_2)가 로우레벨이더라도 오어게이트부(735)의 노어게이트(715)와 인버터(717)에 의해 위상검파기(701)의 출력신호는 하이레벨 신호이며 제어기(703)는 제 2 지연량(Dd_2)을 증가시키는 sre, sro 제어신호를 출력한다.
이후 제 2 내부클럭(clk_out2)는 계속 지연되고 제 1 내부클럭(clk_out1)과 한주기 차이가 나면 제 1 비교부(731)의 플립플롭(705)의 출력신호는 다시 로우레벨이 된다. 상기 로우레벨 신호는 인버터(709)를 거치고 하이레벨로 래치수단(711)에 입력된다. 리셋신호(rst) 역시 하이레벨이므로 래치수단(711)은 이전 값을 출력, 즉 하이레벨을 출력한다. 따라서 제 2 홀드신호(hold_2)는 로우레벨이다. 제 2 비교부(733)의 플립플롭(737)의 출력신호(cmp2) 역시 로우레벨이며 따라서 제어기(703)는 제 2 지연량(Dd_2)을 감소시키는 sle, slo 제어신호를 출력한다.
이후 위상검파기(701)는 도 4의 위상검파기(401)과 마찬가지로 하이 레벨 신호와 로우 레벨 신호를 번갈아 출력하게 되고 이 때 제 2 내부클럭(clk_out2)은 락킹이 되었다고 볼 수 있다. 즉, 제 2 내부클럭(clk_out2)은 제 1 지연량(Dd_1)보다 외부클럭의 한주기만큼 많은 제 2 지연량(Dd_2)을 가지고 락킹이 되는 것을 알 수 있다.
한편, 제 1 지연고정수단(601)에서 제 1 지연량(Dd_1)을 더 이상 감소시킬 수 없는 경우를 살펴본다.
이 경우는 제 1 내부클럭(clk_out1)이 락킹될 수 없는 경우로 선택신호(INPen)는 하이레벨로 인에이블된다. 따라서 제 2 비교부(733)의 패스게이트(739)가 턴온되어 제 2 비교부(733)는 제 1 위상비교부(603)의 cmp1신호를 출력한다. 상기의 경우 선택수단(651)은 제 2 내부클럭(clk_out2)을 출력하기 때문에 제 1 위상비교부(603)에서는 외부클럭(extclk)과 제 2 내부클럭(clk_out2)으로부터 피드백된 피드백클럭(fb)의 위상을 비교한다. 그리고 제 1 내부클럭(clk_out1)이 락킹될 수 없더라도 제 1 위상비교부(603)의 cmp1신호를 제 2 위상비교부(633)가 입력받기 때문에 제 2 내부클럭(clk_out2)은 락킹될 수 있다.
도 8은 본 발명에 따른 지연고정루프회로의 동작을 설명하는 타이밍도이다.
초기에 피드백클럭(fb)이 외부클럭(extclk)보다 지연되어 있다. 제 1 지연고정수단(601)에서 제 1 지연량(Dd_1)을 감소시켜서 락킹하기 쉬움에도 불구하고 초기에 공유 지연라인부(605)의 제 1 지연량(Dd_1)은 0이므로 어느 정도 제 1 지연량(Dd_1)을 증가시켜 락킹이 이루어져야 한다.
제 1 위상비교부(603)에서 제 1 홀드신호(hold_1)는 하이레벨이고 따라서 제 1 위상비교부(603)는 제 1 지연량(Dd_1)을 증가시키는 sre, sro 신호를 출력한다. 피드백클럭(fb)이 지연되다가 외부클럭(extclk)와 위상이 일치하면 제 1 위상비교부(603)는 제 1 지연량(Dd_1)을 증가시키는 sro 신호와 제 1 지연량(Dd_1)을 감소시키는 sle 신호를 번갈아 출력한다. 상기 검토한 바와 같이 디지털 회로에서 지연량(Dd)은 연속적으로 변할 수 없고 제 1 지연량(Dd_1)이 t1만큼 증가되어 제 1 지연고정수단(601)에서 락킹이 된다.
제 1 지연고정수단(601)에서 제 1 지연량(Dd_1)이 증가되는 만큼, 제 2 지연고정수단(631)에서 제 2 지연량(Dd_2)을 증가시키는 sre, sro 신호에 의해 제 2 내부클럭(clk_out2)의 지연량(Dd)이 증가한다. 여기서 제 2 내부클럭(clk_out2)은 이해를 돕기위해 피드백클럭(fb)과 같이 레플리카모델부(609)의 지연량(Dfb)이 추가되어 도시되었다. 제 1 내부클럭(clk_out1)의 락킹 이후 더 이상 제 1 지연 량(Dd_1)이 증가하지 않아도 제 2 내부클럭(clk_out2)의 지연량(Dd)은 sre, sro 신호에 의해 증가한다. 제 2 위상비교부(631)가 제 2 내부클럭(clk_out2)을 지연시켜 입력받기 때문에 cmp3 신호는 하이레벨이고 오어게이트부(735)를 통과한 하이레벨은 제어기(703)에서 sre, sro 신호를 출력시킨다.
이후 제 2 내부클럭(clk_out2)이 계속 지연되어 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2)의 위상이 180도 이상 차이가 나면 cmp3 신호는 로우레벨이 된다. 그러나 제 2 비교부(833)에 의해 제 1 내부클럭(clk_out1)과 제 2 내부클럭(clk_out2)의 위상이 비교되고 cmp2 신호는 하이레벨이 된다. 따라서 오어게이트부(735)를 통과한 하이레벨은 제어기(703)에서 sre, sro 신호를 출력시키며 제 2 내부클럭(clk_out2)은 t2 만큼의 지연량(Dd)을 더 갖고 sre, slo 신호가 번갈아 출력되며 락킹된다.
즉, 제 2 지연량(Dd_2)는 제 1 지연량(Dd_1) t1보다 많은 t1+t2만큼 지연량(Dd)을 가지고 락킹된다. 상기 도면에서 t1과 t2는 정확한 지연량(Dd)을 나타내는 것은 아니며 제 2 지연고정수단(631)이 제 1 지연고정수단(601)보다 큰 지연량(Dd)을 가지고 락킹됨을 의미한다.
도 9는 도 6의 공유 지연라인부(605)를 나타내는 블럭도이다. 공유 지연라인부(605)은 하나의 입력단을 통해 외부클럭(extclk)을 입력받으며, 제 1 및 제 2 지연제어신호(sel1, sel2)에 각각 응답하여 각각 외부클럭(extclk)을 지연하는 다수의 지연 유닛이 직렬로 연결되어 있는 지연회로(901); 및 지연회로(901)의 출력신 호를 입력받아 선택수단(651)으로 출력하는 출력 드라이버(903, 905)를 포함한다.
지연회로(901)는 제 1 지연제어신호(sle1)와 제 2 지연제어신호(sel2)를 입력받아 제 1 및 제 2 지연량(Dd_1, Dd_2)을 증가 또는 감소시킨다. 그리고 제 1 및 제 2 지연제어신호(se1, sel2)에 따라 지연된 외부클럭(extclk) 즉, 제 1 및 제 2 내부클럭(clk_out1, clk_out2)은 출력 드라이버(903, 905)를 통해 출력된다.
제 1 지연고정수단(601)과 제 2 지연고정수단(631)에서 기능과 구조가 같은 지연라인부를 상기와 같이 공유시킴으로써 칩의 면적을 줄일 수 있는 장점이 있다.
또한 상기 언급한 바와 같이 도 3의 지연고정루프회로의 제 1 및 제 2 지연라인부(305, 335) 역시 상기와 같이 공유될 수 있다.
도 10은 도 9의 지연회로(901)를 나타내는 상세 구성도이다.
지연회로(901)는 직렬로 연결된 다수의 지연 유닛으로 이루어져 있다.
상기 지연 유닛은 외부클럭(extclk)과 전원전압(vdd)을 입력받아 다음 지연 유닛으로 외부클럭(extclk)을 전달하는 전달부(1015); 제 1 지연제어신호(sel1)에 응답하여 제 1 내부클럭(clk_out1)을 출력하는 제 1 지연부(1017); 및 제 2 지연제어신호(sel2)에 응답하여 제 2 내부클럭(clk_out2)을 출력하는 제 2 지연부(1019)를 포함한다.
첫번째 지연 유닛(1101)을 설명하면 외부클럭(extclk)과 전원전압(vdd)이 전달부(1015)의 제 1 낸드게이트(1003)에 입력된다. 제 1 낸드게이트(1003)의 출력 신호와 전원전압(vdd)가 전달부(1015)의 제 2 낸드게이트(1005)에 입력되고 제 2 낸드게이트(1005)의 출력신호는 다음 지연 유닛에 전달된다.
제 1 지연부(1017)의 제 3 낸드게이트(1007)는 외부클럭(extclk)과 제 1 지연제어신호(sel1)을 입력받고 출력신호는 제 1 인버터(1009)를 거쳐서 반전된다. 제 2 지연부(1019)의 제 4 낸드게이트(1011)는 외부클럭(extclk)과 제 2 지연제어신호(sel2)를 입력받고 출력신호는 제 2 인버터(1013)를 거쳐서 반전된다.
즉, 제 3 낸드게이트(1007)와 제 4 낸드게이트(1011)는 제 1 및 제 2 지연제어신호(sel1, sel2)에 따른 신호를 출력하므로 공유 지연라인부(605)는 두 개의 출력을 가진다.
예컨대, 제 1 지연제어신호(sel1)가 다섯번째 지연 유닛의 제 3 낸드게이트(1007)에 입력되면 다섯개의 지연 유닛을 거쳐 지연된 제 1 내부클럭(clk_out1)이 출력되고 제 2 지연제어신호(sel2)가 두번째 지연 유닛의 제 4 낸드게이트(1011)에 입력되면 두 개의 지연 유닛을 거쳐 지연된 제 2 내부클럭(clk_out2)이 출력된다.
도 11은 도 9의 출력 드라이버(903, 905)를 나타내는 상세 구성도이다.
도면에 도시된 바와 같이 출력 드라이버(903, 905)는 제 1 레벨로 터미네이션되는 A 노드; 및 제 1, 2 지연부(1017, 1019)의 각각의 출력신호에 응답하여 A 노드를 제 2 레벨로 구동하는 구동부(1101);를 포함한다.
제 1 및 제 2 지연부(1017, 1019)에 의해 지연된 제 1 및 제 2 내부클럭(clk_out1, clk_out2)의 인에이블 구간에 응답하여 제 1 레벨의 신호를 출력하고 제 1 및 제 2 지연부(1017, 1019)에 의해 지연된 제 1 및 제 2 내부클럭(clk_out1, clk_out2)의 디스에이블 구간에 응답하여 제 2 레벨의 신호를 출력한다.
제 2 지연부(1019)의 출력신호를 입력받는 출력 드라이버(905)는 제 1 지연부(1017)의 출력신호를 입력받는 출력 드라이버(903)와 동일한 구성을 갖는다.
이하에서는 제 1 지연부(1017)의 출력신호를 입력받는 출력 드라이버(903)를 중심으로 설명된다.
제 1 지연부(1017)의 출력신호는 출력 드라이버(903)의 구동부(1101)로 입력된다. 구동부(1101)의 트랜지스터는 제 1 내부클럭(clk_out1)에 응답한다. 제 1 내부클럭(clk_out1)이 로우레벨로 디스에이블된 경우 구동부(1101)의 트랜지스터가 턴온되지않고 A 노드는 전원전압(vdd)에 의해 하이레벨로 터미네이션된다. 제 1 내부클럭(clk_out1)이 하이레벨로 인에이블된 경우 구동부(1101)의 트랜지스터가 턴온되고 A노드는 로우레벨로 구동된다.
A 노드의 논리레벨은 인버터(1105)를 거쳐 제 1 내부클럭(clk_out1)으로 출력된다.
한편, 상기 일실시예는 다수의 지연고정수단을 포함하는 경우로 확장될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 지연고정루프회로의 구성도,
도 2는 도 1의 지연제어부에 의해 결정되는 지연량을 설명하기 위한 타이밍도,
도 3은 본 발명의 일실시예에 따른 지연고정루프회로의 구성도,
도 4는 도 3의 위상비교부를 나타내는 상세 구성도,
도 5는 도 3의 지연제어부를 나타내는 상세 구성도,
도 6은 본 발명의 다른 일실시예에 따른 지연고정루프회로의 구성도,
도 7은 도 6의 제 2 위상비교부를 나타내는 상세 구성도,
도 8은 본 발명의 다른 일실시예에 따른 지연고정루프회로의 동작을 설명하는 타이밍도,
도 9는 도 6의 공유지연라인부를 나타내는 블럭도,
도 10은 도 9의 지연 회로를 나타내는 상세 구성도,
도 11은 도 9의 출력 드라이버를 나타내는 상세 구성도이다.

Claims (16)

  1. 메모리 장치의 위상스큐를 보상하기 위해, 상기 메모리 장치의 외부클럭을 제 1 지연량만큼 지연시켜 제 1 내부클럭을 출력하는 제 1 지연고정수단;
    상기 외부클럭을 상기 제 1 지연량보다 많은 제 2 지연량만큼 지연시켜 제 2 내부클럭을 출력하는 제 2 지연고정수단; 및
    상기 제 1 지연고정수단의 위상스큐 보상 여부에 따라, 상기 제 1 내부클럭과 상기 제 2 내부클럭 중 하나를 상기 메모리 장치의 내부클럭으로 선택하여 출력하는 선택수단
    을 포함하는 지연고정루프회로.
  2. 제 1 항에 있어서,
    상기 선택수단은
    상기 제 1 지연고정수단이 상기 제 1 지연량을 더 이상 감소시킬 수 없는 경우에 상기 제 2 내부클럭을 선택하는
    지연고정루프회로.
  3. 제 1 항에 있어서,
    상기 제 1 지연고정수단은
    상기 외부클럭과 제 1 피드백클럭의 위상을 비교하여 상기 외부클럭의 제 1 지연량을 산출하는 제 1 위상비교부;
    상기 제 1 지연량에 기초하여 상기 제 1 내부클럭을 출력하는 제 1 지연부; 및
    상기 제 1 내부클럭을 소정 지연 모델링에 따라 지연시켜 상기 제 1 피드백클럭을 출력하는 제 1 레플리카모델부
    를 포함하는 지연고정루프회로.
  4. 제 3 항에 있어서,
    상기 제 1 지연부는
    상기 제 1 지연량을 감소시킬 수 없을 경우 선택신호를 인에이블하며
    상기 선택수단은
    상기 선택신호에 응답하여 상기 제 2 내부클럭을 선택하는
    지연고정루프회로.
  5. 제 1항에 있어서,
    상기 제 2 지연고정수단은
    상기 외부클럭과 제 2 피드백클럭의 위상을 비교하여 상기 외부클럭의 제 2 지연량을 산출하는 제 2 위상비교부;
    상기 제 2 지연량에 기초하여 상기 제 2 내부클럭을 출력하는 제 2 지연부; 및
    상기 제 2 내부클럭을 소정 지연 모델링에 따라 지연시켜 상기 제 2 피드백클럭을 출력하는 제 2 레플리카모델부
    를 포함하는 지연고정루프회로.
  6. 제 1항에 있어서,
    상기 제 1 지연고정수단은
    상기 외부클럭과 제 1 피드백클럭의 위상을 비교하여 상기 외부클럭의 제 1 지연량을 산출하는 제 1 위상비교부;
    상기 제 1 지연량에 기초하여 상기 외부클럭을 지연시키는 제 1 지연제어신호를 출력하는 제 1 지연제어부; 및
    공유 지연라인부에서 출력되는 상기 제 1 내부클럭을 소정 지연 모델링에 따라 지연시켜 상기 제 1 피드백클럭을 출력하는 제 1 레플리카모델부
    를 포함하며
    상기 제 2 지연고정수단은
    상기 외부클럭과 제 2 피드백클럭의 위상을 비교하여 상기 외부클럭의 제 2 지연량을 산출하는 제 2 위상비교부;
    상기 제 2 지연량에 기초하여 상기 외부클럭을 지연시키는 제 2 지연제어신호를 출력하는 제 2 지연제어부; 및
    상기 공유 지연라인부에서 출력되는 상기 제 2 내부클럭을 소정 지연 모델링에 따라 지연시켜 상기 제 2 피드백클럭을 출력하는 제 2 레플리카모델부
    를 포함하며
    상기 제 1 지연고정수단과 상기 제 2 지연고정수단은
    상기 제 1 및 제 2 지연제어신호 각각에 응답하여 상기 제 1 및 제 2 내부클럭을 각각 출력하는 상기 공유 지연라인부를 공유하는
    지연고정루프회로.
  7. 메모리 장치의 위상스큐를 보상하기 위해, 상기 메모리 장치의 외부클럭을 제 1 지연량만큼 지연시켜 제 1 내부클럭을 출력하는 제 1 지연고정수단;
    상기 제1내부클럭과 제2내부클럭의 위상 비교 결과에 응답하여 상기 외부클럭을 제 2 지연량 - 상기 제 2 지연량은 상기 제 1 지연량보다 큼 - 만큼 지연시켜 상기 제 2 내부클럭을 출력하는 제 2 지연고정수단; 및
    상기 제 1 지연고정수단의 위상스큐 보상 여부에 따라, 상기 제 1 내부클럭과 상기 제 2 내부클럭 중 하나를 상기 메모리 장치의 내부클럭으로 선택하여 출력하는 선택수단
    을 포함하는 지연고정루프회로.
  8. 제 7항에 있어서,
    상기 선택수단은
    상기 제 1 지연고정수단이 상기 제 1 지연량을 더 이상 감소시킬 수 없는 경우에 상기 제 2 내부클럭을 선택하는
    지연고정루프회로.
  9. 제 7항에 있어서,
    상기 제 1 지연고정수단은
    상기 외부클럭과 피드백클럭의 위상을 비교하여 상기 외부클럭의 제 1 지연량을 산출하는 제 1 위상비교부;
    상기 제 1 지연량에 기초하여 상기 제 1 내부클럭을 출력하는 제 1 지연부; 및
    상기 선택수단의 출력신호를 소정 지연 모델링에 따라 지연시켜 상기 피드백클럭을 출력하는 레플리카모델부
    를 포함하는 지연고정루프회로.
  10. 제 9항에 있어서,
    상기 제 1 지연부는
    상기 제 1 지연량을 감소시킬 수 없을 경우 선택신호를 인에이블하며
    상기 선택수단은
    상기 선택신호에 응답하여 상기 제 2 내부클럭을 선택하는
    지연고정루프회로.
  11. 제 10항에 있어서,
    상기 제 2 지연고정수단은
    상기 제 1 내부클럭을 입력받아 상기 제 2 내부클럭 및 지연시킨 상기 제 2 내부클럭 각각과 위상을 비교하여 상기 외부클럭의 제 2 지연량을 산출하는 제 2 위상비교부; 및
    상기 제 2 지연량에 기초하여 상기 제 2 내부클럭을 출력하는 제 2 지연부
    를 포함하는 지연고정루프회로.
  12. 제 11항에 있어서,
    상기 제 2 위상비교부는
    위상검파기와 제어기를 포함하며
    상기 위상검파기는
    상기 제 2 지연량을 상기 제 1 지연량보다 많도록 하기 위해, 지연시킨 상기 제 2 내부클럭과 상기 제 1 내부클럭의 위상을 비교하는 제 1 비교부; 및
    상기 선택신호가 디스에이블된 경우, 상기 제 2 내부클럭과 상기 제 1 내부클럭의 위상을 비교하며, 상기 선택신호가 인에이블된 경우, 상기 외부클럭과 상기 피드백클럭을 비교하는 제 2 비교부
    를 포함하며
    상기 제어기는
    상기 제 1 및 제 2 비교부의 위상 비교 결과에 응답하여 상기 제 2 지연량을 산출하는
    지연고정루프회로.
  13. 제 7항에 있어서,
    상기 제 1 지연고정수단은
    상기 외부클럭과 피드백클럭의 위상을 비교하여 상기 외부클럭의 제 1 지연량을 산출하는 제 1 위상비교부;
    상기 제 1 지연량에 기초하여 상기 외부클럭을 지연시키는 제 1 지연제어신호를 출력하는 제 1 지연제어부; 및
    상기 선택수단의 출력신호를 소정 지연 모델링에 따라 지연시켜 상기 피드백클럭을 출력하는 레플리카모델부
    를 포함하며
    상기 제 2 지연고정수단은
    상기 제 1 내부클럭을 입력받아 상기 제 2 내부클럭 및 지연시킨 상기 제 2 내부클럭과 위상을 비교하여 상기 외부클럭의 제 2 지연량을 산출하는 제 2 위상비교부; 및
    상기 제 2 지연량에 기초하여 상기 외부클럭을 지연시키는 제 2 지연제어신호를 출력하는 제 2 지연제어부
    를 포함하며
    상기 제 1 지연고정수단과 제 2 지연고정수단은
    상기 제 1 및 제 2 지연제어신호 각각에 응답하여 상기 제 1 및 제 2 내부클럭을 각각 출력하는 공유 지연라인부
    를 포함하는 지연고정루프회로.
  14. 제 13 항에 있어서,
    상기 공유 지연라인부는
    직렬 연결된 다수의 지연 유닛을 포함하며
    상기 지연 유닛은
    상기 외부클럭과 전원전압을 입력받아 다음 지연 유닛으로 상기 외부클럭을 전달하는 전달부;
    상기 제 1 지연제어신호에 응답하여 상기 제 1 내부클럭을 출력하는 제 1 지연부; 및
    상기 제 2 지연제어신호에 응답하여 상기 제 2 내부클럭을 출력하는 제 2 지연부
    를 포함하는 지연고정루프회로.
  15. 메모리 장치의 위상스큐를 보상하기 위해, 각각 다른 지연량을 가지며 상기 각각 다른 지연량만큼 상기 메모리 장치의 외부클럭을 지연시켜 내부클럭을 출력하는 다수의 지연고정수단; 및
    상기 다수의 지연고정수단 각각의 위상스큐 보상 여부에 따라, 상기 다수의 지연고정수단의 내부클럭 중 하나를 상기 메모리 장치의 내부클럭으로 선택하여 출력하는 선택수단
    을 포함하는 지연고정루프회로.
  16. 제 15항에 있어서,
    상기 선택수단은
    상기 다수의 지연고정수단 중 제 1 지연고정수단이 자신의 지연량을 더 이상 감소시킬 수 없는 경우에, 상기 제 1 지연고정수단의 지연량보다 많은 지연량을 갖는 지연고정수단의 내부클럭을 선택하는
    지연고정루프회로.
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