KR101152404B1 - 지연고정루프회로의 동작제어회로 및 이를 구비하는 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title abstract description 11
- 230000004044 response Effects 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 33
- 230000004913 activation Effects 0.000 claims description 13
- 230000007423 decrease Effects 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000000415 inactivating effect Effects 0.000 claims description 3
- 230000000977 initiatory effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 18
- 230000001360 synchronised effect Effects 0.000 description 17
- 230000001276 controlling effect Effects 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 5
- 238000012937 correction Methods 0.000 description 3
- 101000822633 Pseudomonas sp 3-succinoylsemialdehyde-pyridine dehydrogenase Proteins 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000009849 deactivation Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Abstract
지연고정루프회로의 동작을 제어하기 위한 회로 및 이를 구비하는 반도체 장치에 관한 것으로서, 소스 클록에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 토글링되는 다수의 타이밍 펄스를 생성하되, 소스 클록의 주파수에 따라 생성되는 타이밍 펄스의 개수가 변동하는 타이밍 펄스 생성부와, 각각의 타이밍 펄스에 의해 정의된 시점에서 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 소스 클록의 클록에지에 대응된 내부 클록의 위상을 지연시키기 위한 클록지연부, 및 클록지연부의 출력클록에 내부클록 경로의 실제 지연조건을 반영하여 피드백 클록으로서 출력하기 위한 지연복제모델부를 구비하는 지연고정루프회로를 제공한다.
Description
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 지연고정루프회로의 동작을 제어하기 위한 회로 및 이를 구비하는 반도체 장치에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클록에 동기된 내부클록를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부클록과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부클록에 동기되어 출력되는데, 내부클록은 처음에 메모리로 인가될 때에는 외부클록과 동기된 상태로 인가되지만, 메모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부클록과 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클록이 메모리 컨트롤러에서 인가되는 외부클록의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클록에 역보상하여 내부클록과 외부클록이 동기되도록 해야한다.
이러한 역활을 수행하는 클록 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프(DLL)회로가 있다.
이 중 외부클록의 주파수와 내부클록의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부클록의 주파수와 내부클록의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프(DLL)회로를 주로 사용한다.
도 1은 종래기술에 따른 지연고정루프회로를 도시한 블록다이어그램이다.
도 1을 참조하면, 소스 클록(REFCLK)과 피드백 클록(FBCLKR AND FBCLKF)의 위상을 비교하기 위한 위상비교부(100R, 100F)와, 소스 클록(REFCLK)과 동기된 제어클록(CONTCLK)에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 다수의 타이밍펄스(T_PULSE{0:12})를 생성하기 위한 타이밍 펄스 생성부(110)와, 다수의 타이밍펄스(T_PULSE{0:12}) 중 제2타이밍펄스(T_PULSE<2>) 또는 제8타이밍 펄스(T_PULSE<8>)에 응답하여 위상비교부(100R, 100F)의 비교결과(FINE, COARSE, FM_PDOUT, FINEF, COARSEF, FM_PDOUTF)에 대응하는 모드제어신호(FM_END, LOCK_STATE, FM_END_F, LOCK_STATEF)를 생성하기 위한 모드제어부(120R, 120F)와, 다수의 타이밍펄스(T_PULSE{0:12}) 중 제3타이밍펄스(T_PULSE<3>) 또는 제6타이밍 펄스(T_PULSE<6>) 또는 제9타이밍 펄스(T_PULSE<9>) 또는 제10타이밍 펄스(T_PULSE<10>) 또는 제12타이밍 펄스(T_PULSE<12>) 및 모드제어신호(FM_END, LOCK_STATE, FM_END_F, LOCK_STATEF) 에 응답하여 노멀 모드(NORMAL MODE) 및 미세조정 모드(COARSE MODE)에서 딜레이 쉬프팅 동작을 제어하기 위한 제1딜레이 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FFCLK_SL, FFCLK_SR, SFCLK_SL, SFCLK_SR)와 패스트 모드(FAST MODE)에서 딜레이 쉬프팅 동작을 제어하기 위한 제2딜레이 쉬프트 제어신호(FASTR_SL, FASTF_SL)를 생성하는 딜레이 쉬프트 제어부(130R, 130F)와, 노멀 모드에서는 제1딜레이 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FFCLK_SL, FFCLK_SR, SFCLK_SL, SFCLK_SR)에 응답하여 소스 클록(REFCLK) 및 제어클록(CONTCLK)과 동기된 내부클록(CLKIN1, CLKIN2)의 위상을 딜레이 유닛 단위로 딜레이 쉬프팅시키고, 미세조정 모드에서는 제1딜레이 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FFCLK_SL, FFCLK_SR, SFCLK_SL, SFCLK_SR)에 응답하여 소오스 클록(REFCLK) 및 제어클록(CONTCLK)과 동기된 내부클록(CLKIN1, CLKIN2)의 위상을 딜레이 유닛보다 작은 단위로 딜레이 쉬프팅 시키며, 패스트 모드에서는 제2딜레이 쉬프트 제어신호(FASTR_SL, FASTF_SL)에 응답하여 내부클록(CLKIN1, CLKIN2)의 위상을 딜레이 그룹 - 다수의 딜레이 유닛을 포함함 - 단위로 딜레이 쉬프팅시키기 위한 위상딜레이부(140R, 140F)와, 듀티보정부(160B)의 출력클록(IFBCLKR, IFBCLKF)을 입력받아 내부클록 경로의 실제 지연조건을 반영하여 피드백 클록(FBCLKR, FBCLKF)으로서 출력하기 위한 지연복제모델부(150R, 150F)와, 외부클록(CLK)을 버퍼링하여 그 위상이 동기된 소스 클록(REFCLK), 제어클록(CONTCLK), 내부클록(CLKIN1, CLKIN2)을 생성하기 위한 클록 버퍼부(180B)와, 클록인에이블신호의 반전신호(CKEB_COM)와 모드 레지스터 셋(MODE REGISTER SET : MRS)의 파워다운모드 정보를 가지고 있는 신호(SAPD) 및 프리차지(PRECHARGE) 정보를 가지고 있는 신호(RASIDLE)에 응답하여 클록 버퍼부(180B)의 동작을 제어하기 위한 파워다운모드 제어부(180A)와, 반도체 메모리 소자 외부에서 입력되는 지연고정루프(DLL) 리셋 신호(DLL_RESETB)와 지연고정루프(DLL) 비활성화신호(DIS_DLL)에 응답하여 지연고정루프(DLL)회로의 동작을 제어하는 리셋 신호(RESET)를 생성하기 위한 지연고정루프(DLL) 제어부(190)와, 위상 딜레이부(140R, 140F)의 출력클록(MIXOUT_R, MIXOUT_F) 중 어느 하나(MIXOUT_R OR MIXOUT_F)의 위상을 반전 - 주로 MIXOUT_F - 하여 출력함으로써, 내부클록(CLKIN1, CLKIN2)의 라이징 에지에 대응된 라이징 에지를 갖는 라이징 내부클록(RISING_CLK)과 내부클록(CLKIN1, CLKIN2)의 폴링 에지에 대응된 라이징 에지를 갖는 폴링 내부클록(FALLING_CLK)을 출력하는 전치듀티보정부(160A)와, 락킹 상태에서 전치듀티보정부(160A)의 출력클록(RISING_CLK, FALLING_CLK)의 듀티 비(DUTY RATIO)를 보정하기 위한 듀티보정부(160B), 및 듀티보정부(160B)의 출력클록(IFBCLKR, IFBCLKF)를 드라이빙한 지연고정루프 출력클록(IRCLKDLL, IFCLKDLL)을 반도체 메모리 소자의 출력드라이버로 출력하기 위한 지연고정루프(DLL)회로 드라이버(170)을 더 구비한다.
도 2는 도 1에 도시된 종래기술에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부를 상세히 도시한 블록 다이어그램이다.
참고로, 일반적인 지연고정루프(DLL)회로의 구성요소 중 종래기술에 따른 타이밍 펄스 생성부(110)에서 생성되는 다수의 타이밍 펄스(T_PULSE{0:12}) 중 마지막에 생성되는 펄스가 제12 타이밍 펄스라는 것이 의미하는 바는 도 1에서 도시한 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 외부클록(CLK)이 12번 토글링하는 시간(12tCK)만큼 이라는 것을 의미한다.
도 2를 참조하면, 종래기술에 따른 타이밍 펄스 생성부(110)는, 소스 클록(REFCLK)과 동기된 제어클록(CONTCLK)의 토글링에 응답하여 순차적으로 토글링하는 다수의 타이밍 펄스(T_PULSE{0:12})를 출력하기 위한 타이밍 펄스 출력부(112), 및 타이밍 펄스 출력부(112)의 동작을 반복시키기 위한 동작제어부(114)를 구비한다.
여기서, 타이밍 펄스 출력부(112)는, 다수의 타이밍 펄스(T_PULSE{0:12}) 중 기준 타이밍 펄스(T_PULSE<0>)가 토글링된 이후 제어클록(CONTCLK)이 토글링할 때마다 나머지 타이밍 펄스(T_PULSE{1:12})를 순차적으로 토글링시켜 출력한다.
그리고, 동작제어부(114)는 다수의 타이밍 펄스(T_PULSE{0:12})가 모두 비활성화상태가 되는 것에 응답하여 기준 타이밍 펄스(T_PULSE<0>)를 토글링시킨다.
도 3은 도 2에 도시된 종래기술에 따른 타이밍 펄스 생성부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 종래기술에 따른 타이밍 펄스 생성부(110)는, 다수의 타이밍 펄스(T_PULSE{0:12}) 중 로우 액티브 신호인 기준 타이밍 펄스(T_PULSE<0>)가 로직'로우'(Low)로 활성화된 상태에서 소스 클록(REFCLK)과 동기된 제어클록(CONTCLK)이 토글링하는 것에 응답하여 하이 액티브 신호인 제1 타이밍 펄스(T_PULSE<1>)가 로직'하이'(High)로 토글링하기 시작하여 나머지 타이밍 펄스(T_PULSE{2:12})가 순차적으로 토글링된다. 또한, 기준 타이밍 펄스(T_PULSE<0>)는 제1 타이밍 펄스(T_PULSE<1>)가 로직'하이'(High)로 토글링되는 것에 응답하여 로직'하이'(High)로 비활성화된다.
한편, 지연고정루프회로의 위상비교부(100R, 100L)는 제2 타이밍 펄스(T_PULSE<2>) 또는 제8 타이밍 펄스(T_PULSE<8>)에 대응하는 시점에서 그 동작이 이루어져 비교결과(fine, coarse, FM_pdout, finef, coarsef, FM_pdoutf)에 대응하는 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef)가 생성된다. 또한, 제3타이밍펄스(T_PULSE<3>) 또는 제6타이밍 펄스(T_PULSE<6>) 또는 제9타이밍 펄스(T_PULSE<9>) 또는 제10타이밍 펄스(T_PULSE<10>) 또는 제12타이밍 펄스(T_PULSE<12>)에 대응하는 시점에서 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef)에 응답하여 지연고정루프의 노멀 모드(normal mode) 및 미세조정 모드(coarse mode)에서 딜레이 쉬프팅 동작이 실제로 이루어지게 된다.
이와 같이, 지연고정루프의 모든 동작은 타이밍 펄스 생성부(110)에서 생성되는 다수의 타이밍 펄스(T_PULSE{0:12})에 의해 그 시점이 정의되며, 이는, 설계자에 의해 미리 결정된다. 즉, 상기에서 예를 든 제2 타이밍 펄스(T_PULSE<2>) 또는 제8 타이밍 펄스(T_PULSE<8>)에 대응하는 시점에서 위상 비교부(100R, 100L)동작이 이루어지고, 제3타이밍펄스(T_PULSE<3>) 또는 제6타이밍 펄스(T_PULSE<6>) 또는 제9타이밍 펄스(T_PULSE<9>) 또는 제10타이밍 펄스(T_PULSE<10>) 또는 제12타이밍 펄스(T_PULSE<12>)에 대응하는 시점에서 딜레이 쉬프팅 동작이 이루어진다는 것은 설계자에 의해 미리 결정된 값일 뿐이며 반도체 장치의 종류에 따라 그 값은 얼마든지 달라질 수 있다. 하지만, 반도체 장치에서 지연고정동작을 다수의 타이밍 펄스(T_PULSE{0:12})로 한 번 정의하면 이후에는 변경하는 것이 불가능하다.
따라서, 다음과 같이 특정한 반도체 장치에서 입력되는 소스 클록(REFCLK)의 주파수가 크게 차이나게 되면 지연고정루프회로 자체가 오작동 할 수 있다.
도 4는 도 2에 도시된 종래기술에 따른 타이밍 펄스 생성부의 문제점을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 4를 참조하면, <소스 클록(REFCLK)의 주파수가 상대적으로 느린 경우에서 타이밍 펄스 생성부(110)의 동작>과 <소스 클록(REFCLK)의 주파수가 상대적으로 빠른 경우에서 타이밍 펄스 생성부(110)의 동작>으로 나누어 놓은 것을 알 수 있다.
그리고, 설명의 편의를 위해 다수의 타이밍 펄스(T_PULSE{0:12}) 중 제4 내지 제6 타이밍 펄스(T_PULSE{4:6})에서 소스 클록(REFCLK)과 피드백 클록(FBCLKR, FBCLKF)의 위상을 비교하는 동작이 발생하고, 위상을 비교하는 동작이 발생한 후 내부클록 경로의 실제 지연조건에 대응하는 고정된 시간(tDELAY)이 흐른 시점에서 딜레이 쉬프팅 동작이 발생하여 피드백 클록(FBCLKR, FBCLKF)의 위상이 변동하는 것으로 지연고정동작을 간략화 하였다.
먼저, <소스 클록(REFCLK)의 주파수가 상대적으로 느린 경우에서 타이밍 펄스 생성부(110)의 동작>을 살펴보면, 소스 클록(REFCLK)의 주파수가 상대적으로 느린 상태가 되므로 다수의 타이밍 펄스(T_PULSE{0:12}) 중 제4 내지 제6 타이밍 펄스(T_PULSE{4:6})에서 소스 클록(REFCLK)과 피드백 클록(FBCLKR, FBCLKF)의 위상을 비교하는 동작이 발생한 이후, 실제 딜레이 쉬프팅 동작이 발생하여 피드백 클록(FBCLKR, FBCLKF)의 위상이 변동하는 시점까지도 다수의 타이밍 펄스(T_PULSE{0:12})가 순차적으로 한 번씩도 토글링된 상태가 아닌 것을 알 수 있다.
즉, 소스 클록(REFCLK)의 주파수가 상대적으로 느린 상태이므로 지연고정루프회로의 딜레이 쉬프팅 동작이 완전히 이루어질 때까지 필요한 시간보다 다수의 타이밍 펄스(T_PULSE{0:12})가 순차적으로 한 번씩 토글링하는데 걸리는 시간(12tck)이 더 긴 상태가 된다. 따라서, 지연고정동작은 아무런 문제없이 반복될 수 있다.
반면, <소스 클록(REFCLK)의 주파수가 상대적으로 빠른 경우에서 타이밍 펄스(110)의 동작>을 살펴보면, 소스 클록(REFCLK)의 주파수가 상대적으로 빠른 상태가 되므로 다수의 타이밍 펄스(T_PULSE{0:12}) 중 제4 내지 제6 타이밍 펄스(T_PULSE{4:6})에서 소스 클록(REFCLK)과 피드백 클록(FBCLKR, FBCLKF)의 위상을 비교하는 동작이 발생한 이후, 실제 딜레이 쉬프팅 동작이 발생하여 피드백 클록(FBCLKR, FBCLKF)의 변동하는 시점에서는 다수의 타이밍 펄스(T_PULSE{0:12})가 순차적으로 한 번씩 모두 토글링되버리고 두 번째 토글링을 시작한 상태인 것을 알 수 있다.
즉, 소스 클록(REFCLK)의 주파수가 상대적으로 빠른 상태이므로 지연고정루프회로의 딜레이 쉬프팅 동작이 완전히 이루어질 때까지 필요한 시간보다 다수의 타이밍 펄스(T_PULSE{0:12})가 순차적으로 한 번씩 토글링하는데 걸리는 시간(12tck)이 더 짧은 상태가 된다. 따라서, 지연고정루프는 정상적으로 동작할 수 없게 된다.
이와 같은 문제가 발생하는 이유는, 지연고정루프회로의 동작에서 소스 클록(REFCLK)과 피드백 클록(FBCLKR, FBCLKF)간에 필수적으로 적용되어야 하는 내부클록 경로의 실제 지연조건에 대응하는 고정된 시간(tDELAY)이 소스 클록(REFCLK)의 주파수에 동기된 신호가 아니기 때문이다.
따라서, 종래기술에 따른 지연고정루프회로의 동작을 제어하는 다수의 타이밍 펄스(T_PULSE{0:12})를 생성할 때, 적용 가능한 소스 클록(REFCLK)의 주파수가 한정되어 있었으며, 적용 가능한 소스 클록(REFCLK)의 주파수 대역폭을 너무 넓게 가져갈 경우 지연고정루프회로의 지연고정동작에 필요한 시간이 매우 늘어나는 문제가 있었다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 소스 클록의 주파수가 변동하는 것과 상관없이 항상 최적의 지연고정동작을 수행할 수 있는 지연고정루프회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소스 클록에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 토글링되는 다수의 타이밍 펄스를 생성하되, 상기 소스 클록의 주파수에 따라 생성되는 타이밍 펄스의 개수가 변동하는 타이밍 펄스 생성부; 각각의 타이밍 펄스에 의해 정의된 시점에서 상기 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 상기 소스 클록의 클록에지에 대응된 내부 클록의 위상을 지연시키기 위한 클록지연부; 및 상기 클록지연부의 출력클록에 상기 내부클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부를 구비하는 지연고정루프회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 지연고정을 이루기 위하여 소스 클록에 응답하여 순차적으로 토글링되는 다수의 타이밍 펄스에 의해 정의되는 딜레이 쉬프팅 업데이트 주기마다 상기 소스 클록의 에지에 대응된 내부클록을 지연시켜 지연고정루프클록으로서 출력하기 위한 지연고정루프회로; 및 상기 소스 클록에 응답하여 상기 딜레이 쉬프팅 업데이트 주기마다 순차적으로 토글링되는 상기 다수의 타이밍 펄스를 생성하되, 상기 소스 클록의 주파수에 따라 생성되는 타이밍 펄스의 개수가 변동하는 타이밍 펄스 생성부를 구비하는 반도체 장치를 제공한다.
전술한 본 발명은 소스 클록의 주파수가 변동하는 것에 대응하여 생성되는 타이밍 펄스의 개수를 변동시킴으로써, 다수의 타이밍 펄스에 대응하여 그 동작이 제어되는 지연고정루프회로가 소스 클록의 주파수 변동과 상관없이 항상 최적의 지연고정동작을 수행할 수 있도록 하는 효과가 있다.
도 1은 종래기술에 따른 지연고정루프회로를 도시한 블록다이어그램이다.
도 2는 도 1에 도시된 종래기술에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부를 상세히 도시한 블록 다이어그램이다.
도 3은 도 2에 도시된 종래기술에 따른 타이밍 펄스 생성부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 4는 도 2에 도시된 종래기술에 따른 타이밍 펄스 생성부의 문제점을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 5는 본 발명의 실시예에 따른 지연고정루프회로를 도시한 블록 다이어그램이다.
도 6a는 도 5에 도시된 본 발명의 실시예에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부의 제1 실시예를 상세히 도시한 블록 다이어그램이다.
도 6b는 도 5에 도시된 본 발명의 실시예에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부의 제2 실시예를 상세히 도시한 블록 다이어그램이다.
도 6c는 도 5에 도시된 본 발명의 실시예에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부의 제3 실시예를 상세히 도시한 블록 다이어그램이다.
도 7은 도 6a 내지 도 6c에 도시된 본 발명의 제1 내지 제3 실시예에 따른 타이밍 펄스 생성부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 2는 도 1에 도시된 종래기술에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부를 상세히 도시한 블록 다이어그램이다.
도 3은 도 2에 도시된 종래기술에 따른 타이밍 펄스 생성부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 4는 도 2에 도시된 종래기술에 따른 타이밍 펄스 생성부의 문제점을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 5는 본 발명의 실시예에 따른 지연고정루프회로를 도시한 블록 다이어그램이다.
도 6a는 도 5에 도시된 본 발명의 실시예에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부의 제1 실시예를 상세히 도시한 블록 다이어그램이다.
도 6b는 도 5에 도시된 본 발명의 실시예에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부의 제2 실시예를 상세히 도시한 블록 다이어그램이다.
도 6c는 도 5에 도시된 본 발명의 실시예에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부의 제3 실시예를 상세히 도시한 블록 다이어그램이다.
도 7은 도 6a 내지 도 6c에 도시된 본 발명의 제1 내지 제3 실시예에 따른 타이밍 펄스 생성부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 5는 본 발명의 실시예에 따른 지연고정루프회로를 도시한 블록 다이어그램이다.
도 5를 참조하면, 본 발명의 실시예에 따른 지연고정루프회로는, 소스 클록(REFCLK)과 피드백 클록(FBCLKR AND FBCLKF)의 위상을 비교하기 위한 위상비교부(500R, 500F)와, 소스 클록(REFCLK)과 동기된 제어클록(CONTCLK)에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 다수의 타이밍펄스(T_PULSE{1:N})를 생성하되, 소스 클록(REFCLK)의 주파수에 따라 생성되는 타이밍 펄스의 개수가 변동하는 타이밍 펄스 생성부(510)와, 다수의 타이밍펄스(T_PULSE{1:N}) 중 제2타이밍펄스(T_PULSE<2>) 또는 제8타이밍 펄스(T_PULSE<8>)에 응답하여 위상비교부(500R, 500F)의 비교결과(FINE, COARSE, FM_PDOUT, FINEF, COARSEF, FM_PDOUTF)에 대응하는 모드제어신호(FM_END, LOCK_STATE, FM_END_F, LOCK_STATEF)를 생성하기 위한 모드제어부(520R, 520F)와, 다수의 타이밍펄스(T_PULSE{1:N}) 중 제3타이밍펄스(T_PULSE<3>) 또는 제6타이밍 펄스(T_PULSE<6>) 또는 제9타이밍 펄스(T_PULSE<9>) 또는 제10타이밍 펄스(T_PULSE<10>) 또는 제12타이밍 펄스(T_PULSE<12>) 및 모드제어신호(FM_END, LOCK_STATE, FM_END_F, LOCK_STATEF) 에 응답하여 노멀 모드(NORMAL MODE) 및 미세조정 모드(COARSE MODE)에서 딜레이 쉬프팅 동작을 제어하기 위한 제1딜레이 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FFCLK_SL, FFCLK_SR, SFCLK_SL, SFCLK_SR)와 패스트 모드(FAST MODE)에서 딜레이 쉬프팅 동작을 제어하기 위한 제2딜레이 쉬프트 제어신호(FASTR_SL, FASTF_SL)를 생성하는 딜레이 쉬프트 제어부(530R, 530F)와, 노멀 모드에서는 제1딜레이 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FFCLK_SL, FFCLK_SR, SFCLK_SL, SFCLK_SR)에 응답하여 소스 클록(REFCLK) 및 제어클록(CONTCLK)과 동기된 내부클록(CLKIN1, CLKIN2)의 위상을 딜레이 유닛 단위로 딜레이 쉬프팅시키고, 미세조정 모드에서는 제1딜레이 쉬프트 제어신호(FRCLK_SL, FRCLK_SR, SRCLK_SL, SRCLK_SR, FFCLK_SL, FFCLK_SR, SFCLK_SL, SFCLK_SR)에 응답하여 소오스 클록(REFCLK) 및 제어클록(CONTCLK)과 동기된 내부클록(CLKIN1, CLKIN2)의 위상을 딜레이 유닛보다 작은 단위로 딜레이 쉬프팅 시키며, 패스트 모드에서는 제2딜레이 쉬프트 제어신호(FASTR_SL, FASTF_SL)에 응답하여 내부클록(CLKIN1, CLKIN2)의 위상을 딜레이 그룹 - 다수의 딜레이 유닛을 포함함 - 단위로 딜레이 쉬프팅시키기 위한 위상딜레이부(540R, 540F)와, 듀티보정부(560B)의 출력클록(IFBCLKR, IFBCLKF)을 입력받아 내부클록 경로의 실제 지연조건을 반영하여 피드백 클록(FBCLKR, FBCLKF)으로서 출력하기 위한 지연복제모델부(550R, 550F)와, 외부클록(CLK)을 버퍼링하여 그 위상이 동기된 소스 클록(REFCLK), 제어클록(CONTCLK), 내부클록(CLKIN1, CLKIN2)을 생성하기 위한 클록 버퍼부(580B)와, 클록인에이블신호의 반전신호(CKEB_COM)와 모드 레지스터 셋(MODE REGISTER SET : MRS)의 파워다운모드 정보를 가지고 있는 신호(SAPD) 및 프리차지(PRECHARGE) 정보를 가지고 있는 신호(RASIDLE)에 응답하여 클록 버퍼부(580B)의 동작을 제어하기 위한 파워다운모드 제어부(580A)와, 반도체 메모리 소자 외부에서 입력되는 지연고정루프(DLL) 리셋 신호(DLL_RESETB)와 지연고정루프(DLL) 비활성화신호(DIS_DLL)에 응답하여 지연고정루프(DLL)회로의 동작을 제어하는 리셋 신호(RESET)를 생성하기 위한 지연고정루프(DLL) 제어부(590)와, 위상 딜레이부(540R, 540F)의 출력클록(MIXOUT_R, MIXOUT_F) 중 어느 하나(MIXOUT_R OR MIXOUT_F)의 위상을 반전 - 주로 MIXOUT_F - 하여 출력함으로써, 내부클록(CLKIN1, CLKIN2)의 라이징 에지에 대응된 라이징 에지를 갖는 라이징 내부클록(RISING_CLK)과 내부클록(CLKIN1, CLKIN2)의 폴링 에지에 대응된 라이징 에지를 갖는 폴링 내부클록(FALLING_CLK)을 출력하는 전치듀티보정부(560A)와, 락킹 상태에서 전치듀티보정부(560A)의 출력클록(RISING_CLK, FALLING_CLK)의 듀티 비(DUTY RATIO)를 보정하기 위한 듀티보정부(560B), 및 듀티보정부(560B)의 출력클록(IFBCLKR, IFBCLKF)를 드라이빙한 지연고정루프 출력클록(IRCLKDLL, IFCLKDLL)을 반도체 메모리 소자의 출력드라이버로 출력하기 위한 지연고정루프(DLL)회로 드라이버(570)을 더 구비한다.
여기서, 타이밍 펄스 생성부(110)에서 생성되는 다수의 타이밍 펄스(T_PULSE{0:N}) 중 마지막에 생성되는 펄스가 제N 타이밍 펄스라는 것이 의미하는 바는 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 외부클록(CLK)이 N번 토글링하는 시간(NtCK)만큼 이라는 것을 의미하며, 'N'이라는 숫자는 미리 정의된 숫자가 아니라 소스 클록(REFCLK)의 주파수에 따라 달라지는 값이다.
즉, 타이밍 펄스 생성부(510)는, 소스 클록(REFCLK)의 주파수가 높으면 높을수록 생성되는 타이밍 펄스(T_PULSE{1:N})의 개수를 증가시키고, 소스 클록(REFCLK)의 주파수가 낮으면 낮을수록 생성되는 타이밍 펄스(T_PULSE{1:N})의 개수를 감소시킨다.
이때, 소스 클록(REFCLK)의 주파수가 높은지 아니면 낮은지를 판단하는 방법은 여러 가지가 있을 수 있다.
도 5에서 예시한 것처럼 카스 레이턴시(CL) 값이 크면 클수록 소스 클록(REFCLK)의 주파수가 높다고 판단하고, 카스 레이턴시(CL) 값이 작으면 작을수록 소스 클록(REFCLK)의 주파수가 낮다고 판단하는 방법이 사용될 수 있다.
즉, 카스 레이턴시(CL) 값이 크면 클수록 'N'의 크기가 증가하여 생성되는 타이밍 펄스(T_PULSE{1:N})의 개수를 증가시키고, 카스 레이턴시(CL) 값이 작으면 작을수록 'N'의 크기가 감소하여 생성되는 타이밍 펄스(T_PULSE{1:N})의 개수를 감소시키는 방법이 있을 수 있다.
그리고, 도 5에 직접적으로 도시되지 않았지만 소스 클록(REFCLK)의 주파수를 검출하기 위한 클록 주파수 검출부를 더 포함시켜 그 주파수가 높은지 낮은지를 판단하는 방법이 사용될 수 있다.
마찬가지로, 도 5에 직접적으로 도시되지 않았지만 소스 클록(REFCLK)의 주파수에 관한 정보 신호를 외부에서 직접적으로 인가받아 그 주파수가 높은지 낮은지를 판단하는 방법이 사용될 수 있다. 이때, 소스 클록(REFCLK)의 주파수에 관한 정보 신호는 테스트 신호로 대체될 수 있다.
도 6a는 도 5에 도시된 본 발명의 실시예에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부의 제1 실시예를 상세히 도시한 블록 다이어그램이다.
도 6a를 참조하면, 본 발명의 제1 실시예에 따른 타이밍 펄스 생성부(510a)는, 동작 제어 신호(INIT_P)에 응답하여 그 동작이 초기화되며, 소스 클록(REFCLK)의 토글링에 응답하여 순차적으로 토글링하는 다수의 타이밍 펄스(T_PULSE{1:N})를 출력하되, 출력되는 다수의 타이밍 펄스(T_PULSE{1:N}) 중 적어도 두 개 이상의 예정된 펄스(T_PULSE<4>, T_PULSE<7>, T_PULSE<10>, … )를 주파수 선택 펄스(FRQ_SEL<4>, FRQ_SEL<7>, FRQ_SEL<10>, … )로서 설정하는 타이밍 펄스 출력부(512a), 및 소스 클록(REFCLK)의 주파수에 응답하여 적어도 두 개 이상의 주파수 선택 펄스(FRQ_SEL<4>, FRQ_SEL<7>, FRQ_SEL<10>, … ) 중 어느 하나의 펄스를 선택하고, 선택된 펄스에 응답하여 동작 제어 신호(INIT_P)를 생성하기 위한 동작 제어 신호 생성부(514a)를 구비한다.
여기서, 타이밍 펄스 출력부(512a)는, 동작 제어 신호(INIT_P)에 응답하여 리셋 신호(RESET)를 생성하기 위한 리셋 신호 생성부(5122a), 및 리셋 신호(RESET)에 응답하여 그 동작이 각각 초기화되며, 동작 초기화 이후 동작 제어 신호(INIT_P) 및 소스 클록(REFCLK)에 응답하여 다수의 타이밍 펄스(T_PULSE{1:N})를 순차적으로 토글링시키기 위한 다수의 타이밍 펄스 토글링 제어부(5124a{1:N})를 구비한다.
여기서, 동작 제어 신호 생성부(514a)는, 소스 클록(REFCLK)의 주파수가 높으면 높을수록 적어도 두 개 이상의 주파수 선택 펄스(FRQ_SEL<4>, FRQ_SEL<7>, FRQ_SEL<10>, … ) 중 늦게 토글링하는 펄스를 선택하고, 소스 클록(REFCLK)의 주파수가 낮으면 낮을수록 적어도 두 개 이상의 주파수 선택 펄스(FRQ_SEL<4>, FRQ_SEL<7>, FRQ_SEL<10>, … ) 중 빨리 토글링하는 펄스를 선택하며, 선택된 펄스에 응답하여 동작 제어 신호(INIT_P)를 예정된 시간동안 활성화시킨다.
예컨대, 동작 제어 신호 생성부(514a)는, 카스 레이턴시(CLx) 값이 크면 클수록 - x 숫자가 상대적으로 큰 CL이 선택되는 경우임 - 적어도 두 개 이상의 주파수 선택 펄스(FRQ_SEL<4>, FRQ_SEL<7>, FRQ_SEL<10>, … ) 중 늦게 토글링하는 펄스를 선택하고, 카스 레이턴시(CLx) 값이 작으면 작을수록 - x 숫자가 상대적으로 작은 CL이 선택되는 경우임 - 적어도 두 개 이상의 주파수 선택 펄스(FRQ_SEL<4>, FRQ_SEL<7>, FRQ_SEL<10>, … ) 중 빨리 토글링하는 펄스를 선택하며, 선택된 펄스에 응답하여 동작 제어 신호(INIT_P)를 예정된 시간동안 활성화시킨다.
이때, 동작 제어 신호(INIT_P)의 활성화구간 길이는 리셋 신호(RESET)의 활성화구간 길이보다 긴 상태가 되어야 한다. 즉, 리셋 신호(RESET)가 활성화되는 것으로 의해 다수의 타이밍 펄스 토글링 제어부(5124{1:N})가 초기화된 후 다수의 타이밍 펄스(T_PULSE{1:N}) 중 가장 먼저 토글링되어야 할 제1 타이밍 펄스(T_PULSE<1>)가 토글링을 시작할 때까지 동작 제어 신호(INIT_P)가 활성화상태를 유지해야 한다.
도 6b는 도 5에 도시된 본 발명의 실시예에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부의 제2 실시예를 상세히 도시한 블록 다이어그램이다.
도 6b를 참조하면, 본 발명의 제2 실시예에 따른 타이밍 펄스 생성부(510b)는, 소스 클록(REFCLK)의 토글링에 응답하여 순차적으로 토글링하는 다수의 타이밍 펄스(T_PULSE{1:N})를 출력하기 위한 타이밍 펄스 출력부(512b)와, 타이밍 펄스 출력부(512b)의 동작을 반복시키기 위한 동작제어부(514b), 및 소스 클록(REFCLK)의 주파수에 따라 다수의 타이밍 펄스(T_PULSE{1:N}) 중 적어도 한 개 이상의 예정된 타이밍 펄스를 강제로 비활성화시키기 위한 타이밍 펄스 활성화 조절부(516b)를 구비한다.
여기서, 타이밍 펄스 출력부(512b)는, 타이밍 시작 펄스(START_P)가 토글링된 이후 소스 클록(REFCLK)이 토글링할 때마다 다수의 타이밍 펄스(T_PULSE{1:N})를 순차적으로 토글링시켜 출력한다.
그리고, 동작제어부(514b)는, 다수의 타이밍 펄스(T_PULSE{1:N})가 모두 비활성화상태가 되는 것에 응답하여 타이밍 시작 펄스(START_P)를 토글링시킨다.
또한, 타이밍 펄스 활성화 조절부(516b)는, 소스 클록(REFCLK)의 주파수에 대응하여 변동하는 개수만큼씩 다수의 타이밍 펄스(T_PULSE{1:N}) 중 가장 늦게 토글링하는 펄스부터 순차적(T_PULSE<N> -> T_PULSE<N-1> -> … -> T_PULSE<2> -> T_PULSE<1>)으로 예정된 타이밍 펄스에 속하도록 설정하여 강제로 비활성화시킨다.
즉, 타이밍 펄스 활성화 조절부(516b)는, 소스 클록(REFCLK)의 주파수가 높으면 높을수록 다수의 타이밍 펄스(T_PULSE{1:N}) 중 예정된 펄스에 속하는 펄스의 개수가 감소하여 다수의 타이밍 펄스(T_PULSE{1:N}) 중 강제로 비활성화되는 펄스의 개수가 감소하고, 소스 클록(REFCLK)의 주파수가 낮으면 낮을수록 다수의 타이밍 펄스(T_PULSE{1:N}) 중 예정된 펄스에 속하는 펄스의 개수가 증가하여 강제로 비활성화되는 펄스의 개수가 증가한다.
예컨대, 타이밍 펄스 활성화 조절부(516b)는, 카스 레이턴시(CLx) 값이 크면 클수록 - x 숫자가 상대적으로 큰 CL이 선택되는 경우임 - 다수의 타이밍 펄스(T_PULSE{1:N}) 중 예정된 펄스에 속하는 펄스의 개수가 감소하여 다수의 타이밍 펄스(T_PULSE{1:N}) 중 강제로 비활성화되는 펄스의 개수가 감소하고, 카스 레이턴시(CLx) 값이 작으면 작을수록 - x 숫자가 상대적으로 작은 CL이 선택되는 경우임 - 다수의 타이밍 펄스(T_PULSE{1:N}) 중 예정된 펄스에 속하는 펄수의 개수가 증가하여 강제로 비활성화되는 펄스의 개수가 증가한다.
이때, 타이밍 펄스 활성화 조절부(516b)에서 소스 클록(REFCLK)의 주파수에 따라 다수의 리셋 신호(RESET{1:N})를 각각 선택적으로 활성화시킴으로써, 다수의 리셋 신호(RESET{1:N})에 각각 대응하는 다수의 타이밍 펄스(T_PULSE{1:N})가 강제로 비활성화될지 아니면 소스 클록(REFCLK)의 토글링에 대응하여 토글링하게 될지를 선택적으로 조절할 수 있다.
도 6c는 도 5에 도시된 본 발명의 실시예에 따른 지연고정루프회로의 구성요소 중 타이밍 펄스 생성부의 제3 실시예를 상세히 도시한 블록 다이어그램이다.
도 6c를 참조하면, 본 발명의 제3 실시예에 따른 타이밍 펄스 생성부(510c)는, 소스 클록(REFCLK)의 토글링에 응답하여 다수의 타이밍 펄스(T_PULSE{1:N}) 중 제1 영역으로 설정된 적어도 한 개 이상의 타이밍 펄스(T_PULSE{1:4} or T_PULSE{1:8} or … or T_PULSE{1:N-4})들을 순차적으로 토글링시키고, 이어서 제2 영역으로 설정된 적어도 한 개 이상의 타이밍 펄스(T_PULSE{5:N} or T_PULSE{9:N} or … or T_PULSE{N-3:N})들을 순차적으로 토글링시키는 타이밍 펄스 출력부(512c)와, 타이밍 펄스 출력부(512c)의 동작을 반복시키기 위한 동작제어부(514c), 및 소스 클록(REFCLK)의 주파수에 따라 제2 영역으로 설정된 타이밍 펄스(T_PULSE{5:N} or T_PULSE{9:N} or … or T_PULSE{N-3:N})들이 토글링하는 것을 온/오프 제어하기 위한 타이밍 펄스 토글링 동작제어부(516c)를 구비한다.
여기서, 타이밍 펄스 출력부(512c)는, 타이밍 시작 펄스(START_P)가 토글링된 이후 소스 클록(REFCLK)이 토글링할 때마다 제1 영역으로 설정된 타이밍 펄스(T_PULSE{1:4} or T_PULSE{1:8} or … or T_PULSE{1:N-4})들을 순차적으로 토글링시키기 위한 제1 타이밍 펄스 출력부(5122c{1:4} or 5122c{1:8} or … or 5122c{1:N-4}), 및 제1 타이밍 펄스 출력부(5122c{1:4} or 5122c{1:8} or … or 5122c{1:N-4})의 동작이 종료된 이후 소스 클록(REFCLK)이 토글링할 때마다 제2 영역으로 설정된 타이밍 펄스(T_PULSE{5:N} or T_PULSE{9:N} or … or T_PULSE{N-3:N})들을 순차적으로 토글링시키기 위한 제2 타이밍 펄스 출력부(5122c{5:N} or 5122c{9:N} or … or 5122c{N-3:N})를 구비한다.
그리고, 동작제어부(514c)는, 다수의 타이밍 펄스(T_PULSE{1:N})가 모두 비활성화상태가 되는 것에 응답하여 타이밍 시작 펄스(START_P)를 토글링시킨다.
또한, 타이밍 펄스 토글링 동작제어부(516c)는, 소스 클록(REFCLK)의 주파수에 따라 제1 타이밍 펄스 출력부(5122c{1:4} or 5122c{1:8} or … or 5122c{1:N-4})의 동작 종료 여부에 대한 정보가 제2 타이밍 펄스 출력부(5122c{5:N} or 5122c{9:N} or … or 5122c{N-3:N})로 전달되는 것을 온/오프 제어함으로써 제2 영역으로 설정된 타이밍 펄스(T_PULSE{5:N} or T_PULSE{9:N} or … or T_PULSE{N-3:N})들이 토글링하는 것을 온/오프 제어하게 된다.
즉, 타이밍 펄스 토글링 동작제어부(516c)는, 소스 클록(REFCLK)의 주파수가 예정된 기준 주파수보다 높을 경우 제1 영역으로 설정된 타이밍 펄스(T_PULSE{1:4} or T_PULSE{1:8} or … or T_PULSE{1:N-4}) 중 가장 늦게 토글링한 펄스(T_PULSE<4> or T_PULSE<8> or … or T_PULSE<N-4>)가 토글링되었다는 정보를 제2 영역으로 전달함으로써 제2 영역에 설정된 타이밍 펄스(T_PULSE{5:N} or T_PULSE{9:N} or … or T_PULSE{N-3:N})들이 순차적으로 토글링될 수 있도록 제어하고, 소스 클록(REFCLK)의 주파수가 예정된 기준 주파수보다 낮을 경우 제1 영역으로 설정된 타이밍 펄스(T_PULSE{1:4} or T_PULSE{1:8} or … or T_PULSE{1:N-4}) 중 가장 늦게 토글링한 펄스(T_PULSE<4> or T_PULSE<8> or … or T_PULSE<N-4>)가 토글링되었다는 정보를 제2 영역에 전달하지 않음으로써 제2 영역으로 설정된 타이밍 펄스(T_PULSE{5:N} or T_PULSE{9:N} or … or T_PULSE{N-3:N})들이 토글링되지 않도록 제어한다.
예컨대, 타이밍 펄스 토글링 동작제어부(516c)는, 카스 레이턴시(CLx) 값이 예정된 기준 값보다 큰 경우 - x 숫자가 상대적으로 큰 CL이 선택되는 경우임 - 제1 영역으로 설정된 타이밍 펄스(T_PULSE{1:4} or T_PULSE{1:8} or … or T_PULSE{1:N-4}) 중 가장 늦게 토글링한 펄스(T_PULSE<4> or T_PULSE<8> or … or T_PULSE<N-4>)가 토글링되었다는 정보를 제2 영역으로 전달함으로써 제2 영역으로 설정된 타이밍 펄스(T_PULSE{5:N} or T_PULSE{9:N} or … or T_PULSE{N-3:N})들이 순차적으로 토글링될 수 있도록 제어하고, 카스 레이턴시(CLx) 값이 예정된 기준 값보다 작은 경우 - x 숫자가 상대적으로 작은 CL이 선택되는 경우임 - 제1 영역으로 설정된 타이밍 펄스(T_PULSE{1:4} or T_PULSE{1:8} or … or T_PULSE{1:N-4}) 중 가장 늦게 토글링한 펄스(T_PULSE<4> or T_PULSE<8> or … or T_PULSE<N-4>)가 토글링되었다는 정보를 제2 영역에 전달하지 않음으로써 제2 영역으로 설정된 타이밍 펄스(T_PULSE{5:N} or T_PULSE{9:N} or … or T_PULSE{N-3:N})들이 토글링되지 않도록 제어한다.
참고로, 본 발명의 제3 실시예에 따른 타이밍 펄스 생성부(510c)에서는 제1 영역으로 설정된 타이밍 펄스(T_PULSE{1:4} or T_PULSE{1:8} or … or T_PULSE{1:N-4})와 제2 영역으로 설정된 타이밍 펄스(T_PULSE{5:N} or T_PULSE{9:N} or … or T_PULSE{N-3:N})가 각각 여러 가지 경우로 선택가능 한 것처럼 설명되어 있는데, 이는, 다수의 타이밍 펄스(T_PULSE{1:N}) 중 제1 영역이 어떤 부분으로 설정되느냐에 따라 제2 영역이 결정되기 때문이다.
예컨대, 다수의 타이밍 펄스(T_PULSE{1:N}) 중 제1 내지 제4 타이밍 펄스(T_PULSE{1:4})가 제1 영역으로 설정된다면 제4 타이밍 펄스(T_PULSE<4>) 바로 다음 펄스인 제5 타이밍 펄스(T_PULSE<5>)부터 제2 영역으로 설정되어야 하므로 제5 내지 제N 타이밍 펄스(T_PULSE{5:N})가 제2 영역으로 설정될 것이다.
마찬가지로, 다수의 타이밍 펄스(T_PULSE{1:N}) 중 제1 내지 제8 타이밍 펄스(T_PULSE{1:8})가 제1 영역으로 설정된다면 제8 타이밍 펄스(T_PULSE<8>) 바로 다음 펄스인 제9 타이밍 펄스(T_PULSE<9>)부터 제2 영역으로 설정되어야 하므로 제9 내지 제N 타이밍 펄스(T_PULSE{9:N})가 제2 영역으로 설정될 것이다.
또한, 전술한 설명에서는 다수의 타이밍 펄스(T_PULSE{1:N}) 중 제1 영역으로 설정되는 타이밍 펄스의 개수가 4개씩 증가(4개 -> 8개 -> 12개 -> … -> N-4개)하고 제2 영역으로 설정되는 타이밍 펄스의 개수가 4개씩 감소(N-4개 -> N-8개 -> N-12개 -> … -> 4개) 하도록 하였는데, 이는 설명의 편의를 위하여 임의로 설정한 것일 뿐 다수의 타이밍 펄스(T_PULSE{1:N}) 중 제1 영역으로 설정되는 타이밍 펄스의 개수가 4개보다 더 많거나 더 적은 개수씩 증가하고 제2 영역으로 설정되는 타이밍 펄스의 개수가 4개보다 더 많거나 더 적은 개수씩 감소하도록 하는 것도 가능하다.
즉, 다수의 타이밍 펄스(T_PULSE{1:N}) 중 어떤 타이밍 펄스를 기준으로 제1 영역과 제2 영역이 나뉘는지는 설계자에 의해 얼마든지 변경가능한 사항이다.
도 7은 도 6a 내지 도 6c에 도시된 본 발명의 제1 내지 제3 실시예에 따른 타이밍 펄스 생성부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 7을 참조하면, 본 발명의 제1 내지 제3 실시예에 따른 타이밍 펄스 생성부(510a, 510b, 510c)는, <소스 클록(REFCLK)의 주파수가 상대적으로 느린 경우에서 타이밍 펄스 생성부(510a, 510b, 510c)의 동작>과 <소스 클록(REFCLK)의 주파수가 상대적으로 빠른 경우에서 타이밍 펄스 생성부(510a, 510b, 510c)의 동작>으로 나누어지는 것을 알 수 있다.
그리고, 설명의 편의를 위해 다수의 타이밍 펄스(T_PULSE{1:N})에서 'N'을 '20'으로 가정하였다. 또한, 다수의 타이밍 펄스(T_PULSE{0:20}) 중 제4 내지 제6 타이밍 펄스(T_PULSE{4:6})에서 소스 클록(REFCLK)과 피드백 클록(FBCLKR, FBCLKF)의 위상을 비교하는 동작이 발생하고, 위상을 비교하는 동작이 발생한 후 내부클록 경로의 실제 지연조건에 대응하는 고정된 시간(tDELAY)이 흐른 시점에서 딜레이 쉬프팅 동작이 발생하여 피드백 클록(FBCLKR, FBCLKF)의 위상이 변동하는 것으로 지연고정동작을 간략화 하였다.
먼저, <소스 클록(REFCLK)의 주파수가 상대적으로 느린 경우에서 타이밍 펄스 생성부(510a, 510b, 510c)의 동작>을 살펴보면, 소스 클록(REFCLK)의 주파수가 상대적으로 느린 상태가 되므로 다수의 타이밍 펄스(T_PULSE{0:20}) 중 제4 내지 제6 타이밍 펄스(T_PULSE{4:6})에서 소스 클록(REFCLK)과 피드백 클록(FBCLKR, FBCLKF)의 위상을 비교하는 동작이 발생한 이후, 실제 딜레이 쉬프팅 동작이 발생하여 피드백 클록(FBCLKR, FBCLKF)의 위상이 변동하는 시점까지의 시간이 다수의 타이밍 펄스(T_PULSE{1:20}) 중 제1 내지 제10 타이밍 펄스(T_PULSE{1:10})가 순차적으로 토글링되는데 필요한 시간보다 작은 상태가 되는 것을 알 수 있다.
즉, 소스 클록(REFCLK)의 주파수가 상대적으로 느린 상태이므로 지연고정루프회로의 딜레이 쉬프팅 동작이 완전히 이루어질 때까지 필요한 시간보다 다수의 타이밍 펄스(T_PULSE{0:20}) 중 제1 내지 제10 타이밍 펄스(T_PULSE{1:10})가 순차적으로 한 번씩 토글링하는데 걸리는 시간이 더 긴 상태가 된다.
때문에, 본 발명의 제1 내지 제3 실시예에 따른 타이밍 펄스 생성부(510a, 510b, 510c)는 다수의 타이밍 펄스(T_PULSE{1:20})를 모두 토글링 시키는 것이 아니라 제1 내지 제10 타이밍 펄스(T_PULSE{1:10})까지만 순차적으로 토글링시키고 나머지 제11 내지 제20 타이밍 펄스(T_PULSE{11:20})는 토글링시키지 않은 상태에서 한 번의 딜레이 쉬프팅 업데이트 주기가 종료될 수 있도록 한다.
이렇게, 본 발명의 제1 내지 제3 실시예에 따른 타이밍 펄스 생성부(510a, 510b, 510c)는 지연고정루프회로의 딜레이 쉬프팅 동작이 완전히 이루어질 때까지 필요한 시간에 대응하여 다수의 타이밍 펄스(T_PULSE{1:20}) 중 실제로 토글링하는 펄스의 개수가 자유롭게 변동될 수 있다.
그리고, <소스 클록(REFCLK)의 주파수가 상대적으로 빠른 경우에서 타이밍 펄스 생성부(510a, 510b, 510c)의 동작>을 살펴보면, 소스 클록(REFCLK)의 주파수가 상대적으로 빠른 상태가 되므로 다수의 타이밍 펄스(T_PULSE{0:20}) 중 제4 내지 제6 타이밍 펄스(T_PULSE{4:6})에서 소스 클록(REFCLK)과 피드백 클록(FBCLKR, FBCLKF)의 위상을 비교하는 동작이 발생한 이후, 실제 딜레이 쉬프팅 동작이 발생하여 피드백 클록(FBCLKR, FBCLKF)의 위상이 변동하는 시점까지의 시간이 다수의 타이밍 펄스(T_PULSE{1:20}) 중 제1 내지 제18 타이밍 펄스(T_PULSE{1:18})가 순차적으로 토글링되는데 필요한 시간보다 작은 상태가 되는 것을 알 수 있다.
즉, 소스 클록(REFCLK)의 주파수가 상대적으로 빠른 상태이므로 지연고정루프회로의 딜레이 쉬프팅 동작이 완전히 이루어질 때까지 필요한 시간보다 다수의 타이밍 펄스(T_PULSE{0:20}) 중 제1 내지 제18 타이밍 펄스(T_PULSE{1:18})가 순차적으로 한 번씩 토글링하는데 걸리는 시간이 더 긴 상태가 된다.
때문에, 본 발명의 제1 내지 제3 실시예에 따른 타이밍 펄스 생성부(510a, 510b, 510c)는 다수의 타이밍 펄스(T_PULSE{1:20})를 모두 토글링 시키는 것이 아니라 제1 내지 제18 타이밍 펄스(T_PULSE{1:18})까지만 순차적으로 토글링시키고 나머지 제19 및 제20 타이밍 펄스(T_PULSE{19:20})는 토글링시키지 않은 상태에서 한 번의 딜레이 쉬프팅 업데이트 주기가 종료될 수 있도록 한다.
이렇게, 본 발명의 제1 내지 제3 실시예에 따른 타이밍 펄스 생성부(510a, 510b, 510c)는 지연고정루프회로의 딜레이 쉬프팅 동작이 완전히 이루어질 때까지 필요한 시간에 대응하여 다수의 타이밍 펄스(T_PULSE{1:20}) 중 실제로 토글링하는 펄스의 개수가 자유롭게 변동될 수 있다.
따라서, 소스 클록(REFCLK)의 주파수가 설계당시에 예상했던 주파수보다 더 느리거나 더 빠른 경우에도 가장 최적의 딜레이 쉬프팅 업데이트 주기를 갖는 상태에서 지연고정동작을 수행하는 것이 가능하므로, 소스 클록(REFCLK)의 주파수 변동과 상관없이 항상 안정적인 지연고정동작을 완료하는 것이 가능하다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 소스 클록(REFCLK)의 주파수가 변동하는 것에 대응하여 다수의 타이밍 펄스(T_PULSE{1:N}) 중 순차적으로 토글링되는 펄스 개수를 변동시킴으로써, 다수의 타이밍 펄스(T_PULSE{1:N})에 대응하여 그 동작이 제어되는 지연고정루프회로가 소스 클록(REFCLK)의 주파수 변동과 상관없이 항상 최적의 지연고정동작을 수행할 수 있도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
110, 510 : 타이밍 클록 생성부
112, 512a, 512b, 512c : 타이밍 클록 출력부
114, 514b, 514c : 동작제어부 514a : 동작제어신호 생성부
5122a : 리셋신호 생성부
5124a{1:N} : 다수의 타이밍 펄스 토글링 제어부
516b : 타이밍 펄스 활성화 조절부
516c : 타이밍 펄스 토글링 동작제어부
112, 512a, 512b, 512c : 타이밍 클록 출력부
114, 514b, 514c : 동작제어부 514a : 동작제어신호 생성부
5122a : 리셋신호 생성부
5124a{1:N} : 다수의 타이밍 펄스 토글링 제어부
516b : 타이밍 펄스 활성화 조절부
516c : 타이밍 펄스 토글링 동작제어부
Claims (28)
- 소스 클록에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 토글링되는 다수의 타이밍 펄스를 생성하되, 상기 소스 클록의 주파수에 따라 생성되는 타이밍 펄스의 개수가 변동하는 타이밍 펄스 생성부;
각각의 타이밍 펄스에 의해 정의된 시점에서 상기 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 상기 소스 클록의 클록에지에 대응된 내부 클록의 위상을 지연시키기 위한 클록지연부; 및
상기 클록지연부의 출력클록에 상기 내부클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부
를 구비하는 지연고정루프회로.
- 제1항에 있어서,
상기 타이밍 펄스 생성부는,
동작 제어 신호에 응답하여 그 동작이 초기화되며, 상기 소스 클록의 토글링에 응답하여 순차적으로 토글링하는 상기 다수의 타이밍 펄스를 출력하되, 출력되는 상기 다수의 타이밍 펄스 중 적어도 두 개 이상의 예정된 펄스를 주파수 선택 펄스로서 설정하는 타이밍 펄스 출력부; 및
상기 소스 클록의 주파수에 응답하여 적어도 두 개 이상의 상기 주파수 선택 펄스 중 어느 하나의 펄스를 선택하고, 선택된 펄스에 응답하여 상기 동작 제어 신호를 생성하기 위한 동작 제어 신호 생성부를 구비하는 것을 특징으로 하는 지연고정루프회로.
- 제2항에 있어서,
상기 타이밍 펄스 출력부는,
상기 동작 제어 신호에 응답하여 리셋 신호를 생성하기 위한 리셋 신호 생성부; 및
상기 리셋 신호에 응답하여 그 동작이 각각 초기화되며, 동작 초기화 이후 상기 동작 제어 신호 및 상기 소스 클록에 응답하여 상기 다수의 타이밍 펄스를 순차적으로 토글링시키기 위한 다수의 타이밍 펄스 토글링 제어부를 구비하는 것을 특징으로 하는 지연고정루프회로.
- 제3항에 있어서,
상기 동작 제어 신호 생성부는,
상기 소스 클록의 주파수가 높으면 높을수록 적어도 두 개 이상의 상기 주파수 선택 펄스 중 늦게 토글링하는 펄스를 선택하고,
상기 소스 클록의 주파수가 낮으면 낮을수록 적어도 두 개 이상의 상기 주파수 선택 펄스 중 빨리 토글링하는 펄스를 선택하며,
선택된 펄스에 응답하여 상기 동작 제어 신호를 예정된 시간동안 활성화시키는 것을 특징으로 하는 지연고정루프회로.
- 제3항에 있어서,
상기 동작 제어 신호 생성부는,
카스 레이턴시 값이 크면 클수록 적어도 두 개 이상의 상기 주파수 선택 펄스 중 늦게 토글링하는 펄스를 선택하고,
상기 카스 레이턴시 값이 작으면 작을수록 적어도 두 개 이상의 상기 주파수 선택 펄스 중 빨리 토글링하는 펄스를 선택하며,
선택된 펄스에 응답하여 상기 동작 제어 신호를 예정된 시간동안 활성화시키는 것을 특징으로 하는 지연고정루프회로.
- 제1항에 있어서,
상기 타이밍 펄스 생성부는,
상기 소스 클록의 토글링에 응답하여 순차적으로 토글링하는 상기 다수의 타이밍 펄스를 출력하기 위한 타이밍 펄스 출력부;
상기 타이밍 펄스 출력부의 동작을 반복시키기 위한 동작제어부; 및
상기 소스 클록의 주파수에 따라 상기 다수의 타이밍 펄스 중 적어도 한 개 이상의 예정된 타이밍 펄스를 강제로 비활성화시키기 위한 타이밍 펄스 활성화 조절부를 구비하는 것을 특징으로 하는 지연고정루프회로.
- 제6항에 있어서,
상기 타이밍 펄스 출력부는,
타이밍 시작 펄스가 토글링된 이후 상기 소스 클록이 토글링할 때마다 상기 다수의 타이밍 펄스를 순차적으로 토글링시켜 출력하는 것을 특징으로 하는 지연고정루프회로.
- 제7항에 있어서,
상기 동작제어부는,
상기 다수의 타이밍 펄스가 모두 비활성화상태가 되는 것에 응답하여 상기 타이밍 시작 펄스를 토글링시키는 것을 특징으로 하는 지연고정루프회로.
- 제8항에 있어서,
상기 타이밍 펄스 활성화 조절부는,
상시 소스 클록의 주파수에 대응하여 변동하는 개수만큼씩 상기 다수의 타이밍 펄스 중 가장 늦게 토글링하는 펄스부터 순차적으로 상기 예정된 타이밍 펄스에 속하도록 설정하여 강제로 비활성화시키는 것을 특징으로 하는 지연고정루프회로.
- 제9항에 있어서,
상기 타이밍 펄스 활성화 조절부는,
상기 소스 클록의 주파수가 높으면 높을수록 상기 다수의 타이밍 펄스 중 상기 예정된 펄스에 속하는 펄스의 개수가 감소하고,
상기 소스 클록의 주파수가 낮으면 낮을수록 상기 다수의 타이밍 펄스 중 상기 예정된 펄스에 속하는 펄수의 개수가 증가하는 것을 특징으로 하는 지연고정루프회로.
- 제9항에 있어서,
상기 타이밍 펄스 활성화 조절부는,
카스 레이턴시 값이 크면 클수록 상기 다수의 타이밍 펄스 중 상기 예정된 펄스에 속하는 펄스의 개수가 감소하고,
상기 카스 레이턴시 값이 작으면 작을수록 상기 다수의 타이밍 펄스 중 상기 예정된 펄스에 속하는 펄수의 개수가 증가하는 것을 특징으로 하는 지연고정루프회로.
- 제1항에 있어서,
상기 타이밍 펄스 생성부는,
상기 소스 클록의 토글링에 응답하여 상기 다수의 타이밍 펄스 중 제1 영역으로 설정된 적어도 한 개 이상의 타이밍 펄스들을 순차적으로 토글링시키고, 이어서 제2 영역으로 설정된 적어도 한 개 이상의 타이밍 펄스들을 순차적으로 토글링시키는 타이밍 펄스 출력부;
상기 타이밍 펄스 출력부의 동작을 반복시키기 위한 동작제어부; 및
상기 소스 클록의 주파수에 따라 상기 제2 영역으로 설정된 타이밍 펄스들이 토글링하는 것을 온/오프 제어하기 위한 타이밍 펄스 토글링 동작제어부를 구비하는 지연고정루프회로.
- 제12항에 있어서,
상기 타이밍 펄스 출력부는,
타이밍 시작 펄스가 토글링된 이후 상기 소스 클록이 토글링할 때마다 상기 제1 영역으로 설정된 타이밍 펄스들을 순차적으로 토글링시키기 위한 제1 타이밍 펄스 출력부; 및
상기 제1 타이밍 펄스 출력부의 동작이 종료된 이후 상기 소스 클록이 토글링할 때마다 상기 제2 영역으로 설정된 타이밍 펄스들을 순차적으로 토글링시키기 위한 제2 타이밍 펄스 출력부를 구비하는 것을 특징으로 하는 지연고정루프회로.
- 제13항에 있어서,
상기 동작제어부는,
상기 다수의 타이밍 펄스가 모두 비활성화상태가 되는 것에 응답하여 상기 타이밍 시작 펄스를 토글링시키는 것을 특징으로 하는 지연고정루프회로.
- 제14항에 있어서,
상기 타이밍 펄스 토글링 동작제어부는,
상기 소스 클록의 주파수에 따라 상기 제1 타이밍 펄스 출력부의 동작 종료 여부에 대한 정보가 상기 제2 타이밍 펄스 출력부로 전달되는 것을 온/오프 제어함으로써 상기 제2 영역으로 설정된 타이밍 펄스들이 토글링하는 것을 온/오프 제어하는 것을 특징으로 하는 지연고정루프회로.
- 제15항에 있어서,
상기 타이밍 펄스 토글링 동작제어부는,
상기 소스 클록의 주파수가 예정된 기준 주파수보다 높을 경우 상기 제2 영역으로 설정된 타이밍 펄스들이 순차적으로 토글링될 수 있도록 제어하고,
상기 소스 클록의 주파수가 상기 예정된 기준 주파수보다 낮을 경우 상기 제2 영역으로 설정된 타이밍 펄스들이 토글링되지 않도록 제어하는 것을 특징으로 하는 지연고정루프회로.
- 제15항에 있어서,
상기 타이밍 펄스 토글링 동작제어부는,
카스 레이턴시의 값이 예정된 기준 값보다 큰 경우 상기 제2 영역으로 설정된 타이밍 펄스들이 순차적으로 토글링될 수 있도록 제어하고,
상기 카스 레이턴시의 값이 상기 예정된 기준 값보다 작은 경우 상기 제2 영역으로 설정된 타이밍 펄스들이 토글링되지 않도록 제어하는 것을 특징으로 하는 지연고정루프회로.
- 지연고정을 이루기 위하여 소스 클록에 응답하여 순차적으로 토글링되는 다수의 타이밍 펄스에 의해 정의되는 딜레이 쉬프팅 업데이트 주기마다 상기 소스 클록의 에지에 대응된 내부클록을 지연시켜 지연고정루프클록으로서 출력하기 위한 지연고정루프회로; 및
상기 소스 클록에 응답하여 상기 딜레이 쉬프팅 업데이트 주기마다 순차적으로 토글링되는 상기 다수의 타이밍 펄스를 생성하되, 상기 소스 클록의 주파수에 따라 생성되는 타이밍 펄스의 개수가 변동하는 타이밍 펄스 생성부
를 구비하는 반도체 장치.
- 제18항에 있어서,
상기 타이밍 펄스 생성부는,
동작 제어 신호에 응답하여 그 동작이 초기화되며, 상기 소스 클록의 토글링에 응답하여 순차적으로 토글링하는 상기 다수의 타이밍 펄스를 출력하되, 출력되는 상기 다수의 타이밍 펄스 중 적어도 두 개 이상의 예정된 펄스를 주파수 선택 펄스로서 설정하는 타이밍 펄스 출력부; 및
상기 소스 클록의 주파수에 응답하여 적어도 두 개 이상의 상기 주파수 선택 펄스 중 어느 하나의 펄스를 선택하고, 선택된 펄스에 응답하여 상기 동작 제어 신호를 생성하기 위한 동작 제어 신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
- 제19항에 있어서,
상기 타이밍 펄스 출력부는,
상기 동작 제어 신호에 응답하여 리셋 신호를 생성하기 위한 리셋 신호 생성부; 및
상기 리셋 신호에 응답하여 그 동작이 각각 초기화되며, 동작 초기화 이후 상기 동작 제어 신호 및 상기 소스 클록에 응답하여 상기 다수의 타이밍 펄스를 순차적으로 토글링시키기 위한 다수의 타이밍 펄스 토글링 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
- 제18항에 있어서,
상기 타이밍 펄스 생성부는,
상기 소스 클록의 토글링에 응답하여 순차적으로 토글링하는 상기 다수의 타이밍 펄스를 출력하기 위한 타이밍 펄스 출력부;
상기 타이밍 펄스 출력부의 동작을 반복시키기 위한 동작제어부; 및
상기 소스 클록의 주파수에 따라 상기 다수의 타이밍 펄스 중 적어도 한 개 이상의 예정된 타이밍 펄스를 강제로 비활성화시키기 위한 타이밍 펄스 활성화 조절부를 구비하는 것을 특징으로 하는 반도체 장치.
- 제21항에 있어서,
상기 타이밍 펄스 출력부는,
타이밍 시작 펄스가 토글링된 이후 상기 소스 클록이 토글링할 때마다 상기 다수의 타이밍 펄스를 순차적으로 토글링시켜 출력하는 것을 특징으로 하는 반도체 장치.
- 제22항에 있어서,
상기 동작제어부는,
상기 다수의 타이밍 펄스가 모두 비활성화상태가 되는 것에 응답하여 상기 타이밍 시작 펄스를 토글링시키는 것을 특징으로 하는 반도체 장치.
- 제23항에 있어서,
상기 타이밍 펄스 활성화 조절부는,
상시 소스 클록의 주파수에 대응하여 변동하는 개수만큼씩 상기 다수의 타이밍 펄스 중 가장 늦게 토글링하는 펄스부터 순차적으로 상기 예정된 타이밍 펄스에 속하도록 설정하여 강제로 비활성화시키는 것을 특징으로 하는 반도체 장치. - 제18항에 있어서,
상기 타이밍 펄스 생성부는,
상기 소스 클록의 토글링에 응답하여 상기 다수의 타이밍 펄스 중 제1 영역으로 설정된 적어도 한 개 이상의 타이밍 펄스들을 순차적으로 토글링시키고, 이어서 제2 영역으로 설정된 적어도 한 개 이상의 타이밍 펄스들을 순차적으로 토글링시키는 타이밍 펄스 출력부;
상기 타이밍 펄스 출력부의 동작을 반복시키기 위한 동작제어부; 및
상기 소스 클록의 주파수에 따라 상기 제2 영역으로 설정된 타이밍 펄스들이 토글링하는 것을 온/오프 제어하기 위한 타이밍 펄스 토글링 동작제어부를 구비하는 반도체 장치.
- 제25항에 있어서,
상기 타이밍 펄스 출력부는,
타이밍 시작 펄스가 토글링된 이후 상기 소스 클록이 토글링할 때마다 상기 제1 영역으로 설정된 타이밍 펄스들을 순차적으로 토글링시키기 위한 제1 타이밍 펄스 출력부; 및
상기 제1 타이밍 펄스 출력부의 동작이 종료된 이후 상기 소스 클록이 토글링할 때마다 상기 제2 영역으로 설정된 타이밍 펄스들을 순차적으로 토글링시키기 위한 제2 타이밍 펄스 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
- 제26항에 있어서,
상기 동작제어부는,
상기 다수의 타이밍 펄스가 모두 비활성화상태가 되는 것에 응답하여 상기 타이밍 시작 펄스를 토글링시키는 것을 특징으로 하는 반도체 장치.
- 제27항에 있어서,
상기 타이밍 펄스 토글링 동작제어부는,
상기 소스 클록의 주파수에 따라 상기 제1 타이밍 펄스 출력부의 동작 종료 여부에 대한 정보가 상기 제2 타이밍 펄스 출력부로 전달되는 것을 온/오프 제어함으로써 상기 제2 영역으로 설정된 타이밍 펄스들이 토글링하는 것을 온/오프 제어하는 것을 특징으로 하는 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100064901A KR101152404B1 (ko) | 2010-07-06 | 2010-07-06 | 지연고정루프회로의 동작제어회로 및 이를 구비하는 반도체 장치 |
| US12/981,256 US8797073B2 (en) | 2010-07-06 | 2010-12-29 | Delay locked loop circuit and integrated circuit including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100064901A KR101152404B1 (ko) | 2010-07-06 | 2010-07-06 | 지연고정루프회로의 동작제어회로 및 이를 구비하는 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120004177A KR20120004177A (ko) | 2012-01-12 |
| KR101152404B1 true KR101152404B1 (ko) | 2012-06-05 |
Family
ID=45438165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100064901A KR101152404B1 (ko) | 2010-07-06 | 2010-07-06 | 지연고정루프회로의 동작제어회로 및 이를 구비하는 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8797073B2 (ko) |
| KR (1) | KR101152404B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2010
- 2010-07-06 KR KR1020100064901A patent/KR101152404B1/ko active IP Right Grant
- 2010-12-29 US US12/981,256 patent/US8797073B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20120007645A1 (en) | 2012-01-12 |
| US8797073B2 (en) | 2014-08-05 |
| KR20120004177A (ko) | 2012-01-12 |
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