JP2000174616A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2000174616A
JP2000174616A JP10345970A JP34597098A JP2000174616A JP 2000174616 A JP2000174616 A JP 2000174616A JP 10345970 A JP10345970 A JP 10345970A JP 34597098 A JP34597098 A JP 34597098A JP 2000174616 A JP2000174616 A JP 2000174616A
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Yuji Segawa
裕司 瀬川
Kunihiko Goto
邦彦 後藤
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 高速なロック動作を実現することができる半
導体集積回路を提供すること。 【解決手段】 キャリア検出回路１１によってキャリア
信号の断絶状態または有効な周波数範囲外のキャリア信
号が検出され、この検出結果に応じて信号切換回路１０
が位相比較回路１２に、キャリア信号に代えて外部のク
ロック２を入力し、これにより、位相比較回路１２、チ
ャージポンプ１３、ループフィルタ１４、電圧制御発振
器１５、１／Ｎ分周器１６からなるＰＬＬにおいてロッ
ク状態が保持され、再度の適切なキャリア信号に対して
高速なロック動作を実現すること。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャリア信号等の
所定の信号、および前記所定の信号に基づく同期信号を
出力する電圧制御発振器から出力された帰還信号を入力
し、前記所定の信号と前記帰還信号との位相を比較し、
比較された結果を示す比較信号を前記電圧制御発振器へ
出力する半導体集積回路に関し、特に、ＰＬＬ（Ｐｈａ
ｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ（位相ロックループ））
を構成し、ロック動作をおこなう半導体集積回路に関す
るものである。
【０００２】
【従来の技術】図１５は、従来のＰＬＬ回路の概略構成
を示すブロック図である。図１５において、従来のＰＬ
Ｌ回路は、位相比較回路１０２と、チャージポンプ１０
３と、ループフィルタ１０４と、電圧制御発振器１０５
と、１／Ｎ分周器１０６と、から構成される。
【０００３】ここでは、特に、入力信号として、例えば
ＦＭ入力信号を示すキャリア信号が入力され、このキャ
リア信号に対する同期信号を得るＰＬＬ回路について説
明する。図１５において、位相比較回路１０２は、入力
されるキャリア信号と、１／Ｎ分周器１０６を介して入
力される電圧制御発振器１０５の発振信号（以下、この
１／Ｎ分周器１０６を介して入力される電圧制御発振器
１０５の発振信号を内部発振信号と称する）との立ち上
がり時点を比較し、上記キャリア信号に対して内部発振
信号の立ち上がりが遅れる場合、すなわちキャリア信号
の周波数よりも内部発振信号の周波数が低い場合は、そ
の間、信号ＵＰをローレベルとしてチャージポンプ１０
３のＰチャネル型ＭＯＳトランジスタ１１２のゲートに
入力する。
【０００４】一方、キャリア信号に対して内部発振信号
の立ち上がりが進んでいる場合、すなわちキャリア信号
の周波数よりも内部発振信号の周波数が高い場合は、そ
の間、信号ＤＯＷＮをハイレベルとしてチャージポンプ
１０３のＮチャネル型ＭＯＳトランジスタ１１３のゲー
トに入力する。
【０００５】チャージポンプ１０３は、電源と接地との
間において、電流源１１１と、Ｐチャネル型のＭＯＳト
ランジスタ１１２と、Ｎチャネル型のＭＯＳトランジス
タ１１３と、電流源１１４とが直列に接続されるように
構成され、ＭＯＳトランジスタ１１２とＭＯＳトランジ
スタ１１３との接続点（ノードＮ）は、ループフィルタ
１０４を介して電圧制御発振器１０５に接続される。
【０００６】ＭＯＳトランジスタ１１２のゲートに、ロ
ーレベルを示す信号ＵＰが入力されると、ＭＯＳトラン
ジスタ１１２はＯＮ状態となり、ノードＮに電流源１１
１からの正の電荷が供給される。すなわち、正の電荷が
次段のループフィルタ１０４に与えられる。なお、この
正の電荷の量は、電流源１１１の電流値を信号ＵＰがロ
ーレベルを示す時間にわたって積分したものである。
【０００７】一方、ＭＯＳトランジスタ１１３のゲート
に、ハイレベルを示す信号ＤＯＷＮが入力されることに
よって、ＭＯＳトランジスタ１１３はＯＮ状態となり、
ノードＮに電流源１１３からの負の電荷が供給される。
すなわち、負の電荷が次段のループフィルタ１０４に与
えられる。なお、この負の電荷の量は、電流源１１３の
電流値を信号ＤＯＷＮがハイレベルを示す時間にわたっ
て積分したものである。
【０００８】ループフィルタ１０４は、ノードＮと接地
との間において、抵抗１１５およびキャパシタ１１６と
が直列に接続されるように構成され、チャージポンプ１
０３から与えられる電荷を、抵抗１１５を介してキャパ
シタ１１６に蓄積し、次段の電圧制御発振器１０５を制
御する制御電圧を生成する。
【０００９】電圧制御発振器１０５は、制御電圧に応じ
て決定される周波数の信号を出力する発振器であり、こ
の発振信号を同期信号として得ることができる。さら
に、この発振信号は、１／Ｎ分周器１０６に入力され
る。１／Ｎ分周器１０６は、電圧制御発振器１０５の発
振信号がキャリア信号の周波数と一致するように、電圧
制御発振器１０５の発振信号に対して１／Ｎの分周を施
し、これを上述した内部発振信号として出力する。この
内部発振信号を再び位相比較回路１０２に入力すること
により、出力信号を再び入力信号として入力する負帰還
ループが形成される。
【００１０】すなわち、ＰＬＬ回路は、キャリア信号に
対して内部発振信号の位相が遅れている場合は、電圧制
御発振器１０５に、その位相差に相当する正の電圧を制
御信号として与えることによって、内部発振信号の周波
数を高くする。すなわち、周波数を高くすることによっ
て位相を進ませることができる。そして、キャリア信号
に対して内部発振信号の位相が進んでいる場合は、電圧
制御発振器１０５にその位相差に相当する負の電圧を制
御信号として与えることによって、内部発振信号の周波
数を低くする。すなわち、周波数を低くすることによっ
て位相を遅らせることができる。
【００１１】以上の負帰還の作用によって、内部発振信
号がキャリア信号の周波数も位相も一致するようにな
り、キャリア信号の周波数を正確に示した同期信号を出
力することができる。このキャリア信号の周波数と内部
発振信号の周波数とが一致した状態がロック状態であ
り、このロック状態に至るまでに要した時間がロックア
ップタイムである。
【００１２】なお、図１５に示すＰＬＬ回路において、
チャージポンプ１０３およびループフィルタ１０４の動
作は、ディジタル回路によって等価的に実現でき、これ
らと位相比較回路１０２、電圧制御発振器１０５、１／
Ｎ分周器１０６を含めた構成をディジタル形式に変更し
たディジタルＰＬＬが流通している。
【００１３】ディジタルＰＬＬ、特にこれをＩＣ化した
ＰＬＬ−ＩＣは、Ａ／Ｄ変換されたキャリア信号の復調
をおこなうＦＳＫモデム復調器やトランシーバ用の周波
数シンセサイザ等のディジタル・システムに適用されて
いる。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路においては、外的要因等により、キャリア信
号が遮断され、キャリア信号の入力が無い場合、または
有効な周波数の範囲を外れたキャリア信号が入力された
場合にロック状態が解除され、再度、適切なキャリア信
号の入力がなされた場合に、再びロック状態に至る動作
（以下、ロック動作と称する）をおこなわなければなら
ない。このように、ロック状態が解除されてから再度キ
ャリア信号が入力されるごとに、ロックアップ動作に時
間を要することになり、同期信号を迅速に得ることがで
きないという問題点があった。
【００１５】本発明は、上記問題点に鑑みてなされたも
のであって、キャリア信号の入力が遮断され、または有
効な周波数の範囲を外れたキャリア信号が入力された後
に、再び適切なキャリア信号が入力された場合に、高速
なロック動作をおこない、かつ、高速かつ安定な帰還ル
ープ動作を実現することを目的とする。
【００１６】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、請求項１の発明において、所定
の信号（キャリア信号等）と、電圧制御発振器１５から
出力される内部発振信号（帰還信号）との位相を位相比
較手段（位相比較回路１２）により比較し、この位相比
較回路１２において比較された結果、すなわちキャリア
信号と内部発振信号との位相差を示す比較信号を、電圧
制御発振器１５に帰還入力することでキャリア信号に同
期した同期信号を得る半導体集積回路は、キャリア信号
の発振状態を検出する発振状態検出手段（キャリア検出
回路１１）と、キャリア検出回路１１によって検出され
た発振状態に応じて、キャリア信号または位相比較回路
１２から出力される比較信号を、直前まで電圧制御発振
器１５から出力されていた内部発振信号を保持するため
の信号（クロック２、電圧源３１、電流源３２、キャパ
シタＣＨの保持電圧等）、すなわち内部発振信号を出力
させつづけるために電圧制御発振器１５に入力される制
御信号へと切り換える信号切換手段（信号切換回路１
０、３０、４０）と、を備えたことを特徴とする。
【００１７】この請求項１の発明によれば、キャリア検
出回路１１によってキャリア信号の発振状態を検出し、
検出された発振状態に応じて、キャリア信号または比較
信号を、電圧制御発振器１５から出力される内部発振信
号の発振出力を保持するための信号に切り換えるので、
例えばキャリア信号が検出されない場合や所定の周波数
範囲を外れた信号が入力された場合に、直前まで電圧制
御発振器１５から出力されていた内部発振信号を出力さ
せつづけるための信号を、電圧制御発振器１５に入力す
ることで内部発振信号が遮断されることがなくなり、再
び正常なキャリア信号が入力された場合に、電圧制御発
振器１５から内部発振信号が出力されていない状態、す
なわち帰還信号のない状態から帰還ループ動作をおこな
うのに比較して、高速なロック動作をおこなうことがで
きる。
【００１８】また、請求項２において、所定の信号（キ
ャリア信号等）と、電圧制御発振器１５から出力される
内部発振信号（帰還信号）との位相を位相比較手段（位
相比較回路１２）により比較し、この位相比較回路１２
において比較された結果、すなわちキャリア信号と内部
発振信号との位相差を示す比較信号を、電圧制御発振器
１５に帰還入力することでキャリア信号に同期した同期
信号を得る半導体集積回路は、キャリア信号の発振状態
を検出する発振状態検出手段（キャリア検出回路１１）
と、キャリア検出回路１１によって検出された発振状態
に応じて、位相比較回路１２への入力を、キャリア信号
から、あらかじめ用意された所定の周波数信号（クロッ
ク２）へと切り換える信号切換手段（信号切換回路１
０）と、を備えたことを特徴とする。
【００１９】この請求項２の発明によれば、キャリア検
出回路１１によってキャリア信号の発振状態を検出し、
検出された発振状態に応じて、キャリア信号をクロック
２に切り換えて位相比較回路１２に入力するので、例え
ばキャリア信号が検出されない場合や所定の周波数範囲
を外れた信号が入力された場合にもロック状態が解除さ
れることなく、再び有効な信号を検出した場合のロック
アップタイムを短縮することが可能となり、高速かつ安
定な帰還ループ動作を実現することができる。
【００２０】また、請求項３において、所定の信号（キ
ャリア信号等）と、電圧制御発振器１５から出力される
内部発振信号（帰還信号）との位相を位相比較手段（位
相比較回路１２）により比較し、この位相比較回路１２
において比較された結果、すなわちキャリア信号と内部
発振信号との位相差を示す比較信号を、電圧制御発振器
１５に帰還入力することでキャリア信号に同期した同期
信号を得る半導体集積回路は、キャリア信号の発振状態
を検出する発振状態検出手段（キャリア検出回路１１）
と、キャリア検出回路１１によって検出された発振状態
に応じて、位相比較回路１２から出力される比較信号を
定電圧源（電圧源３１）または定電流源（電流源３２）
に基づいて生成された信号に切り換える信号切換手段
（信号切換回路３０）と、を備えたことを特徴とする。
【００２１】この請求項３の発明によれば、キャリア信
号の発振状態を検出し、検出された発振状態に応じて、
比較信号を所定の電圧を供給する電圧源３１、または所
定の電荷を供給する電流源３２に基づいて生成された信
号に切り換えるので、例えばキャリア信号が検出されな
い場合や所定の周波数範囲を外れた信号が入力された場
合にもロック状態が解除されることなく、再び有効な信
号を検出した場合のロックアップタイムを短縮すること
が可能となり、高速かつ安定な帰還ループ動作を実現す
ることができる。
【００２２】また、請求項４において、所定の信号（キ
ャリア信号等）と、電圧制御発振器１５から出力される
内部発振信号（帰還信号）との位相を位相比較手段（位
相比較回路１２）により比較し、この位相比較回路１２
において比較された結果、すなわちキャリア信号と内部
発振信号との位相差を示す比較信号を、電圧制御発振器
１５に帰還入力することでキャリア信号に同期した同期
信号を得る半導体集積回路は、位相比較回路１２から出
力された比較信号を保持する保持手段（キャパシタＣ
Ｈ）と、キャリア信号の発振状態を検出する発振状態検
出手段（キャリア検出回路１１）と、キャリア検出回路
１１により検出された発振状態に応じて、比較信号をキ
ャパシタＣＨにおいて保持された電圧に切り換える信号
切換手段（信号切換回路４０）と、を備えたことを特徴
とする。
【００２３】この請求項４の発明によれば、位相比較回
路１２から出力された比較信号をキャパシタＣＨにおい
て保持し、信号切換回路４０が、キャリア検出回路１１
により検出されたキャリア信号の発振状態に応じて、ル
ープフィルタ１４または電圧制御発振器１５への入力
を、比較信号からキャパシタＣＨに保持された電圧へと
切り換えるので、例えばキャリア信号が検出されない場
合や所定の周波数範囲を外れた信号が入力された場合に
もロック状態が解除されることなく、前回のロック状態
における比較信号に基づいた帰還信号が入力されるの
で、再び有効な信号を検出した場合に、ロックアップタ
イムのより一層の短縮が可能となり、高速かつ安定な帰
還ループ動作を実現することができる。
【００２４】また、請求項５において、請求項１〜４に
記載の半導体集積回路は、キャリア検出回路１１が、キ
ャリア信号の有無および／またはキャリア信号の周波数
を検出し、キャリア信号の入力が無い場合またはキャリ
ア信号の周波数があらかじめ定められた範囲を外れた場
合に、キャリア信号の発振状態が所定条件外であること
を示す検出信号を出力し、信号切換手段（信号切換回路
１０、３０、４０）は、この検出信号に応じて、キャリ
ア信号または位相比較回路１２から出力される比較信号
を、内部発振信号を保持するための信号（クロック２、
電圧源３１、電流源３２、キャパシタＣＨの保持電圧
等）へと切り換えることを特徴とする。
【００２５】また、請求項６において、請求項５に記載
の半導体集積回路は、キャリア検出回路１１が、外部ク
ロック（クロック１）に基づく所定期間におけるキャリ
ア信号のパルス数またはキャリア信号に基づく所定期間
における外部クロック数（クロック１のパルス数）を計
数する計数手段（カウンタ２２）と、カウンタ２２によ
り計数されたパルス数またはクロック１のパルス数と、
キャリア信号の周波数のあらかじめ定められた範囲を示
す比較対象値（ＤＨ、ＤＬ）とを比較して、条件比較信
号を出力する条件比較手段（比較回路２４および２５）
と、を備え、この条件比較信号に基づいて検出信号を出
力することを特徴とする。
【００２６】また、請求項７において、請求項１〜６に
記載の半導体集積回路は、電圧制御発振器１５を構成要
素の一つとして内部に備えることによりＰＬＬ（位相ロ
ックループ）を構成することを特徴とする。
【００２７】この請求項７の発明によれば、電圧制御発
振器１５を内部に備えて、位相比較回路１２から出力さ
れる比較信号に基づいて生成される制御電圧により電圧
制御発振器１５を制御するＰＬＬ回路として機能するの
で、ＰＬＬ回路として機能させるための外付け回路が削
減され、１チップによるＰＬＬの動作を可能とし、ＰＬ
Ｌ回路の小型化を図ることができる。
【００２８】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる半導体集積回路の好適な実施の形態を詳細
に説明する。なお、この実施の形態によりこの発明が限
定されるものではない。
【００２９】（実施の形態１）図１は、実施の形態１に
かかる半導体集積回路の概略構成を示すブロック図であ
る。図１において、実施の形態１にかかる半導体集積回
路は、信号切換回路１０と、キャリア検出回路１１と、
位相比較回路１２と、チャージポンプ１３と、ループフ
ィルタ１４と、電圧制御発振器１５と、１／Ｎ分周器１
６とを含む構成である。
【００３０】ここでは、特に、信号切換回路１０、キャ
リア検出回路１１、位相比較回路１２、チャージポンプ
１３、ループフィルタ１４、電圧制御発振器１５および
１／Ｎ分周器１６がディジタル回路によって構成され、
入力信号として、例えばＦＳＫ信号のキャリアをＡ／Ｄ
変換によって矩形波に変換した信号（キャリア信号）を
入力し、この半導体集積回路が、キャリア信号に対する
同期信号を得るためのＰＬＬ回路として機能する場合に
ついて説明する。
【００３１】図１において、信号切換回路１０は、共通
接点１０ａとの接続を切換接点１０ｂまたは切換接点１
０ｃのいずれかに切り換えることが可能なスイッチから
なる回路である。信号切換回路１０において、共通接点
１０ａは、位相比較回路１２の入力信号が入力される端
子に接続され、切換接点１０ｂは、図示を省略するが、
外部の発振器と接続されてクロック２が入力され、切換
接点１０ｃは、キャリア信号が入力される。なお、クロ
ック２は、キャリア信号と同等な周波数によって発振さ
れるクロック信号である。
【００３２】このように、信号切換回路１０は、位相比
較回路１２に入力する信号として、クロック２またはキ
ャリア信号のいずれかを選択することができる。例え
ば、キャリア検出器１１から出力される検出信号がハイ
レベルを示す場合には、共通接点１０ａをキャリア信号
が入力される切換接点１０ｃに接続し、キャリア検出器
１１から出力される検出信号がローレベルを示す場合に
は、共通接点１０ａをクロック２が入力される切換接点
１０ｂに接続する。
【００３３】位相比較回路１２は、例えば、ＥＸ−ＯＲ
回路やＲ−Ｓ形式のフリップフロップ回路によって構成
され、信号切換回路１０から出力される信号（以下、選
択入力信号と称する）と、１／Ｎ分周器１６を介して入
力される電圧制御発振器１５の帰還信号である発振信号
（以下、内部発振信号と称する）との立ち上がり時点を
比較し、選択入力信号に対して内部発振信号の立ち上が
りが遅れる場合、すなわち選択入力信号の周波数よりも
内部発振信号の周波数が低い場合は、その間、信号ＵＰ
をローレベルとしてチャージポンプ１３に入力する。
【００３４】一方、選択入力信号に対して内部発振信号
の立ち上がりが進んでいる場合、すなわち選択入力信号
の周波数よりも内部発振信号の周波数が高い場合は、そ
の間、信号ＤＯＷＮをハイレベルとしてチャージポンプ
１３に入力する。
【００３５】チャージポンプ１３は、次段のループフィ
ルタ１４を駆動するための電流を供給する回路であり、
位相比較回路１２からローレベルを示す信号ＵＰが入力
されると、次段のループフィルタ１４に正の電流を与
え、ハイレベルを示す信号ＤＯＷＮが入力されると、次
段のループフィルタ１４に負の電流を与える。
【００３６】ループフィルタ１４は、低域通過フィルタ
であり、不要な高調波成分や雑音を除去するとともに、
チャージポンプ１３から与えられる電流に応じて、次段
の電圧制御発振器１５を制御する正または負の制御電圧
を生成する。また、電圧制御発振器１５は、チャージポ
ンプ１３から出力される制御電圧に基づいて決定される
周波数の信号を出力する発振器であり、この発振信号を
同期信号として得ることができる。さらに、この発振信
号は、１／Ｎ分周器１６に入力される。
【００３７】１／Ｎ分周器１６は、電圧制御発振器１５
の発振信号が選択入力信号の周波数と一致するように、
電圧制御発振器１５の発振信号に対して１／Ｎの分周を
施し、これを上述した内部発振信号として出力する。こ
の内部発振信号を再び位相比較回路１２に入力すること
により、出力信号を再び入力信号として入力する負帰還
ループが形成される。
【００３８】このように、実施の形態１における半導体
集積回路は、選択入力信号に対して内部発振信号の位相
が遅れている場合は、電圧制御発振器１５にその位相差
に相当する正の電圧を制御信号として与えることによっ
て、内部発振信号の周波数を高くする。すなわち、周波
数を高くすることによって位相を進ませることができ
る。一方、選択入力信号に対して内部発振信号の位相が
進んでいる場合は、電圧制御発振器１５にその位相差に
相当する負の電圧を制御信号として与えることにより、
内部発振信号の周波数を低くする。すなわち、周波数を
低くすることによって位相を遅らせることができる。
【００３９】以上の負帰還の作用によって、内部発振信
号が選択入力信号の周波数も位相も一致する状態である
ロック状態となり、選択入力信号の周波数を正確に示し
た同期信号を出力することができる。
【００４０】つぎに、キャリア検出回路１１について説
明する。キャリア検出回路１１は、キャリア信号と、図
示を省略するが、外部の発振器において生成されるクロ
ック１とを入力し、キャリア信号が遮断されたこと、ま
たは有効な周波数の範囲を超えたキャリア信号が入力さ
れたことを検出し、その検出信号を例えばローレベルの
信号として出力する回路である。
【００４１】図２は、キャリア検出回路１１の内部構成
を示すブロック図である。図２において、キャリア検出
回路１１は、パルス発生器２１、カウンタ２２、レジス
タ２３、比較回路２４および２５、ＡＮＤゲート２６、
Ｄフリップフロップ２７、インバータ２８を含む構成で
ある。
【００４２】パルス発生器２１は、クロック１を入力
し、クロック１の立ち上がり時にクロック１よりも小さ
なパルス幅のパルスを出力する回路である。パルス発生
器２１は、例えばワンショット・マルチバイブレータ等
により実現される。
【００４３】カウンタ２２は、キャリア信号を入力し
て、このキャリア信号のパルス数（Ｄｎ）を計数する回
路である。また、カウンタ２２は、パルス発生器２１か
ら出力されるパルスの入力によってリセットされる。レ
ジスタ２３は、クロック１を入力し、クロック１の立ち
上がり時にカウンタ２２において計数された結果を示す
値（Ｄｎ’）を取り込んで保持する回路である。
【００４４】比較回路２４は、レジスタ２３に保持され
た値（Ｄｎ’）と、正常なキャリア信号として識別可能
な周波数範囲の上限、すなわち有効な最大周波数を示す
値（ＤＨ）との比較をおこない、ＤＨよりもＤｎ’が小
さい場合に、比較結果（条件比較信号）としてハイレベ
ルの信号を出力する。
【００４５】一方、比較回路２５は、レジスタ２３に保
持された値（Ｄｎ’）と、正常なキャリア信号として識
別可能な周波数範囲の下限、すなわち有効な最小周波数
を示す値（ＤＬ）との比較をおこない、ＤＬよりもＤ
ｎ’が大きい場合に、比較結果（条件比較信号）として
ハイレベルの信号を出力する。
【００４６】ＡＮＤゲート２６は、比較回路２４と比較
回路２５からそれぞれ出力される比較結果を入力し、出
力信号を次段のＤフリップフロップ２７のＤ端子に入力
する。また、インバータ２８は、パルス発生器２１から
出力されたパルスを反転させた信号をＤフリップフロッ
プ２７のクロック端子に入力する。
【００４７】Ｄフリップフロップ２７は、インバータ２
８から出力される信号の立ち上がり時におけるＡＮＤゲ
ート２６の出力信号を保持し、保持した信号を検出信号
として出力する。
【００４８】つぎに、比較回路２４の回路構成について
説明する。図３は、比較回路２４の回路構成を示す説明
図である。ただし、図３に示す比較回路２４は、一例と
して２ビット（Ａ０，Ａ１）で表される値（Ｄｎ’）の
入力に対して、２ビット（Ｂ０，Ｂ１）で表される値
（ＤＨ）との比較をおこなった結果を出力する場合の回
路である。比較回路２４は、Ｄｎ’およびＤＨが２ビッ
ト以上で表される値であっても、図３に示す回路と同様
に構成することによって、比較をおこなうことができ
る。
【００４９】図３において、比較回路２４は、２つのＥ
ＸＯＲゲートＬ１１およびＬ１２と、４つのインバータ
Ｌ１３〜Ｌ１６と、１つのＡＮＤゲートＬ１７と、６つ
のＯＲゲートＬ１８〜Ｌ２３と、２つの３入力ＮＡＮＤ
ゲートＬ２４およびＬ２５とから構成され、このうちＯ
ＲゲートＬ１９、Ｌ２０、Ｌ２２、Ｌ２３は３入力ＯＲ
ゲートである。
【００５０】また、図３に示す比較回路２４は、比較結
果を出力するための３つの端子ＯＳ、ＯＥ、ＯＧを有し
ており、比較された結果、（Ａ１，Ａ０）で表される値
（Ｄｎ’）が、（Ｂ１，Ｂ０）で表される値（ＤＨ）よ
りも大きい場合には、出力端子ＯＧにハイレベルの信号
が出力され、ＤＨよりも小さい場合には、出力端子ＯＳ
にハイレベルの信号が出力され、ＤＨと等しい場合に
は、出力端子ＯＥにハイレベルの信号が出力される。こ
の比較回路２４では、特に、端子ＯＳから出力される信
号を検出信号として処理する。
【００５１】図３において、ビットＡ０は、ＥＸＯＲゲ
ートＬ１１の一方の入力端子、インバータＬ１３の入力
端子、ＯＲゲートＬ１８の一方の入力端子、ＯＲゲート
Ｌ１９の第１の入力端子にそれぞれ入力され、ビットＡ
１は、ＥＸＯＲゲートＬ１２の一方の入力端子、インバ
ータＬ１５の入力端子、ＯＲゲートＬ１９の第２の入力
端子、ＯＲゲートＬ２０の第１の入力端子にそれぞれ入
力される。
【００５２】また、ビットＢ０は、ＥＸＯＲゲートＬ１
１の他方の入力端子、インバータＬ１４の入力端子、Ｏ
ＲゲートＬ２１の一方の入力端子、ＯＲゲートＬ２３の
第１の入力端子にそれぞれ入力され、ビットＢ１は、Ｅ
ＸＯＲゲートＬ１２の他方の入力端子、インバータＬ１
６の入力端子、ＯＲゲートＬ２２の第１の入力端子、Ｏ
ＲゲートＬ２３の第２の入力端子にそれぞれ入力され
る。
【００５３】ＥＸＯＲゲートＬ１１の出力は、ＡＮＤゲ
ートＬ１７の一方の入力端子に入力され、ＥＸＯＲゲー
トＬ１２の出力は、ＡＮＤゲートＬ１７の他方の入力端
子に入力されている。そして、ＡＮＤゲートＬ１７の出
力端子は、端子ＯＥに接続される。
【００５４】インバータＬ１３の出力は、ＯＲゲートＬ
２１の他方の入力端子、ＯＲゲートＬ２２の第２の入力
端子にそれぞれ入力され、インバータＬ１４の出力は、
ＯＲゲートＬ１８の他方の入力端子、ＯＲゲートＬ２０
の第２の入力端子にそれぞれ入力される。
【００５５】インバータＬ１５の出力は、ＯＲゲートＬ
２２の第３の入力端子、ＯＲゲートＬ２３の第３の入力
端子にそれぞれ入力され、インバータＬ１６の出力は、
ＯＲゲートＬ１９の第３の入力端子、ＯＲゲートＬ２０
の第３の入力端子にそれぞれ入力される。
【００５６】ＯＲゲートＬ１８〜Ｌ２０の出力は、ＮＡ
ＮＤゲートＬ２４に入力され、ＯＲゲートＬ２１〜Ｌ２
３の出力は、ＮＡＮＤゲートＬ２５に入力される。そし
て、ＮＡＮＤゲートＬ２４の出力端子は、端子ＯＧに接
続され、ＮＡＮＤゲートＬ２５の出力端子は、端子ＯＳ
に接続される。
【００５７】つぎに、比較回路２４の動作を説明する。
図４は、Ｄｎ’を示す（Ａ１，Ａ０）と、ＤＨを示す
（Ｂ１，Ｂ０）と、端子ＯＳ、ＯＥ、ＯＧにおける出力
信号との関係を示した真理値表である。なお、ここでは
端子ＯＳから出力される信号において、端子ＯＳがハイ
レベルの信号を出力する場合と、ローレベルの信号を出
力する場合に注目する。
【００５８】Ｄｎ’を示す（Ａ１，Ａ０）が、ＤＨを示
す（Ｂ１，Ｂ０）より小さい場合、すなわち端子ＯＳが
ハイレベルの信号を出力する場合の（Ａ１，Ａ０）と
（Ｂ１，Ｂ０）の組み合わせとして、｛（Ａ１，Ａ
０），（Ｂ１，Ｂ０）｝＝｛（０，０），（０，
１）｝、｛（０，０），（１，０）｝、｛（０，１），
（１，０）｝、｛（０，０），（１，１）｝、｛（０，
１），（１，１）｝、｛（１，０），（１，１）｝の６
つが存在する。
【００５９】このうち、｛（Ａ１，Ａ０），（Ｂ１，Ｂ
０）｝＝｛（０，１），（１，０）｝である場合につい
ての比較回路２４の動作を、図３に示す回路構成を参照
しつつ説明する。
【００６０】まず、（Ａ０，Ｂ０）＝（１，０）である
ので、ＥＸＯＲゲートＬ１１の出力は、ローレベルすな
わち論理「０」を示す。（Ａ１，Ｂ１）＝（０，１）で
あるので、ＥＸＯＲゲートＬ１２の出力もまた、ローレ
ベルすなわち論理「０」を示す。これにより、ＡＮＤゲ
ートＬ１７の出力は論理「０」を示し、端子ＯＥにロー
レベルの信号が出力される。
【００６１】また、インバータＬ１３〜Ｌ１６の出力
は、それぞれ論理「０」、「１」、「１」、「０」を示
す。よって、ＯＲゲートＬ１８には、論理「１」、
「１」が入力されて論理「１」の出力を示し、ＯＲゲー
トＬ１９には、論理「１」、「０」、「０」が入力され
て論理「１」の出力を示し、ＯＲゲートＬ２０には、論
理「０」、「１」、「０」が入力されて論理「１」の出
力を示す。
【００６２】これにより、ＮＡＮＤゲートＬ２４の出力
は論理「０」を示し、端子ＯＧにローレベルの信号が出
力される。残りの５つの（Ａ１，Ａ０）と（Ｂ１，Ｂ
０）の組み合わせに対しても同様にして、端子ＯＧにロ
ーレベルの信号が出力される。
【００６３】一方、ＯＲゲートＬ２１には、論理
「０」、「０」が入力されて論理「０」の出力を示し、
ＯＲゲートＬ２２には、論理「０」、「１」、「１」が
入力されて論理「１」の出力を示し、ＯＲゲートＬ２３
には、論理「１」、「０」、「１」が入力されて論理
「１」の出力を示す。これにより、ＮＡＮＤゲートＬ２
５の出力は論理「１」を示し、端子ＯＳにハイレベルの
信号が出力される。すなわち、（Ａ１，Ａ０）で表され
る値（Ｄｎ’）が、（Ｂ１，Ｂ０）で表される値（Ｄ
Ｈ）よりも小さい値であることが示される。
【００６４】上述した（Ａ１，Ａ０）と（Ｂ１，Ｂ０）
の６つの組み合わせ以外、すなわち（Ａ１，Ａ０）で表
される値（Ｄｎ’）が、（Ｂ１，Ｂ０）で表される値
（ＤＨ）以上である場合には、出力端子ＯＳにローレベ
ルの信号が出力される。
【００６５】比較回路２５は、以上に説明した比較回路
２４と同様な構成および動作を示す。なお、比較回路２
５においては、Ｄｎ’が、ＤＬよりも大きい場合に、ハ
イレベルの検出信号を出力するので、検出信号を出力す
る端子を、端子ＯＧにする必要がある。
【００６６】つぎに、キャリア検出回路１１の動作を説
明する。図５は、キャリア検出回路１１の動作を説明す
るタイムチャートである。図５のタイムチャートにおい
て、ａ〜ｉは図２に示した各位置ａ〜ｉに対応し、各位
置における信号の状態を示している。
【００６７】図５において、まず、クロック１の立ち上
がりＴ１１に対して、パルス発生器２１からパルスＴ２
１が出力される。また、クロック１の立ち上がりＴ１１
によって、レジスタ２３は、カウンタ２２の計数結果で
ある値（Ｄｎ−１）を示す出力信号Ｔ３１を取り込んで
保持する。また、パルス発生器２１から出力されるパル
スＴ２１によって、カウンタ２２がリセットされ、キャ
リア信号によるクロックの新たな計数が開始される。
【００６８】レジスタ２３に保持された値（Ｄｎ−
１’）を示す信号Ｔ４１は、比較回路２４、２５に入力
され、有効な周波数の範囲内にあるかが検出される。比
較回路２４において、（Ｄｎ−１’）が最大周波数を示
す値（ＤＨ）以下であると、ハイレベルを示す信号Ｔ５
１を出力し、比較回路２５において、（Ｄｎ−１’）が
最小周波数を示す値（ＤＬ）以上であると、ハイレベル
を示す信号Ｔ６１を出力する。
【００６９】したがって、ＡＮＤゲート２６は、ともに
ハイレベルを示す信号が入力され、ハイレベルを示す信
号Ｔ７１を出力する。ここで、パルス発生器２１から出
力されたパルスＴ２１はまた、インバータ２８において
反転されてＤフリップフロップ２７のクロック端子に入
力されているので、Ｄフリップフロップ２７は、パルス
Ｔ２１のパルス幅の示す時間後に、ＡＮＤゲート２６か
ら出力されたハイレベルを示す信号Ｔ７１を入力して保
持する。この保持された信号がハイレベルを示す検出信
号Ｔ８１として出力される。
【００７０】そして、再び、クロック１の立ち上がりＴ
１２に対して、パルス発生器２１からパルスＴ２２が出
力される。また、クロック１の立ち上がりＴ１２によっ
て、レジスタ２３は、カウンタ２２の計数結果である値
（Ｄｎ）を示す出力信号Ｔ３２を取り込んで保持する。
【００７１】レジスタ２３に保持された値（Ｄｎ’）を
示す信号Ｔ４２は、比較回路２４および２５に入力さ
れ、有効な周波数の範囲内にあるかが検出される。比較
回路２４において、（Ｄｎ−１’）が最大周波数を示す
値（ＤＨ）以下であり、かつ比較回路２５において、
（Ｄｎ−１’）が最小周波数を示す値（ＤＨ）以上であ
ると、比較回路２４および比較回路２５はともにハイレ
ベルを示す信号Ｔ５１、Ｔ６１を出力する。
【００７２】よって、ＡＮＤゲート２６は、ともにハイ
レベルを示す信号が入力され、ハイレベルを示す信号Ｔ
７１を出力する。ここで、上述したように、Ｄフリップ
フロップ２７は、パルスＴ２２のパルス幅の示す時間後
に、ＡＮＤゲート２６から出力されたハイレベルを示す
信号Ｔ７１を入力して保持し、この保持されたハイレベ
ルを示す信号を検出信号Ｔ８１として出力する。
【００７３】つぎに、パルスＴ２２をトリガとして計数
されるキャリア信号がパルスＴ２を最後に断絶された場
合、すなわちクロック１の立ち上がりＴ１２以降、カウ
ンタ２２において計数結果が「１」を示したままである
状態において、さらに、クロック１が新たな立ち上がり
Ｔ１３を示すと、パルス発生器２１からパルスＴ２３が
出力されるとともに、レジスタ２３には「１」が保持さ
れ、比較回路２４および比較回路２５に対してもこの
「１」を示す信号Ｔ４３が入力される。
【００７４】比較回路２４においては、入力された値
「１」が最大周波数を示す値ＤＨ以下であるため、ハイ
レベルを示す信号Ｔ５１を出力するが、比較回路２５に
おいては、入力された値「１」が最小周波数を示す値Ｄ
Ｈ以下であるために、ローレベルを示す信号Ｔ６２を出
力する。これにともなって、ＡＮＤゲート２６からもロ
ーレベルを示す信号Ｔ７２が出力される。
【００７５】そして、ＡＮＤゲート２６から出力された
ローレベルを示す信号Ｔ７２は、上述したように、パル
スＴ２２のパルス幅の示す時間後に、Ｄフリップフロッ
プ２７に入力されて保持され、この保持されたローレベ
ルを示す信号Ｔ８２が検出信号として出力される。
【００７６】ここで、比較回路２４および比較回路２５
は、非同期に動作されるため、それぞれの出力およびそ
れにともなうＡＮＤゲート２６の出力においてハイ／ロ
ーレベルの遷移の際にひげ（ハザード）ＨＺ１、ＨＺ２
が発生することがある。Ｄフリップフロップ２７は、パ
ルス発生器２１から出力されるパルスに基づくクロック
信号に同期して動作するため、出力される信号における
ひげ（ハザード）の発生を回避している。
【００７７】図５に示すタイムチャートにおいては、キ
ャリア信号が断絶した場合を示したが、キャリア信号の
周波数が比較回路２５に入力される最小周波数を示す値
以下であれば、同様な動作となる。また、キャリア信号
の周波数が比較回路２４に入力される最大周波数を示す
値以上の場合であっても、比較回路２４から出力される
信号がローレベルを示し、ＡＮＤゲート２６もまたロー
レベルを示す信号を出力するため、結果的に上述した動
作と同様な動作となる。
【００７８】このように、以上に説明したキャリア検出
器１１から出力された検出信号は、キャリア信号が無く
なった場合、または有効な周波数の範囲を外れたキャリ
ア信号が入力された場合に、ローレベルを示す。信号切
換回路１０は、このローレベルの検出信号を入力するこ
とにより、共通接点１０ａをクロック２が供給される切
換接点１０ｂに接続し、位相比較回路１２に入力する入
力信号としてクロック２を選択する。
【００７９】位相比較回路１２は、入力されたクロック
２に対して上述したロック状態を持続するため、キャリ
ア信号が無くなった場合、または有効な周波数の範囲を
外れたキャリア信号が入力された場合であっても、ロッ
ク状態が解除されることなく、キャリア検出回路１１に
おいて、再び有効なキャリア信号を検出した場合、すな
わち検出信号としてハイレベルの信号が信号切換回路１
０に入力された場合に、キャリア信号を位相比較回路１
２に入力し、ロックアップタイムをほとんど生じること
なく、高速に同期信号を得ることができる。
【００８０】つぎに、キャリア検出回路１１の別の例に
ついて説明する。図６は、別のキャリア検出回路１１の
概略構成を示すブロック図である。図６に示すキャリア
検出回路１１は、クロック１がカウンタ２２に入力され
る点と、キャリア信号がパルス発生器２１に入力される
点と、カウンタ２２においてオーバーフローを示す信号
がＤフリップフロップ２７のリセット端子（Ｒ）に入力
される点とが、図２に示すキャリア検出回路１１と異な
る。
【００８１】ただし、クロック１の発振周波数は、キャ
リア信号の周波数よりも十分大きくする必要がある。な
お、図２と共通する部分には同一符号を付して、その説
明を省略する。
【００８２】図７は、図６に示すキャリア検出回路１１
の動作を説明するタイムチャートである。図７のタイム
チャートにおいて、ａ〜ｊは図６に示した各位置ａ〜ｊ
に対応し、各位置における信号の状態を示している。
【００８３】図７において、まず、キャリア信号の立ち
上がりＴ１に対して、パルス発生器２１からパルスＴ２
１が出力される。また、キャリア信号の立ち上がりＴ１
によって、レジスタ２３は、カウンタ２２の計数結果で
ある値（Ｄｎ−１）を示す出力信号Ｔ３１を取り込んで
保持する。また、パルス発生器２１から出力されるパル
スＴ２１によって、カウンタ２２がリセットされ、クロ
ック１の新たな計数が開始される。
【００８４】レジスタ２３に保持された値（Ｄｎ−
１’）を示す信号Ｔ５１は、比較回路２４および２５に
入力され、有効な周波数の範囲内にあるか否かが検出さ
れる。比較回路２４において、Ｄｎ−１’が最大周波数
を示す値（ＤＨ）以下であると、ハイレベルを示す信号
Ｔ６１を出力し、比較回路２５において、Ｄｎ−１’が
最小周波数を示す値（ＤＬ）以上であると、ハイレベル
を示す信号Ｔ７１を出力する。
【００８５】したがって、ＡＮＤゲート２６は、ともに
ハイレベルを示す信号が入力され、ハイレベルを示す信
号Ｔ８１を出力する。ここで、パルス発生器２１から出
力されたパルスＴ２１は、インバータ２８において反転
されて、Ｄフリップフロップ２７のクロック端子に入力
されているので、Ｄフリップフロップ２７は、パルスＴ
２１のパルス幅の示す時間後に、ＡＮＤゲート２６から
出力されたハイレベルを示す信号Ｔ７１を入力して保持
する。この保持された信号がハイレベルを示す検出信号
Ｔ９１として出力される。
【００８６】そして、再び、キャリア信号の立ち上がり
Ｔ２に対して、パルス発生器２１からパルスＴ２２が出
力される。また、このキャリアの立ち上がりＴ２によっ
て、レジスタ２３は、カウンタ２２の計数結果である値
（Ｄｎ）を示す出力信号Ｔ３２を取り込んで保持する。
【００８７】レジスタ２３に保持された値（Ｄｎ’）を
示す信号Ｔ５２は、比較回路２４および２５に入力さ
れ、有効な周波数の範囲内にあるかが検出される。比較
回路２４において、Ｄｎ−１’が最大周波数を示す値
（ＤＨ）以下であり、かつ比較回路２５において、Ｄｎ
−１’が最小周波数を示す値（ＤＬ）以上であると、比
較回路２４および比較回路２５はともにハイレベルを示
す信号Ｔ６１、Ｔ７１を出力する。
【００８８】したがって、ＡＮＤゲート２６は、ともに
ハイレベルを示す信号が入力され、ハイレベルを示す信
号Ｔ８１を出力する。ここで、上述したように、Ｄフリ
ップフロップ２７は、パルスＴ２２のパルス幅の示す時
間後に、ＡＮＤゲート２６から出力されたハイレベルを
示す信号を入力して保持し、この保持されたハイレベル
を示す信号を検出信号Ｔ９１として出力する。
【００８９】つぎに、キャリア信号が立ち上がりＴ２を
示すパルスを最後に断絶された場合、すなわちキャリア
信号の立ち上がりＴ２以降、カウンタ２２においてクロ
ック１に対する計数が続いている状態になると、キャリ
ア信号によるパルス発生器２１からのパルスが出力され
ず、したがってカウンタ２２がリセットされることがな
くなる。
【００９０】また、この状態においては、Ｄフリップフ
ロップ２７に、クロック入力としてパルス発生器２１か
ら出力されるパルスが入力されないために、Ｄフリップ
フロップ２７は、前回に保持したハイレベルの信号が保
持されたままであり、したがって、キャリア信号の断絶
を検出することができない。
【００９１】しかしながら、カウンタ２２によって計数
される結果が必然的にオーバーフローとなることから、
カウンタ２２は、ハイレベルを示すオーバーフロー信号
（ＯＶＦ）Ｔ４１を出力し、Ｄフリップフロップ２７
は、このオーバーフロー信号Ｔ４１をリセット端子に入
力しているので、オーバーフロー信号Ｔ４１の立ち上が
り時に保持したデータ（この場合、ハイレベルの信号）
をローレベルにリセットすることができる。これによ
り、Ｄフリップフロップ２７からは、ローレベルを示す
検出信号Ｔ９２が出力され、キャリア信号の断絶を検出
することができる。
【００９２】図７に示すタイムチャートにおいては、特
に、キャリア信号が断絶した場合を示したが、キャリア
信号の周波数が有効な範囲を外れた場合も、比較回路２
４または比較回路２５によって検出される。ただし、カ
ウンタ２２によって計数される対象となるのはクロック
１であり、キャリア信号のパルスの立ち上がり間隔にお
けるクロック１のパルス数が、レジスタ２３に保持され
るカウンタ２２の計数結果となる。
【００９３】すなわち、キャリア信号の周波数が高いほ
ど、キャリア信号のパルスの立ち上がり間隔は小さくな
り、その間において計数されるクロック１のパルス数も
また少なくなる。また、キャリア信号の周波数が低いほ
ど、キャリア信号のパルスの立ち上がり間隔は大きくな
り、その間において計数されるクロック１のパルス数も
また大きくなる。
【００９４】よって、比較回路２４は、レジスタ２３に
保持された計数結果が、最大周波数を示す値、すなわち
最大周波数のキャリア信号のパルス間におけるクロック
１のパルス数（ＤＨ）よりも小さい場合に、ローレベル
の信号を出力する。一方、比較回路２５は、レジスタ２
３に保持された計数結果が、最小周波数を示す値、すな
わち最小周波数のキャリア信号のパルス間におけるクロ
ック１のパルス数（ＤＬ）よりも大きい場合に、ローレ
ベルの信号を出力する。これらローレベルの信号によ
り、ＡＮＤゲート２６もまたローレベルを示す信号を出
力するため、結果的に上述した図２に示すキャリア検出
器１１における動作と同様の動作となる。
【００９５】以上に説明した実施の形態１によれば、キ
ャリア検出器１１によって、キャリア信号が無くなった
場合、または有効な周波数の範囲を外れたキャリア信号
が入力された場合に、ローレベルを示す検出信号が出力
され、信号切換回路１０は、このローレベルを示す検出
信号を入力することにより、正常なキャリア信号と同等
な周波数を有するクロック２を位相比較回路１２に入力
し、検出信号がハイレベルを示す場合には、キャリア信
号を位相比較回路１２に入力するので、キャリア信号が
無くなった場合、または有効な周波数の範囲を外れたキ
ャリア信号が入力された場合にもロック状態が解除され
ることなく、再び有効なキャリア信号を検出した場合の
ロックアップタイムを短縮することが可能となり、高速
かつ安定な位相同期とを達成することができる。
【００９６】（実施の形態２）つぎに、実施の形態２に
かかる半導体集積回路について説明する。図８は、実施
の形態２にかかる半導体集積回路の概略構成を示すブロ
ック図である。図８において、実施の形態２にかかる半
導体集積回路は、キャリア検出回路１１と、位相比較回
路１２と、チャージポンプ１３と、ループフィルタ１４
と、電圧制御発振器１５と、１／Ｎ分周器１６と、信号
切換回路３０と、から構成される。なお、実施の形態１
における図１と共通する部分には同一符号を付して、そ
の説明を省略する。
【００９７】図８において、信号切換回路３０は、キャ
リア検出回路１１から出力される検出信号に応じて、共
通接点３０ａとの接続を切換接点３０ｂまたは切換接点
３０ｃのいずれかに切り換えるスイッチからなる回路で
ある。信号切換回路３０において、共通接点３０ａは電
圧制御発振器１５の制御信号が入力される端子に接続さ
れ、切換接点３０ｂは電圧源３１に接続され、切換接点
３０ｃはループフィルタ１４の出力端子に接続される。
【００９８】また、電圧源３１は、位相比較回路１２に
正常なキャリア信号が入力された場合にループフィルタ
１４において生成される制御電圧と同等な電圧を供給す
る電圧源である。
【００９９】信号切換回路３０の具体的な動作は、キャ
リア信号が無くなった場合、または有効な周波数の範囲
を外れたキャリア信号が入力された場合に、キャリア検
出回路１１から出力されるローレベルの検出信号が信号
切換回路３０に入力されることによって、共通接点３０
ａが切換接点３０ｂと接続され、電圧制御発振器１５に
電圧源３１によって供給される制御電圧が入力される。
【０１００】電圧制御発振器１５は、電圧源３１によっ
て供給される制御電圧に対応する周波数の発振信号を同
期検出結果として出力するとともに、１／Ｎ分周器１６
に入力する。この状態においては、ループフィルタ１４
の出力は電圧制御発振器１５に入力されないが、電圧制
御発振器１５から電圧源３１の供給電圧に基づいた発振
信号が１／Ｎ分周器１６を介して位相比較回路１２に入
力されている。
【０１０１】ここで、再度、有効なキャリア信号が位相
比較回路１２に入力されると、キャリア検出回路１１か
らハイレベルの検出信号が出力され、この検出信号が信
号切換回路３０に入力されることにより、共通接点３０
ａが切換接点３０ｃと接続され、電圧制御発振器１５に
ループフィルタ１４の出力が制御信号として入力され
る。
【０１０２】この信号切換回路３０による切換接点３０
ｃへの接点切換がおこなわれる直前まで、電圧制御発振
器１５から電圧源３１の供給電圧に基づいた発振信号が
１／Ｎ分周器１６を介して位相比較回路１２に入力され
ていたため、キャリア信号と、１／Ｎ分周器１６からの
発振されていない信号またはキャリア信号の周波数とは
十分離れた周波数を有する信号との位相比較をおこなう
場合と比較して、位相比較回路１２に入力されていた信
号は、キャリア信号の周波数に十分近い周波数を示すこ
とから、高速な位相同期をおこなうことができ、迅速に
同期信号を得ることができる。
【０１０３】以上に説明した実施の形態２によれば、キ
ャリア検出器１１によって、キャリア信号が無くなった
場合、または有効な周波数の範囲を外れたキャリア信号
が入力された場合に、ローレベルを示す検出信号が出力
され、信号切換回路３０は、このローレベルを示す検出
信号を入力することにより、正常なキャリア信号と同等
な周波数を出力させるための制御信号を、電圧源３１か
ら電圧制御発振器１５に入力し、検出信号がハイレベル
を示す場合には、ループフィルタ１４の出力を電圧制御
発振器１５に入力するので、キャリア信号が無くなった
場合、または有効な周波数の範囲を外れたキャリア信号
が入力された場合にも位相比較回路１２に内部発振信号
を入力することができ、これにより、再び有効なキャリ
ア信号を検出した場合のロックアップタイムを短縮する
ことが可能となり、高速かつ安定な位相同期とを達成す
ることができる。
【０１０４】図９は、実施の形態２にかかる別の半導体
集積回路の概略構成を示すブロック図である。図８に示
す半導体集積回路においては、ループフィルタ１４の出
力と、電圧源３１の出力とを切り換えて電圧制御発振器
１５に入力するように、信号切換回路３０をループフィ
ルタ１４と電圧制御発振器１５の間に設けたが、図９に
示す半導体集積回路のように、信号切換回路３０をチャ
ージポンプ１３とループフィルタ１４の間に設け、電流
源３２によって、正常なキャリア信号が入力された場合
のチャージポンプ１３からループフィルタ１４に与えら
れる電荷が供給されるようにしてもよい。
【０１０５】この場合、信号切換回路３０においては、
共通接点３０ａがループフィルタ１４の入力端子に接続
され、切換接点３０ｃがチャージポンプ１３の出力端子
に接続される。したがって、信号切換回路３０は、キャ
リア検出器１１から上述したローレベルを示す検出信号
が入力されると、電流源３２から供給される電流をルー
プフィルタ１４に与え、ハイレベルを示す検出信号が入
力されると、チャージポンプ１３から出力される電流を
ループフィルタ１４に与えて、図８に示す半導体集積回
路と同様に、ロックアップタイムの短縮と、高速かつ安
定な位相同期とを達成することができる。
【０１０６】（実施の形態３）つぎに、実施の形態３に
かかる半導体集積回路について説明する。図１０は、実
施の形態３にかかる半導体集積回路の概略構成を示すブ
ロック図である。図１０において、実施の形態３にかか
る半導体集積回路は、キャリア検出回路１１と、位相比
較回路１２と、チャージポンプ１３と、ループフィルタ
１４と、電圧制御発振器１５と、１／Ｎ分周器１６と、
信号切換回路４０と、から構成される。なお、図１と共
通する部分には同一符号を付して、その説明を省略す
る。
【０１０７】図１０において、信号切換回路４０は、上
述したキャリア検出回路１１から出力される検出信号に
応じて、共通接点４０ａと切換接点４０ｂとの接続のＯ
Ｎ／ＯＦＦをおこなうスイッチと、キャパシタＣＨとか
らなる回路である。信号切換回路４０において、共通接
点４０ａは電圧制御発振器１５の制御信号が入力される
端子に接続され、切換接点４０ｂはループフィルタ１４
の出力端子に接続される。
【０１０８】また、キャパシタＣＨは、共通接点４０ａ
と、電圧制御発振器１５の制御信号が入力される端子と
を結線する信号線と接地との間に接続され、共通接点４
０ａと切換接点４０ｂとが接続されている状態、すなわ
ち上述したスイッチのＯＮ状態において、ループフィル
タ１４から制御信号として出力される電圧を蓄積し、保
持する。
【０１０９】信号切換回路４０の具体的な動作は、キャ
リア信号が無くなった場合、または有効な周波数の範囲
を外れたキャリア信号が入力された場合に、キャリア検
出回路１１から出力されるローレベルの検出信号が信号
切換回路４０に入力されることによって、共通接点４０
ａと切換接点４０ｂとの接続が解除される。すなわち上
述したスイッチがＯＦＦ状態となり、キャパシタＣＨに
おいて保持された電圧が制御電圧として電圧制御発振器
１５に入力される。
【０１１０】電圧制御発振器１５は、キャパシタＣＨか
ら供給される制御電圧に対応する周波数の発振信号を同
期検出結果として出力するとともに、１／Ｎ分周器１６
に入力する。この状態においては、ループフィルタ１４
の出力は電圧制御発振器１５に入力されないが、電圧制
御発振器１５からキャパシタＣＨによって供給される制
御電圧に基づいた発振信号が１／Ｎ分周器１６を介して
位相比較回路１２に入力されている。
【０１１１】ここで、再度、有効なキャリア信号が位相
比較回路１２に入力されると、キャリア検出回路１１か
らハイレベルの検出信号が出力され、この検出信号が信
号切換回路４０に入力されることにより、共通接点４０
ａが切換接点４０ｂに接続される。すなわち上述したス
イッチのＯＮ状態となり、電圧制御発振器１５にループ
フィルタ１４の出力が制御信号として入力される。
【０１１２】この信号切換回路４０におけるスイッチが
ＯＮ状態となる直前まで、電圧制御発振器１５からキャ
パシタＣＨによって供給された電圧に基づいた発振信号
が１／Ｎ分周器１６を介して位相比較回路１２に入力さ
れていたため、キャリア信号と、１／Ｎ分周器１６から
の発振されていない信号またはキャリア信号の周波数と
は十分離れた周波数を有する信号との位相比較をおこな
う場合と比較して、高速な位相同期をおこなうことがで
き、迅速に同期信号を得ることができる。
【０１１３】さらに、キャパシタＣＨには、信号切換回
路４０のスイッチがＯＮ状態となる直前におけるループ
フィルタ１４の出力電圧が保持されており、この保持さ
れた出力電圧が制御電圧として電圧制御発振器１５に入
力されるので、再度入力される有効なキャリア信号の周
波数により近い周波数を有する発振信号が電圧制御発振
器１５から得ることができ、キャリア信号の周波数が変
動した場合であっても、最小の位相差による位相同期を
ロック動作の開始時点とすることが可能となり、より一
層のロックアップタイムの短縮を図ることができる。
【０１１４】以上に説明した実施の形態３によれば、キ
ャリア検出器１１によって、キャリア信号が無くなった
場合、または有効な周波数の範囲を外れたキャリア信号
が入力された場合に、ローレベルを示す検出信号が出力
され、信号切換回路４０は、このローレベルを示す検出
信号を入力することにより、正常なキャリア信号と同等
な周波数を出力させるための制御電圧をキャパシタＣＨ
に保持して、保持された制御電圧を電圧制御発振器１５
に入力し、検出信号がハイレベルを示す場合には、ルー
プフィルタ１４の出力を電圧制御発振器１５に入力する
ので、キャリア信号が無くなった場合、または有効な周
波数の範囲を外れたキャリア信号が入力された場合にも
位相比較回路１２に内部発振信号を入力することがで
き、これにより、再び有効なキャリア信号を検出した場
合のロックアップタイムを短縮することが可能となり、
高速かつ安定な位相同期を実現することができる。
【０１１５】図１１は、実施の形態３にかかる半導体集
積回路の別の概略構成を示すブロック図である。図１０
に示す半導体集積回路においては、ループフィルタ１４
の出力と、キャパシタＣＨに保持された電圧とを切り換
えて電圧制御発振器１５に入力するように、信号切換回
路４０をループフィルタ１４と電圧制御発振器１５の間
に設けたが、図１１に示す半導体集積回路のように、信
号切換回路４０をチャージポンプ１３とループフィルタ
１４の間に設け、正常なキャリア信号が入力された場合
のチャージポンプ１３からループフィルタ１４に与えら
れる電荷を、キャパシタＣＨに蓄積して保持し、この保
持された電荷をループフィルタ１４に供給してもよい。
【０１１６】この場合、信号切換回路４０においては、
共通接点４０ａがループフィルタ１４の入力端子に接続
され、切換接点４０ｂがチャージポンプ１３の出力端子
に接続される。よって、信号切換回路４０は、キャリア
検出器１１から上述したローレベルを示す検出信号が入
力されると、キャパシタＣＨから供給される電流をルー
プフィルタ１４に与え、ハイレベルを示す検出信号が入
力されると、チャージポンプ１３から出力される電流を
ループフィルタ１４に与えて、図１０に示す半導体集積
回路と同様に、ロックアップタイムの短縮と、高速かつ
安定な位相同期とを達成することができる。
【０１１７】以上に説明した実施の形態１〜３にかかる
半導体集積回路において、信号切換回路１０、３０、４
０と、キャリア検出回路１１と、位相比較回路１２と、
チャージポンプ１３と、ループフィルタ１４と、電圧制
御発振器１５と、１／Ｎ分周器１６と、を構成要素とし
たが、電圧制御発振器１５と、またはさらにループフィ
ルタ１４とを外付け回路とし、外付けされた電圧制御発
振器１５から出力される発振信号をこの半導体集積回路
に帰還入力することにより負帰還ループを形成すること
もできる。
【０１１８】特に、この発明にかかる半導体集積回路
は、信号切換回路１０、３０、４０と、キャリア検出回
路１１と、位相比較回路１２と、チャージポンプ１３と
からなる構成、またはこの構成にループフィルタ１４ま
たは電圧制御発振器１５を追加した構成を１チップ化
（ＩＣ化）して使用することができる。
【０１１９】図１２は、実施の形態１にかかる半導体集
積回路の別の概略構成を示すブロック図である。図１２
は、信号切換回路１０、キャリア検出回路１１と、位相
比較回路１２と、チャージポンプ１３と、１／Ｎ分周器
１６とからなる構成を、１チップ化した半導体集積回路
５０とし、半導体集積回路５０に、ループフィルタ１４
と電圧制御発振器１５が外付けの回路として接続された
状態を示しており、その他の構成は図１に示した構成と
同様である。
【０１２０】このように、半導体集積回路５０にループ
フィルタ１４を含めた構成や、１／Ｎ分周器１６を外付
け回路とした構成等、信号切換回路１０と、キャリア検
出回路１１と、位相比較回路１２と、チャージポンプ１
３とからなる構成以外を本発明にかかる半導体集積回路
に含めて１チップ化するかどうかは、設計上適宜変更す
ることができる。
【０１２１】図１３は、実施の形態２にかかる半導体集
積回路の別の概略構成を示すブロック図である。図１３
は、特に図９において、信号切換回路３０、キャリア検
出回路１１と、位相比較回路１２と、チャージポンプ１
３と、１／Ｎ分周器１６と、電圧源３１とからなる構成
を、１チップ化した半導体集積回路６０とし、半導体集
積回路６０に、ループフィルタ１４と電圧制御発振器１
５が外付けの回路として接続された状態を示している。
【０１２２】このように、半導体集積回路６０にループ
フィルタ１４を含めた構成や、１／Ｎ分周器１６を外付
け回路とした構成等、信号切換回路３０と、キャリア検
出回路１１と、位相比較回路１２と、チャージポンプ１
３と、電圧源３１とからなる構成以外を本発明にかかる
半導体集積回路に含めて１チップ化するかどうかは、設
計上適宜変更できる。
【０１２３】図１４は、実施の形態３にかかる半導体集
積回路の別の概略構成を示すブロック図である。図１４
は、信号切換回路４０、キャリア検出回路１１と、位相
比較回路１２と、チャージポンプ１３と、１／Ｎ分周器
１６とからなる構成を、１チップ化した半導体集積回路
７０とし、半導体集積回路７０に、ループフィルタ１４
と電圧制御発振器１５が外付けの回路として接続された
状態を示しており、その他の構成は図１１に示した構成
と同様である。
【０１２４】このように、半導体集積回路７０にループ
フィルタ１４を含めた構成や、１／Ｎ分周器１６を外付
け回路とした構成等、信号切換回路４０と、キャリア検
出回路１１と、位相比較回路１２と、チャージポンプ１
３とからなる構成以外を本発明にかかる半導体集積回路
に含めて１チップ化するかどうかは、設計上適宜変更可
能である。
【０１２５】また、実施の形態１〜３にかかる半導体集
積回路は、携帯電話、自動車電話、コードレス電話等の
無線機器、有線／無線用モデムにおける周波数同調、検
波回路、データ再生、クロック再生等、または周波数シ
ンセサイザやモータ速度制御器等に適用されるＰＬＬ回
路として機能することかでき、これら適用対象装置に応
じて、位相比較回路１２をミキサ形位相比較器、ディジ
タル形式位相比較器または位相周波数比較器として、ル
ープフィルタ１４をアクティブ・ループフィルタとし
て、電圧制御発振器１５をエミッタ結合マルチバイブレ
ータ、ＣＭＯＳ構成の電圧制御発振器またはオペレーシ
ョンアンプを用いた電圧制御発振器として、設計上適宜
選択可能である。
【０１２６】
【発明の効果】以上、説明したとおり、本発明によれ
ば、所定の信号が検出されない場合や所定の周波数範囲
を外れた入力信号が入力された場合にも同期信号（内部
発振信号）の発振出力を保持するための信号を代用し
て、電圧制御発振器に入力することができ、再び有効な
信号が入力された場合に、電圧制御発振器から内部発振
信号が出力されていない状態、すなわち帰還信号のない
状態から帰還ループ動作をおこなうのに比較して、高速
なロック動作をおこなうことができ、同期信号を迅速に
得ることできる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかる半導体集積回
路の概略構成を示すブロック図である。
【図２】実施の形態１にかかる半導体集積回路における
キャリア検出回路の内部構成を示すブロック図である。
【図３】実施の形態１にかかる半導体集積回路における
比較回路の回路構成を示す説明図である。
【図４】実施の形態１にかかる半導体集積回路における
（Ａ１，Ａ０）と（Ｂ１，Ｂ０）と端子ＯＳ、ＯＥ、Ｏ
Ｇにおける出力信号との関係を示した真理値表である。
【図５】実施の形態１にかかる半導体集積回路における
キャリア検出回路の動作を説明するタイムチャートであ
る。
【図６】実施の形態１にかかる半導体集積回路における
別のキャリア検出回路の概略構成を示すブロック図であ
る。
【図７】実施の形態１にかかる半導体集積回路における
別のキャリア検出回路の動作を説明するタイムチャート
である。
【図８】この発明の実施の形態２にかかる半導体集積回
路の概略構成を示すブロック図である。
【図９】実施の形態２にかかる半導体集積回路の別の概
略構成を示すブロック図である。
【図１０】この発明の実施の形態３にかかる半導体集積
回路の概略構成を示すブロック図である。
【図１１】実施の形態３にかかる半導体集積回路の別の
概略構成を示すブロック図である。
【図１２】実施の形態１にかかる半導体集積回路の別の
概略構成を示すブロック図である。
【図１３】実施の形態２にかかる半導体集積回路の別の
概略構成を示すブロック図である。
【図１４】実施の形態３にかかる半導体集積回路の別の
概略構成を示すブロック図である。
【図１５】従来のＰＬＬ回路の概略構成を示すブロック
図である。
【符号の説明】
１０，３０，４０ 信号切換回路 １１ キャリア検出回路 １２ 位相比較回路 １３ チャージポンプ １４ ループフィルタ １５ 電圧制御発振器 １６ １／Ｎ分周器 ２１ パルス発生器 ２２ カウンタ ２３ レジスタ ２４，２５ 比較回路 ２６ ＡＮＤゲート ２７ Ｄフリップフロップ ２８ インバータ ３１ 電圧源 ３２ 電流源
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC21 CC31 CC38 CC41 CC52 DD09 DD17 DD32 DD38 DD43 DD46 EE06 EE18 EE19 FF06 GG01 GG07 GG18 HH03 HH10 KK03 LL02

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 所定の信号、および前記所定の信号に基
    づく同期信号を出力する電圧制御発振器から出力された
    帰還信号を入力し、前記所定の信号と前記帰還信号との
    位相を比較する位相比較手段を備え、前記位相比較手段
    により比較された結果を示す比較信号を前記電圧制御発
    振器へ出力する半導体集積回路において、 前記所定の信号の発振状態を検出する発振状態検出手段
    と、 前記発振状態検出手段により検出された発振状態に基づ
    いて、前記所定の信号または前記比較信号を、前記電圧
    制御発振器から出力される同期信号の発振出力を保持す
    るための信号に切り換える信号切換手段と、 を備えたことを特徴とする半導体集積回路。
  2. 【請求項２】 所定の信号、および前記所定の信号に基
    づく同期信号を出力する電圧制御発振器から出力された
    帰還信号を入力し、前記所定の信号と前記帰還信号との
    位相を比較する位相比較手段を備え、前記位相比較手段
    により比較された結果を示す比較信号を前記電圧制御発
    振器へ出力する半導体集積回路において、 前記所定の信号の発振状態を検出する発振状態検出手段
    と、 前記発振状態検出手段により検出された発振状態に基づ
    いて、前記所定の信号をあらかじめ用意された所定の周
    波数信号に切り換える信号切換手段と、 を備えたことを特徴とする半導体集積回路。
  3. 【請求項３】 所定の信号、および前記所定の信号に基
    づく同期信号を出力する電圧制御発振器から出力された
    帰還信号を入力し、前記所定の信号と前記帰還信号との
    位相を比較する位相比較手段を備え、前記位相比較手段
    により比較された結果を示す比較信号を前記電圧制御発
    振器へ出力する半導体集積回路において、 前記所定の信号の発振状態を検出する発振状態検出手段
    と、 前記発振状態検出手段により検出された発振状態に基づ
    いて、前記比較信号を定電圧源または定電流源に基づい
    て生成された信号に切り換える信号切換手段と、 を備えたことを特徴とする半導体集積回路。
  4. 【請求項４】 所定の信号、および前記所定の信号に基
    づく同期信号を出力する電圧制御発振器から出力された
    帰還信号を入力し、前記所定の信号と前記帰還信号との
    位相を比較する位相比較手段を備え、前記位相比較手段
    により比較された結果を示す比較信号を前記電圧制御発
    振器へ出力する半導体集積回路において、 前記比較信号を保持する保持手段と、 前記所定の信号の発振状態を検出する発振状態検出手段
    と、 前記発振状態検出手段により検出された発振状態に基づ
    いて、前記比較信号を前記保持手段により保持された比
    較信号に切り換える信号切換手段と、 を備えたことを特徴とする半導体集積回路。
  5. 【請求項５】 前記発振状態検出手段は、 前記所定の信号の有無および／または前記所定の信号の
    周波数を検出し、前記所定の信号の入力が無い場合また
    は前記所定の信号の周波数があらかじめ定められた範囲
    を外れた場合に、前記所定の信号の発振状態が所定条件
    外であることを示す検出信号を出力し、 前記信号切換手段は、 前記発振状態検出手段により出力された検出信号に基づ
    いて、前記所定の信号または前記比較信号の切換をおこ
    なうことを特徴とする請求項１〜４のいずれか一つに記
    載の半導体集積回路。
  6. 【請求項６】 前記発振状態検出手段は、 外部クロックに基づく所定期間における前記所定の信号
    のパルス数または前記所定の信号に基づく所定期間にお
    ける外部クロック数を計数する計数手段と、 前記計数手段により計数されたパルス数または外部クロ
    ック数と、前記所定の信号の周波数の前記あらかじめ定
    められた範囲を示す比較対象値とを比較して、条件比較
    信号を出力する条件比較手段と、 を備え、 前記条件比較信号に基づいて前記検出信号を出力するこ
    とを特徴とする請求項５に記載の半導体集積回路。
  7. 【請求項７】 さらに、前記電圧制御発振器を内部に備
    えることによりＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌ
    ｏｏｐ（位相ロックループ））を構成することを特徴と
    する請求項１〜６のいずれか一つに記載の半導体集積回
    路。
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