JP2012074674A

JP2012074674A - 半導体集積回路装置

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Publication number: JP2012074674A
Application number: JP2011138894A
Authority: JP
Inventors: Masanobu Omura; 昌伸大村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2010-09-02
Filing date: 2011-06-22
Publication date: 2012-04-12
Also published as: CN102404002B; US20120056639A1; US8970247B2; CN102404002A

Abstract

【課題】保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出する精度を向上するための技術を提供することを目的とする。
【解決手段】半導体基板に形成された回路ブロックと、回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、導電パターンに接続され、導電パターンの回路定数により決定される発振周波数で発振する発振回路と、発振回路の発振周波数が事前に設定された範囲に含まれるか否かを判定し、発振周波数が事前に設定された範囲に含まれない場合に、導電パターンに改変が加えられたことを検出する検出回路とを有することを特徴とする半導体集積回路装置が提供される。
【選択図】図２

Description

本発明は半導体集積回路装置に関する。

個人情報等の高いセキュリティ性が要求されるデータを保持する半導体集積回路装置において、搭載されている回路を物理的な改変、解析から保護したいという要望が高まっている。特許文献１に記載された半導体集積回路装置では、保護対象の回路の上に配線が配置される。この配線の電位の変化を半導体集積回路装置の検出回路が検出すると、検出回路はこの配線に改変が加えられたと判定する。一方で、近年、集束イオンビーム（ＦｏｃｕｓｅｄＩｏｎＢｅａｍ：ＦＩＢ）装置が利用可能になった。ＦＩＢ装置を用いると、半導体集積回路装置の表面からイオンビームを照射して配線を切断したり、配線金属を堆積したりすることができる。従って、特許文献１に記載された技術を用いて回路を保護したとしても、ＦＩＢ装置を用いれば、解読したい箇所をバイパスするように配線金属を堆積して所定の電圧を供給することにより、検出回路の判断動作を正常と誤認識させることができてしまう。

特開２００６−０１２１５９号公報

上述のように、保護対象の回路ブロックの上に導電パターンを配置し、この導電パターンの電位の変化を検出する方法では、導電パターンに加えられた改変を精度よく検出することができない。そこで、本発明の一側面は、保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出精度を向上するための技術を提供することを目的とする。

上記課題に鑑みて、本発明の一側面に係る半導体集積回路装置は、半導体基板に形成された回路ブロックと、前記回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、前記導電パターンに接続され、前記導電パターンの回路定数により決定される発振周波数で発振する発振回路と、前記発振回路の発振周波数が事前に設定された範囲に含まれるか否かを判定し、前記発振周波数が前記事前に設定された範囲に含まれない場合に、前記導電パターンに改変が加えられたことを検出する検出回路とを有することを特徴とする。

上記手段により、保護対象の回路ブロックの上に配置された導電パターンに加えられた改変の検出精度を向上するための技術が提供される。

実施形態の半導体集積回路装置の構成の一例を説明する図。実施形態の検出回路の詳細な構成の一例を説明する図。実施形態の発振回路の詳細な構成の例を説明する図。実施形態のカウンタ回路のタイミングチャートの一例を説明する図。実施形態の比較回路の回路構成の一例を説明する図。実施形態の導電パターン１０５の形状の変形例を説明する図。実施形態の複数の導電パターンを備える場合を説明する図。実施形態の半導体集積回路装置の構成の別の例を説明する図。実施形態の検出回路１０４を分散配置した例を説明する図。

以下、添付の図面を参照しつつ、本発明の実施形態について説明する。図１を用いて本発明の１つの実施形態に係る半導体集積回路装置１００の構成の一例を説明する。半導体集積回路装置１００は、半導体基板１０１に形成されたメモリ回路１０２、制御回路１０３、処理回路１０８及び検出回路１０４を有しうる。メモリ回路１０２は例えば不揮発性メモリ及び揮発性メモリの少なくとも一方を含み、データを保持しうる。制御回路１０３は例えばＣＭＯＳロジック回路であり、処理回路１０８によるメモリ回路１０２に保持されるデータへのアクセスを制御しうる。すなわち、制御回路１０３は、処理回路１０８によるメモリ回路１０２へのデータの書き込みと、処理回路１０８によるメモリ回路１０２からのデータの読み出しを制御しうる。処理回路１０８はメモリ回路１０２に保持されているデータを処理して、例えば処理によって生成されたデータを出力装置へ出力するなどの処理を行いうる。メモリ回路１０２と制御回路１０３と処理回路１０８とにより回路ブロック１０６が構成されうる。回路ブロック１０６は端子１０７を介して外部に接続されうる。

回路ブロック１０６の上には導電パターン１０５が配置されている。図１に示される例では、導電パターン１０５は１本の曲折した導電線により構成され、導電パターン１０５はメモリ回路１０２、制御回路１０３及び検出回路１０４の全面にわたって配置されるように蛇行している。導電パターン１０５はすべての回路の上に配置される必要はなく、保護対象の部分の上に配置されればよい。例えば、回路ブロック１０６の一部の上に導電パターン１０５が配置されてもよい。すなわち、導電パターン１０５は、メモリ回路１０２の上だけに配置されてもよいし、制御回路１０３の上だけに配置されてもよいし、処理回路１０８の上だけに配置されてもよい。導電パターン１０５の上から保護対象の回路の構成が解析されないように、導電パターン１０５を密に形成してもよい。また、導電パターン１０５の改変前後での回路定数の変化を大きくするために、半導体集積回路装置１００の製造プロセスにおける最小加工寸法で導電パターン１０５を形成してもよい。本実施形態における回路ブロック１０６の上とは、半導体基板１０１を基準として回路ブロック１０６を構成する層よりも上層のことを意味する。また、導電パターン１０５の周囲が絶縁体で囲まれていてもよい。この絶縁体は例えば半導体装置の層間絶縁膜であるシリコン酸化膜によって構成することができる。

検出回路１０４は導電パターン１０５に接続され、導電パターン１０５に改変が加えられたことを検出しうる。導電パターン１０５の改変とは、例えば導電パターン１０５の除去や、切断・再接続などのパターンの変更のことである。検出回路１０４の詳細な構成及び検出回路１０４と導電パターン１０５との接続構成については後述する。検出回路１０４と制御回路１０３とは例えば実装配線とワイヤーボンディングとで接続されており、検出回路１０４の検出結果が制御回路１０３へ出力されうる。導電パターン１０５に改変が加えられたことを検出回路１０４が検出した場合に、制御回路１０３は処理回路１０８がメモリ回路１０２に保持されているデータを使用できないようにしうる。例えば、制御回路１０３はデータを使用できないようにするために、処理回路１０８によるメモリ回路１０２へのアクセスを禁止してもよいし、メモリ回路１０２に保持されているデータをリセットしてもよい。ここで、データのリセットとは、例えばデータの消去やランダムデータの上書きなどの、メモリ回路１０２にデータが保持されていない状態に変更する動作のことである。メモリ回路１０２が揮発性メモリを含む場合に、制御回路１０３はメモリ回路１０２への電力供給を停止することによってデータをリセットしてもよい。

続いて、図２を用いて検出回路１０４の詳細な構成の一例を説明する。検出回路１０４は発振回路２１０と判定回路２２０とを有し、判定回路２２０はカウンタ回路２２１と比較回路２２２とを有しうる。発振回路２１０には導電パターン１０５が接続され、発振回路２１０は導電パターン１０５の回路定数により決定される発振周波数で発振する。導電パターン１０５の回路定数は導電パターン１０５の寄生抵抗値と寄生容量値とを含む。発振回路２１０の出力信号Ｓｆはカウンタ回路２２１に提供される。カウンタ回路２２１へは制御信号Ｓａも提供され、カウンタ回路２２１は制御信号Ｓａがハイである間の発振周波数を計数する。カウンタ回路２２１の計数した計数値Ｓｂは比較回路２２２へ提供される。比較回路２２２へは判定値Ｓｃも提供され、比較回路２２２は計数値Ｓｂが判定値Ｓｃにより規定される範囲に含まれるか否かを判定しうる。制御信号Ｓａのパルス幅や判定値Ｓｃは事前に設定されうる。例えば、半導体集積回路装置１００の製造時点で設定されて検出回路１０４に保持されてもよいし、半導体集積回路装置１００の出荷後にユーザが半導体集積回路装置１００を使用する際に設定してもよい。ユーザが任意に定める場合に、制御信号Ｓａのパルス幅および判定値Ｓｃの基準となる情報をユーザがメモリ回路１０２に保持させ、この情報に基づいて、制御回路１０３が制御信号Ｓａのパルス幅と判定値Ｓｃを生成してもよい。制御信号Ｓａのパルス幅や判定値Ｓｃはメモリ回路１０２の不揮発性メモリに保持されてもよい。この場合に、導電パターン１０５に改変が加えられると、制御信号Ｓａのパルス幅や判定値Ｓｃは利用できなくなる。しかし、導電パターン１０５に改変が加えられた半導体集積回路装置１００はユーザにより破棄されると考えられるため、メモリ回路１０２に保持しておくことを妨げるものではない。

検出回路１０４の別の構成例として、以下のものが考えられる。半導体基板上に導電パターン１０５と同等の回路定数を有する能動素子を形成し、導電パターン１０５に接続されている発振回路２１０（第１の発振回路）と同じ構成で形成された別の発振回路（第２の発振回路）にこの能動素子を接続する。発振回路２１０の出力信号Ｓｆと第２の発振回路の出力信号とをＡＮＤ回路を介してカウンタ回路２２１に入力し、カウンタ回路２２１の出力信号Ｓｂを比較回路２２２に入力する。しかしながら、この構成では、発振回路２１０の出力信号Ｓｆの周波数と第２の発振回路の出力信号の周波数とが僅かに違った場合に、ＡＮＤ回路の出力信号にグリッジやパルス幅の短い信号が出力される可能性があり、カウンタ回路２２１の動作が不安定なる可能性がある。

計数値Ｓｂが判定値Ｓｃの範囲に含まれる場合に、検出回路１０４は、導電パターン１０５に改変が加えられていないことを検出し、その検出結果を制御回路１０３へ出力する。計数値Ｓｂが判定値Ｓｃの範囲に含まれない場合に、検出回路１０４は、導電パターン１０５に改変が加えられたことを検出し、その検出結果を制御回路１０３へ出力する。

続いて、図３を用いて発振回路２１０の詳細な構成の例を２つ説明する。図３（Ａ）と図３（ｂ）とはどちらも発振回路がリングオシレータ回路を含む場合の構成であり、発振回路と導電パターン１０５との接続構成が異なる。図３（Ａ）及び図３（Ｂ）の導電パターン１０５のＡ点とＢ点はそれぞれ、図１の導電パターン１０５のＡ点とＢ点に対応する。

図３（Ａ）に示される発振回路３１０は、複数かつ奇数（例えば３個）のインバータ回路が環状に接続されたリングオシレータ回路３１１を含む。リングオシレータ回路３１１を構成するインバータ回路のうち初段（図面左側）のものの入力端と導電パターン１０５のＡ点（第１部分）とが接続される。また、導電パターン１０５のＢ点（第２部分）は基準電位ライン（例えばＧＮＤ）に接続される。この場合に、導電パターン１０５の抵抗成分と容量成分とは、Ａ点とＢ点との間に並列に接続されているとみなしうる。リングオシレータ回路３１１を構成するインバータ回路のうち最終段（図面右側）のものの出力端はインバータ回路を介して判定回路２２０に接続される。

図３（Ｂ）に示される発振回路３２０は、導電パターン１０５を介して複数かつ奇数（例えば３個）のインバータ回路が環状に接続されたリングオシレータ回路３２１を含む。リングオシレータ回路３２１を構成するインバータ回路のうち初段（図面左側）のものの入力端と導電パターン１０５のＢ点（第２部分）とが接続される。また、リングオシレータ回路３２１を構成するインバータ回路のうち最終段（図面右側）のものの出力端と導電パターン１０５のＡ点（第１部分）とが接続される。この場合に、導電パターン１０５の抵抗成分はＡ点とＢ点との間に接続され、Ａ点及びＢ点と基準電位ラインとの間に容量成分が接続されるとみなしうる。リングオシレータ回路３２１を構成するインバータ回路のうち最終段（図面右側）のものの出力端はインバータ回路を介して判定回路２２０に接続される。

発振回路２１０が図３（Ａ）と図３（Ｂ）とのどちらの構成であっても、導電パターン１０５の回路定数によって発振周波数が決定される。従って、導電パターン１０５に改変が加えられると発振回路２１０の発振周波数が変化する。例えば、図３（Ａ）の発振回路３１０の場合には、導電パターン１０５が除去又は切断されると、発振周波数は大きくなる。また、図３（Ｂ）の発振回路３２０の場合には、導電パターン１０５が除去又は切断されると、リングオシレータ回路３２１のループが切断されるために、発振回路３２０は動作しなくなる。その結果、発振周波数はゼロになる。発振回路２１０は、リングオシレータ回路を用いたものに限られず、シュミットトリガ回路を用いたものでもよいし、マルチバイブレータ回路を用いたものでもよい。

続いて、図４を用いてカウンタ回路２２１のタイミングチャートの一例を説明する。図４ではカウンタ回路２２１が４ビットで動作する場合を例として扱う。前述のように、カウンタ回路２２１へは制御信号Ｓａと発振回路２１０からの信号Ｓｆとが提供されている。これらの信号もとに、カウンタ回路２２１は制御信号Ｓａがハイである間に信号Ｓｆがローからハイに変化した回数を計数する。その結果として、計数値Ｓｂが出力される。図４の例では、計数値ＳｂはＳｂ０〜Ｓｂ３の４ビットの信号として出力される。Ｓｂ０は計数値Ｓｂの最下位ビットを表し、Ｓｂ３は計数値Ｓｂの最上位ビットを表す。図示していないが、計数終了後、すなわち制御信号Ｓａがローになった後に、Ｓｂ０〜Ｓｂ３のそれぞれはローにリセットされる。

図５を用いて比較回路２２２の回路構成の一例を説明する。比較回路２２２へは、前述した計数値Ｓｂ０〜Ｓｂ３が提供されるとともに、判定値Ｓｃを構成するビットＳｃ２、Ｓｃ３が提供される。図５に示した比較回路２２２の例では、計数値Ｓｂの上位２ビットを判定値Ｓｃと比較することによって、計数値が判定値Ｓｃにより規定される範囲に含まれるか否かを判定する。Ｓｂ３とＳｃ３とはともにＡＮＤ回路５０１へ提供され、ＡＮＤ回路５０１の出力はＡＮＤ回路５０２へ入力される。Ｓｂ２とＳｃ２とについても同様である。Ｓｂ１とＳｂ０とは破棄される。ＡＮＤ回路５０２の出力は検出結果として制御回路１０３へ入力される。

Ｓｂ３とＳｃ３とが一致し、且つＳｂ２とＳｃ２とが一致する場合に、ＡＮＤ回路５０２からの出力はハイとなる。この場合、検出回路１０４が導電パターン１０５に改変が加えられていないことを検出したことを表す。どちらか一方でも一致しない場合に、ＡＮＤ回路５０２からの出力はローとなる。この場合、検出回路１０４が導電パターン１０５に改変が加えられたことを検出したことを表す。計数値Ｓｂの比較対象のビット数を増減することにより、判定値Ｓｃにより規定される範囲に含まれる値の個数を増減しうる。例えば、計数値Ｓｂが４つの値を有する範囲に含まれるか否かを判定したい場合には、計数値Ｓｂの下位２ビット以外のビットを判定値Ｓｃと比較すればよい。計数値Ｓｂが１つの値を有する範囲に含まれるか、すなわち計数値Ｓｂが所定の値に一致するか否かを判定したい場合には、計数値Ｓｂのすべてのビットを判定値Ｓｃと比較すればよい。判定値Ｓｃを構成するビット数は比較対象の計数値Ｓｂのビット数に依存する。

上述の検出回路１０４では、制御信号Ｓａがカウンタ回路２２１へ提供されるが、これにかえて、制御信号Ｓａを発振回路２１０へ提供してもよい。例えば、リングオシレータ回路を構成する複数のインバータ回路の１つをＮＡＮＤ回路に置き換えて、このＮＡＮＤ回路に制御信号Ｓａを提供してもよい。この場合に、制御信号Ｓａがローである間はリングオシレータ回路が発振せず、制御信号Ｓａがハイである間はリングオシレータ回路が発振する。

上述のように、発振回路２１０にリングオシレータ回路を用い、判定回路２２０にカウンタ回路２２１とＡＮＤ回路で構成された比較回路２２２とを用いることにより、検出回路１０４をロジック回路のみで構成可能になる。これらのロジック回路を半導体基板１０１に分散して配置することにより、回路構成の解析をより困難にすることが可能になる。

図９に検出回路１０４を分散配置した場合の一例を示す。半導体基板１０１上に、検出回路１０４を例えば１０個の回路ブロック１０４ａ〜１０４ｊに分割し、制御回路１０３及び処理回路１０８のブロック内に分散して配置している。回路ブロック１０４ａ〜１０４ｊの一部がメモリ回路１０２のブロック内に配置されてもよいし、配置されなくてもよい。制御回路１０３及び処理回路１０８はいわゆる論理回路で構成されるため、半導体基板１０１上でのレイアウトもある程度ランダムに配置される。そのため、これらの領域に検出回路１０４を分散配置させた場合に論理回路の構成を観察することによって検出回路１０４が特定されるリスクは小さい。

これに対して、メモリ回路１０２はメモリを構成する１ビットずつがアレイ状に規則的に配置される場合が多い。このような規則的に配置されているメモリ回路１０２に検出回路１０４を分散配置させると、メモリ回路１０２の配置の規則性が乱れるため、規則性の乱れを観察することにより検出回路１０４が特定されるリスクがある。そのため、検出回路１０４をメモリ回路１０２に配置せずに制御回路１０３及び処理回路１０８が配置される領域に配置してもよい。実施例では制御回路１０３及び処理回路１０８の両者に検出回路１０４を配置しているが、どちらか一方でもよい。またこれら以外の論理回路部があればその部分に検出回路１０４を配置してもよい。

続いて、図６を用いて導電パターン１０５の形状の変形例を説明する。以下に説明されるいずれの導電パターンも、半導体集積回路装置１００を製造する半導体プロセスの最小加工寸法で形成することが望ましい。また、それぞれの導電パターンのＡ点、Ｂ点が、図１に示される導電パターン１０５のＡ点、Ｂ点にそれぞれ対応する。

図６（Ａ）に示される導電パターン６１０は、複数の矩形パターンがこの矩形パターンの幅よりも細い導電線で接続された形状を有する。この導電パターン６１０によれば、寄生抵抗の増大を抑制しつつ、寄生容量を増大しうる。複数の矩形のパターンの大きさは異なっていてもよい。図６（Ｂ）に示される導電パターン６２０は、外周部に位置するＡ点から渦状に中央部に向かった後、中央部から外周部に位置するＢ点まで渦状に向かうパターンを有する。図６（Ｃ）に示される導電パターン６３０は、櫛葉状のパターンを有する。図６（Ｄ）に示される導電パターン６４０は、１本の導電線が蛇行したパターンを有し、この導電線の中央付近にＡ点が位置し、両端に２つのＢ点が位置する。図６（Ｅ）に示される導電パターン６５０は櫛歯状の形状を有し、別の櫛歯状の形状を有する導電パターン６５１と噛み合うように配置される。導電パターン６５１のＣ点は基準電位ライン（例えばＧＮＤ）に接続される。この構成によれば、導電パターン６５０の寄生容量を増大しうる。図６（Ｆ）に示される導電パターン６６０は１本の導電線が蛇行したパターンを有し、この導電パターン６６０に並行して導電パターン６６１、６６２が配置される。導電パターン６６１のＣ点及び導電パターン６６２のＤ点はそれぞれ基準電位ライン（例えばＧＮＤ）に接続される。この構成によれば、導電パターン６５０の寄生容量を増大しうる。

図１に示した例では回路ブロック１０６の上に１つの導電パターン１０５が配置された構成を説明した。しかし、回路ブロック１０６の上に配置される導電パターンは複数に分割されていてもよい。図７を用いて導電パターンを複数備える場合の構成図の一例を説明する。図７では４つの導電パターン７０２ａ〜７０２ｄが半導体基板７００上の異なる領域７０１ａ〜７０２ｄの上に配置される。導電パターン７０２ａ〜７０２ｄはそれぞれ、図１で説明された導電パターン１０５に対応し、図６で説明された変形例を適用しうる。導電パターン７０２ａ〜７０２ｄはそれぞれ、検出回路７０３ａ〜７０３ｄに接続される。検出回路７０３ａ〜７０３ｄはそれぞれ、前述の検出回路１０４に対応する。導電パターン７０２ａ〜７０２ｄはそれぞれ異なる回路定数を有してもよい。導電パターン７０２ａ〜７０２ｄはその一部又は全部が重なっていてもかまわない。それにより、導電パターン７０２ａ〜７０２ｄが多重に配置された回路ブロックの解析は一層困難になりうる。

上述の例では、半導体基板１０１に形成された回路ブロック１０６の上に導電パターン１０５を配置することで、回路ブロック１０６の解析を困難にする構成を説明した。しかしながら、半導体基板１０１が実装基板に搭載されて半導体集積回路装置が製造される場合に、半導体基板１０１の裏側から回路ブロック１０６が解析される恐れがある。最新の解析技術、例えばＬＶＰ（Laser Voltage Probing）法や裏面エミッション顕微鏡を用いることにより、半導体基板１０１の裏面からトランジスタの動作状態を確認することが可能となってきた。そこで、図８を用いて説明される本発明の別の実施形態では、半導体基板１０１の裏面についても導電パターンで保護する。

図８に示される半導体集積回路装置８００は、半導体基板１０１を実装基板８０１に搭載することにより製造される。実装基板８０１のうち半導体基板１０１が搭載される領域８０２の上に導電パターン８０３が配置される。ここで、図に示されるように導電パターン８０３が領域８０２の全面にわたって配置されてもよいし、領域８０２の一部の上にのみに配置されてもよい。領域８０２の一部の上のみに配置される場合には、その部分のセキュリティ性が向上する。導電パターン８０３の構成は導電パターン１０５の構成と同様であり、詳細な説明は省略する。導電パターン８０３は半導体基板１０１に形成された検出回路１０４に接続されうる。これにより、発振回路２１０は、導電パターン１０５の回路定数と導電パターン８０３の回路定数とにより決定される発振周波数で発振する。したがって、導電パターン１０５と導電パターン８０３との少なくとも一方に改変が加えられた場合に、発振回路２１０の発振周波数が変化し、検出回路１０４は改変が加えられたことを検出できる。また、半導体基板１０１の裏面が領域８０２に対向するように半導体基板１０１を実装基板８０１に搭載することによって、半導体基板１０１の表側は導電パターン１０５により保護され、半導体基板１０１の裏側は導電パターン８０３により保護されうる。導電パターン１０５と導電パターン８０３とは異なる検出回路に接続されてもよい。この場合に、それぞれの検出回路からの出力が制御回路１０３へ入力され、制御回路１０３は改変を検出したことが少なくとも一方の検出回路から出力された場合に、制御回路１０３はメモリ回路１０２に記憶されているデータを使用できないようにしうる。導電パターン８０３に接続される検出回路は半導体基板１０１に位置してもよいし、実装基板８０１に位置してもよい。また、本実施例では、導電パターン８０３は実装基板８０１の表面に形成されてもよいし、多層配線基板の中間層に形成されてもよい。

以上のように、本発明の様々な実施形態によれば、回路ブロックの上に配置された導電パターンに改変が加えられたことを検出できる。回路ブロックを解析するためには、導電パターンを改変する必要があるが、たとえＦＩＢ装置などの加工装置を用いたとしても、導電パターンの回路定数を維持したまま導電パターンを改変するのは非常に困難である。従って、本発明では導電パターンの回路定数により決定される発振周波数の変化を検出するため、導電パターンの改変をより精度よく検出でき、その結果として半導体集積回路装置に保持されたデータのセキュリティ性を向上することができる。

Claims

半導体基板に形成された回路ブロックと、
前記回路ブロックのうち保護対象の部分の上層に配置された導電パターンと、
前記導電パターンに接続され、前記導電パターンの回路定数により決定される発振周波数で発振する発振回路と、
前記発振回路の発振周波数が事前に設定された範囲に含まれるか否かを判定し、前記発振周波数が前記事前に設定された範囲に含まれない場合に、前記導電パターンに改変が加えられたことを検出する検出回路と
を有することを特徴とする半導体集積回路装置。
前記回路ブロックは、
データを保持するためのメモリ回路と、
前記メモリ回路に保持されるデータへのアクセスを制御する制御回路と、
を有し、
前記制御回路は、前記導電パターンに改変が加えられたことが検出された場合に、前記メモリ回路に保持されているデータをリセットするか、前記メモリ回路に保持されているデータへのアクセスを禁止するかの何れかを行うことを特徴とする請求項１に記載の半導体集積回路装置。
前記検出回路は、前記発振回路の発振周波数を計数するためのカウンタ回路を有することを特徴とする請求項１又は２に記載の半導体集積回路装置。
前記発振回路は、複数かつ奇数のインバータ回路が環状に接続されたリングオシレータ回路を有し、
前記導電パターンの第１部分が前記リングオシレータ回路に接続され、前記導電パターンの第２部分が基準電位ラインに接続される
ことを特徴とする請求項１乃至３の何れか１項に記載の半導体集積回路装置。
前記発振回路は、前記導電パターンを介して複数かつ奇数のインバータ回路が環状に接続されたリングオシレータ回路を有することを特徴とする請求項１乃至３の何れか１項に記載の半導体集積回路装置。
前記回路定数は、前記導電パターンの寄生抵抗と寄生容量とを含むことを特徴とする請求項１乃至５の何れか１項に記載の半導体集積回路装置。
前記導電パターンと前記発振回路との組を複数備え、
前記複数の導電パターンのそれぞれが前記回路ブロックの上に配置されることを特徴とする請求項１乃至６の何れか１項に記載の半導体集積回路装置。
前記検出回路は複数の回路に分割され、前記回路ブロックに分散して配置されることを特徴とする請求項１乃至７の何れか１項に記載の半導体集積回路装置。