JP2012212852A - 電気ヒューズ、半導体装置、及び、電気ヒューズの情報書き込み方法 - Google Patents

Abstract

【課題】 例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を省スペースで効率よく増加させることのできる電気ヒューズ、及び、それを備える半導体装置を提供する。
【解決手段】 電気ヒューズは、第１導電層４と、第１導電層４上に形成された第２導電層５とを有しフィラメント１を備える。そして、フィラメント１は、第１導電層４の状態及び第２導電層５の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるように構成される。
【選択図】 図２

Description

本開示は、例えば半導体集積回路等のチップに搭載される電気ヒューズ、それを備える半導体装置、及び、電気ヒューズの情報書き込み方法に関する。

従来、半導体装置に用いられる例えば半導体集積回路等のチップには、電気ヒューズが搭載されている。この電気ヒューズは、半導体装置の例えばパフォーマンス、消費電力等の特性を調整（補正）するためのトリミング素子として用いられる。

電気ヒューズでは、そのフィラメントに所定の電流を流して、フィラメントにサリサイドＥＭ（Electro Migration）又はＳｉメルティングを発生させる。これにより、フィラメントの抵抗値を増大させて、電気ヒューズに情報を書き込む（プログラムする）。具体的には、電流供給前の状態のフィラメントの抵抗値を情報「０」として電気ヒューズに記録し、電流供給後のフィラメントの抵抗値を情報「１」として電気ヒューズに記録する。

また、従来の電気ヒューズモジュールでは、記録情報を多値化する技術も提案されている（例えば特許文献１参照）。図２１に、特許文献１で提案されている電気ヒューズモジュールの回路構成を示す。

特許文献１の電気ヒューズモジュール２００は、プログラム特性が異なる２つの電気ヒューズ２１２，２１３と、プログラム制御用のスイッチング素子２１４と、読み出し用のスイッチング素子２１５と、３つの差動増幅器２１６，２１７，２１８とを備える。２つの電気ヒューズ２１２及び２１３の一端はそれぞれ外部電源電圧端子２１０及び２１１に接続され、他端は共通接続される。また、プログラム制御用のスイッチング素子２１４及び読み出し用のスイッチング素子２１５は、２つの電気ヒューズ２１２及び２１３の共通接続ノードと接地端子との間に並列に接続される。そして、３つの差動増幅器２１６、２１７及び２１８は、共通接続ノードの電圧レベルをそれぞれリファレンス電圧２１９、２２０及び２２１に基づいて検知する。

特許文献１の電気ヒューズモジュール２００では、電気ヒューズ２１２又は２１３をプログラムするタイミングを変更することにより、電気ヒューズとスイッチング素子との接続ノードの電圧レベルを複数生成する。特許文献１の電気ヒューズモジュール２００では、このようにして、情報の多値化を最小の回路規模で実現している。

特開２００６−２５３３５３号公報

ところで、近年、例えばロジック回路の高機能化に伴い、例えば半導体集積回路等のチップに搭載する電気ヒューズの容量増加が求められている。それゆえ、この技術分野では、チップに搭載する電気ヒューズの容量を省スペースで効率よく増加可能にする技術の開発が望まれている。

本開示は、上記要望に応えるためになされたものである。本開示の目的は、例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を省スペースで効率よく増加させることのできる電気ヒューズ、それを備える半導体装置、及び、電気ヒューズの情報書き込み方法を提供することである。

上記課題を解決するために、本開示の電気ヒューズは、第１導電層と、第１導電層上に形成された第２導電層とを有するフィラメントを備える。そして、フィラメントは、第１導電層の状態及び第２導電層の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるように構成される。

また、本開示の第１の半導体装置は、電気ヒューズと、書き込み部と、読み出し部と、閾値信号生成部と、判別部とを備える構成とし、各部の機能を次のようにする。電気ヒューズは、第１導電層と、第１導電層上に形成された第２導電層とを含み、第１導電層の状態及び第２導電層の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有する。書き込み部は、電気ヒューズに対して少なくとも３つの識別可能な抵抗状態を生成する。読み出し部は、電気ヒューズの抵抗値に関する信号を読み出す。閾値信号生成部は、電気ヒューズの抵抗状態を判別するための閾値信号を生成する。そして、判別部は、読み出し部で読み出されたフィラメントの抵抗値に関する信号と、閾値信号生成部で生成された閾値信号とを比較して、電気ヒューズの抵抗状態を判別する。

また、本開示の第２の半導体装置は、第１導電層と、該第１導電層上に設けられた第２導電層とからなるフィラメントを有する電気ヒューズと、書き込み部とを備える構成とする。そして、書き込み部は、フィラメントに複数の電気的ストレスを印加して、第１導電層及び第２導電層の各抵抗値を独立に変化させる。

また、本開示の第１の電気ヒューズの情報書き込み方法は、上記本開示の電気ヒューズへの情報書き込み方法であり、次の手順で行われる。まず、電気ヒューズに対して、所定の抵抗状態を生成するためのブロー条件を設定する。そして、設定したブロー条件でフィラメントに電流を流して、当該フィラメントに所定の抵抗状態を発生させる。

さらに、本開示の第２の電気ヒューズの情報書き込み方法は、第１導電層と、第１導電層上に設けられた第２導電層とからなるフィラメントを有する電気ヒューズの情報書き込み方法である。本開示の第２の電気ヒューズの情報書き込み方法では、フィラメントに第１の電気的ストレスを印加して第２導電層の抵抗値を変化させる、又は、フィラメントに第１の電気的ストレスより大きい第２の電気的ストレスを印加して第１導電層の抵抗値を変化させる。

上述のように、本開示の電気ヒューズは、第１導電層の状態及び第２導電層の状態の組み合わせを変えることにより、フィラメントに少なくとも３つの識別可能な抵抗状態が生成されるように構成される。すなわち、本開示の電気ヒューズ及びそれを備える半導体装置、並びに、電気ヒューズの情報書き込み方法では、１つの電気ヒューズに少なくとも３値の情報を多値記録することができる。それゆえ、本開示によれば、電気ヒューズ毎に記録可能な情報量を増大させることができるので、例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を省スペースで効率よく増加させることができる。

本開示の第１の施形態に係る電気ヒューズの概略上面図である。 本開示の第１の実施形態に係る電気ヒューズの概略断面図である。 ブロー電流に対する電気ヒューズの抵抗値の変化特性を示す図である。 フィラメントにサリサイドＥＭが発生しているときのフィラメントの様子を示す図である。 フィラメントにポリシリコンダメージが発生しているときのフィラメントの様子を示す図である。 電気ヒューズに情報を多値記録する手法を説明するための図である。 サリサイドＥＭ状態及びポリシリコンダメージ状態におけるフィラメントの抵抗値のバラツキ特性を示す図である。 電気ヒューズに情報を書き込むための書き込み回路の一構成例を示す図である。 ブロートランジスタのゲートに印加するブロー電圧の信号波形例である。 本開示の第１の実施形態に係る電気ヒューズを備える半導体装置の概略構成図である。 電気ヒューズへの情報の書き込み手法の処理手順を示すフローチャートである。 電気ヒューズへの情報の書き込み手法を説明するための図である。 電気ヒューズに記録された情報の読み出し手法の処理手順を示すフローチャートである。 電気ヒューズに記録された情報の読み出し手法を説明するための図である。 情報の書き直し手法を説明するための図である。 変形例１の情報書き込み手法を説明するための図である。 変形例１の情報書き込み手法を説明するための図である。 変形例２の情報書き込み手法を説明するための図である。 本開示の第２の施形態に係る電気ヒューズの概略上面図である。 第１の実施形態に係る電気ヒューズと第２の実施形態に係る電気ヒューズとを比較するための図である。 従来の電気ヒューズモジュールの概略構成図である。

以下に、本開示の各種実施形態に係る電気ヒューズ、それを備える半導体装置、及び、電気ヒューズの情報書き込み手法の一例を、図面を参照しながら下記の順で説明する。ただし、本開示は下記の例に限定されない。
１．第１の実施形態に係る電気ヒューズの構成例
２．抵抗状態の多値化手法の原理
３．半導体装置の構成例
４．電気ヒューズへの情報書き込み手法
５．電気ヒューズの情報読み出し手法
６．電気ヒューズの情報書き直し手法
７．各種変形例
８．第２の実施形態に係る電気ヒューズの構成例

［１．第１の実施形態に係る電気ヒューズの構成例］
まず、本開示の第１の実施形態に係る電気ヒューズの構成を説明する前に、例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を増加させる際に起こり得る問題について、簡単に説明する。

例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を増大させる単純な手法としては、電気ヒューズの搭載数（搭載容量）を増やす手法が考えられる。通常、チップには同じフィラメント形状の電気ヒューズを複数搭載するので、この場合には、チップにおいて電気ヒューズが占める面積が増大する。それゆえ、この手法でチップに搭載する電気ヒューズの容量を増大させると、チップサイズが増大する。

また、別の手法としては、例えば、プロセスの微細化により電気ヒューズをシュリンクする手法や、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）等の技術を用いて電気ヒューズを多値化する手法が考えられる。しかしながら、これらの手法は、従来のプロセスを変更したり、新たにプロセスを追加したりする必要があり、コスト増大の要因になる。

なお、電気ヒューズを多値化する手法として、上記特許文献１に記載の技術を適用した場合には、一つの電気ヒューズモジュールで複数のフィラメントを用いているので、この場合も面積増大の問題がある。さらに、上記特許文献１に記載の技術は、複数の抵抗値を並列読み出しする手法であるので、精度良く電気ヒューズの抵抗値変化を読み出すことが難しい。

そこで、本実施形態では、上述した種々の問題を解消することのできる電気ヒューズの一構成例を提案する。図１に、本実施形態に係る電気ヒューズの概略上面図を示す。また、図２に、図１に示す電気ヒューズ１０中のＡ−Ａ断面図（フィラメント１の概略断面図）を示す。なお、図１及び２には、１セルの電気ヒューズ１０のレイアウトを示す。

電気ヒューズ１０は、図１に示すように、フィラメント１と、フィラメント１の一方の端部に設けられたアノード２と、フィラメント１の他方の端部に設けられたカソード３とを備える。

フィラメント１は、図２に示すように、Ｓｉ基板（不図示）に形成された素子分離領域１１（ＳＴＩ：Shadow Trench Isolation）上に形成される。そして、フィラメント１は、素子分離領域１１上に形成されたポリシリコン層４（第１導電層，第１通電層）と、ポリシリコン層４上に形成されたシリサイド層５（第２導電層，第２通電層）とで構成される。なお、ポリシリコン層４は、初期状態では、結晶性を有する膜で構成される。

また、本実施形態では、フィラメント１を、アノード２からカソード３に向かって、直線状に延在して形成し、その延在方向と直交する方向（以下、幅方向という）のフィラメント１の幅及び厚さは、延在方向において略均一とする。ただし、本実施形態の電気ヒューズ１０は、従来と同様のプロセスで作製することができる。

アノード２は、膜面形状が矩形状である電極膜で構成され、その長辺部は、フィラメント１の延在方向に沿う方向に延在する。また、アノード２には、例えばビア（縦穴配線）等からなるコンタクト２ａが複数接続され、このコンタクト２ａを介して、図１には示さない配線層（外部配線）と電気的に接続される。

なお、図１に示す例では、アノード２の膜面形状を矩形状としたが、本開示はこれに限定されず、アノード２の膜面形状は、例えば電気ヒューズ１０の形成領域のサイズや本数等に応じて任意に設定することができる。また、図１に示す例では、アノード２に４つのコンタクト２ａを接続し、該４つのコンタクト２ａを２行×２列の形態に配置する例を示すが、本開示はこれに限定されない。１セルの電気ヒューズ１０に設けるコンタクト２ａの個数、及び／又は、コンタクト２ａの配置形態は、例えば、配線層の構成、電気ヒューズ１０の形成領域のサイズ等に応じて任意に設定することができる。

カソード３は、膜面形状が矩形状である電極膜で構成され、その長辺部は、フィラメント１の幅方向に沿う方向に延在する。また、カソード３には、例えばビア（縦穴配線）等からなるコンタクト３ａが複数接続され、このコンタクト３ａを介して、図１には示さない配線層と電気的に接続される。

なお、図１に示す例では、カソード３の膜面形状を矩形状としたが、本開示はこれに限定されず、カソード３の膜面形状は、例えば電気ヒューズ１０の形成領域のサイズや本数等に応じて任意に設定することができる。また、図１に示す例では、カソード３に４つのコンタクト３ａを接続し、該４つのコンタクト３ａをカソード３の長辺方向に沿って一列に等間隔で配置する例を示すが、本開示はこれに限定されない。１セルの電気ヒューズ１０に設けるコンタクト３ａの個数、及び／又は、コンタクト３ａの配置形態は、例えば、配線層の構成、電気ヒューズ１０の形成領域のサイズ等に応じて任意に設定することができる。

また、本実施形態の電気ヒューズ１０では、図２に示すように、フィラメント１を構成する各層の側面に、例えば酸化膜、窒化膜等で構成されたサイドウォール６を設ける。さらに、図２に示す例では、シリサイド層５、サイドウォール６、及び、素子分離領域１１の表面に、保護膜７（絶縁膜）を設ける。なお、フィラメント１の構成は、図２に示す例に限定されず、少なくとも、ポリシリコン層４及びシリサイド層５を含む構成であればよく、例えば、ポリシリコン層４及びシリサイド層５のみで構成してもよい。

［２．抵抗状態の多値化手法の原理］
本実施形態の電気ヒューズ１０では、フィラメント１に対して、少なくとも３つの識別可能な抵抗状態を生成し、各抵抗状態をそれぞれ異なる情報（例えば、情報「０」、「１」及び「２」等）に対応づけて多値記録を行う。なお、本実施形態では、電気ヒューズ１０に電流を流して情報を書き込むが、以下では、この書き込み動作を「ブロー」ともいう。

（１）フィラメントの抵抗変化特性
本実施形態では、電気ヒューズ１０に電流を流して情報を書き込む際のブロー条件を適宜変更することにより、電気ヒューズ１０に情報を多値記録する。ここで、図３に、上記図１及び２で説明した構成の電気ヒューズ１０におけるフィラメント１の抵抗値Ｒと、フィラメント１に流す電流（以下、ブロー電流Ｉｂｌｏｗという）との関係を示す。なお、図３に示す特性の横軸はブロー電流Ｉｂｌｏｗであり、縦軸はフィラメント１の抵抗値Ｒである。

初期状態（抵抗値Ｒ０）にあるフィラメント１にブロー電流Ｉｂｌｏｗを流し始めると、フィラメント１が発熱して、図３に示すように、その抵抗値Ｒが初期状態の抵抗値Ｒ０より増大する。なお、本実施形態の構成の電気ヒューズ１０では、フィラメント１の初期状態の抵抗値Ｒ０は約５００Ω程度である。

その後、さらにブロー電流Ｉｂｌｏｗを大きくして第１のブロー電流Ｉｂｌｏｗ１に近づけると、フィラメント１の抵抗値Ｒは飽和し始める。そして、第１のブロー電流Ｉｂｌｏｗ１付近の領域（以下、第１飽和領域１０１という）では、抵抗値Ｒが飽和し、ブロー電流Ｉｂｌｏｗに関係なく略均一な抵抗値Ｒ１が得られる。なお、第１飽和領域１０１におけるフィラメント１の抵抗値Ｒ１は数千Ω程度になる。

第１飽和領域１０１では、フィラメント１内にサリサイドＥＭが発生した状態（以下、単にサリサイドＥＭ状態という）となる。図４（ａ）及び（ｂ）に、フィラメント１がサリサイドＥＭ状態にある時のフィラメント１の状態を示す。なお、図４（ａ）は、フィラメント１の概略上面図であり、図４（ｂ）は、図４（ａ）中のＢ−Ｂ断面図である。

図４（ａ）中にハッチングして示したフィラメント領域１ａが、サリサイドＥＭが発生している領域である。サリサイドＥＭが発生しているフィラメント領域１ａでは、図４（ｂ）に示すように、シリサイド層５が溶解して無くなった状態となる。すなわち、フィラメント１がポリシリコン層４のみで構成された状態となる。このような状態のフィラメント１に対して、第１のブロー電流Ｉｂｌｏｗ１付近のブロー電流Ｉｂｌｏｗを流しても、ポリシリコン層４にはダメージを与えない。それゆえ、第１のブロー電流Ｉｂｌｏｗ１付近の領域では、抵抗値Ｒが飽和し、略均一な抵抗値Ｒ１（数千Ω程度）が得られる。

次いで、サリサイドＥＭ状態から、さらに、ブロー電流Ｉｂｌｏｗを大きくすると、ポリシリコン層４がメルティングし始め、フィラメント１の抵抗値Ｒが急激に増大する（図３中のＳｉメルティング領域１０２）。

その後、さらにブロー電流Ｉｂｌｏｗを大きくして第２のブロー電流Ｉｂｌｏｗ２に近づけると、フィラメント１の抵抗値Ｒは再度、飽和し始める。そして、第２のブロー電流Ｉｂｌｏｗ２付近の領域（以下、第２飽和領域１０３という）で抵抗値Ｒが飽和し、ブロー電流Ｉｂｌｏｗに関係なく略均一な抵抗値Ｒ２が得られる。なお、第２飽和領域１０３におけるフィラメント１の抵抗値Ｒ２は数万Ω程度になる。

第２飽和領域１０３では、フィラメント１内のポリシリコン層４がダメージを受け、その結晶構造がアモルファスに変化する。以下では、このような状態をポリシリコンダメージ状態という。また、第２飽和領域１０３では、例えば、フィラメント１の一部が切断されたり、フィラメント１の一部が曲がったりすることもある。そのような状態の一例を、図５（ａ）〜（ｃ）に示す。図５（ａ）は、ポリシリコンダメージ状態にあるフィラメント１の概略上面図であり、フィラメント１がその途中で切断された状態の様子を示す図である。また、図５（ｂ）は、ポリシリコンダメージ状態にあるフィラメント１の概略上面図であり、フィラメント１の一部が曲がった状態の様子を示す図である。さらに、図５（ｃ）は、図５（ａ）及び（ｂ）中のＣ−Ｃ断面図であり、第２飽和領域１０３では、フィラメント１内のポリシリコン層４はアモルファス状態となる。

フィラメント１の状態が、図５（ａ）〜（ｃ）に示すようなポリシリコンダメージ状態になると、第２のブロー電流Ｉｂｌｏｗ２付近のブロー電流Ｉｂｌｏｗをフィラメント１に流しても、フィラメント１の状態はほとんど変化しない。それゆえ、第２のブロー電流Ｉｂｌｏｗ２付近の領域では、抵抗値Ｒが飽和し、略均一な抵抗値Ｒ２（数万Ω程度）が得られる。

（２）多値記録の原理
上述のように、フィラメント１は、ブロー電流Ｉｂｌｏｗに対する抵抗値Ｒの変化特性において、抵抗値Ｒの飽和領域を２つ有し、かつ、その２つの飽和領域間の抵抗値の差も両領域を識別可能な程度に大きいという性質を有する。本実施形態では、このフィラメント１の抵抗値Ｒの変化特性の性質を利用して、電気ヒューズ１０に情報の多値記録を行う。具体的には、初期状態、サリサイドＥＭ状態、及び、ポリシリコンダメージ状態のフィラメント１の３つの状態（抵抗状態）にそれぞれ異なる情報を対応づけて多値記録を行う。

図６に、本実施形態の電気ヒューズ１０における情報の多値記録の原理の概要を示す。図６は、電気ヒューズ１０のブロー条件に対するフィラメント１の抵抗値Ｒの変化特性を示した図であり、横軸がブロー条件（ブロー電流Ｉｂｌｏｗ、後述のブロー電圧Ｖｂｌｏｗ及びブロー時間Ｔｂｌｏｗ）であり、縦軸がフィラメント１の抵抗値Ｒである。なお、後述するように、本実施形態では、ブロー電圧Ｖｂｌｏｗ及びブロー時間Ｔｂｌｏｗの組み合わせ（ブロー条件）を変えることによりブロー電流Ｉｂｌｏｗを変化させる。

本実施形態では、フィラメント１の抵抗値Ｒに対して、２つの閾値（以下、第１閾値Ｒｔｈ１及び第２閾値Ｒｔｈ２という）を設定する。第１閾値Ｒｔｈ１は、図６に示すように、フィラメント１の初期状態（ブロー前）の抵抗値Ｒ０と、第１飽和領域１０１（サリサイドＥＭ状態）の抵抗値（Ｒ１付近）との間の値に設定される。また、第２閾値Ｒｔｈ２は、第１飽和領域１０１（サリサイドＥＭ状態）の抵抗値（Ｒ１付近）と、第２飽和領域１０３（ポリシリコンダメージ状態）の抵抗値（Ｒ２付近）との間の値に設定される。

なお、本実施形態では、初期状態の抵抗値Ｒ０が約５００Ω程度であり、かつ、第１飽和領域１０１（サリサイドＥＭ状態）の抵抗値（Ｒ１付近）が数千Ω程度であるので、第１閾値Ｒｔｈ１を、例えば約１０００Ω程度の値に設定することができる。また、本実施形態では、第２飽和領域１０３（ポリシリコンダメージ状態）の抵抗値（Ｒ２付近）は数万Ω程度であるので、第２閾値Ｒｔｈ２を、例えば約５０００Ω程度の値に設定することができる。上述のような値に第１閾値Ｒｔｈ１及び第２閾値Ｒｔｈ２を設定することにより、フィラメント１の抵抗状態が、初期状態、サリサイドＥＭ状態、及び、ポリシリコンダメージ状態のいずれであるかを識別することが可能になる。

そして、本実施形態では、フィラメント１の抵抗値Ｒが初期状態の抵抗値Ｒ０と第１閾値Ｒｔｈ１との間の値であるときには、そのフィラメント１の抵抗状態を情報「０」に対応づける。また、フィラメント１の抵抗値Ｒが第１閾値Ｒｔｈ１と第２閾値Ｒｔｈ２との間の値であるときには、そのフィラメント１の抵抗状態を情報「１」に対応づける。さらに、フィラメント１の抵抗値Ｒが第２閾値Ｒｔｈ２を越えている場合には、そのフィラメント１の抵抗状態を情報「２」に対応づける。

それゆえ、フィラメント１が初期状態（抵抗値Ｒ０）に設定されているときには、電気ヒューズ１０に記録されている情報は「０」となる。また、フィラメント１がサリサイドＥＭ状態（抵抗値Ｒ１付近）に設定されているときには、電気ヒューズ１０に記録されている情報は「１」となる。そして、フィラメント１がポリシリコンダメージ状態（抵抗値Ｒ２付近）に設定されているときには、電気ヒューズ１０に記録されている情報は「２」となる。これらのフィラメント１の状態（抵抗状態）と、記録情報との対応関係をまとめると下記の表１のようになる。

上述のように、本実施形態では、フィラメント１の抵抗値Ｒを、初期状態の抵抗値Ｒ０、サリサイドＥＭ状態の抵抗値Ｒ１及びポリシリコンダメージ状態の抵抗値Ｒ２のいずれかに設定することにより、情報を３値記録することができる。すわなち、本実施形態では、フィラメント１を構成するポリシリコン層４の状態及びシリサイド層５の状態の組み合わせを変えて、フィラメント１の抵抗状態を上記３つの状態のいずれかに設定することにより、情報を多値記録することができる。

なお、通常、フィラメント１をサリサイドＥＭ状態にするための第１のブロー電流Ｉｂｌｏｗ１を所定の値に設定してフィラメント１に流しても、フィラメント１毎に、その抵抗値Ｒ１にバラツキが生じる。また、フィラメント１をポリシリコンダメージ状態にするための第２のブロー電流Ｉｂｌｏｗ２を所定の値に設定してフィラメント１に流しても、同様に、フィラメント１毎に、その抵抗値Ｒ２にバラツキが生じる。

図７に、サリサイドＥＭ状態又はポリシリコンダメージ状態におけるフィラメント１の抵抗値Ｒのバラツキ特性を示す。なお、図７に示すバラツキ特性の横軸はフィラメント１の抵抗値Ｒであり、縦軸は抵抗値Ｒのバラツキ量σである。また、図７中の破線の特性がサリサイドＥＭ状態におけるフィラメント１の抵抗値Ｒ１のバラツキ特性であり、実線の特性がポリシリコンダメージ状態におけるフィラメント１の抵抗値Ｒ２のバラツキ特性である。

図７に示すように、電気ヒューズ１０に流す第１のブロー電流Ｉｂｌｏｗ１及び第２のブロー電流Ｉｂｌｏｗ２をそれぞれ所定の値に設定しても、フィラメント１の抵抗値Ｒ１及びＲ２にはバラツキが生じる。それゆえ、上述した第１閾値Ｒｔｈ１及び第２閾値Ｒｔｈ２は、このようなフィラメント１の抵抗値Ｒ１及びＲ２のバラツキを考慮して適宜設定される。

（３）情報の書き込み回路の一例
次に、フィラメント１の抵抗状態を、初期状態、サリサイドＥＭ状態、及び、ポリシリコンダメージ状態のいずれかに設定するための情報の書き込み回路の一例を説明する。

図８に、フィラメント１をブローして（フィラメント１に電気的ストレスを印加して）電気ヒューズ１０に情報を書き込む（抵抗状態を変化させる）ための書き込み回路を示す。なお、図８には、１セルの電気ヒューズ１０に対する書き込み回路の構成を示す。

書き込み回路２０（書き込み部）は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成されたブロートランジスタ２１を有する。ブロートランジスタ２１のドレインは、電気ヒューズ１０のカソード３に接続され、ブロートランジスタ２１のソースは、接地される。また、ブロートランジスタ２１のゲートは、ブロー電圧Ｖｂｌｏｗの供給端子に接続される。

ブロートランジスタ２１は、そのゲートにブロー電圧Ｖｂｌｏｗが印加されたときにＯＮ状態となる。それゆえ、フィラメント１をブローする（ブロー電流Ｉｂｌｏｗを流す）ときには、ブロートランジスタ２１のゲートにブロー電圧Ｖｂｌｏｗを印加する。なお、ブロー電流Ｉｂｌｏｗの大きさは、ブロートランジスタ２１のゲート及びソース間の電位差、すなわち、この例では、ゲートに印加されるブロー電圧Ｖｂｌｏｗにより変化する。
具体的には、ブロー電圧Ｖｂｌｏｗを高くすると、ブロー電流Ｉｂｌｏｗは大きくなる。

本実施形態では、電気ヒューズ１０に情報を書き込む際に、ブロー条件を変化させることにより、フィラメント１に流すブロー電流Ｉｂｌｏｗの大きさ及び電流供給時間を変化させ、これにより、フィラメント１の抵抗状態（抵抗値Ｒ）を変化させる。具体的には、本実施形態では、ブロートランジスタ２１のゲートに印加するブロー電圧Ｖｂｌｏｗと、ブロー電圧Ｖｂｌｏｗの印加時間（以下、ブロー時間Ｔｂｌｏｗという）との組み合わせを変えることにより、ブロー電流Ｉｂｌｏｗを変化させる。

図９に、ブロートランジスタ２１に印加するブロー電圧Ｖｂｌｏｗの信号波形例を示す。本実施形態では、図９に示すようなパルス状のブロー電圧Ｖｂｌｏｗをブロートランジスタ２１のゲート端子に印加する。この場合、ブロー時間Ｔｂｌｏｗの間、ブロートランジスタ２１がＯＮ状態となり、フィラメント１には、ブロー電圧Ｖｂｌｏｗに対応するブロー電流Ｉｂｒｏｗが供給される。

図８に示す書き込み回路２０を用いて、電気ヒューズ１０に情報「１」を書き込む場合には、フィラメント１にサリサイドＥＭが発生するように、ブロー条件を設定する（第１のブロー条件：フィラメント１に第１の電気的ストレスを印加するためのブロー条件）。具体的には、例えば、ブロー電圧Ｖｂｌｏｗを比較的低くし、かつ、ブロー時間Ｔｂｌｏｗを比較的短くする。また、電気ヒューズ１０に情報「２」を書き込む場合には、フィラメント１の抵抗状態がポリシリコンダメージ状態となるように、ブロー条件を設定する（第２のブロー条件：フィラメント１に第２の電気的ストレスを印加するためのブロー条件）。具体的には、例えば、第１のブロー条件よりも、ブロー電圧Ｖｂｌｏｗを高くし、かつ、ブロー時間Ｔｂｌｏｗを長くする。なお、電気ヒューズ１０に情報「０」を記録する場合には、フィラメント１をブローしない。

［３．半導体装置の構成例］
次に、上述した本実施形態の電気ヒューズ１０を備える例えば固体撮像装置等の半導体装置の一例を説明する。図１０に、本実施形態に係る半導体装置の電気ヒューズ１０周辺の回路構成を示す。なお、ここでは説明を簡略化するため、電気ヒューズ１０に対して情報の書き込み及び読み出しを行う回路部のみを示す。

半導体装置６０は、電気ヒューズ１０と、書き込み回路２０（書き込み部）と、読み出し回路３０（読み出し部）と、参照信号生成回路４０（閾値信号生成部）と、比較器５０（判別部）とを備える。なお、本実施形態の半導体装置６０において、電気ヒューズ１０に対して情報の書き込み及び読み出しを行うための上記構成部以外の構成は、従来の半導体装置６０と同様に構成することができる。

また、半導体装置６０の各回路に入力（印加）される各種制御信号（図１０中のＳｗ、Ｓｒ１〜Ｓｒ６）、及び、各種電圧（図１０中のＶｂｌｏｗ、Ｖｆｕｓｅ、ＶＤＤ）は、半導体装置６０内の図示しない制御部及び電源部から供給される。なお、電気ヒューズ１０の構成は、上記図１及び２で説明した構成と同様であるので、ここでは、電気ヒューズ１０の構成の説明は省略する。

（１）書き込み回路の構成
書き込み回路２０は、電気ヒューズ１０に情報を多値記録（フィラメント１の抵抗状態を多値化）する回路であり、ブロートランジスタ２１と、書き込み用スイッチ素子２２とを有する。なお、ブロートランジスタ２１の構成は、上記図８で説明した構成と同様であるので、ここでは、ブロートランジスタ２１の構成の説明は省略する。

書き込み用スイッチ素子２２は、Ｐ型のＭＯＳトランジスタで構成され、そのゲートは、制御信号Ｓｗの入力端子に接続される。また、書き込み用スイッチ素子２２のソースは、電気ヒューズ１０の書き込み電圧Ｖｆｕｓｅ（約４．０Ｖ程度の高電圧）の供給端子に接続され、書き込み用スイッチ素子２２のドレインは、電気ヒューズ１０のアノード２に接続される。なお、書き込み用スイッチ素子２２は、そのゲートにＬｏｗレベルの制御信号Ｓｗが入力された際にＯＮ状態となる。

（２）読み出し回路の構成
読み出し回路３０は、電気ヒューズ１０に多値記録された情報を読み出す回路であり、２つの読み出し用のスイッチ素子３１，３２（以下、それぞれ第１スイッチ素子３１及び第２スイッチ素子３２という）を有する。

第１スイッチ素子３１は、Ｐ型のＭＯＳトランジスタで構成され、そのゲートは、制御信号Ｓｒ１の入力端子に接続される。また、第１スイッチ素子３１のソースは、電源電圧ＶＤＤの供給端子に接続され、第１スイッチ素子３１のドレインは、第２スイッチ素子３２のドレイン、及び、比較器５０の一方の入力端子に接続される。なお、第１スイッチ素子３１は、そのゲートにＬｏｗレベルの制御信号Ｓｒ１が入力された際にＯＮ状態となる。

第２スイッチ素子３２は、Ｎ型のＭＯＳトランジスタで構成され、そのゲートは、制御信号Ｓｒ２の入力端子に接続される。また、第２スイッチ素子３２のソースは、書き込み回路２０内の書き込み用スイッチ素子２２のドレイン、及び、電気ヒューズ１０のアノード２に接続される。さらに、第２スイッチ素子３２のドレインは、第１スイッチ素子３１のドレイン、及び、比較器５０の一方の入力端子に接続される。なお、第２スイッチ素子３２は、そのゲートにＨｉｇｈレベルの制御信号Ｓｒ２が入力された際にＯＮ状態となる。

（３）参照信号生成回路の構成
参照信号生成回路４０は、電気ヒューズ１０に多値記録された情報を読み出す際にその基準（閾値）となる参照信号（基準電圧信号）を生成する回路である。参照信号生成回路４０は、４つの参照信号生成用のスイッチ素子４１〜４４（以下では、それぞれ第３スイッチ素子４１〜第６スイッチ素子４４という）と、第１参照抵抗４５と、第２参照抵抗４６とを有する。

第３スイッチ素子４１は、Ｐ型のＭＯＳトランジスタで構成され、そのゲートは、制御信号Ｓｒ３の入力端子に接続される。また、第３スイッチ素子４１のソースは、電源電圧ＶＤＤの供給端子に接続され、第３スイッチ素子４１のドレインは、第４スイッチ素子４２のドレイン、及び、比較器５０の他方の入力端子に接続される。なお、第３スイッチ素子４１は、そのゲートにＬｏｗレベルの制御信号Ｓｒ３が入力された際にＯＮ状態となる。

第４スイッチ素子４２は、Ｎ型のＭＯＳトランジスタで構成され、そのゲートは、制御信号Ｓｒ４の入力端子に接続される。また、第４スイッチ素子４２のソースは、第１参照抵抗４５、及び、第２参照抵抗４６の一方の端子に接続され、第４スイッチ素子４２のドレインは、第３スイッチ素子４１のドレイン、及び、比較器５０の他方の入力端子に接続される。なお、第４スイッチ素子４２は、そのゲートにＨｉｇｈレベルの制御信号Ｓｒ４が入力された際にＯＮ状態となる。

第５スイッチ素子４３は、Ｎ型のＭＯＳトランジスタで構成され、そのゲートは、制御信号Ｓｒ５の入力端子に接続される。また、第５スイッチ素子４３のソースは、接地され、第５スイッチ素子４３のドレインは、第１参照抵抗４５の他方の端子に接続される。なお、第５スイッチ素子４３は、そのゲートにＨｉｇｈレベルの制御信号Ｓｒ５が入力された際にＯＮ状態となる。

第６スイッチ素子４４は、Ｎ型のＭＯＳトランジスタで構成され、そのゲートは、制御信号Ｓｒ６の入力端子に接続される。また、第６スイッチ素子４４のソースは、接地され、第６スイッチ素子４４のドレインは、第２参照抵抗４６の他方の端子に接続される。なお、第６スイッチ素子４４は、そのゲートにＨｉｇｈレベルの制御信号Ｓｒ６が入力された際にＯＮ状態となる。

第１参照抵抗４５は、抵抗値が上記図６で説明した第１閾値Ｒｔｈ１（電気ヒューズ１０に記録されている情報が「０」及び「１」のいずれであるかを識別するための閾値）の抵抗素子で構成される。一方、第２参照抵抗４６は、抵抗値が上記図６で説明した第２閾値Ｒｔｈ２（電気ヒューズ１０に記録されている情報が「１」及び「２」のいずれであるかを識別するための閾値）の抵抗素子で構成される。

（４）比較器の構成
比較器５０は、センスアンプで構成される。比較器５０の一方の入力端子は、読み出し回路３０内の第１スイッチ素子３１のドレインと第２スイッチ素子３２のドレインとの接続点Ｐ１（以下、第１接続点Ｐ１という）に接続される。また、比較器５０の他方の入力端子は、参照信号生成回路４０内の第３スイッチ素子４１のドレインと第４スイッチ素子４２のドレインとの接続点Ｐ２（以下、第２接続点Ｐ２という）に接続される。

比較器５０は、一方の入力端子に入力される第１接続点Ｐ１の電圧信号Ｖｍ（フィラメント１の抵抗値Ｒに関する信号）と、他方の入力端子に入力される第２接続点Ｐ２の参照電圧信号Ｖｒｅｆ（閾値信号）とを比較し、その比較結果を出力する。

なお、本実施形態では、半導体装置６０の各回路内の各種スイッチ素子をＭＯＳトランジスタで構成する例を説明したが、本開示はこれに限定されず、同様のスイッチ動作が可能なスイッチ素子であれば、任意のスイッチ素子を用いることができる。また、本実施形態のように各回路内の各種スイッチ素子をＭＯＳトランジスタで構成した場合には、各ＭＯＳトランジスタの導電型（Ｎ型またはＰ型）及びそれらの組み合わせは適宜変更できる。

［４．電気ヒューズへの情報書き込み手法］
次に、本実施形態の半導体装置６０における電気ヒューズ１０への情報書き込み処理を、図１１及び図１２を参照しながら具体的に説明する。なお、図１１は、本実施形態における電気ヒューズ１０への情報書き込み手法の処理手順を示すフローチャートである。また、図１２は、本実施形態の半導体装置６０において、電気ヒューズ１０に情報を書き込む際の動作の様子を示す図である。なお、電気ヒューズ１０に情報を書き込む際（フィラメント１の抵抗状態を変化させる際）、読み出し回路３０及び参照信号生成回路４０内の各種スイッチ素子は全てＯＦＦ状態とする。

電気ヒューズ１０に情報を書き込む際、まず、半導体装置６０は、フィラメント１に記録する情報（抵抗状態）に対応するブロー条件（ブロー電圧Ｖｂｌｏｗ及び／又はブロー時間Ｔｂｌｏｗ）を設定する（ステップＳ１）。

具体的には、電気ヒューズ１０に情報「１」を記録する場合、半導体装置６０は、フィラメント１の抵抗状態がサリサイドＥＭ状態となるようなブロー電流Ｉｂｌｏｗ（例えば図６中のＩｂｌｏｗ１）がフィラメント１に流れるように、ブロー条件を設定する。また、電気ヒューズ１０に情報「２」を記録する場合には、半導体装置６０は、フィラメント１の抵抗状態がポリシリコンダメージ状態となるようなブロー電流Ｉｂｌｏｗ（例えば図６中のＩｂｌｏｗ２）がフィラメント１に流れるように、ブロー条件を設定する。

次いで、半導体装置６０は、ブロートランジスタ２１のゲートに、設定されたブロー電圧Ｖｂｌｏｗを印加するとともに、書き込み用スイッチ素子２２のゲートにＬｏｗレベルの制御信号Ｓｗを入力する。これにより、ブロートランジスタ２１及び書き込み用スイッチ素子２２がともにＯＮ状態となり、図１２中の太実線矢印で示すように、電気ヒューズ１０に所定のブロー電流Ｉｂｌｏｗが流れる。そして、半導体装置６０は、このブロー電流Ｉｂｌｏｗを、設定されたブロー時間Ｔｂｌｏｗの間、フィラメント１に流して（ブローして）、フィラメント１の抵抗状態を所定の抵抗状態にする（ステップＳ２）。

本実施形態では、上述のようにして、フィラメント１の抵抗状態を変化させ（ポリシリコン層４及びシリサイド層５の各抵抗値を独立に変化させ）、「１」又は「２」の情報を電気ヒューズ１０に書き込む（多値記録する）。なお、電気ヒューズ１０に情報「０」を記録する場合には、電気ヒューズ１０にブロー電流Ｉｂｌｏｗを流さず（ブロートランジスタ２１及び書き込み用スイッチ素子２２をともにＯＦＦ）、フィラメント１の抵抗状態を初期状態に維持する。

［５．電気ヒューズの情報読み出し手法］
次に、本実施形態の半導体装置６０における電気ヒューズ１０の情報読み出し処理を、図１３及び図１４を参照しながら具体的に説明する。なお、図１３は、本実施形態における電気ヒューズ１０の情報読み出し手法の処理手順を示すフローチャートである。また、図１４は、本実施形態の半導体装置６０において、電気ヒューズ１０の情報を読み出す際の動作の様子を示す図である。なお、電気ヒューズ１０の情報を読み出す際（フィラメント１の抵抗状態を識別する際）、書き込み回路２０内のブロートランジスタ２１はＯＮ状態とし、書き込み用スイッチ素子２２はＯＦＦ状態とする。

電気ヒューズ１０に記録された情報を読み出す際、まず、半導体装置６０は、読み出し回路３０内の第１スイッチ素子３１のゲートにＬｏｗレベルの制御信号Ｓｒ１を入力し、かつ、第２スイッチ素子３２のゲートにＨｉｇｈレベルの制御信号Ｓｒ２を入力する。これにより、書き込み回路２０内のブロートランジスタ２１だけでなく、読み出し回路３０内の第１スイッチ素子３１及び第２スイッチ素子３２がともにＯＮ状態となる。その結果、図１４中の太実線矢印で示すように、電気ヒューズ１０に読み出し電流Ｉｒｅａｄが流れる（ステップＳ１１）。

そして、半導体装置６０は、電気ヒューズ１０に読み出し電流Ｉｒｅａｄを流した状態で次のような処理を実施して、電気ヒューズ１０に記録された情報を読み出す。

まず、半導体装置６０は、参照信号生成回路４０内の第３スイッチ素子４１のゲートにＬｏｗレベルの制御信号Ｓｒ３を入力し、かつ、第４スイッチ素子４２のゲートにＨｉｇｈレベルの制御信号Ｓｒ４を入力する。また、この際、半導体装置６０は、参照信号生成回路４０内の第５スイッチ素子４３のゲートにＨｉｇｈレベルの制御信号Ｓｒ５を入力し、かつ、第６スイッチ素子４４のゲートにＬｏｗレベルの制御信号Ｓｒ６を入力する。これにより、参照信号生成回路４０内の第３スイッチ素子４１〜第５スイッチ素子４３がＯＮ状態となり、第６スイッチ素子４４がＯＦＦ状態となる。この結果、図１４中の太破線矢印で示すように、第１参照抵抗４５に電流が流れる（ステップＳ１２）。

次いで、第１参照抵抗４５に電流が流れた状態で、比較器５０は、読み出し回路３０内の第１接続点Ｐ１の電圧信号Ｖｍと、参照信号生成回路４０内の第２接続点Ｐ２の参照電圧信号Ｖｒｅｆとを比較する（以下、第１比較動作という：ステップＳ１３）。

なお、第１比較動作において、電気ヒューズ１０に読み出し電流Ｉｒｅａｄが流れた状態では、第１接続点Ｐ１の電位（Ｖｍ）は、フィラメント１の抵抗値Ｒに対応する電位となる。また、第１比較動作において、第１参照抵抗４５に電流が流れた状態では、第２接続点Ｐ２の電位（Ｖｒｅｆ）は、第１参照抵抗４５の抵抗値（Ｒｔｈ１）に対応する電位となる。それゆえ、比較器５０における電圧信号Ｖｍと参照電圧信号Ｖｒｅｆとの第１比較動作は、実質、電気ヒューズ１０の抵抗値Ｒと、第１参照抵抗４５の抵抗値、すなわち、第１閾値Ｒｔｈ１とを比較する動作と同等になる。

次いで、比較器５０は、第１接続点Ｐ１の電圧信号Ｖｍが第２接続点Ｐ２の参照電圧信号Ｖｒｅｆより小さい（Ｖｍ＜Ｖｒｅｆ）か否かを判定する（ステップＳ１４）。

ステップＳ１４において、電圧信号Ｖｍが参照電圧信号Ｖｒｅｆより小さい場合（Ｒ＜Ｒｔｈ１）、ステップＳ１４はＹＥＳ判定となる。この場合には、比較器５０は、情報「０」に対応する信号（比較結果）を出力し（ステップＳ１５）、情報の読み出し処理を終了する。
一方、ステップＳ１４において、電圧信号Ｖｍが参照電圧信号Ｖｒｅｆより大きい場合（Ｒ＞Ｒｔｈ１）、ステップＳ１４はＮＯ判定となる。この場合には、比較器５０は、後述のステップＳ１６以降の処理を行う。

次いで、半導体装置６０は、参照信号生成回路４０内の第３スイッチ素子４１及び第４スイッチ素子４２をＯＮ状態に維持する。そして、半導体装置６０は、参照信号生成回路４０内の第５スイッチ素子４３のゲートにＬｏｗレベルの制御信号Ｓｒ５を入力し、かつ、第６スイッチ素子４４のゲートにＨｉｇｈレベルの制御信号Ｓｒ６を入力する。これにより、参照信号生成回路４０内の第３スイッチ素子４１、第４スイッチ素子４２、及び、第６スイッチ素子４４がＯＮ状態となり、第５スイッチ素子４３がＯＦＦ状態となる。この結果、図１４中の太点線矢印で示すように、第２参照抵抗４６に電流が流れる（ステップＳ１６）。

次いで、第２参照抵抗４６に電流が流れた状態で、比較器５０は、読み出し回路３０内の第１接続点Ｐ１の電圧信号Ｖｍと、参照信号生成回路４０内の第２接続点Ｐ２の参照電圧信号Ｖｒｅｆとを比較する（以下、第２比較動作という：ステップＳ１７）。

なお、第２比較動作において、第２参照抵抗４６に電流が流れた状態では、第２接続点Ｐ２の電位（Ｖｒｅｆ）は、第２参照抵抗４６の抵抗値（Ｒｔｈ２）に対応する電位となる。それゆえ、比較器５０における電圧信号Ｖｍと参照電圧信号Ｖｒｅｆとの第２比較動作は、実質、電気ヒューズ１０の抵抗値Ｒと、第２参照抵抗４６の抵抗値、すなわち、第２閾値Ｒｔｈ２とを比較する動作と同等になる。

次いで、比較器５０は、第１接続点Ｐ１の電圧信号Ｖｍが第２接続点Ｐ２の参照電圧信号Ｖｒｅｆより小さい（Ｖｍ＜Ｖｒｅｆ）か否かを判定する（ステップＳ１８）。

ステップＳ１８において、電圧信号Ｖｍが参照電圧信号Ｖｒｅｆより小さい場合（Ｒ＜Ｒｔｈ２）、ステップＳ１８はＹＥＳ判定となる。この場合には、比較器５０は、情報「１」に対応する信号（比較結果）を出力し（ステップＳ１９）、情報の読み出し処理を終了する。一方、ステップＳ１８において、電圧信号Ｖｍが参照電圧信号Ｖｒｅｆより大きい場合（Ｒ＞Ｒｔｈ２）、ステップＳ１８はＮＯ判定となる。この場合には、比較器５０は、情報「２」に対応する信号（比較結果）を出力し（ステップＳ２０）、情報の読み出し処理を終了する。

本実施形態では、このようにして、電気ヒューズ１０に記録された多値情報を読み出す。なお、本実施形態における電気ヒューズ１０の情報読み出し手法は上記例に限定されない。電気ヒューズ１０の情報読み出し手法としては、２つの閾値を用いてフィラメント１の抵抗状態を識別できる手法であれば、任意の手法を用いることができる。例えば、本実施形態では、最初に第１参照抵抗４５に電流を流して第１比較動作を行い、その後、第２参照抵抗４６に電流を流して第２比較動作を行っているが、この比較動作の順序を逆にしてもよい。

上述のように、本実施形態の電気ヒューズ１０、及び、それを備える半導体装置６０では、一つの電気ヒューズ１０に対して３つの情報を多値記録することができ、かつ、その多値情報を読み出すことができる。それゆえ、本実施形態では、例えば半導体集積回路等のチップ上で電気ヒューズ１０の搭載面積を増やすことなく、チップに搭載する電気ヒューズ１０の容量を増大させることができ、上述した面積増大の問題を解消することができる。さらに、本実施形態の電気ヒューズ１０では、情報を多値記録することができるので、２値情報しか記録できない従来の電気ヒューズに比べて、１情報当たりの電気ヒューズ１０のセルサイズを縮小することができる。すなわち、本実施形態では、例えば半導体集積回路等のチップに搭載する電気ヒューズ１０の容量を省スペースで効率よく増加させることができる。

また、本実施形態の電気ヒューズ１０では、情報を多値記録することができるので、例えばデコーダー等の電気ヒューズ１０の周辺回路の面積を縮小することができる。

さらに、本実施形態では、電気ヒューズ１０を従来と同様のプロセスで作製することができるので、プロセスを変更したり、新たにプロセスを追加したりする必要が無い。それゆえ、本実施形態では、上述したコスト増大の問題も解消することができる。

［６．電気ヒューズの情報書き直し手法］
本実施形態の電気ヒューズ１０、及び、それを備える半導体装置６０では、上記利点以外に次のような利点も得られる。

本実施形態では、上述のように、電気ヒューズ１０のブロー条件を変えることにより、フィラメント１の抵抗状態を３つの状態（初期状態、サリサイドＥＭ状態及びポリシリコンダメージ状態）のいずれかに設定することができる。それゆえ、サリサイドＥＭ状態（第１の抵抗状態）にあるフィラメント１に対して、再度、ブローを行い、フィラメント１の状態をポリシリコンダメージ状態（第２の抵抗状態）に変更することも可能である。すなわち、本実施形態では、電気ヒューズ１０に対して情報を多値記録できるだけでなく、電気ヒューズ１０の情報の書き直しも可能になる。

図１５に、本実施形態の電気ヒューズ１０における情報の書き直し処理の概要を示す。図１５には、情報の書き直し前の情報「１」及び「０」間の識別形態（図１５中の「１回目（Ｄｅｆａｕｌｔ）」）、並びに、情報の書き直し後の情報「１」及び「０」間の識別形態（図１５中の「２回目（変更後）」）を示す。

本実施形態では、まず、電気ヒューズ１０に対する１回目のブローで、フィラメント１をサリサイドＥＭ状態にし、情報「１」を電気ヒューズ１０に記録する。これにより、情報の書き直し前の電気ヒューズ１０の状態が生成される。

この状態では、半導体装置６０は、上述した多値記録情報の読み出し処理と同様に、第１閾値Ｒｔｈ１（例えば１０００Ω程度）を情報「０」と情報「１」とを識別するための閾値として用いる（図１５中の「１回目（Ｄｅｆａｕｌｔ）」の識別形態）。

次いで、サリサイドＥＭ状態にある電気ヒューズ１０に対して再度（２回目）のブローを行い、フィラメント１をポリシリコンダメージ状態にする。これにより、情報の書き直し後の電気ヒューズ１０の状態が生成される。

そして、この状態では、半導体装置６０は、情報「０」と情報「１」とを識別するための閾値を第１閾値Ｒｔｈ１から第２閾値Ｒｔｈ２（例えば５０００Ω程度）に変更する（図１５中の「２回目（変更後）」の識別形態）。すなわち、情報の書き直し後において、半導体装置６０は、書き直し前（１回目のブロー後）のフィラメント１の抵抗状態（サリサイドＥＭ状態）が情報「０」であると判別できるように比較器５０の閾値を変更する。

本実施形態で、このようにして電気ヒューズ１０に対して情報の書き直しを実施することができる。なお、本実施形態では、例えば半導体集積回路等のチップに搭載する複数の電気ヒューズ１０のうち、一部を多値記録専用の電気ヒューズとして用い、残りを書き直し専用の電気ヒューズとして用いてもよい。

［７．各種変形例］
（１）変形例１
上記実施形態では、ブロートランジスタ２１のゲートに印加するブロー電圧Ｖｂｌｏｗ及び／又はブロー時間Ｔｂｌｏｗを変更することにより、フィラメント１の抵抗状態を変化させる例を説明した。しかしながら、本開示はこれに限定されず、電気ヒューズ１０のフィラメント１をサリサイドＥＭ状態及びポリシリコンダメージ状態のいずれかの抵抗状態にブローできる手法であれば任意の手法を用いることができる。図１６及び１７に、その一例（変形例１）を示す。

図１６及び１７は、変形例１の書き込み回路８０の回路構成図である。なお、図１６は、フィラメント１をサリサイドＥＭ状態にするための第１のブロー電流Ｉｂｌｏｗ１（例えば１０ｍＡ程度）を電気ヒューズ１０に流したときの書き込み回路８０の動作の様子を示す図である。また、図１７は、フィラメント１をポリシリコンダメージ状態にするための第２のブロー電流Ｉｂｌｏｗ２（例えば２０ｍＡ程度）を電気ヒューズ１０に流したときの書き込み回路８０の動作の様子を示す図である。ただし、図１６及び１７に示す書き込み回路８０において、図１０に示す書き込み回路２０と同様の構成には同じ符号を付して示す。

変形例１の書き込み回路８０は、書き込み用スイッチ素子２２と、第１ブロートランジスタ８１と、第２ブロートランジスタ８２と、ＡＮＤ回路８３とを備える。なお、書き込み用スイッチ素子２２は、上記実施形態で用いた書き込み用スイッチ素子と同様の構成であるので、ここでは、その構成の説明を省略する。

第１ブロートランジスタ８１及び第２ブロートランジスタ８２は、ともに、Ｎ型のＭＯＳトランジスタで構成され、電気ヒューズ１０のカソード３とグランドとの間に並列に設けられる。また、第１ブロートランジスタ８１のゲートは、制御信号Ｓｗ１の入力端子に接続され、第２ブロートランジスタ８２のゲートは、ＡＮＤ回路８３の出力端子に接続される。また、ＡＮＤ回路８３の一方の入力端子は、制御信号Ｓｗ１の入力端子に接続され、他方の入力端子は、制御信号Ｓｗ２の入力端子に接続される。

なお、この例では、第１ブロートランジスタ８１及び第２ブロートランジスタ８２の各ゲートに印加される電圧は一定（所定電圧値）とする。そして、この例では、第１ブロートランジスタ８１のみがＯＮ状態にあるときに第１のブロー電流Ｉｂｌｏｗ１がフィラメント１に流れるように、第１ブロートランジスタ８１の構成（例えばチャネルサイズ等）が設定される。さらに、この例では、第１ブロートランジスタ８１及び第２ブロートランジスタ８２の両方がＯＮ状態にあるときに第２のブロー電流Ｉｂｌｏｗ２がフィラメント１に流れるように、第２ブロートランジスタ８２の構成（例えばチャネルサイズ等）が設定される。

上述のような構成の書き込み回路８０を用いて、電気ヒューズ１０に情報「１」を書き込む際（フィラメント１をサリサイドＥＭ状態にする際）には、書き込み用スイッチ素子２２及び第１ブロートランジスタ８１をＯＮ状態にする。また、この際、この例では、図１６に示すように、ＡＮＤ回路８３の他方の入力端子にはＬｏｗレベルの制御信号Ｓｗ２を入力する。これにより、ＡＮＤ回路８３から第２ブロートランジスタ８２のゲートには、Ｌｏｗレベルの信号が入力され、第２ブロートランジスタ８２はＯＦＦ状態になる。

この場合、第１ブロートランジスタ８１のみにブロー電流が流れ、電気ヒューズ１０には、図１６に示すように、フィラメント１をサリサイドＥＭ状態にする第１のブロー電流Ｉｂｌｏｗ１（例えば１０ｍＡ程度）が流れる。この結果、電気ヒューズ１０に、情報「１」が記録される。

また、上述のような構成の書き込み回路８０において、電気ヒューズ１０に情報「２」を書き込む際（フィラメント１をポリシリコンダメージ状態にする際）には、書き込み用スイッチ素子２２及び第１ブロートランジスタ８１をＯＮ状態にする。また、この際、この例では、図１７に示すように、ＡＮＤ回路８３の他方の入力端子にはＨｉｇｈレベルの制御信号Ｓｗ２を入力する。これにより、ＡＮＤ回路８３から第２ブロートランジスタ８２のゲートには、Ｈｉｇｈレベルの信号が入力され、第２ブロートランジスタ８２はＯＮ状態になる。

この場合、第１ブロートランジスタ８１及び第２ブロートランジスタ８２の両方に電流が流れ、電気ヒューズ１０には、図１７に示すように、フィラメント１をポリシリコンダメージ状態にする第２のブロー電流Ｉｂｌｏｗ２（例えば２０ｍＡ程度）が流れる。この結果、電気ヒューズ１０に、情報「２」が記録される。

上述のように、この例では、フィラメント１のブロー条件は、第１ブロートランジスタ８１及び第２ブロートランジスタ８２のＯＮ／ＯＦＦ状態により設定される。なお、この例の書き込み回路８０の構成を用いても、上記実施形態と同様に、電気ヒューズ１０に情報を多値記録することができるので、上記実施形態と同様の効果が得られる。

（２）変形例２
ブロー電流Ｉｂｌｏｗを変化させる別の手法として、例えば、電気ヒューズ１０に印加する書き込み電圧Ｖｆｕｓｅを変化させる手法（変形例２）を用いてもよい。すなわち、フィラメント１のブロー条件を電気ヒューズ１０に印加する書き込み電圧Ｖｆｕｓｅで設定してもよい。

図１８に、その一構成例を示す。図１８は、この例の書き込み手法の動作を示す図である。なお、図１８に示す書き込み回路９０において、図１０に示す書き込み回路２０と同様の構成には同じ符号を付して示す。

図１８と図１０との比較から明らかなように、この例の書き込み回路９０の構成は、図１０に示す書き込み回路２０と同様の構成である。ただし、この例の書き込み回路９０では、電気ヒューズ１０に情報「１」を書き込む際（フィラメント１をサリサイドＥＭ状態にする際）には、比較的低電圧の第１の書き込み電圧Ｖｆｕｓｅ１を電気ヒューズ１０に印加する。また、電気ヒューズ１０に情報「２」を書き込む際（フィラメント１をポリシリコンダメージ状態にする際）には、第１の書き込み電圧Ｖｆｕｓｅ１より高い第２の書き込み電圧Ｖｆｕｓｅ２を電気ヒューズ１０に印加する。

なお、このような書き込み電圧Ｖｆｕｓｅの切り替え制御は、半導体装置内の図示しない例えば制御部等により行われる。上述のように、この例の手法を用いても、電気ヒューズ１０に情報を多値記録することができ、上記実施形態と同様の効果が得られる。

なお、ブロー条件の変更手法としては、この例の上記手法、上記実施形態の手法（ブロー電圧Ｖｂｌｏｗ及び／又はブロー時間Ｔｂｌｏｗを変更する手法）、及び、上記変形例１の手法（複数のブロートランジスタを切り替える手法）を適宜組み合わせてもよい。

［８．第２の実施形態に係る電気ヒューズの構成例］
第２の実施形態では、上記第１の実施形態の電気ヒューズ１０より低いブロー電流Ｉｂｌｏｗ（ブロー電圧Ｖｂｌｏｗ及び／又はブロー時間Ｔｂｌｏｗ）でブロー可能な電気ヒューズの構成について説明する。

（１）電気ヒューズの構成
図１９に、本開示の第２の実施形態に係る電気ヒューズの概略上面図を示す。なお、図１９には、１セルの電気ヒューズ１１０のレイアウトを示す。また、図１９に示す電気ヒューズ１１０において、図１に示す上記第１の実施形態の電気ヒューズ１０と同様の構成には同じ符号を付して示す。

本実施形態の電気ヒューズ１１０は、フィラメント１と、アノード１１２と、カソード１１３とを備える。本実施形態では、フィラメント１の延在方向において、アノード１１２は、フィラメント１の一方の端部に設けられ、カソード１１３は、フィラメント１の他方の端部に設けられる。図１９に示す本実施形態の電気ヒューズ１１０と、図１に示す第１の実施形態の電気ヒューズ１０との比較から明らかなように、本実施形態では、アノード１１２及びカソード１１３（両電極）の構成が、第１の実施形態のアノード２及びカソード３の構成と異なる。

なお、本実施形態の電気ヒューズ１１０におけるフィラメント１の構成は、図１及び２に示す上記第１の実施形態のそれと同様であるので、ここでは、フィラメント１の構成の説明を省略する。また、本実施形態では、図１９に示すように、アノード１１２及びカソード１１３は、互いに同じ構成とし、カソード１１３及びアノード１１２の構成（形状、コンタクトの配置形態等）が、フィラメント１に対して対称となるように、両電極を構成する。なお、アノード１１２及びカソード１１３は、互いに同じ構成であるので、ここでは、カソード１１３の構成についてのみ説明する。

カソード１１３は、膜面形状が矩形状である電極膜で構成され、その長辺部は、フィラメント１の延在方向に沿う方向に延在する。また、本実施形態では、フィラメント１の幅方向における、カソード１１３の幅を、フィラメント１の幅より広くする。さらに、カソード１１３には、例えばビア（縦穴配線）等からなるコンタクト１１３ａが複数接続される（図１９に示す例では４つのコンタクト１１３ａが接続される）。カソード１１３は、このコンタクト１１３ａを介して、図１９には示さない配線層（外部配線）と電気的に接続される。

なお、図１９に示す例では、アノード１１２及びカソード１１３の膜面形状を矩形状としたが、本開示はこれに限定されず、各電極の膜面形状は、例えば電気ヒューズ１１０の形成領域のサイズや本数等に応じて任意に設定することができる。さらに、図１９に示す例では、アノード１１２及びカソード１１３のそれぞれに４つのコンタクトを接続する例を示すが、本開示はこれに限定されない。１セルの電気ヒューズ１１０に設けるコンタクトの個数は、例えば、配線層の構成、電気ヒューズ１１０の形成領域のサイズ等に応じて任意に設定することができる。

図１９に示す例では、４つのコンタクト１１３ａをカソード１１３の延在方向（フィラメント１の延在方向）に沿って一列に等間隔で配置する。この際、本実施形態では、４つのコンタクト１１３ａの接続位置を、フィラメント１の幅方向の中央を通りかつフィラメント１の延在方向に沿う方向に延在した線上（以下、中心線ＣＸ上という）に配置する。

なお、図１９に示す例では、本実施形態の電気ヒューズ１１０の特徴をより明確にするため、コンタクト１１３ａの接続位置を中心線ＣＸの直上に配置する例を示すが、本開示はこれに限定されない。本実施形態では、例えば、コンタクト１１３ａの位置合わせ精度程度の範囲内で、コンタクト１１３ａの接続位置が、中心線ＣＸからずれていてもよい。すなわち、本明細書でいうコンタクトの接続位置を「中心線ＣＸ上」に配置するとは、コンタクトの接続位置を「略中心線ＣＸ上」に配置する場合も含む意味である。

さらに、本実施形態では、コンタクト１１３ａの接続位置を、次のような条件が満たされるように配置する。まず、４つのコンタクト１１３ａのうち、最もフィラメント１側に位置するコンタクト１１３ａのフィラメント１側端部と、フィラメント１及びカソード１１３間の接続部との距離、すなわち、フィラメント１及びコンタクト１１３ａ間の最短距離をｄ１とする。また、カソード１１３の長辺部と、それと対向するコンタクト１１３ａの端部との間の距離、すなわち、カソード１１３のフリンジ部１１３ｂの幅（フリンジ幅）をｄ２とする。そして、本実施形態では、フィラメント１及びコンタクト１１３ａ間の最短距離ｄ１（コンタクト１１３ａのフィラメント側端部と、フィラメント１及びカソード１１３間の接続部との最短距離）を、フリンジ幅ｄ２と同じ値に設定する。

なお、本実施形態では、上述のように、アノード１１２の構成は、フィラメント１に対して、カソード１１３の構成と対称である。それゆえ、本実施形態では、フィラメント１とアノード１１２内のコンタクト１１２ａとの間の最短距離ｄ３もまた、アノード１１２のフリンジ部１１２ｂの幅ｄ４と同じ値に設定する。

ただし、本実施形態では、上述のように、コンタクトの接続位置が、例えば、コンタクトの位置合わせ精度程度の範囲内で中心線ＣＸからずれていてもよい。それゆえ、本実施形態では、フィラメント及びコンタクト間の最短距離（ｄ１，ｄ３）もまた、コンタクトの位置合わせ精度程度の範囲内で、フリンジ幅（ｄ２，ｄ４）と異なっていてもよい。すなわち、本明細書でいう、フィラメント及びコンタクト間の最短距離（ｄ１，ｄ３）とフリンジ幅（ｄ２，ｄ４）とが「同じ」であるとは、両者の値が「略同じ」である場合も含む意味である。

フィラメント及びコンタクト間の最短距離（ｄ１，ｄ３）、すなわち、フリンジ幅（ｄ２，ｄ４）は、例えばデザインルールやプロセス世代に応じて適宜設定され、例えば約５０ｎｍ程度に設定することができる。また、本実施形態では、特に、フィラメント１及びカソード１１３内のコンタクト１１３ａ間の最短距離ｄ１は、ブロー条件（ブロー電流Ｉｂｌｏｗ）を考慮して適宜設定される。後述するように、低ブロー電流でフィラメント１をブローするためには、カソード１１３内の最もフィラメント１側に位置するコンタクト１１３ａからフィラメント１に至る領域に発生するＩＲドロップ（電圧降下）の影響を小さくする必要がある。このためには、フィラメント１及びコンタクト１１３ａ間の最短距離ｄ１をより短くすることが好ましい。そこで、本実施形態において、フリンジ部１１３ｂの幅ｄ２を、例えばデザインルールで規定される最小サイズに設定した場合には、フィラメント１及びコンタクト１１３ａ間の最短距離ｄ１も最小値となる。この場合、上述したＩＲドロップ（電圧降下）の影響を最も低減することができる。

なお、本実施形態の電気ヒューズ１１０のフィラメント１は、上述のように、上記第１の実施形態のそれと同様の構成である。それゆえ、本実施形態の電気ヒューズ１１０は、上述した書き込み回路２０（図８）及び半導体装置６０（図１０）に適用可能であり、上記第１の実施形態と同様にして、情報の書き込み（多値記録）及び読み取りを行うことができる。さらに、本実施形態の電気ヒューズ１１０に対して上述した各種変形例の技術を適用することもできる。

（２）ブロー電流Ｉｂｌｏｗの低減原理
次に、本実施形態の電気ヒューズ１１０において、ブロー時のブロー電流Ｉｂｌｏｗを低減できる原理を、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、図２０（ａ）及び（ｂ）を参照しながら説明する。なお、図２０（ａ）は、上記第１の実施形態に係る電気ヒューズ１０において、ブロー時に電気ヒューズ１０に流れる電子（点線矢印）の様子を示す図である。また、図２０（ｂ）は、本実施形態に係る電気ヒューズ１１０において、ブロー時に電気ヒューズ１１０に流れる電子（点線矢印）の様子を示す図である。

上述のように、本開示の電気ヒューズでは、フィラメント１の抵抗状態をサリサイドＥＭ状態又はポリシリコンダメージ状態にする際、ブロー電流Ｉｂｌｏｗにより、フィラメント１のシリサイド層５を溶解する（電子の流れにより、シリサイド層５を押し流す）。しかしながら、この際、図４（ａ）及び図５（ａ）に示すように、フィラメント１だけでなく、カソード３のフィラメント１側の領域の一部（ハッチング領域）のシリサイド層５も、ブロー電流Ｉｂｌｏｗにより溶解される。このシリサイド層５が溶解したカソード３内の領域はポリシリコン層４が露出した状態であるので、この領域の抵抗値はブロー前の抵抗値より大きくなる（寄生抵抗が発生する）。

ブロー時にカソードの一部に高抵抗領域が発生する電気ヒューズにおいて、低ブロー電流でフィラメントに情報記録を行う場合、この高抵抗領域でのＩＲドロップが大きいと、フィラメントに所望のブロー電圧を印加できない可能性もある。この場合には、所望の情報をフィラメントに記録することができなくなる。それゆえ、低ブロー電流でフィラメントに情報記録を行う場合には、このようなカソード内の高抵抗領域におけるＩＲドロップをより低減することが好ましい。そこで、本実施形態では、ブロー時に発生するカソード内の高抵抗領域の面積を小さくすることにより、上述したＩＲドロップの影響を低減する。

具体的には、上記第１の実施形態の電気ヒューズ１０では、図２０（ａ）に示すように、カソード３に接続される４つのコンタクト３ａの配置位置が、フィラメント１の幅方向に沿って一列に配置される。それゆえ、上記第１の実施形態の電気ヒューズ１０では、コンタクト３ａからフィラメント１に流れ込む電子の経路幅（フィラメント１からコンタクト３ａに流れ込むブロー電流Ｉｂｌｏｗの経路幅）は、比較的大きくなる。

それに対して、本実施形態の電気ヒューズ１１０では、図２０（ｂ）に示すように、カソード１１３に接続される４つのコンタクト１１３ａの接続位置が、フィラメント１の中心線ＣＸ上に配置される。この場合、カソード１１３からフィラメント１に流れ込む電子（フィラメント１からコンタクト１１３ａに流れ込むブロー電流Ｉｂｌｏｗ）の方向は、図２０（ｂ）に示すように、主に、フィラメント１の延在方向となる。また、図２０（ａ）及び（ｂ）に示すように、本実施形態のカソード１１３及びフィラメント１間の接続部（領域Ａ２）におけるカソード１１３の幅は、上記第１の実施形態のカソード３及びフィラメント１間の接続部（領域Ａ１）におけるカソード３の幅より狭い。

それゆえ、本実施形態の電気ヒューズ１１０では、コンタクト１１３ａからフィラメント１に流れ込む電子の経路幅（フィラメント１からにコンタクト１１３ａに流れ込むブロー電流Ｉｂｌｏｗの経路幅）を、上記第１の実施形態のそれより小さくすることができる。すなわち、本実施形態では、上記第１の実施形態に比べて、カソード１１３からフィラメント１に流れ込む電子の経路を絞り込むことができ、これにより、ブロー時に発生するカソード１１３内の高抵抗領域の面積を小さくすることができる。

さらに、本実施形態の電気ヒューズ１１０では、上述のように、フィラメント１及びコンタクト１１３ａ間の最短距離ｄ１を、カソード１１３のフリンジ部１１３ｂの幅ｄ２と同じ値に設定する。これにより、本実施形態では、最もフィラメント１側に位置するコンタクト１１３ａと、フィラメント１及びカソード１１３間の接続部との距離をより短くする。

それゆえ、本実施形態では、コンタクト１１３ａからフィラメント１に流れ込む電子の経路長（フィラメント１からコンタクト１１３ａに流れ込むブロー電流Ｉｂｌｏｗの経路長）も、上記第１の実施形態のそれに比べて短くすることができる。これにより、本実施形態では、ブロー時に発生するカソード１１３内の高抵抗領域の面積をさらに小さくすることができる。

上述のように、本実施形態の電気ヒューズ１１０では、上記第１の実施形態に比べて、ブロー時に発生するカソード１１３内の高抵抗領域の面積をより一層小さくすることができる。この場合、フィラメント１のブロー時における高抵抗領域におけるＩＲドロップの影響を低減することができ、より小さなブロー電流Ｉｂｌｏｗで、フィラメント１の抵抗状態をサリサイドＥＭ状態又はポリシリコンダメージ状態に設定することができる。

なお、上記原理から明らかなように、本実施形態では、ブロー時に発生するカソード１１３内の高抵抗領域の面積を小さくすればよいので、少なくともカソード１１３においてのみ、上述したコンタクト１１３ａの接続位置の条件が満たされていればよい。さらに、本実施形態では、フィラメント１及びコンタクト１１３ａ間の最短距離ｄ１を、フリンジ幅ｄ２と同じ値に設定する例を説明したが、本開示はこれに限定されず、両者が異なっていてもよい。この場合、フィラメント１及びコンタクト１１３ａ間の最短距離ｄ１が、カソード１１３内の高抵抗領域におけるＩＲドロップの影響を十分低減することができるような値に設定されていればよい。

（３）検証例
ここで、実際に作製した上記第１の実施形態の電気ヒューズ１０及び本実施形態の電気ヒューズ１１０の各サンプルにおいて測定した、ポリシリコンダメージ状態を生成するための第２のブロー電流Ｉｂｌｏｗ２の比較結果を下記表２に示す。なお、ここでは、両サンプルにおいて、ポリシリコンダメージ状態の抵抗値が互いに略同じ値になるように各サンプルの構成を設定した。

表２から明らかなように、本実施形態では、第１の実施形態に比べて、第２のブロー電流Ｉｂｌｏｗ２が低下することが分かった。なお、本実施形態の電気ヒューズ１１０では、フィラメント１の構成は、上記第１の実施形態のそれと同様であるので、ブロー条件に対するフィラメント１の抵抗値Ｒの変化特性は、上記図６で説明した特性と同様になる。それゆえ、ここでは、フィラメント１をサリサイドＥＭ状態にするための第１のブロー電流Ｉｂｌｏｗ１の比較結果は示さないが、上記原理から、本実施形態における第１のブロー電流Ｉｂｌｏｗ１もまた、上記第１の実施形態のそれより低下すると推定される。

（４）各種効果
上記構成の本実施形態の電気ヒューズ１１０では、次のような各種効果が得られる。

本実施形態の電気ヒューズ１１１のフィラメント１は、上記第１の実施形態のそれと同様の構成である。さらに、本実施形態の電気ヒューズ１１０では、上記第１の実施形態と同様にして、情報の書き込み及び読み取りを行うことができる。それゆえ、本実施形態では、上記第１の実施形態と同様の効果が得られる。

また、本実施形態の電気ヒューズ１１０では、上述のように、ブロー時に発生するカソード１１３内の高抵抗領域の面積を小さくすることができるので、低ブロー電流でフィラメント１を所望の抵抗状態にする（所望の情報を記録する）ことができる。

また、本実施形態では、ブロー時に発生するカソード１１３内の高抵抗領域でのＩＲドロップの影響を小さくすることができるので、上記第１の実施形態に比べて、各抵抗状態、特に低ブロー電圧側の状態（サリサイドＥＭ状態）のばらつきを改善することができる。

また、本実施形態では、図２０（ａ）及び（ｂ）に示すように、上記第１の実施形態に比べて、アノード１１２及びカソード１１３の面積を小さくすることができるので、電気ヒューズ１１０の１セル当たりの占有面積を縮小することができる。例えば、本技術の提案者らの検証によれば、電気ヒューズ１１０の１セル当たりの占有面積を、上記第１の実施形態に比べて、５０％程度縮小することが可能である。

さらに、本実施形態では、ブロー電流Ｉｂｌｏｗを小さくすることができるので、フィラメント１にブロー電流Ｉｂｌｏｗを供給するブロートランジスタ（図８参照）のトランジスタサイズも縮小することができる。すなわち、本実施形態では、電気ヒューズ１１０だけでなく、その周辺回路素子の面積も縮小することができる。例えば、本技術の提案者らの検証によれば、電気ヒューズ１１０及びその周辺回路素子（例えばブロートランジスタやセンサなど）を含む回路部の占有面積を、上記第１の実施形態に比べて、３０％程度縮小することが可能である。それゆえ、本実施形態の構成では、例えば半導体集積回路等のチップに搭載する電気ヒューズ１１０の容量を、より一層、増加させることができる。

また、本実施形態の電気ヒューズ１１０では、各電極（アノード１１２又はカソード１１３）の形状をフィラメント１に対して対称な形状とし、フィラメント１の幅方向における各電極の幅を、上記第１の実施形態のそれより狭くする。電気ヒューズ１１０をこのような構成にすることにより、次のような効果も得られる。

図２０（ａ）及び（ｂ）には、説明を簡略化するため、各電極とフィラメント１との接続部において、各電極の辺部とフィラメント１の長辺部とが９０度の角度で繋がる例を示したが、実際に作製した電気ヒューズでは、接続部の形状はこのような形状にならない。一般のパターニング処理で電気ヒューズ１００を作製した場合、通常、接続部の形状は、各電極からフィラメント１に向かってパターン幅（フィラメント１の幅）が徐々に狭くなるような形状になる。このパターン幅が徐々に狭くなる領域のフィラメント１の延在方向における長さは、フィラメント１の幅方向における各電極の幅が広いほど長くなる。

それゆえ、本実施形態の電気ヒューズ１１０では、上記第１の実施形態に比べて、フィラメント１の幅方向における各電極の幅が狭いので、各電極からフィラメント１に向かってパターン幅が狭くなる領域の長さも短くなる。この場合、電気ヒューズ１１０のパターン形状の製造バラツキを小さくすることができ、所望の性能を有する電気ヒューズ１１０を安定して作製することができる。

なお、本開示は、以下のような構成を取ることもできる。
（１）
第１導電層と、該第１導電層上に形成された第２導電層とを有し、該第１導電層の状態及び該第２導電層の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを備える
電気ヒューズ。
（２）
前記第１導電層がポリシリコンで形成され、前記第２導電層がシリサイドで形成されている
（１）に記載の電気ヒューズ。
（３）
前記フィラメントの前記少なくとも３つの識別可能な抵抗状態が、初期状態、前記フィラメントにサリサイドＥＭが発生する状態、及び、前記第１導電層にダメージが生じる状態を含む
請求項（１）又は（２）に記載の電気ヒューズ。
（４）
前記フィラメントの抵抗状態が、前記フィラメントのブロー条件により変化する
（１）〜（３）のいずれか一項に記載の電気ヒューズ。
（５）
初期状態以外の第１の抵抗状態にある前記フィラメントを、さらにブローして当該フィラメントを第２の抵抗状態に変化させた際に、当該フィラメントの抵抗状態を判別するための閾値レベルも変化させる
（５）に記載の電気ヒューズ。
（６）
さらに、前記フィラメントの延在方向において、前記フィラメントの一方の端部に設けられたカソードであって、該カソードと外部配線とを電気的に接続するためのコンタクトの該カソード内における接続位置が、前記フィラメントの幅方向の中央を通りかつ前記フィラメントの延在方向に沿う方向に延在した線上に配置されている、カソードを備える
（１）〜（５）のいずれか一項に記載の電気ヒューズ。
（７）
前記カソードに複数のコンタクトが接続され、該複数のコンタクトの接続位置が前記線上に配置されている
（６）に記載の電気ヒューズ。
（８）
前記コンタクトのフィラメント側端部と、前記フィラメント及び前記カソード間の接続部との最短距離が、前記カソードのフリンジ幅と同じである
（６）又は（７）に記載の電気ヒューズ。
（９）
さらに、前記フィラメントの延在方向において、前記フィラメントの他方の端部に設けられたアノードであって、該アノードと外部配線とを電気的に接続するためのコンタクトの該アノード内における接続位置が、前記線上に配置されている、アノードを備える
（６）〜（８）のいずれか一項に記載の電気ヒューズ。
（１０）
第１導電層と、該第１導電層上に形成された第２導電層とを含み、該第１導電層の状態及び該第２導電層の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有する電気ヒューズと、
前記電気ヒューズに対して前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部と、
前記電気ヒューズの抵抗値に関する信号を読み出す読み出し部と、
前記電気ヒューズの前記抵抗状態を判別するための閾値信号を生成する閾値信号生成部と、
前記読み出し部で読み出された前記フィラメントの抵抗値に関する信号と、前記閾値信号生成部で生成された前記閾値信号とを比較して、前記電気ヒューズの前記抵抗状態を判別する判別部と
を備える半導体装置。
（１１）
第１導電層と、該第１導電層上に設けられた第２導電層とからなるフィラメントを有する電気ヒューズと、
前記フィラメントに複数の電気的ストレスを印加して、前記第１導電層及び前記第２導電層の各抵抗値を独立に変化させる書き込み部と
を備える半導体装置。
（１２）
第１導電層と、該第１導電層上に形成された第２導電層とを含み、該第１導電層の状態及び該第２導電層の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有する電気ヒューズに対して、所定の抵抗状態を生成するためのブロー条件を設定するステップと、
前記設定したブロー条件で前記フィラメントに電流を流して、当該フィラメントに前記所定の抵抗状態を発生させるステップと
を含む電気ヒューズの情報書き込み方法。
（１３）
第１導電層と、該第１導電層上に設けられた第２導電層とからなるフィラメントを有する電気ヒューズの前記フィラメントに第１の電気的ストレスを印加して前記第２導電層の抵抗値を変化させる、又は、前記フィラメントに前記第１の電気的ストレスより大きい第２の電気的ストレスを印加して前記第１導電層の抵抗値を変化させるステップ
を含む電気ヒューズの情報書き込み方法。

１…フィラメント、２，１１２…アノード、３，１１３…カソード、４…ポリシリコン層、５…シリサイド層、１０，１１０…電気ヒューズ、１１…素子分離領域、２０…書き込み回路、２１…ブロートランジスタ、２２…書き込み用スイッチ素子、３０…読み出し回路、３１…第１スイッチ素子、３２…第２スイッチ素子、４０…参照信号生成回路、４１〜４４…第３〜第６スイッチ素子、４５…第１参照抵抗、４６…第２参照抵抗、５０…比較器、６０…半導体装置、１０１…第１飽和領域（サリサイドＥＭ状態）、１０３…第２飽和領域（ポリシリコンダメージ状態）、１１２ａ，１１３ａ…コンタクト、１１２ｂ，１１３ｂ…フリンジ部

Claims (13)

1. 第１導電層と、該第１導電層上に形成された第２導電層とを有し、該第１導電層の状態及び該第２導電層の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを備える
   電気ヒューズ。
2. 前記第１導電層がポリシリコンで形成され、前記第２導電層がシリサイドで形成されている
   請求項１に記載の電気ヒューズ。
3. 前記フィラメントの前記少なくとも３つの識別可能な抵抗状態が、初期状態、前記フィラメントにサリサイドＥＭが発生する状態、及び、前記第１導電層にダメージが生じる状態を含む
   請求項２に記載の電気ヒューズ。
4. 前記フィラメントの抵抗状態が、前記フィラメントのブロー条件により変化する
   請求項１に記載の電気ヒューズ。
5. 初期状態以外の第１の抵抗状態にある前記フィラメントを、さらにブローして当該フィラメントを第２の抵抗状態に変化させた際に、当該フィラメントの抵抗状態を判別するための閾値レベルも変化させる
   請求項４に記載の電気ヒューズ。
6. さらに、前記フィラメントの延在方向において、前記フィラメントの一方の端部に設けられたカソードであって、該カソードと外部配線とを電気的に接続するためのコンタクトの該カソード内における接続位置が、前記フィラメントの幅方向の中央を通りかつ前記フィラメントの延在方向に沿う方向に延在した線上に配置されている、カソードを備える
   請求項１に記載の電気ヒューズ。
7. 前記カソードに複数のコンタクトが接続され、該複数のコンタクトの接続位置が前記線上に配置されている
   請求項６に記載の電気ヒューズ。
8. 前記コンタクトのフィラメント側端部と、前記フィラメント及び前記カソード間の接続部との最短距離が、前記カソードのフリンジ幅と同じである
   請求項６に記載の電気ヒューズ。
9. さらに、前記フィラメントの延在方向において、前記フィラメントの他方の端部に設けられたアノードであって、該アノードと外部配線とを電気的に接続するためのコンタクトの該アノード内における接続位置が、前記線上に配置されている、アノードを備える
   請求項６に記載の電気ヒューズ。
10. 第１導電層と、該第１導電層上に形成された第２導電層とを含み、該第１導電層の状態及び該第２導電層の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有する電気ヒューズと、
    前記電気ヒューズに対して前記少なくとも３つの識別可能な抵抗状態を生成する書き込み部と、
    前記電気ヒューズの抵抗値に関する信号を読み出す読み出し部と、
    前記電気ヒューズの前記抵抗状態を判別するための閾値信号を生成する閾値信号生成部と、
    前記読み出し部で読み出された前記フィラメントの抵抗値に関する信号と、前記閾値信号生成部で生成された前記閾値信号とを比較して、前記電気ヒューズの前記抵抗状態を判別する判別部と
    を備える半導体装置。
11. 第１導電層と、該第１導電層上に設けられた第２導電層とからなるフィラメントを有する電気ヒューズと、
    前記フィラメントに複数の電気的ストレスを印加して、前記第１導電層及び前記第２導電層の各抵抗値を独立に変化させる書き込み部と
    を備える半導体装置。
12. 第１導電層と、該第１導電層上に形成された第２導電層とを含み、該第１導電層の状態及び該第２導電層の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるフィラメントを有する電気ヒューズに対して、所定の抵抗状態を生成するためのブロー条件を設定するステップと、
    前記設定したブロー条件で前記フィラメントに電流を流して、当該フィラメントに前記所定の抵抗状態を発生させるステップと
    を含む電気ヒューズの情報書き込み方法。
13. 第１導電層と、該第１導電層上に設けられた第２導電層とからなるフィラメントを有する電気ヒューズの前記フィラメントに第１の電気的ストレスを印加して前記第２導電層の抵抗値を変化させる、又は、前記フィラメントに前記第１の電気的ストレスより大きい第２の電気的ストレスを印加して前記第１導電層の抵抗値を変化させるステップ
    を含む電気ヒューズの情報書き込み方法。

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