TWI654612B - 熔絲格電路、熔絲格陣列及包括該熔絲格電路、該熔絲格陣列的記憶體裝置 - Google Patents

熔絲格電路、熔絲格陣列及包括該熔絲格電路、該熔絲格陣列的記憶體裝置

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Abstract

本發明提供一種熔絲格電路可包括一位元線；一第一熔絲電晶體，其具有第一和第二編程狀態；一第一選擇電晶體，其耦接該第一熔絲電晶體的一端子與該位元線間，且適於在選定該第一熔絲電晶體時導通；一第二熔絲電晶體，包括一端子，其耦接該第一熔絲電晶體的該另一端子，並具有第一和第二編程狀態；及一第二選擇電晶體，其耦接該第二熔絲電晶體的另一端子與該位元線間，且適於在選定該第二熔絲電晶體時導通。

Description

熔絲格電路、熔絲格陣列及包括該熔絲格電路、該熔絲格陣列的記憶體裝置
本專利文件有關一種熔絲格電路、一熔絲格陣列、及一包括該熔絲格電路、熔絲格陣列的記憶體裝置。
熔絲可利用雷射切割進行編程。保存於熔絲陣列中的資料基於熔絲是否已切割而加以儲存。因此，熔絲可在晶圓階段中進行編程，而非在晶圓已封固於封裝之後。
為克服此缺點，可使用電子熔絲。電子熔絲藉由改變電晶體的閘極與汲極/源極間的電阻狀態儲存資料。
圖1為例示包括一電晶體並操作如電阻或電容之電子熔絲的圖示。
請即參考圖1，電子熔絲包括一電晶體T，其構成透過其閘極G接收電源電壓，並透過其汲極/源極D/S接收接地電壓。
當電晶體T可耐受的正常電源電壓施加於閘極G時，電子熔絲操作如電容C。因此，無電流在閘極G與汲極/源極D/S間沒有電流流通。然而，當電晶體T無法耐受的高電源電壓施加於閘極G時，閘極G和汲極/源極D/S可能由於電晶體T的閘極氧化層毀壞發生短路。然後，電子熔絲操作如電阻R。 因此，電流在閘極G與汲極/源極D/S間有電流流通。基於此現象，儲存於電子熔絲中的資料可由存在電子熔絲的閘極G與汲極/源極D/S間的電阻量認定。為認定儲存於電子熔絲中的資料，(1)電晶體T的尺寸可增加以直接認定資料，而無需分開進行感測操作，或是(2)放大器可用於感測流通於電晶體T的電流，而無需增加電晶體T的尺寸。該等兩前述方法在電子熔絲之面積方面加以限制，因為形成電子熔絲的電晶體T很大，或需存在用於放大資料電流的放大器。
圖2為包括電子熔絲之熔絲格陣列200的配置圖。
請即參考圖2，熔絲格陣列200包括熔絲胞201至232，其以複數個列和行(例如在圖2中的八列和四行)設置。熔絲胞201至232分別包括熔絲電晶體F1至F32和選擇電晶體S1至S32。熔絲電晶體F1至F32依照電子熔絲是否已斷裂而具有電阻或電容之特性的電子熔絲。亦即，電子熔絲F1至F32可用作電阻式熔絲電晶體，以基於電阻的大小儲存資料。選擇電晶體S1至S32是在列線WLR1至WLR8的控制下，將熔絲電晶體F1至F32電耦接位元線BL1至BL4。
在編程操作期間，選定列線啟用以導通耦合其的選擇電晶體，且高電壓施加於選定編程/讀取線。再者，低位準或高位準電壓施加於選定行線以編程耦合其的選定熔絲。當低位準電壓施加於選定行線時，選定熔絲斷裂。
在讀取操作期間，選定列線啟用以導通耦合其的選擇電晶體，且適合讀取操作的電壓施加於選定編程/讀取線。再者，低位準電壓施加於選定行線，以讀取耦合其的選定熔絲的資料。此時，選定熔絲的資料可依照電流是否流經選定行線而加以認定。
在圖2，熔絲電晶體F1至F32的一端子A由透過淺溝槽隔離 (Shallow Trench Isolation，STI)製程所形成的隔離層(請即參考圖3的編號302)隔離。
圖3為例示形成於基板上方之鄰接熔絲格205和209的剖面圖。
請即參考圖3，熔絲電晶體F5和F9及選擇電晶體S5和S9可形成於半導體基板301上方。電晶體F5、F9、S5及S9可包括主動區域A1至A6、閘極G1至G4、閘極氧化層OX1至OX4及其類似物。
為穩定隔離主動區域A3和A4，隔離層302可形成於主動區域A3與A4間。再者，虛擬閘極DG可形成於隔離層302上方，以控制製程之均勻度。隔離層302的存在可能明顯增加熔絲格陣列200所耗用的面積。
各種具體實施例係有關一種在其面積縮減時可靠度改善的熔絲格電路和一種熔絲格陣列及一種包括熔絲格電路、熔絲格陣列的記憶體裝置。
在具體實施例中，一種熔絲格電路可包括一位元線；一第一熔絲電晶體，其具有第一和第二編程狀態；一第一選擇電晶體，其耦接該第一熔絲電晶體的一端子與該位元線間，且適於在選定該第一熔絲電晶體時導通；一第二熔絲電晶體，包括一端子，其耦接該第一熔絲電晶體的該另一端子，並具有該等第一和第二編程狀態；及一第二選擇電晶體，其耦接該第二熔絲電晶體的該另一端子與該位元線間，且適於在選定該第二熔絲電晶體時導通。
在具體實施例中，一種熔絲格電路可包括一位元線；一半導體基板，其用第一型雜質摻雜；第一至第五主動區域，其形成於該半導體基板之一表面中，彼此分開，並摻雜一第二型雜質，其中該等第一至第五主動區域平行於該半導體基板之該一表面依序形成，且該等第一和第五主動區域耦接該位 元線；第一至第四閘極氧化層，一第K閘極氧化層形成於其中上方，並接觸介於該第K主動區域與該第(K+1)主動區域間的該半導體基板，其中K為自然數且1K4；及第一至第四閘極，其分別形成於該等第一至第四閘極氧化層上方。該等第二和第三閘極氧化層可具有第一和第二編程狀態。
在具體實施例中，一種熔絲格陣列可包括複數個位元線；及複 數個熔絲格，其每個具有耦接該等位元線之中對應位元線的兩端。該等熔絲格的每一者包括一第一熔絲電晶體，其具有第一和第二編程狀態；一第一選擇電晶體，其耦接該第一熔絲電晶體的一端子與該位元線間，且適於在選定該第一熔絲電晶體時導通；一第二熔絲電晶體，包括一端子，其耦接該第一熔絲電晶體的該另一端子，並具有該等第一和第二編程狀態；及一第二選擇電晶體，其耦接該第二熔絲電晶體的該另一端子與該位元線間，且適於在選定該第二熔絲電晶體時導通。
在一具體實施例中，一種記憶體裝置可包括一非揮發性記憶體 單元，其包括複數個位元線和複數個熔絲格以儲存修復資料；複數個閂鎖單元，其適於依序儲存從該非揮發性記憶體單元所輸出的資料；及一記憶庫，其適於使用儲存於該等閂鎖單元中的該資料用冗餘格取代正常格。該等熔絲格的每一者可包括一第一熔絲電晶體，其具有第一和第二編程狀態；一第一選擇電晶體，其耦接該第一熔絲電晶體的一端子與該等位元線之對應位元線間，且適於在選定該第一熔絲電晶體時導通；一第二熔絲電晶體，包括一端子，其耦接該第一熔絲電晶體的該另一端子，並具有該等第一和第二編程狀態；及一第二選擇電晶體，其耦接該第二熔絲電晶體的該另一端子與該對應位元線間，且適於在選定該第二熔絲電晶體時導通。
200‧‧‧熔絲格陣列
201-232‧‧‧熔絲胞
205、209‧‧‧鄰接熔絲格
301‧‧‧半導體基板
302‧‧‧隔離層
501、701、901‧‧‧半導體基板
610、810‧‧‧列電路
620、820‧‧‧行電路
1010‧‧‧非揮發性記憶體單元
1020‧‧‧閂鎖單元
1030‧‧‧列比較單元
1040‧‧‧列電路
1050‧‧‧行電路
1060‧‧‧記憶庫
A、B‧‧‧端子
A1-A9‧‧‧主動區域
ACT‧‧‧信號
BL、BL0-BLM‧‧‧位元線
BL1-BL4‧‧‧位元線
C‧‧‧電容
CADD‧‧‧行位址
D‧‧‧方向
D/S‧‧‧汲極/源極
DATA‧‧‧資料
DG‧‧‧虛擬閘極
F1-F32‧‧‧熔絲電晶體
FC、FC1-FC16‧‧‧熔絲格
G、G1-G4‧‧‧閘極
MC‧‧‧記憶胞
OX1-OX4、OX‧‧‧閘極氧化層
PG‧‧‧編程信號
PRE‧‧‧預充電命令
R‧‧‧電阻
RADD‧‧‧列位址
RD‧‧‧讀取命令
RD‧‧‧讀取信號
REPAIR_RADD‧‧‧修復列位址
S1-S32‧‧‧選擇電晶體
SEL1、SEL2‧‧‧選擇信號
T‧‧‧電晶體
U‧‧‧表面
VP1‧‧‧編程電壓
VP2‧‧‧編程電壓
VR1‧‧‧讀取電壓
VR2‧‧‧讀取電壓
WL0-WLN‧‧‧字元線
WLP1-WLP8、WLP‧‧‧編程/讀取線
WLR1-WLR8、WLR‧‧‧列線
WT‧‧‧寫入命令
〔圖1〕為例示包括一電晶體並操作如電阻或電容之電子熔絲的圖示。
〔圖2〕為包括電子熔絲之熔絲格陣列的配置圖。
〔圖3〕為例示形成於基板上方之鄰接熔絲格的剖面圖。
〔圖4〕為根據本發明之具體實施例之熔絲格電路的配置圖。
〔圖5〕為例示包括於圖4之熔絲格電路中、形成於基板上方之電晶體的剖面圖。
〔圖6〕為根據本發明之具體實施例之熔絲格陣列的配置圖。
〔圖7〕為例示耦接圖6之熔絲格陣列之位元線、形成於基板上方之電晶體的剖面圖。
〔圖8〕為根據本發明之具體實施例之熔絲格陣列的配置圖。
〔圖9〕為例示耦接圖8之熔絲格陣列之位元線、形成於基板上方之電晶體的剖面圖。
〔圖10〕為根據本發明之具體實施例之半導體裝置的配置圖。
各種具體實施例將在下面參考附圖更詳細說明。然而，本發明可以不同形式體現，且不應被理解為限於說明書所述的該等具體實施例。而是，這些具體實施例係提供以使所揭示內容將為周密且完整，並將對熟習此項領域者充分傳達本發明的範疇。在本發明中，相同元件符號在本發明的整個圖式和具體實施例中指稱類似部件。
附圖式不必按比例繪製，且在一些實例中，比例可能經放大以 清楚例示具體實施例的特徵。當元件指稱為連接或耦接另一元件時，應理解前者可直接連接或耦接後者，或是經由兩者間介於其間的元件電連接或電耦接該後者。再者，若無具體限制，則當陳述某事物「包含」(或「包括」)或「具有」某些元件時，應理解其可僅包含(或包括)或具有那些元件，或是其可包含(或包含)或具有其他元件以及那些元件。除非另有陳述，否則單數形用語可包括複數形。
圖4為根據本發明之具體實施例之熔絲格電路的配置圖。
請即參考圖4，熔絲格電路可包括一位元線BL、熔絲電晶體F1和F2及選擇電晶體S1和S2。熔絲電晶體F1和F2及選擇電晶體S1和S2可形成熔絲格FC以儲存資料。
電晶體依序耦合如第一選擇電晶體S1、第一熔絲電晶體F1、第二熔絲電晶體F2及第二選擇電晶體S2。第一選擇電晶體S1的一端子A和選擇電晶體S2的一端子B可耦接位元線BL。
第一和第二熔絲電晶體F1和F2可具有第一編程狀態或第二編程狀態。該第一編程狀態可指閘極氧化層毀壞的狀態，如圖1所述。第二編程狀態可指閘極氧化層未毀壞的狀態，如圖1所述。當熔絲電晶體F1和F2具有該第一編程狀態時，儲存於熔絲電晶體F1和F2中的數值可對應於第一編程資料(例如「1」)，而當熔絲電晶體F1和F2具有第二編程狀態時，儲存於熔絲電晶體F1和F2中的數值可對應於第二編程資料(例如「0」)。
對編程操作而言，第一編程電壓VP1可施加於第一熔絲電晶體F1的閘極，而第二編程電壓VP2可施加於第二熔絲電晶體F2的閘極。再者，對讀取操作而言，第一讀取電壓VR1可施加於該第一熔絲電晶體F1的閘極， 而第二讀取電壓VR2可施加於第二熔絲電晶體F2的閘極。
第一和第二選擇電晶體S1和S2可耦接各自熔絲電晶體F1和 F2與位元線BL間，並在各自選擇信號SEL1和SEL2啟用時導通。當選擇電晶體S1和S2導通時，透過位元線BL各自熔絲電晶體F1和F2可進行編程，或是儲存於各自熔絲電晶體F1和F2中的資料可進行感測。
圖4的熔絲格FC可儲存一位元或二位元資料。以下，熔絲格FC將在儲存一位元和二位元資料的兩種案例中進行說明。
(1)儲存一位元資料之第一案例
熔絲格FC可依照第一和第二熔絲電晶體F1和F2之該等狀態而儲存一位元資料。當第一和第二熔絲電晶體F1和F2之一個或多者具有該第一編程狀態時，儲存於熔絲格FC中的該一位元資料可具有第一編程資料(例如「1」)，而當第一和第二熔絲電晶體F1和F2兩者具有該第二編程狀態時，儲存於熔絲格FC中的該一位元資料可具有第二編程資料(例如「0」)。第一和第二熔絲電晶體F1和F2可共同選定。因此，第一和第二選擇電晶體S1和S2可共同導通(選擇信號SEL1和SEL2為相同信號)。
在編程操作期間，第一和第二選擇電晶體S1和S2可共同導通，且相同編程電壓可施加於第一和第二熔絲電晶體F1和F2(編程電壓VP1和VP2為相同電壓)。當該第一編程資料儲存於熔絲格FC時，位元線BL可驅動至低位準，而當該第二編程資料儲存於熔絲格FC時，位元線BL可驅動至高位準。
在讀取操作期間，第一和第二選擇電晶體S1和S2可共同導通，且相同讀取電壓VR1和VR2可施加於第一和第二熔絲電晶體F1和F2。當第一和第二熔絲電晶體的F1和F2之一個或多者具有該第一編程狀態時，電流可流 經位元線BL，而當第一和第二熔絲電晶體F1和F2兩者具有該第二編程狀態時，無電流可流經位元線BL。當電流流經位元線BL時，可認定該第一編程資料儲存於熔絲格FC中，而當無電流流經位元線BL時，可認定該第二編程資料儲存於熔絲格FC。
當一位元資料儲存於第一和第二熔絲電晶體F1和F2時，即使 在該第一編程資料儲存時僅介於該等兩熔絲電晶體間的一熔絲電晶體的閘極氧化層毀壞，該第一編程資料仍可正確認定。
(2)儲存二位元資料之第二案例
熔絲格FC可依照第一熔絲電晶體F1之狀態而儲存第一一位元 資料，並依照第二熔絲電晶體F2的狀態而儲存第二一位元資料。亦即，每個第一和第二熔絲電晶體F1和F2可依照其狀態而儲存一位元資料。此時，第一和第二熔絲電晶體F1和F2可個別選定。因此，第一和第二選擇電晶體S1和S2可在各自熔絲電晶體F1和F2選定時導通(選擇信號SEL1和SEL2為不同信號)。
在編程操作期間，當第一熔絲電晶體F1進行編程時，第一選擇 電晶體S1可導通，而第二選擇電晶體S2可關閉。此時，高位準編程電壓VP1可施加於第一熔絲電晶體F1，而低位準編程電壓VP2可施加於第二熔絲電晶體F2。當第一編程資料儲存於第一熔絲電晶體F1時，位元線BL可驅動至低位準，且當第二編程資料儲存於第一熔絲電晶體F1時，位元線BL可驅動至高位準。
在讀取操作期間，當讀取第一熔絲電晶體F1的資料時，第一選 擇電晶體S1可導通，而第二選擇電晶體S2可關閉。此時，具有適合該讀取操作之電壓的讀取電壓VR1可施加於第一熔絲電晶體F1，而具有低電壓的讀取電壓VR2可施加於第二熔絲電晶體F2。當第一熔絲電晶體F1具有該第一編程狀 態時，電流可流經位元線BL，而當第一熔絲電晶體F1具有該第二編程狀態時，無電流可流經位元線BL。當電流流經位元線BL時，可認定該第一編程資料儲存於第一熔絲電晶體F1中，而當無電流流經位元線BL時，可認定該第二編程資料儲存於第一熔絲電晶體F1。
第二熔絲電晶體F2之編程和讀取操作可以如上所述的相同方式 進行。然而，在此案例中，第二熔絲電晶體F2可選定，而非第一熔絲電晶體F1，且具有高電壓的編程電壓VP2或具有適當電壓的讀取電壓VR2可施加於第二熔絲電晶體F2。
圖5為例示包括於圖4之熔絲格電路中、形成於基板上方之電 晶體F1、F2、S1及S2的剖面圖。
請即參考圖5，該熔絲格電路可包括一半導體基板501、一位元 線BL、第一至第四閘極G1至G4、第一至第四閘極氧化層OX1至OX4及第一至第五主動區域A1至A5。
半導體基板501可為第一型半導體。該第一型半導體可包括一P 型或N型半導體。在下說明書，將作為範例說明該第一型半導體為P型半導體，亦即，半導體基板501摻雜一P型雜質。
在半導體基板501的一表面U上，第一至第五主動區域A1至 A5可在平行於半導體基板501之表面U的方向D上依序形成，以彼此分開。第一至第五主動區域A1至A5可為形成於半導體基板501的預定區域中的第二型半導體。第二型半導體可包括一N型或P型半導體。以下，將作為範例說明該第二型半導體為N型半導體，亦即，主動區域A1至A5用N型雜質摻雜。位於兩端的第一和第五主動區域A1和A5可耦接位元線BL。
每個第一至第四閘極氧化層OX1至OX4可形成於兩主動區域 間，以與半導體基板501接觸。在第一至第四閘極氧化層OX1至OX4之中，第K閘極氧化層可形成於介於第K主動區域與第(K+1)主動區域間的半導體基板501上方，其中K為自然數且1K4。第一至第四閘極G1至G4可形成於各自閘極氧化層OX1至OX4上方。
第一選擇電晶體S1可包括該第一主動區域A1、該第一閘極 G1、該第一閘極氧化層OX1及該第二主動區域A2。該第一熔絲電晶體F1可包括該第二主動區域A2、該第二閘極G2、該第二閘極氧化層OX2及該第三主動區域A3。該第二熔絲電晶體F2可包括該第三主動區域A3、該第三閘極G3、該第三閘極氧化層OX3及該第四主動區域A4。該第二選擇電晶體S2可包括該第四主動區域A4、該第四閘極G4、該第四閘極氧化層OX4及該第五主動區域A5。如圖5所例示，每個第二至第四主動區域A2至A4可由兩不同電晶體共用。
圖4和圖5所例示的熔絲格電路可無需用於隔離電晶體的隔離 層302，且在該熔絲格電路內的主動區域可由兩電晶體共用。因此，該熔絲格電路之面積可縮減。再者，由於電晶體F1、F2、S1及S2具有相同形狀，與圖3所例示的熔絲格電路不同，因此該製程之均勻度可提升以改善該電路之可靠度。
圖6為根據本發明之具體實施例之熔絲格陣列的配置圖。在圖6之熔絲格陣列中，每個熔絲格可儲存一位元資料。
請即參考圖6，該熔絲格陣列可包括第一至第四位元線BL1至BL4、複數個列線WLR1至WLR4、複數個編程/讀取線WLP1至WLP4及複數個熔絲格FC1至FC16。每個熔絲格FC1至FC16可具有與圖4之熔絲格FC相同的配置。亦即，每個熔絲格FC1至FC16可包括兩熔絲電晶體和兩選擇電晶 體。
在圖6，包括於每個熔絲格FC1至FC16中的該等選擇電晶體可 耦接相同列線，而包括於每個熔絲格FC1至FC16的該等熔絲電晶體可耦接相同編程/讀取線。圖6所示每個熔絲格FC1至FC16可依照該等兩熔絲電晶體的該等狀態而儲存一位元資料。儲存於圖6之每個熔絲格FC1至FC16中的一位元資料可在該等兩熔絲電晶體的一或多個具有該第一編程狀態時具有第一編程資料(例如「1」)，或是在該等兩熔絲電晶體兩者具有該第二編程狀態時具有第二編程資料(例如「0」)。
編程信號PG可在編程操作期間啟用，而讀取信號RD可在讀取 操作期間啟用。列位址RADD可包括用於選擇列的一位址，而行位址CADD可包括用於選擇行的一位址。資料DATA可包括編程至該熔絲格陣列的資料或從該熔絲格陣列所讀取的資料。
列電路610可選擇對應於列位址RADD的列。列電路610可啟 用該選定列之列線WLR，並停用未選定列之列線WLR。在編程信號PG為啟用的編程操作期間，列電路610可將高電壓施加於該選定列之編程/讀取線WLP，並將低位準電壓施加於該未選定列之編程/讀取線WLP。該高電壓可藉由泵送電源電壓產生，並具有高到足以毀壞熔絲電晶體的閘極氧化層的電壓。再者，在讀取信號RD為啟用的讀取操作期間，列電路610可將適合該讀取操作的電壓(例如電源電壓)施加於該選定列之編程/讀取線WLP，並將低位準電壓(例如接地電壓)施加於該未選定列之編程/讀取線WLP。
行電路620可選擇對應於行位址CADD的行。在編程操作期間，行電路620可在輸入資料DATA為該第一編程資料(例如「1」)時將該選定行之 位元線BL驅動至低位準，而在輸入資料DATA為該第二編程資料(例如「0」)時將該選定行之位元線BL驅動至高位準。行電路620可浮動該未選定行之位元線BL。在讀取操作期間，行電路620可依照電流是否流經該選定行之位元線BL而感測及輸出該選定行之位元線BL之資料，並浮動未選定行之位元線BL。
以下，將該第一列為選定列而該第四行為選定行當作範例來說明，亦即，熔絲格FC4為選定熔絲格。在編程和讀取操作期間，施加於選定熔絲格FC4和未選定熔絲格FC1至FC3及FC5至FC16的該等電壓將如下所述。
編程操作
該選定列之列線WLR1可啟用，而其他列線WLR2至WLR4可停用。因此，選擇電晶體S1至S8可導通，而選擇電晶體S9至S32可關閉。此時，高電壓可施加於該選定列的編程/讀取線WLP1，而低位準電壓(例如接地電壓)可施加於其他編程/讀取線WLP2至WLP4。
當輸入資料DATA為第一編程資料(例如「1」)時，選定位元線BL4可驅動至低位準，且選定熔絲格FC4的熔絲電晶體F4和F8可使用該第一編程資料進行編程。再者，當輸入資料DATA為第二編程資料(例如「0」)時，選定位元線BL4可驅動至高位準，且選定熔絲格FC4之熔絲電晶體F4和F8可使用該第二編程資料進行編程。由於未選定位元線BL1至BL3為浮動，因此即使高電壓施加於其該等閘極，但熔絲電晶體F1、F2、F3、F5、F6及F7仍可能無法編程。
讀取操作
該選定列的列線WLR1可啟用，而其他列線WLR2至WLR4可停用。因此，選擇電晶體S1至S8可導通，而選擇電晶體S9至S32可關閉。此 時，讀取電壓可施加於該選定列之編程/讀取線WLP1，而低位準電壓可施加於其他編程/讀取線WLP2至WLP4。當電流流經選定位元線BL4時，儲存於熔絲格FC4中的數值可認定為該第一編程資料，而當無電流流經選定位元線BL4時，儲存於熔絲格FC4中的數值可認定為該第二編程資料。未選定位元線BL1至BL3可為浮動。
圖7為例示在耦接圖6之熔絲格陣列的第一位元線BL1、形成 於基板上方的該等電晶體中的電晶體F1、F5、F9、F13、S1、S5、S9及S13的剖面圖。
請即參考圖7，耦接位元線BL1的電晶體F1、F5、F9、F13、 S1、S5、S9及S13可形成於半導體基板701上方。電晶體F1、F5、F9、F13、S1、S5、S9及S13可包括閘極G、閘極氧化層OX及主動區域A1至A9。
在該等電晶體中，鄰接電晶體S1-F1、F1-F5、F5-S5、S5-S9、 S9-F9、F9-F13及F13-S13可共用主動區域A2至A8。在該等主動區域中，主動區域A1、A5及A9可耦接位元線BL1。
圖6和圖7所例示的熔絲格陣列可無需用於隔離電晶體的隔離 層，且在該熔絲格陣列內的主動區域可由兩電晶體共用。因此，該熔絲格陣列之面積可縮減。再者，由於電晶體F1、F5、F9、F13、S1、S5、S9及S13具有相同形狀，與圖3所例示的熔絲格電路不同，因此該製程的均勻度可提升以改善該電路的可靠度。
圖8為根據本發明之具體實施例之熔絲格陣列的配置圖。在圖8 之熔絲格陣列中，每個熔絲格可儲存二位元資料。
請即參考圖8，該熔絲格陣列可包括第一至第四位元線BL1至 BL4、複數個列線WLR1至WLR8、複數個編程/讀取線WLP1至WLP8及複數個熔絲格FC1至FC16。每個熔絲格FC1至FC16可具有與圖4所示熔絲格FC相同的配置。
在圖8，包括於熔絲格FC1至FC16之每一者的該等選擇電晶體 可耦接不同列線，而包括於熔絲格FC1至FC16之每一者的該等熔絲電晶體可耦接不同編程/讀取線。圖8所示每個熔絲格FC1至FC16可儲存二位元資料，其對應於其中包括的兩熔絲電晶體的該等個別狀態。
以下，將該第一列為選定列而該第四行為選定行當作範例來說 明，亦即，熔絲格FC4之熔絲電晶體F4為選定。在編程和讀取操作期間，現將說明施加於選定熔絲電晶體F4和該等未選定其他電晶體的該等電壓。
編程操作
該選定列之列線WLR1可啟用，而其他列線WLR2至WLR8可 停用。因此，選擇電晶體S1至S4可導通，而選擇電晶體S5至S32可關閉。此時，高電壓可施加於該選定列之編程/讀取線WLP1，而低位準電壓可施加於其他編程/讀取線WLP2至WLP8。
當輸入資料DATA為第一編程資料(例如「1」)時，選定位元線 BL4可驅動至低位準，且選定熔絲電晶體F4可用該第一編程資料進行編程。再者，當輸入資料DATA為第二編程資料(例如「0」)時，選定位元線BL4可驅動至高位準，且選定熔絲電晶體F4可用該第二編程資料進行編程。由於未選定位元線BL1至BL3為浮動，因此即使高電壓施加於其該等閘極，但熔絲電晶體F1、F2及F3仍可不進行編程。
讀取操作
該選定列之列線WLR1可啟用，而其他列線WLR2至WLR8可 停用。因此，選擇電晶體S1至S4可導通，而選擇電晶體S5至S32可關閉。此時，讀取電壓可施加於該選定列之編程/讀取線WLP1，而低位準電壓可施加於其他編程/讀取線WLP2至WLP8。當電流流經選定位元線BL4時，儲存於熔絲電晶體F4中的數值可認定為該第一編程資料，而當無電流流經選定位元線BL4時，儲存於熔絲電晶體F4中的數值可認定為該第二編程資料。未選定位元線BL1至BL3可為浮動。
圖9為例示在耦接圖8中熔絲格陣列之位元線BL1、形成於基 板上方的該等電晶體中之電晶體F1、F5、F9、F13、S1、S5、S9及S13的剖面圖。
請即參考圖9，耦接位元線BL1的電晶體F1、F5、F9、F13、 S1、S5、S9及S13可形成於半導體基板901上方。電晶體F1、F5、F9、F13、S1、S5、S9及S13可包括閘極G、閘極氧化層OX及主動區域A1至A9。
在該等電晶體中，鄰接電晶體S1-F1、F1-F5、F5-S5、S5-S9、 S9-F9、F9-F13及F13-S13可分別共用主動區域A2至A8。在該等主動區域之中，主動區域A1、A5及A9可耦接位元線BL1。
圖8和圖9所例示的熔絲格陣列可無需用於隔離電晶體的隔離 層，且在該熔絲格陣列內的主動區域可由兩電晶體共用。因此，該熔絲格陣列之面積可縮減。再者，由於電晶體F1、F5、F9、F13、S1、S5、S9及S13具有相同形狀，與圖3所例示的熔絲格電路不同，因此該製程之均勻度可提升以改善該電路之可靠度。
圖6和圖8為簡化說明例示該熔絲格陣列包括四條位元線；及 四個熔絲格，其耦接每個該等位元線。然而，位元線之數目和耦接每個該等位元線的熔絲格之數目可依設計而定有所不同。
圖10為根據本發明之具體實施例之半導體裝置的配置圖。
請即參考圖10，該記憶體裝置可包括一非揮發性記憶體單元1010、一閂鎖單元1020、一列比較單元1030、一列電路1040、一行電路1050及一記憶庫1060。
非揮發性記憶體單元1010可將對應於記憶庫1060內之缺陷記憶胞的列位址儲存為修復列位址。非揮發性記憶體單元1010可包括圖6或圖8之熔絲格陣列。該修復列位址可儲存於該熔絲格陣列。
閂鎖單元1020可接收儲存於非揮發性記憶體單元1010中的修復資料(修復列位址REPAIR_RADD)，並儲存該修復資料。儲存於閂鎖單元1020中的修復資料可用於冗餘操作。閂鎖單元1020可包括閂鎖電路，並僅在供電時儲存該修復資料。該修復資料從非揮發性記憶體單元1010傳輸及儲存於閂鎖單元1020中的操作可指稱為啟動操作。
儲存於非揮發性記憶體單元1010中的修復資料不直接使用，而是傳輸及儲存於閂鎖單元1020中然後使用的理由如下。由於非揮發性記憶體單元1010以陣列形式配置，因此呼叫儲存於非揮發性記憶體單元1010中的資料需求預定時間。由於該資料無法立即呼叫，因此不可能藉由直接使用儲存於非揮發性記憶體單元1010中的資料進行冗餘操作。因此，將儲存於非揮發性記憶體單元1010中的修復資料傳輸至閂鎖單元1020之啟動操作可進行。在該啟動操作後，儲存於閂鎖單元1020中的資料可用於進行冗餘操作。
列電路1040可啟用列位址RADD選定的字元線。列比較單元 1030可將儲存於閂鎖單元1020中的修復列位址REPAIR_RADD與從該記憶體裝置外部所輸入的列位址RADD比較。當修復列位址REPAIR_RADD與列位址RADD彼此一致時，列比較單元1030可控制列電路1040以啟用冗餘字元線，而非列位址RADD所指定的字元線。亦即，對應於儲存於閂鎖單元1020中之修復列位址REPAIR_RADD的列(字元線)可用該冗餘列(字元線)取代。如此可指示耦接正常列的正常格可用耦接冗餘列的冗餘格取代。
行電路1050可存取(讀取或寫入)透過行位址CADD選定的位元線之資料。記憶庫1060可包括複數字元線WL0至WLN；複數個位元線BL0至BLM；及一記憶胞MC，其耦接每個字元線與每個對應位元線間。
圖10例示儲存於非揮發性記憶體單元1010中的修復資料用於取代字元線的範例。然而，該修復資料可用作用於取代行或記憶區塊的資料。
在圖10中，「ACT」代表用於啟用字元線的信號，且「PRE」代表預充電命令，且「RD」代表讀取命令，且「WT」代表寫入命令。
根據本發明之該等具體實施例，當包括於熔絲格中的電晶體共用主動區域時，該電路之面積可縮減，且該製程之均勻度可提升，以改善該電路之可靠度。
雖然各種具體實施例已為了例示性目的進行說明，但熟習此項技術者將顯而易見各種變化例和修飾例可做到而不悖離如在下列諸申請專利範圍中所定義的本發明之精神與範疇。

Claims (20)

  1. 一種熔絲格電路包括：一位元線；一第一熔絲電晶體，其具有第一和第二編程狀態；一第一選擇電晶體，其耦接該第一熔絲電晶體的一端子與該位元線間，且適於在選定該第一熔絲電晶體時導通；一第二熔絲電晶體，包括一端子，其耦接該第一熔絲電晶體的一另一端子，並具有該等第一和第二編程狀態；及一第二選擇電晶體，其耦接該第二熔絲電晶體的一另一端子與該位元線間，且適於在選定該第二熔絲電晶體時導通；其中，該第一選擇電晶體、該第一熔絲電晶體、該第二熔絲電晶體以及該第二選擇電晶體為依序串接。
  2. 如請求項1所述之熔絲格電路，其中該熔絲格電路依照該等第一和第二熔絲電晶體的該等第一和第二編程狀態而儲存一位元資料。
  3. 如請求項2所述之熔絲格電路，其中該等第一和第二熔絲電晶體共同選定，並接收相同編程電壓。
  4. 如請求項1所述之熔絲格電路，其中該熔絲格電路依照該第一熔絲電晶體的該等第一和第二編程狀態而儲存一第一一位元資料，並依照該第二熔絲電晶體的該等第一和第二編程狀態而儲存一第二一位元資料。
  5. 如請求項4所述之熔絲格電路，其中該等第一和第二熔絲電晶體個別選定，並接收不同編程電壓。
  6. 如請求項1所述之熔絲格電路，更包括： 一半導體基板，其摻雜一第一型雜質；一第一主動區域，其對應於該第一選擇電晶體的一端子，並耦接該位元線；一第二主動區域，其對應於耦接該第一選擇電晶體和該第一熔絲電晶體的一第一節點；一第三主動區域，其對應於耦接該第一熔絲電晶體和該第二熔絲電晶體的一第二節點；一第四主動區域，其對應於耦接該第二熔絲電晶體和該第二選擇電晶體的一第三節點；及一第五主動區域，其對應於該第二選擇電晶體的一端子，並耦接該位元線，其中該等第一至第五主動區域藉由在該半導體基板摻雜一第二型雜質而形成。
  7. 一種熔絲格電路包括：一位元線；一半導體基板，其摻雜一第一型雜質；第一至第五主動區域，其形成於該半導體基板之一表面中，彼此分開，並摻雜一第二型雜質，其中該等第一至第五主動區域是以平行於該半導體基板之該一表面而依序形成，且該等第一和第五主動區域耦接該位元線；第一至第四閘極氧化層，一第K閘極氧化層形成於第一至第四閘極氧化層上方，並接觸於該第K主動區域與該第(K+1)主動區域間的該半導體基板，其中K為自然數且1K4；及 第一至第四閘極，其分別形成於該等第一至第四閘極氧化層上方，其中該等第二和第三閘極氧化層具有第一和第二編程狀態。
  8. 如請求項7所述之熔絲格電路，其中該第一編程狀態指示哪閘極氧化層已破壞，而該第二編程狀態指示哪閘極氧化層未破壞。
  9. 如請求項7所述之熔絲格電路，其中該熔絲格電路依照該等第二和第三閘極氧化層的該等第一和第二編程狀態而儲存一位元資料。
  10. 如請求項7所述之熔絲格電路，其中該熔絲格電路依照該第二閘極氧化層的該等第一和第二編程狀態而儲存一第一一位元資料，並依照該第三閘極氧化層的該等第一和第二編程狀態而儲存一第二一位元資料。
  11. 一種熔絲格陣列包括：複數個位元線；及複數個熔絲格，其每個具有耦接該等位元線之中一對應位元線的兩端，其中該等熔絲格的每一者包括：一第一熔絲電晶體，其具有第一和第二編程狀態；一第一選擇電晶體，其耦接該第一熔絲電晶體的一端子與該位元線間，且適於在選定該第一熔絲電晶體時導通；一第二熔絲電晶體，包括一端子，其耦接該第一熔絲電晶體的一另一端子，並具有該等第一和第二編程狀態；及一第二選擇電晶體，其耦接該第二熔絲電晶體的一另一端子與該位元線間，且適於在選定該第二熔絲電晶體時導通；其中，該第一選擇電晶體、該第一熔絲電晶體、該第二熔絲電晶體以及該第二選擇電晶體為依序串接。
  12. 如請求項11所述之熔絲格陣列，其中該等熔絲格的每一者依照該等第一和第二熔絲電晶體的該等第一和第二編程狀態而儲存一位元資料。
  13. 如請求項12所述之熔絲格陣列，更包括：複數個列線，其適於導通/關閉該等熔絲格的選擇電晶體；及複數個編程/讀取線，其適於編程該等熔絲格的熔絲電晶體或讀取其資料，其中在該等熔絲格的每一者中，該等第一和第二熔絲電晶體耦接在該等編程/讀取線中的一相同編程/讀取線，而該等第一和第二選擇電晶體耦接在該等列線中的一相同列線。
  14. 如請求項11所述之熔絲格陣列，其中該等熔絲格的每一者依照該第一熔絲電晶體的該等第一和第二編程狀態而儲存一第一一位元資料，並依照該第二熔絲電晶體的該等第一和第二編程狀態而儲存一第二一位元資料。
  15. 如請求項14所述之熔絲格陣列，更包括：複數個列線，其適於導通/關閉該等熔絲格的選擇電晶體；及複數個編程/讀取線，其適於編程該等熔絲格的熔絲電晶體或讀取其資料，其中在該等熔絲格的每一者中，該等第一和第二熔絲電晶體耦接在該等編程/讀取線中的不同編程/讀取線，而該等第一和第二選擇電晶體耦接在該等列線中的不同列線。
  16. 如請求項11所述之熔絲格陣列，更包括：一半導體基板，其摻雜一第一型雜質，其中，該等熔絲格的每一者包括：一第一主動區域，其對應於該第一選擇電晶體的一端子，並耦接該位元線； 一第二主動區域，其對應於耦接該第一選擇電晶體和該第一熔絲電晶體的一第一節點；一第三主動區域，其對應於耦接該第一熔絲電晶體和該第二熔絲電晶體的一第二節點；一第四主動區域，其對應於耦接該第二熔絲電晶體和該第二選擇電晶體的一第三節點；及一第五主動區域，其對應於該第二選擇電晶體的一端子，並耦接該位元線，其中該等第一至第五主動區域藉由在該半導體基板摻雜一第二型雜質而形成。
  17. 一種記憶體裝置包括：一非揮發性記憶體單元，其包含複數個位元線和複數個熔絲格以儲存修復資料；複數個閂鎖單元，其適於依序儲存從該非揮發性記憶體單元輸出的資料；及一記憶庫，其適於利用儲存於該等閂鎖單元中的該資料，使用一冗餘格以取代一正常格，其中該等熔絲格的每一者包括：一第一熔絲電晶體，其具有第一和第二編程狀態；一第一選擇電晶體，其耦接該第一熔絲電晶體的一端子與該等位元線的一對應位元線間，且適於在選定該第一熔絲電晶體時導通； 一第二熔絲電晶體，包括一端子，其耦接該第一熔絲電晶體的一另一端子，並具有該等第一和第二編程狀態；及一第二選擇電晶體，其耦接該第二熔絲電晶體的一另一端子與一對應位元線間，且適於在選定該第二熔絲電晶體時導通。
  18. 如請求項17所述之記憶體裝置，其中該等熔絲格的每一者依照該等第一和第二熔絲電晶體的該等第一和第二編程狀態而儲存一位元資料。
  19. 如請求項17所述之記憶體裝置，其中該等熔絲格的每一者依照該第一熔絲電晶體的該等第一和第二編程狀態而儲存一第一一位元資料，並依照該第二熔絲電晶體的該等第一和第二編程狀態而儲存一第二一位元資料。
  20. 如請求項17所述之記憶體裝置，更包括：一半導體基板，其用第一型雜質摻雜，其中該等熔絲格的每一者包括：一第一主動區域，其對應於該第一選擇電晶體的一端子，並耦接該對應位元線；一第二主動區域，其對應於耦接該第一選擇電晶體和該第一熔絲電晶體的一第一節點；一第三主動區域，其對應於耦接該第一熔絲電晶體和該第二熔絲電晶體的一第二節點；一第四主動區域，其對應於耦接該第二熔絲電晶體和該第二選擇電晶體的一第三節點；及 一第五主動區域，其對應於該第二選擇電晶體的一端子，並耦接該對應位元線，其中該等第一至第五主動區域藉由在該半導體基板的預定區域摻雜一第二型雜質而形成。
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