CN204667887U - 存储器件 - Google Patents

Abstract

本实用新型涉及一种存储器件，其中该存储器件包括电阻式存储单元的阵列，其中每对电阻式存储单元包括与第一电阻式存储元件串联耦合的第一开关元件以及与第二电阻式存储元件串联耦合的第二开关元件。第一开关元件的源极和第二开关元件的源极接收公共的源极线信号。

Description

存储器件

相关申请

本实用新型要求于2014年9月15日提交的标题为“CIRCUIT AND ARCHITECTURE SOLUTIONS FOR A 1TRANSITOR-1RESISTOR CELL RRAM”的美国临时申请第62/050326号的优先权，该申请通过引用全部并入本文。

技术领域

本实用新型涉及半导体存储器，并且更具体地，涉及具有一个晶体管、一个电阻元件(1T-1R)存储器单元架构的电阻式随机存取存储器(RRAM)。

背景技术

在不上电的情况下保持所存储数据的非易失性存储器件被广泛用于消费电子产品(包括手机、平板电脑、个人计算机、个人数字助理等)。不幸的是，许多非易失性存储器件与诸如动态随机存取存储器(DRAM)的易失性存储器件相比，其由于更高的成本和更低的性能而具有不适合用作这些产品的主要存储的限制。旧技术的非易失性存储器件的实例包括只读存储器(ROM)和闪存。新技术的非易失性存储器件的实例包括电阻式随机存取存储器(RRAM)、相变存储器(PCM)、自旋转移力矩磁阻随机存取存储器(STT-MRAM)、铁磁随机存取存储器(FRAM)和其他存储器。

RRAM基于可以在施加足够高的电压时通过形成导电路径或细丝(filament)来使通常绝缘的电介质传导来进行操作。导电路径的形成可通过不同的机制来发生，包括缺陷和金属迁移。一旦形成了导电路径或细丝，就可以通过适当施加的电压来重置(断开，导致 高阻抗)或设置(重新形成，导致低阻抗)细丝。最新的数据建议导电路径可以包括许多导电路径而非通过单个细丝的单个路径。包括导电桥式RAM(CBRAM)和过渡金属氧化物RRAM的RRAM器件是当前开发的焦点。在CBRAM器件中，两个电极之间的金属细丝形成导电路径，其中一个电极参与反应。在过渡金属氧化物RRAM中，过渡金属中的氧空位细丝(诸如氧化铪或氧化钽)形成导电路径。

可要求用于消费和通信应用的RRAM器件在85度下保持数据10年。相反，可要求用于工业和自动化应用的RRAM器件在125度下保持数据10年。此外，用于消费和通信应用的RRAM器件通常不具有用于工业和自动化应用的RRAM器件的速度和处理要求，这允许能够使用传统处理技术制造的更简单的单元架构。如此，具有1T-1R存储单元架构的RRAM器件对于消费和通信应用来说是具有吸引力的。

实用新型内容

本实用新型的实施例提供了一种存储器件，以解决上述问题。

为此，本实用新型的一个方面提供了一种存储器件，包括：多条字线；多条源极线；以及电阻式存储单元的阵列，包括多对电阻式存储单元，每对电阻式存储单元均包括：第一电阻式存储元件；第二电阻式存储元件；第一开关元件，串联电耦合至第一电阻式存储元件并具有第一栅极和第一源极，第一栅极被耦合以接收多条字线中的第一字线，第一源极被耦合以接收多条源极线中的第一源极线；和第二开关元件，串联电耦合至第二电阻式存储元件并具有第二栅极和第二源极，第二栅极被耦合以接收多条字线中的第二字线，第二源极电耦合至第一源极以接收多条源极线中的第一源极线。

在一个实施例中，存储器件还包括：控制电路，被配置为至少部分地基于将第一选择字线电压施加于第一开关元件的第一栅极以及将第二选择字线电压施加于第二开关元件的第二栅极而选择特定 的存储元件用于操作。

在另一个实施例中，存储器件还包括：多条位线，耦合至电阻式存储单元的阵列；其中第一电阻式存储元件具有被电耦合以接收多条位线中的第一位线的第一端；以及其中第二电阻式存储元件具有被电耦合以接收多条位线中的第一位线的第二端。

在又一个实施例中，存储器件还包括：位线电流控制电路，电耦合至多条位线并被配置为控制多个电阻式存储单元的电流。

在又一个实施例中，位线电流控制电路包括镜像电流源。

在又一个实施例中，位线电流控制电路被配置为限制流经被选择用于形成或设置操作的存储单元的电流。

附图说明

本实用新型描述了各种实施例，其可以结合以下附图来完全理解：

图1是1T-1R存储单元的实施例的示图；

图2是1T-1R存储阵列的一部分的实施例的示图；

图3A是示出1T-1R存储阵列的一部分中的穿通的示图；

图3B是示出操作1T-1R存储阵列的一部分以解决穿通的方法的实施例的示图；

图4是1T-1R存储阵列的一部分的实施例的示图；

图5A是示出在形成、设置、重置和读取操作期间偏置图2所示1T-1R存储阵列的一部分的方法的实施例的示图；

图5B是示出在形成、设置、重置和读取操作期间偏置图4所示1T-1R存储阵列的一部分的方法的实施例的示图；

图6A是示出用于1T-1R存储阵列的实施例的地址映射的示图；

图6B是用于将数据写入图6A所示1T-1R存储阵列的信号的定时图；

图7A是示出用于1T-1R存储阵列的地址映射的示图；

图7B是用于将数据写入图7A所示1T-1R存储阵列的信号的定 时图；

图8A是在形成操作期间施加于1T-1R存储阵列的一部分的电压信号时序的实施例的示图；

图8B是在形成操作期间施加于图8A所示1T-1R存储阵列的一部分的电压信号时序的实施例的定时图；

图9A是在设置操作期间施加于1T-1R存储阵列的一部分的电压信号时序的实施例的示图；

图9B是在形成操作期间施加于图9A所示1T-1R存储阵列的一部分的电压信号时序的实施例的定时图；

图10A是在重置操作期间施加于1T-1R存储阵列的一部分的电压信号时序的实施例的示图；

图10B是在重置操作期间施加于图10A所示1T-1R存储阵列的一部分的电压信号时序的实施例的定时图；

图11A是在读取操作期间施加于1T-1R存储阵列的一部分的电压信号时序的实施例的示图；

图11B是在读取操作期间施加于图10A所示1T-1R存储阵列的一部分的电压信号时序的实施例的定时图；以及

图12是包括电流限制选择器电路的实施例的1T-1R存储阵列的实施例的示图。

具体实施方式

本实用新型结合以上列出的附图描述了各个实施例。本领域技术人员应该理解，描述和附图用于示例而非限制本实用新型，通常附图为了清楚表示而不按比例绘制。本领域技术人员还应该意识到，可以通过应用包含于其中的发明原理来实现更多的实施例，并且这些实施例均落入到权利要求所限制的范围内。

参照图1，1T-1R存储单元100包括存储元件101，其第一端电串联耦合至选择晶体管102，且第二端耦合至接收位线信号BL的位线端。选择晶体管102在栅极接收字线信号WL，以及在源极接收源 极线信号SL。存储单元100可响应于位线信号BL、字线信号WL、和源极线信号SL来操作。

存储元件101可包括本领域技术人员已知的根据所施加的电压或电流改变阻抗的任何种类的存储技术，例如电阻式随机存取存储器(RRAM)、相变存储器(PCM)、自旋转移力矩磁阻随机存取存储器(STT-MRAM)等。

图2是1T-1R存储阵列200的一部分的示图，其包括以沿第一方向延伸的多列和沿通常垂直于第一方向的第二方向延伸的多行布置的多个存储单元，例如单元201、202、203和204。存储单元201、202、203和204可具有类似于图1所示存储单元100的结构。如存储单元100一样，存储单元201、202、203和204的每一个都被耦合以接收位线信号(例如，BL0或BL1)、字线信号(例如，WL0或WL1)以及源极线信号(例如，SL0或SL1)。存储单元201、202、203和204可包括本领域技术人员已知的根据所施加的电压或电流改变阻抗的任何类型的存储技术，例如RRAM、PCM、STT-MRAM等。

在阵列200的实施例中，存储单元的列被耦合以接收公共的位线信号，而存储单元的行被耦合以接收公共的字线信号和公共的源极线信号。例如，布置在第一列的存储单元201和203共同接收第一位线信号BL0，而布置在第二列的存储单元202和204共同接收第二位线信号BL1。布置在第一行的存储单元201和202共同在对应的栅极接收第一字线信号WL1以及在对应的源极接收第一源极线信号SL1。类似地，布置在第二行的存储单元203和204共同在对应的栅极接收第二字线信号WL0以及在对应的源极接收第二源极线信号SL0。

在一个实施例中，如本领域技术人员所公知的，控制电路210可生成操作存储阵列200所需的电压信号，包括位线信号BL0或BL1、字线信号WL0或WL1以及源极线信号SL0或SL1。在一个实施例中，如下面进一步描述的，控制电路210通过以预定的电平和/ 或预定的时序施加所需电压信号来避免对存储单元(例如，存储单元201、202、203和204)的电压或大电流应力，而这样的电压或大电流应力会引起损伤、损坏、寿命缩短等。

图3A是示出1T-1R存储阵列300A的一部分中的穿通(punch through)的示图。穿通是指晶体管(例如，存储单元302A的选择晶体管T2A)的漏极和源极区域周围的耗尽层由于电压过载而并入单个耗尽区域的情况。然后，选择晶体管T2A的栅极下方的场根据漏极-源极电压而变强，如漏极电流一样。穿通可随着增加的漏极-源极电压而引起快速增加的电流，其效果是不期望的，因为这会劣化存储阵列300A的可靠性，会由于未选择单元的泄漏电流而增加功率要求，以及会要求更大的选择晶体管来避免其他不期望情况中的问题。

在形成操作期间，存储阵列300A的所有其未被选择的源极线(例如，SL1)被偏置到地。在选择的单元304A的形成操作期间，通常大于3.5V的电压可被施加于被选择的位线信号BL0，这又会引起耦合至位线信号BL0的未被选择的单元(例如，存储单元302A)的穿通，这是因为源极和漏极区域两端的电压处于3.5V的高电压。

图3B是示出操作1T-1R存储阵列300B的一部分以避免图3A所示不期望的穿通故障的方法的实施例的示图。在表格1中示出存储单元304B被选择用于形成操作的示例性偏置方案。

通过将未选择的源极线(例如，SL1)偏置到大于地且小于3.5V的选择的位线信号电压BL1的电压来避免未选择的存储单元302B 的选择晶体管T2B的穿通。例如，通过将未选择的源极线信号SL1偏置到2V的中间电压来避免选择晶体管T2B的穿通。本领域技术人员应理解，在选择的存储单元的形成操作期间，未选的源极线可以根据与存储阵列300B相关联的各种设计参数被偏置到大于地且小于选择的位线信号电压的许多其他电压来避免未选择的存储单元的选择晶体管的穿通。

图4是1T-1R存储阵列400的一部分的实施例的示图，其中，位于相邻行的存储单元电耦合至公共源极线。存储阵列400可包括以沿第一方向延伸的多列和沿垂直于第一方向的第二方向延伸的多行布置的多个存储单元，例如单元401、402、403、404、405、406、407和408。例如，存储单元401和402水平地沿第一行延伸，而存储单元401、403、405和407垂直地沿第一列延伸。

存储单元401、402、403、404、405、406、407和408可具有类似于图1所述存储单元100的结构。如存储单元100，存储单元401、402、403、404、405、406、407和408的每一个都被耦合以接收位线信号(例如，BL0或BL1)、字线信号(例如，WL0、WL1、WL2或WL3)以及源极线信号(例如，SL0或SL1)。在一个实施例中，如本领域技术人员公知的，控制电路410可生成操作存储阵列400所需的电压信号，包括位线信号BL0和BL1、字线信号WL0、WL1、WL2和WL3、以及源极线信号SL0和SL1。在一个实施例中，如下面进一步描述的，控制电路410通过以预定的电平和/或预定的时序施加所需电压信号来避免对存储单元(例如，存储单元401、402、403、404、405、406、407和408)的电压或大电流应力，而这样的电压或大电流应力会引起损伤、损坏、寿命缩短等。

在存储阵列400的实施例中，存储单元的列被耦合以接收公共的位线信号，而存储单元的行被耦合以接收公共的字线信号和公共的源极线信号。例如，布置在第一列的存储单元401、403、405和407可共同接收位线信号BL1，而布置在第二列的存储单元402、404、406和408可共同接收位线信号BL0。布置在一行的存储单元401 和402可共同在对应的栅极端接收字线信号WL3以及在对应的源极端接收源极线信号SL1。类似地，布置在一行的存储单元403和404共同在对应的栅极端接收字线信号WL2以及在对应的源极端接收源极线信号SL1。布置在一行的存储单元405和406共同在对应的栅极端接收字线信号WL1以及在对应的源极端接收源极线信号SL0，同时布置在一行的存储单元407和408共同在对应的栅极端接收字线信号WL0以及在对应的源极端接收源极线信号SL0。

在一个实施例中，位于存储阵列400的相邻行的存储单元可被电耦合以接收公共的源极线信号。例如，位于第一行的存储单元401和402以及位于与第一行相邻的第二行的存储单元403和404可被耦合以接收公共的源极线信号SL1。类似地，位于第三行的存储单元405和406以及位于与第三行相邻的第四行的存储单元407和408可被耦合以接收公共的源极线信号SL0。如存储单元100，存储单元401、402、403、404、405、406、407和408可包括本领域技术人员已知的根据所施加电压或电流改变阻抗的任何类型的存储技术，例如RRAM、PCM、STT-MRAM等。位于相邻行的存储单元共享源极线信号的存储阵列400可实现显著的单元尺寸的减小，例如15％-25％的减小。

图5A是示出在形成、设置、重置和读取操作期间操作图2所示存储阵列200的一部分以避免穿通或其他不期望的效果的方法的实施例的示图。在上面的表格1中示出了存储单元504被选择用于形成操作的示例性偏置方案。

在表格2中示出存储单元504被选择用于设置操作的示例性偏置方案。

在表格3中示出存储单元504被选择用于重置操作的示例性偏置方案。

在表格4中示出存储单元504被选择用于读取操作的示例性偏置方案。

图5B是示出在形成、设置、重置和读取操作期间偏置图4所示存储阵列400的一部分以避免穿通或其他不期望的效果的方法的实施例的示图。对于将要被写入的字节，控制电路(未示出)可对与所寻址的字节相对应的所有存储单元执行设置操作，然后仅基于将被写入的数据重置这些存储单元中的一些存储单元(表示位)。控制电路410可映射地址来允许几乎同时对相邻行上的单元执行的设置 和形成操作。

在表格5中示出存储单元506和508被选择用于形成操作的示例性偏置方案。

在表格6中示出存储单元506和508被选择用于设置操作的示例性偏置方案。

在表格7中示出存储单元506被选择用于重置操作的示例性偏置方案。

在表格8中示出存储单元506被选择用于读取操作的示例性偏置方案。

在一个实施例中，控制电路410(图4)可将阵列400中的存储单元的组映射到图6A和图6B所示的地址字节。控制电路410可将与位线BL0-BL7、字线信号WL0和源极线信号SL相对应的八个存储单元的组映射到地址0。类似地，控制电路410可将与位线BL0-BL7、字线信号WL1和源极线信号SL相对应的八个存储单元的组映射到地址1。在图6A所示实施例中，映射至地址0的存储单元可位于存储阵列400的第一行的8个相邻列，并且映射至地址1的存储单元可位于相同的8个相邻列上但位于存储阵列400的第二行，其中，第一行与第二行相邻。

参照图6B，控制电路410可通过首先将地址0和地址1中的所有位均设置为第一值(例如，0)来将数据写入地址1或地址0中的存储单元。此后，控制电路410可基于数据将地址0或地址1中的位重置为第二值(例如，1)。在一个实施例中，控制电路410可在基于数据重置地址0中的位之后顺序重置地址1中的位。

在另一实施例中，控制电路410(图4)可将阵列400中的存储单元的组映射到图7A和图7B所示的地址字节。控制电路410可将与第一位线BLA0-BLA3、字线信号WL01A和WL01B以及源极线 信号SL相对应的八个存储单元的第一组映射到地址0，并且控制电路410可将与第二位线BLB0-BLB3、字线信号WL01A和WL01B以及源极线信号SL相对应的八个存储单元的第二组映射到地址1。在图7A所示的实施例中，映射到地址0的八个存储单元的第一组中的存储单元可位于两个相邻行上的四个相邻列的第一组中，并且映射到地址1的存储单元可位于两个相邻行上的四个相邻列的第二组中。位线寄存器和多路复用器712可多路复用来自控制电路410的位线BL0-BL7以生成位线信号BLA0-BLA3或位线信号BLB0-BLB3，从而分别选择地址0或地址1中的存储单元。

参照图7B，控制电路410可通过首先将地址0中的所有位均设置为第一值(例如，0)然后基于数据将地址0中的位重置为第二值(例如，1)来将数据写入地址0中的存储单元。注意，控制电路410可在重置与位线信号BL[7:4]相对应的存储单元中的位之前首先重置对应于位线信号BL[3:0]的映射至地址0的存储单元中的位。

类似地，控制电路410可通过首先将地址1中的所有位均设置为第一值(例如，0)然后基于数据将地址1中的位重置为第二值(例如，1)来将数据写入地址1中的存储单元。控制电路410可在重置与位线信号BL[7:4]相对应的存储单元中的位之前首先重置对应于位线信号BL[3:0]的映射至地址1的存储单元中的位。

图8A是在形成操作期间施加于部分存储阵列的电压信号时序的实施例的示图。图8B是在形成操作期间施加于图8A所示的1T-1R存储阵列的一部分的电压信号时序的实施例的定时图。形成操作通常在存储单元的制造期间对存储单元执行一次。在基本同时对选择的存储单元806和808执行形成操作的实施例中，控制电路410(图4)可如下施加电压信号的时序：

在步骤1中，将未选择的源极线信号SL1充电至中间电压以避免穿通，例如充电至2V(将选择的源极线信号SL0保持在0V)。

在步骤2中，将选择的字线信号WL1和WL0充电至V_MIRROR，例如充电至0.75V(将未选择的字线信号WL2和WL3保持在0V)。 可通过包括在控制电路410(图4)中的电流控制电路来生成V_MIRROR以限制通过电阻元件的电流，从而避免过编程和局部加热来劣化电阻元件的长期可靠性。图12示出了示例性电流控制电路，这将在下文更加详细地描述。

在步骤3中，将选择的位线信号BL0充电至V_FORM，例如3.5V(将未选择的位线信号BL1保持在0V)。

在步骤4中，对于与选择的字线信号WL0和WL1以及选择的位线信号BL0相对应的位单元，在形成操作期间将步骤1至3中的电压保持时间t_FORM。

在步骤5中，对选择的位线信号BL0放电。

在步骤6中，对未选择的源极线信号SL1放电。

在步骤7中，对选择的字线信号WL0和WL1放电。

图9A是在设置操作期间施加于部分存储阵列的电压信号时序的实施例的示图。图9B是在设置操作期间施加于图9A所示的1T-1R存储阵列的一部分的电压信号时序的实施例的定时图。在基本同时对选择的存储单元906和908执行设置操作的实施例中，控制电路410(图4)可如下施加电压信号的时序：

在步骤1中，将未选择的源极线信号SL1充电至V_DD，例如1.5V(将选择的源极线信号SL0保持在0V)。

在步骤2中，将选择的字线信号WL1和WL0充电至V_MIRROR，例如充电至0.75V(将未选择的字线信号WL2和WL3保持在0V)。

在步骤3中，将选择的位线信号BL0充电至V_SET，例如2V(将未选择的位线信号BL1保持在0V)。

在步骤4中，对于与选择的字线信号WL0和WL1以及选择的位线信号BL0相对应的位单元，在设置操作期间将步骤1至3中的电压保持时间t_SET。

在步骤5中，对选择的位线信号BL0放电。

在步骤6中，对未选择的源极线信号SL0放电。

在步骤7中，对选择的字线信号WL0和WL1放电。

图10A是在重置操作期间施加于部分存储阵列的电压信号时序的实施例的示图。图10B是在重置操作期间施加于图10A所示的1T-1R存储阵列的一部分的电压信号时序的实施例的定时图。在基本同时对选择的存储单元1006执行重置操作的实施例中，控制电路410(图4)可如下施加电压信号的时序：

在步骤1中，将所有源极线信号SL0和SL1充电至V_DD，例如1.5V。

在步骤2中，将所有位线信号BL0和BL1充电至V_DD，例如1.5V。

在步骤3中，将选择的字线信号WL1充电至V_DD，例如1.5V(将未选择的字线信号WL0、WL2和WL3保持在0V)。

在步骤4中，将选择的源极线信号SL0以及位线信号BL0和BL1充电至2.5V。

在步骤5中，将选择的字线信号WL1充电至3V。

在步骤6中，将选择的位线信号BL0放电至0V(该步骤标记重置操作的开始)。

在步骤7中，对于与选择的字线信号WL1以及选择的位线信号BL0相对应的位单元，在重置操作期间将步骤1至6中的电压保持时间t_RESET。

在步骤8中，对选择的源极线信号SL0和选择的字线信号WL1放电。

在步骤9中，对未选择的位线信号BL1放电。

在步骤10中，对未选择的源极线信号SL1放电。

图11A是在读取操作期间施加于部分存储阵列的电压信号时序的实施例的示图。图11B是在读取操作期间施加于图11A所示的1T-1R存储阵列的一部分的电压信号时序的实施例的定时图。在基本同时对选择的存储单元1106执行读取操作的实施例中，控制电路410(图4)可如下施加电压信号的时序：

在步骤1中，将选择的位线信号BL0充电至V_BL，例如0.25V(将未选择的位线信号BL1保持在0V)。

在步骤2中，将选择的字线信号WL1充电至V_DD，例如1.5V(将所有未选择的字线信号WL0、WL2和WL3保持在0V)。

在步骤3中，对于与选择的字线信号WL1和选择的位线信号BL0对应的位单元，在读取操作期间将位线信号进行时间t_READ。

在步骤4中，对选择的字线信号WL1放电。

在步骤5中，对选择的位线信号BL0放电。

图12是包括位线电流控制电路1220的实施例的1T-1R存储阵列1200的实施例的示图。存储阵列1200可类似于存储阵列200，包括沿第一方向延伸的多列以及沿垂直于第一方向的第二方向延伸的多行。在阵列1200的实施例中，如前面参照存储阵列200所描述的，存储单元的列被耦合以接收公共的位线信号，而存储单元的行被耦合以接收公共的字线信号和公共的源极线信号。在一个实施例中，存储阵列1200中的位线可耦合至位线控制电路1220，其被配置为控制提供给多个电阻式存储单元的电流。位线控制电路1220可包括晶体管T2、T3和T4，其被配置为形成具有选择的存储单元的镜像电流源。在该结构中，将出现在位线上的特定电压可根据选择的存储单元1206中的选择晶体管的电压阈值而改变。如果电压阈值较低，则位线可升高(通过单元电流充电)直至选择晶体管T1的标准化饱和漏极电流与位线晶体管T2的饱和漏极电流相匹配。因此，可通过选择晶体管T1与晶体管T2、T3和T4之间的镜像电流源结构的自补偿效应来解决单元选择晶体管T1的阈值电压的变化(在先进的互补金属氧化物半导体(CMOS)工艺中，晶体管阈值电压在器件之间的变化相对较大，例如150-200mV)。

在形成或设置操作期间，晶体管T2可限制流过选择的存储单元1206的电流以降低变化性并改善位产量和功耗。由于驱动器晶体管T2、T3和T4的面积通常大于包括在存储单元1206中的选择晶体管T1的面积，所以避免了失配问题。在一个实施例中，晶体管T2、T3和T4可以是金属氧化物半导体(MOS)晶体管。

本领域技术人员还应该意识到，本实用新型不限于上面所具体 示出和描述的。相反，本实用新型的范围包括上述各种特征的组合和子组合，并且本领域技术人员在阅读前面的描述后可进行各种修改。因此，通过所附权利要求来限制本实用新型。

Claims (6)

1.一种存储器件，其特征在于，包括：

多条字线；

多条源极线；以及

电阻式存储单元的阵列，包括多对电阻式存储单元，每对电阻式存储单元均包括：

第一电阻式存储元件；

第二电阻式存储元件；

第一开关元件，串联电耦合至所述第一电阻式存储元件并具有第一栅极和第一源极，所述第一栅极被耦合以接收所述多条字线中的第一字线，所述第一源极被耦合以接收所述多条源极线中的第一源极线；和

第二开关元件，串联电耦合至所述第二电阻式存储元件并具有第二栅极和第二源极，所述第二栅极被耦合以接收所述多条字线中的第二字线，所述第二源极电耦合至所述第一源极以接收所述多条源极线中的所述第一源极线。

2.根据权利要求1所述的存储器件，其特征在于，还包括：

控制电路，被配置为至少部分地基于将第一选择字线电压施加于所述第一开关元件的所述第一栅极以及将第二选择字线电压施加于所述第二开关元件的所述第二栅极而选择特定的存储元件用于操作。

3.根据权利要求1所述的存储器件，其特征在于，还包括：

多条位线，耦合至所述电阻式存储单元的阵列；

其中所述第一电阻式存储元件具有被电耦合以接收所述多条位线中的第一位线的第一端；以及

其中所述第二电阻式存储元件具有被电耦合以接收所述多条位线中的所述第一位线的第二端。

4.根据权利要求3所述的存储器件，其特征在于，还包括：位 线电流控制电路，电耦合至所述多条位线并被配置为控制多个所述电阻式存储单元的电流。

5.根据权利要求4所述的存储器件，其特征在于，所述位线电流控制电路包括镜像电流源。

6.根据权利要求4所述的存储器件，其特征在于，所述位线电流控制电路被配置为限制流经被选择用于形成或设置操作的存储单元的电流。