CN110299170A - 包含电压自举控件的存储器块选择电路系统 - Google Patents

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Abstract

一些实施例包含设备及操作所述设备的方法。所述设备中的一些包含：第一存储器单元串；第二存储器单元串；第一组导线，其用以存取所述第一存储器单元串及所述第二存储器单元串；第二组导线；一组晶体管，所述一组晶体管中的每一晶体管耦合在所述第一组导线中的相应导线与所述第二组导线中的相应导线之间，所述一组晶体管具有共同的栅极；以及电路，其包含：第一晶体管及第二晶体管，其串联耦合在第一节点与第二节点之间，所述第一晶体管包含耦合到所述第二节点的栅极；及第三晶体管，其耦合在所述第二节点与所述共同的栅极之间。

Description

包含电压自举控件的存储器块选择电路系统
技术领域
本申请案涉及存储器块选择电路系统，特定来说涉及包含电压自举控件的存储器块选择电路系统。
背景技术
存储器装置广泛用于计算机、蜂窝电话及许多其它电子物品中。例如快闪存储器装置等常规存储器装置具有许多存储器单元来存储信息。在存储器操作期间，会使用不同的电压。在存储器装置的一些存储器操作期间，这些电压可具有相对高的电压值。如下文更详细地描述，此高电压值可导致应力且增加一些常规存储器装置的功耗。
发明内容
本发明的一个实施例提供一种设备，所述设备包括：第一存储器单元串；第二存储器单元串；第一组导线，其用以存取所述第一存储器单元串及所述第二存储器单元串；第二组导线；一组晶体管，所述一组晶体管中的每一晶体管耦合在所述第一组导线中的相应导线与所述第二组导线中的相应导线之间，所述一组晶体管具有共同的栅极；以及电路，其包含：第一晶体管及第二晶体管，其串联耦合在第一节点与第二节点之间，所述第一晶体管包含耦合到所述第二节点的栅极；及第三晶体管，其耦合在所述第二节点与所述共同的栅极之间。
本发明的另一实施例提供一种设备，所述设备包括：第一组半导体结构，其位于所述设备的不同层级中且位于衬底上方；柱，其延伸穿过所述第一组半导体结构，所述柱是存储器单元串的一部分；第二组半导体结构，其位于所述不同层级中，所述第二组半导体结构与所述第一组半导体结构电分隔开；电容器，其包含由所述第二组半导体结构中的第一半导体结构的一部分形成的第一导电板及由所述第二组半导体结构中的第二半导体结构的一部分形成的第二导电板；第一导电路径，其耦合在所述电容器的所述第一导电板与第一节点之间；第二导电路径，其耦合在所述电容器的所述第二导电板与第二节点之间；第一晶体管及第二晶体管，其串联耦合在第三节点与第四节点之间，所述第一晶体管包含耦合到所述第四节点的栅极；及第三晶体管，其耦合在所述第四节点与所述第一节点之间。
本发明的另一实施例提供一种设备，所述设备包括：一组半导体结构，其位于所述设备的不同层级中且位于衬底上方；柱，其延伸穿过所述一组半导体结构，所述柱是存储器单元串的一部分；一组导电结构，其位于所述一组半导体结构上方，所述一组导电结构与所述一组半导体结构电分隔开；电容器，其包含由所述一组导电结构中的第一导电结构的一部分形成的第一导电板及由所述一组导电结构中的第二导电结构的一部分形成的第二导电板；第一导电路径，其耦合在所述电容器的所述第一导电板与第一节点之间；第二导电路径，其耦合在所述电容器的所述第二导电板与第二节点之间；第一晶体管及第二晶体管，其串联耦合在第三节点与第四节点之间，所述第一晶体管包含耦合到所述第四节点的栅极；及第三晶体管，其耦合在所述第四节点与所述第二节点之间。
本发明的另一实施例提供一种方法，所述方法包括：在将信息存储在存储器装置的存储器单元串中的至少一个存储器单元中的操作期间，将第一电压提供给耦合到第一晶体管的第一节点，所述第一晶体管与第二晶体管串联耦合，所述第二晶体管耦合在所述第一节点与第二节点之间，所述第一晶体管包含耦合到所述第二节点的栅极；及将第二电压提供给第三晶体管的栅极，所述第三晶体管耦合在所述第二节点与一组晶体管的共同的栅极之间，所述一组晶体管耦合在第一组导线与第二组导线之间，所述第一组导线用于存取所述存储器单元串中的存储器单元，其中所述第一电压包含比所述存储器装置的供应电压的值大的第一值，且所述第二电压包含大于所述第一值的第二值。
附图说明
本文中所描述的技术涉及在存储器装置的存储器操作期间控制所述存储器装置中所使用的电压的值。所描述的存储器装置包含：第一存储器单元串；第二存储器单元串；第一组导线(例如，局部字线)，其用以存取第一存储器单元串及第二存储器单元串；第二组导线(例如，全局字线)；及一组晶体管(例如，串驱动器晶体管)。所述一组晶体管中的每一晶体管耦合在第一组导线中的相应导线(例如，局部字线)与第二组导线中的相应导线(例如，全局字线)之间。所述一组晶体管具有共同的栅极(例如，由晶体管共享的控制栅极)。所描述的存储器装置还包含电路，所述电路包含第一晶体管、第二晶体管及第三晶体管。所述第一晶体管与所述第二晶体管串联耦合在第一节点与第二节点之间。所述第一晶体管包含耦合到第二节点的栅极。第三晶体管耦合在第二节点与所述一组晶体管的共同的栅极之间。所描述的存储器装置还包含可在所述存储器装置的存储器操作期间用于所述电路中的电容器结构。
图1展示根据本文中所描述的一些实施例的呈存储器装置形式的设备的框图。
图2展示根据本文中所描述的一些实施例的存储器装置的一部分的示意图，所述存储器装置包含存储器单元块、驱动器电路及驱动器选择电路。
图3展示根据本文中所描述的一些实施例的图2的存储器装置的驱动器选择电路的示意图。
图4是根据本文中所描述的一些实施例在存储器装置的实例性写入操作期间图2的存储器装置的信号中的一些及图3中所展示的电压中的一些的时序图。
图5展示根据本文中所描述的一些实施例的可以是图3的驱动器选择电路的变化形式的驱动器选择电路的示意图。
图6是根据本文中所描述的一些实施例在存储器装置的实例性写入操作期间图2的存储器装置的信号中的一些及图5中所展示的电压中的一些的时序图。
图7展示根据本文中所描述的一些实施例的存储器装置的一部分的结构，所述部分包含所述存储器装置的驱动器选择电路的电容器的结构。
图8展示根据本文中所描述的一些实施例的另一存储器装置的一部分的结构，所述部分包含所述存储器装置的驱动器选择电路的电容器的结构。
具体实施方式
图1展示根据本文中所描述的一些实施例的呈存储器装置100形式的设备的框图。存储器装置100可包含存储器阵列(或多个存储器阵列)101，存储器阵列101含有布置成块(存储器单元块，例如块190及191)的存储器单元102。在存储器装置100的物理结构中，存储器单元102可垂直地(例如，堆叠在彼此上方而呈3D布置)布置在存储器装置100的衬底(例如，半导体衬底)上方。另一选择为，存储器单元102可水平地(例如，呈平面或2D布置)布置在存储器装置100的衬底上方。图1展示具有两个块190及191的存储器装置100来作为实例。存储器装置100可多于两个块(例如，数百个或数千个块)。
如图1中所展示，存储器装置100可包含存取线(可包含字线的导线)150及数据线(可包含位线的导线)170。存取线150可载送信号(例如，字线信号)WL0到WLm。数据线170可载送信号(例如，数据信号)BL0到BLn。存储器装置100可使用存取线150来选择性地存取块190及191的存储器单元102，且使用数据线170来与块190及191的存储器单元102选择性地交换信息(例如，数据)。
存储器装置100可包含用以经由线(例如，地址线)103接收地址信息(例如，地址信号)ADDR的地址寄存器107。存储器装置100可包含可对来自地址寄存器107的地址信息进行解码的行存取电路系统108及列存取电路系统109。基于所解码的地址信息，存储器装置100可在存储器操作期间确定存取块190及191中的哪一者中的哪些存储器单元102。
行存取电路系统108可包含驱动器电路(例如，字线驱动器)140及驱动器选择电路145。参考图2到图8更详细地描述驱动器电路140及驱动器选择电路145的实例。在图1中的存储器装置100的存储器操作期间，驱动器电路140可用于(例如，用作开关)在相应存取线150与向存取线150提供电压的节点(或线)之间形成(或不形成)导电路径(例如，电流路径)。驱动器选择电路145可用于在存储器装置100的特定存储器操作期间根据存储器装置100的块(例如，块190或191)中的哪一者被选定来存取而选择性地激活(及撤销激活)驱动器电路140。
存储器装置100可执行读取操作以从块190及191的存储器单元102读取(例如，读出)信息(例如，先前所存储的信息)，或执行写入(例如，编程)操作以将信息存储(例如，编程)在块190及191的存储器单元102中。存储器装置100可使用与信号BL0到BLn相关联的数据线170来提供将存储在存储器单元102中的信息，或获得从存储器单元102读取(例如，读出)的信息。存储器装置100也可执行擦除操作以从块190及191的一些或所有存储器单元102擦除(例如，清除)信息。
存储器装置100可包含控制单元118，控制单元118可经配置以基于线104上的控制信号来控制存储器装置100的存储器操作。线104上的控制信号的实例包含一或多个时钟信号及其它信号(例如，芯片启用信号CE#、写入启用信号WE#)以指示存储器装置100将执行哪种操作(例如，读取、写入或擦除操作)。
存储器装置100可包含读出与缓冲电路系统120，其可包含例如读出放大器及页缓冲器电路(例如，数据锁存器)等组件。读出与缓冲电路系统120可对来自列存取电路系统109的信号BL_SEL0到BL_SELn做出响应。读出与缓冲电路系统120可经配置以确定(例如，通过读出)从块190及191的存储器单元102读取(例如，在读取操作期间)的信息的值，并将所述信息的值提供给线(例如，全局数据线)175。读出与缓冲电路系统120也可经配置以使用线175上的信号来基于线175上的信号的值(例如，电压值)(例如，在写入操作期间)而确定将存储(例如，编程)在块190及191的存储器单元102中(例如，在写入操作期间)的信息的值。
存储器装置100可包含输入/输出(I/O)电路系统117，以在块190及191的存储器单元102与线(例如，I/O线)105之间交换信息。线105上的信号DQ0到DQN可表示从块190及191的存储器单元102读取或将存储在存储器单元102中的信息。线105可包含存储器装置100内的节点或可驻存有存储器装置100的封装上的引脚(或焊球)。存储器装置100外部的其它装置(例如，存储器控制器或处理器)可通过线103、104及105与存储器装置100进行通信。举例来说，控制器(例如，存储器控制器或处理器)可将命令(例如，读取命令、写入命令及擦除命令)发送到存储器装置100，以使存储器装置100执行本文中关于图1到图8所描述的存储器操作。
存储器装置100可接收电压(例如，供应电压)Vcc及Vss。电压Vcc可具有正值(例如，Vcc>0V)。电压Vss可在接地电势下操作(例如，Vss＝0V)。供应电压信号Vcc可包含从外部电源(例如，电池或交流/直流(AC-DC)转换器电路系统)供应到存储器装置100的外部电压。
存储器装置100可包含产生不同的电压(图1中未标注)且在输出178处提供所产生的电压的电压产生器177。可在存储器装置100的不同的存储器操作期间使用输出178处的电压。电压产生器177可包含电路组件(例如，电荷泵)以产生可具有不同的值的电压，且这些值可大于(或小于)电压Vcc的值。输出178处的电压可与下文参考图2到图8所描述的电压类似(或相同)。
在图1中，存储器单元102中的每一者可经编程以存储表示最多一个位的值或多个位(例如，两个、三个、四个或另一数目个位)的值的信息。举例来说，存储器单元102中的每一者可经编程以存储表示单个位的二进制值“0”或“1”的信息。能够存储单个位的单元有时被称为单电平单元(或“SLC”)。在另一实例中，存储器单元102中的每一者可经编程以存储表示多个位的值的信息：例如，两个位的四个可能值“00”、“01”、“10”及“11”中的一者；三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”中的一者；或另一数目的多个位的其它值中的一者。能够存储多个位的单元有时称作多电平单元(或多状态单元)。在行业中在一些情况下，术语多电平单元(或MLC)用于指代每单元可存储两个数据位(例如，四个编程状态中的一者)的存储器单元，术语三电平单元(TLC)用于指代每单元可存储三个数据位(例如，八个编程状态中的一者)的存储器单元，且术语四电平单元(QLC)用于指代每单元可存储四个数据位(例如，十六个编程状态中的一者)的单元。出于说明目的，除非另有明确指示，否则术语多电平单元(或MLC)将更宽泛地用于指代每单元可存储两个或多于两个数据位的存储器单元。因此，术语“多电平单元”是三电平单元、四电平单元及能够每单元存储多于四个数据位的未来存储器单元配置的统称。
存储器装置100可包含非易失性存储器装置，且存储器单元102可包含非易失性存储器单元，使得存储器单元102可在电源(例如，电压Vcc、Vss或Vcc、Vss两者)与存储器装置100断开连接时仍存留其上所存储的信息。举例来说，存储器装置100可以是：快闪存储器装置，例如NAND快闪存储器装置(例如，3维(3D)NAND)或NOR快闪存储器装置；或另一种类的存储器装置，例如但不限于可变电阻存储器装置(例如，(各种配置的)相变存储器装置、电阻式随机存取存储器(RAM)装置或磁阻式随机存取存储器(MRAM)装置。出于说明目的，将在NAND快闪存储器装置的情况下描述所述装置。
所述领域的技术人员可认识到存储器装置100可包含其它组件，所述其它组件中的数个组件在图1中未予以展示以免使本文中所描述的实例性实施例模糊。存储器装置100的至少一部分可包含结构且执行与下文参考图2到图8所描述的存储器装置中的任一者的结构及操作类似或相同的操作。
图2展示根据本文中所描述的一些实施例的存储器装置200的一部分的示意图，所述部分包含块(存储器单元块)290及291、驱动器电路2400及2401、以及驱动器选择电路2450及2451。存储器装置200可对应于图1的存储器装置100，因此块290及块291可分别对应于图1的块190及191，驱动器电路2400及2401可对应于图1的驱动器电路140，且驱动器选择电路2450及2451可对应于图1的驱动器选择电路145。
如图2中所展示，块290及块291可具有类似的元件。因此，为简明起见，赋予块290与块291之间的类似元件相同的标注(例如，相同的参考编号)。以下说明聚焦于对块290的说明。块291的元件可具有类似的说明(为简明起见，下文未予以详细描述)。
块290可包含存储器单元210、211、212及213、选择晶体管(例如，源极选择晶体管)261及选择晶体管(例如，漏极选择晶体管)264。存储器单元210、211、212及213可被布置成相应存储器单元串，例如在图2中所展示的所描绘实例中的存储器单元串230、231及232。存储器装置200可包含可载送信号SRC(例如，源极线信号)的线299。线299可被结构化为导电区(例如，导线)，所述导电区可形成由存储器装置200的块290及块291共享的源极(例如，源极线)的一部分。
如图2中所展示，存储器装置200可包含可分别载送信号(例如，数据信号)BL0、BL1及BL2的数据线(例如，位线)270、271及272。数据线270、271及272可对应于图1的数据线170中的一些。块290的存储器单元串230、231及232中的每一者可通过选择晶体管264中的一者耦合到数据线270、271及272中的一者。块290的存储器单元串230、231及232中的每一者也可通过选择晶体管261中的一者耦合到线299。举例来说，块290的存储器单元串230可通过选择晶体管264(直接位于存储器单元串230上方)耦合到数据线270，且通过选择晶体管261(直接位于存储器单元串230下方)耦合到线299。在另一实例中，块290的存储器单元串231可通过选择晶体管264(直接位于存储器单元串231上方)耦合到数据线271，且通过选择晶体管261(直接位于存储器单元串231下方)耦合到线299。
图2展示块290(及块291)的三个存储器单元串230、231及232以及每一存储器单元串的四个存储器单元210、211、212及213的实例。然而，块290的存储器单元串的数目及每一存储器单元串中的存储器单元的数目可有所不同。
如图2中所展示，存储器装置200可包含耦合到数据线270、271及272的读出与缓冲电路系统220。存储器装置200的读出与缓冲电路系统220可用于(例如，在读取操作期间)读出从被存取的块(例如，块290或291)(例如，选定块)的存储器单元210、211、212及213读取的信息。读出与缓冲电路系统220也可用于(例如，在写入操作期间)提供待存储在被存取的块(例如，块290或291)(例如，选定块)的存储器单元210、211、212及213中的信息。
存储器装置200可在块290中包含一组导线(例如，局部存取线，例如局部字线)2500、2510、2520及2530。同一块的不同存储器单元串的一些存储器单元(例如，同一行中的存储器单元)可耦合到所述块的同一导线且由所述同一导线控制(例如，可共享同一导线)。举例来说，块290的存储器单元213可耦合到同一导线(例如，2530)且由同一导线控制(例如，可共享同一导线)。在另一实例中，块290的存储器单元212可耦合到同一导线(例如，2520)且由所述同一导线控制(例如，可共享同一导线)。
导线2500、2510、2520及2530中的每一者可被结构化为可由导电材料(例如，导电掺杂的多晶硅)形成的单条导线(例如，单个导电区)。在存储器装置200的存储器操作期间，导线2500、2510、2520及2530可接收相应信号WL00、WL10、WL20及WL30以存取选定存储器单元串的存储器单元210、211、212及213。
块290的选择晶体管(例如，漏极选择晶体管)264可耦合到选择线(例如，漏极选择线)2840。块290的选择晶体管264可由同一信号(例如，选择线2840上的信号SGD0(例如，漏极选择栅极信号))控制(例如，接通或关断)。
块290的选择晶体管(例如，源极选择晶体管)261可耦合到选择线(例如，源极选择线)2800。块290的选择晶体管261可由同一信号(例如，施加到选择线2800的信号SGS0(例如，源极选择栅极信号))控制(例如，接通或关断)。
如上文所述，块291包含与块290的元件类似的元件。举例来说，块291可包含存储器单元串230及231及232以及一组导线(例如，局部存取线或局部字线)2501、2511、2521及2531，导线2501、2511、2521及2531可接收相应信号WL01、WL11、WL21及WL31以存取块291中的选定存储器单元串的存储器单元210、211、212及213。在另一实例中，块291可包含选择晶体管261、选择线(例如，源极选择线)2801及对应信号SGS1(例如，源极选择栅极信号)以及选择线(例如，漏极选择线)2841及对应信号SGD1(漏极选择栅极信号)。
在存储器操作(例如，读取或写入操作)期间，块290的选择晶体管264可被接通(例如，通过激活信号SGD0)以将块290的存储器单元串230及231及232分别耦合(例如，电耦合)到数据线270、271及272。当在特定的存储器操作期间块290的选择晶体管264被接通时，块291的选择晶体管264可被关断(例如，通过撤销激活信号SGD1)，以将块291的存储器单元串230及231及232分别与数据线270、271及272解耦合(例如，电解耦合)。此允许在存储器装置200的特定的存储器操作期间，块290或块291中的任一者(例如，一次一个块)的存储器单元串230及231及232电耦合到数据线270、271及272。
在存储器操作(例如，读取或写入操作)期间，块290的选择晶体管261可被接通(例如，通过激活信号SGS0)以将块290的存储器单元串230及231及232耦合(例如，电耦合)到线299。当在特定的存储器操作期间块290的选择晶体管261被接通时，块291的选择晶体管(例如，源极选择晶体管)261可被关断(例如，通过撤销激活信号SGS1)，以将块291的存储器单元串230及231及232与线299解耦合(例如，电解耦合)。
块290及291中的每一者可在存储器装置200内具有唯一的块地址(块-层级地址)。在存储器操作(例如，读取操作、写入操作或擦除操作)期间，可基于块地址而仅选择块290及块291中的一者。存储器装置200可使用地址寄存器(其可类似于图1中的地址寄存器107)及行存取电路系统(其可类似于图1中的行存取电路系统108)，来确定在特定的存储器操作期间选择存取存储器装置200的哪一块(例如，块290或291中的任一者)。可通过例如图1的线103等线(例如，地址线)将在特定的存储器操作期间选定的块的块地址提供给存储器装置200。存储器装置200可激活(例如，接通)与选定块(例如，块290)相关联的驱动器电路(例如，驱动器电路2400)以存取选定块的存储器单元(例如，选定存储器单元)。存储器装置200可撤销激活(例如，关断)与未选定(例如，撤销选定)块(例如，块291)相关联的驱动器电路(例如，驱动器电路2401)。
如图2中所展示，驱动器电路2400可包含一组晶体管(例如，高电压串驱动器晶体管)T0。晶体管T0可共享晶体管栅极240T0(例如，共同的晶体管栅极240T0，其是由晶体管T0共享的晶体管控制栅极)。因此，可使用同一晶体管栅极240T0上的信号(例如，电压)来控制(例如，同时地接通或同时地关断)晶体管T0。
驱动器电路2401可包含一组晶体管(例如，高电压串驱动器晶体管)T1。晶体管T1可共享晶体管栅极240T1(例如，共同的晶体管栅极240T1，其是由晶体管T1共享的晶体管控制栅极且不同于晶体管栅极240T0)。因此，可使用同一晶体管栅极240T1上的信号(例如，电压)来控制(例如，同时接通或同时关断)晶体管T1。
存储器装置200可包含导线(例如，全局存取线，例如全局字线)250’、251’、252’、253’以及254’到254i’，所述导线中的每一者可被提供有(例如，可载送)电压(例如电压信号，其不同于数据信号)。举例来说，导线250’、251’、252’及253’可分别被提供有电压(例如，电压信号)V0、V1、V2及V3。可使用导电材料(例如，导电掺杂的多晶硅、金属或其它导电材料)将导线250’、251’、252’、253’及254’到254i’中的每一者结构化(例如，由导电材料形成)。
如图2中所展示，晶体管T0中的一些(例如，四个)可分别耦合在块290的导线250’、251’、252’及253’与导线2500、2510、2520及2530之间。晶体管T1中的一些(例如，四个)可分别耦合在块291的导线250’、251’、252’及253’与导线2501、2511、2521及2531之间。
为简明起见，图2省略了块290及块291的导线254’到254i’与一些元件之间的连接(例如，导电连接)。这些连接包含导线254’到254i’与(块290的)选择线2800及2840、(块291的)选择线2801及2841以及线(例如，源极线)299之间的连接。
驱动器电路2400可使用晶体管T0来将电压从导线250’、251’、252’、253’以及254’到254i’提供(例如，传递)给块290的相应元件。举例来说，驱动器电路2400可使用晶体管T0中的四者来将电压V0、V1、V2及V3从四个对应导线250’、251’、252’及253’分别提供给四个导线2500、2510、2520及2530。
驱动器电路2401可使用晶体管T1来将电压从导线250’、251’、252’、253’以及254’到254i’提供(例如，传递)给块291的相应元件。举例来说，驱动器电路2401可使用晶体管T1中的四者来将电压V0、V1、V2及V3从四个对应导线250’、251’、252’及253’分别提供给块291四个导线2501、2511、2521及2531。
如图2中所展示，晶体管栅极240T0与240T1彼此分离。因此，驱动器电路2400及2401可单独地使用相应晶体管栅极240T0及240T1(例如，单独地激活相应信号BLKHVsel0及BLKHVsel1)来控制(例如，接通或关断)晶体管T0及T1。在存储器装置200的特定的存储器操作期间，可一次一个地激活驱动器电路2400及2401。
举例来说，在存储器装置200的存储器操作期间，如果选择存取块290(例如，对块290的存储器单元210、211、212及213进行操作)且不选择(未选定)存取块291，那么可通过驱动器选择电路2450激活信号BLKHVsel0，而不通过驱动器选择电路2451激活信号BLKHVsel1(例如，撤销激活BLKHVsel1)。在此实例中，可接通晶体管T0(而关断晶体管T1)以建立存储器单元块290(例如，选定块)的导线2500、2510、2520及2530分别与导线250’、251’、252’及253’(例如，通过接通的晶体管T0)之间的电路路径(例如，电流路径)。此允许通过接通的晶体管T0将电压V0、V1、V2及V3从相应导线250’、251’、252’及253’施加到(例如，传递到)块290的相应导线2500、2510、2520及2530。在此实例中，存储器装置200可不在存储器单元块291(例如，未选定块)的导线2501、2511、2521及2531与相应导线250’、251’、252’及253’之间建立电路路径(例如，不建立电流路径)(这是因为晶体管T1被关断)。因此，在此实例中，由于晶体管T1被关断，因此不将电压V0、V1、V2及V3从相应导线250’、251’、252’及253’施加到(例如，传递到)块291的导线2501、2511、2521及2531。
在另一实例中，在存储器装置200的存储器操作期间，如果选择存取块291(例如，对块291的存储器单元210、211、212及213进行操作)(而非如上述实例所描述的块290)且不选择存取块290，那么可通过驱动器选择电路2451激活信号BLKHVsel1，而不通过驱动器选择电路2450激活信号BLKHVsel0(例如，撤销激活BLKHVsel0)。在此实例中，可接通晶体管T1而关断晶体管T0。此允许通过接通的晶体管T1将电压V0、V1、V2及V3从相应导线250’、251’、252’及253’施加到(例如，传递到)块291的相应导线2501、2511、2521及2531。在此实例中，由于晶体管T0被关断，因此来自相应导线250’、251’、252’及253’的电压V0、V1、V2及V3不被施加到(例如，传递到)导线2500、2510、2520及2530。
驱动器选择电路2450及2451中的每一者可包含与参考图3到图8中更详细地描述的驱动器选择电路的元件类似(或相同)的元件(例如，晶体管及电容器)。存储器装置200优于一些常规存储器装置的改进及益处也在下文参考图3到图8加以论述。
图3展示根据本文中所描述的一些实施例的图2的存储器装置200的驱动器选择电路2450的示意图。为简明起见，仅关于图3详细地描述图2的存储器装置200的驱动器选择电路2450。图2的存储器装置200的驱动器选择电路2451包含与图3中所展示的驱动器选择电路2450的元件及操作类似的元件及操作。因此，本文的说明省略对图2的驱动器选择电路2451的详细说明。
如图3中所展示，驱动器选择电路2450可包含晶体管301、302、303、304及305以及电容器C。晶体管301、303、304及305中的每一者可包含n沟道金属氧化物半导体(NMOS)晶体管。晶体管302可包含p沟道金属氧化物半导体(PMOS)晶体管。晶体管301可包含耗尽模式NMOS晶体管，使得晶体管301可具有负阈值电压Vt(Vt<0)。晶体管303可包含耗尽模式NMOS晶体管，使得晶体管303可具有负阈值电压Vt(Vt<0)。另一选择为，晶体管303可包含增强模式NMOS晶体管。
如图3中所展示，驱动器选择电路2450可包含：节点(例如，电力供应节点)310、311、313及316，其分别用以接收电压(例如，电压信号s)Vcc、VPGMSW、VBSTRAP及VCLAMP；及节点(例如，启用信号节点)315及317，其分别用以接收信号(例如，启用信号s)EN及EN*。信号EN与EN*可以是互补信号(例如，信号EN*是信号EN的反相版本)。驱动器选择电路2450也可包含用以提供电压BLKHVsel0的节点(例如，高电压节点)340。节点340可耦合(电耦合)到晶体管T0(图2)的晶体管栅极240T0。因此，驱动器选择电路2450的节点340与晶体管栅极240T0可以是相同的节点(例如，可耦合到相同的导电区(例如，导电路径))。
在操作中，如果选择块290(图2)来将信息存储在块290的存储器单元210、211、212及213中的至少一者中，那么向信号EN及EN*可提供电压(例如，EN＝Vcc，且EN*＝0V)以分别接通晶体管305及302。晶体管301及302可用于使得节点312处的电压BLKHVsel’0的值是基于(例如，增大到)节点311处的电压VPGMSW的值。晶体管304可包含耦合到节点340的栅极、耦合到节点313的端子(例如，非栅极端子(例如，漏极))及耦合到节点314的端子(例如，非栅极端子(例如，源极))。晶体管304可用于将电压VBSTRAP传递到电容器C的导电板(例如，导电板耦合到节点314)。电容器C可操作用作自举电容器。电容器C及晶体管304可用于使得(增大(例如，以自举))节点340处的电压BLKHVsel0的值大于节点312处的电压BLKHVsel’0的值。电压VCLAMP的值可比电压VPGMSW的值小晶体管303的一个阈值电压值。此可允许晶体管303形成从节点312到节点340的导电路径且也防止节点340处的电压(例如，至少29V的BLKHVsel0)漂移回到节点312处的电压(例如，BLKHVsel’0＝26V)。
在存储器装置200的写入操作期间，节点340处的电压BLKHVsel0的相对高的值允许晶体管T0(图2)将电压(例如，编程电压)从导线(例如，全局字线)250’、251’、252’及253’当中的导线(例如，选定全局字线)适当地传递到导线(例如，局部字线)2500、2510、2520及2530当中的相应导线(例如，选定局部字线)。此允许将信息适当地存储在块290的存储器单元(或存储器单元)中。
图4是根据本文中所描述的一些实施例的在存储器装置200的实例性写入操作期间图2的存储器装置200的信号中的一些及图3中所展示的电压中的一些的时序图。在与图4相关联的写入操作中，假设块290(图2)被选定来存储信息(例如，块291未被选择来存储信息)。在与图4相关联的写入操作中，还假设选择存取(例如，被选定以存储信息)与图2的导线2520(例如，局部字线)相关联的存储器单元212(例如，一个存储器单元212或多个存储器单元212)中的至少一者。因此，在此实例中，导线2520(图2)可被称为选定导线(例如，选定局部字线)。在图4中，将信号WL20标注为“选定”以指示信号WL20与选定导线2520(例如，选定局部字线)相关联。
在图4的实例性写入操作中，分别与导线2500、2510及2530相关联的其它存储器单元210、211及213(图2)是非选定(例如，未被选择)存储器单元(例如，未被选择来存储信息的存储器单元)。因此，在此实例中，导线2500、2510及2530(图2)可被称为未选定导线(例如，未选定局部字线)。在图4中，将信号WL00、WL10及WL30标注为“未选定”以指示信号WL00、WL10及WL30分别与未选定导线2500、2510及2530相关联。
在本文中的说明中，所描述的(及图式中所展示)的电压的值(例如，电压值)是实例性值。然而，现实中所使用的实际值可不同于图4中所展示的值。
在图4中，时间t0、t1、t2及t3在实例性写入操作期间指示不同的时间。信息可在时间t2与t3之间被存储(例如，编程)在选定存储器单元(或存储器单元)中。
如图4中所展示，可根据导线250’、251’、252’及253’中的哪一者是选定导线(例如，选定全局字线)来为与导线250’、251’、252’及253’(图2)相关联的电压V0、V1、V2及V3设置不同的值。导线250’、251’、252’及253’当中的选定导线(例如，选定全局字线)是与导线2500、2510、2520及2530当中通过晶体管T0(图2)中的一者选定的导线(例如，选定局部字线)相关联(例如，耦合到)的导线。因此，在图4的实例性写入操作中，导线252’(图2)是选定导线(例如，选定全局字线)。在图4中，将电压V2标注为“选定”以指示电压V2与选定导线252’(例如，选定全局字线)相关联。在图4的实例性写入操作中的其它导线250’、251’及253’可被称为未选定导线(例如，未选定全局字线)。在图4中，将电压V0、V1及V3标注为“未选定”以指示电压V0、V1及V3与未选定导线250’、251’及253’(例如，未选定全局字线)相关联。
如图4中所展示，可为电压V2(例如，与选定全局字线相关联)提供编程电压VPRGM(例如，VPRGM＝26V)。可为电压V0、V1及V3(例如，与未选定全局字线相关联)中的每一者提供电压VPASS(例如，VPASS＝10V)。因此，在存储器装置200的写入操作期间，导线250’、251’、252’及253’中的一者可被提供具有在相应导线250’、251’、252’及253’处接收到的电压(例如，电压V0＝V1＝V3＝10V且V2＝26V)的值当中最高值(例如，26V)的电压(例如，V2＝VPRGM＝26V)。
电压VPGMSW可基于编程电压VPRGM(例如，VPGMSW＝VPRGM)。举例来说，VPGMSW＝26V，其可与电压V2的值相同(且与编程电压VPRGM＝26V的值相同)。因此，在存储器装置200的写入操作期间，电压VPGMSW的值可不大于(最大等于)在相应导线250’、251’、252’及253’处接收到的电压(例如，电压V0＝V1＝V3＝10V且V2＝26V)的值当中的最高值(例如，电压V2的值)。
图4还展示标注VPGMSW＝VPRGM，VPGMSW<VPRGM，且VPGMSW>VPRGM以指示电压VPGMSW的值可小于或者大于编程电压VPRGM的值。
可分别为信号EN及EN*提供0V及电压Vcc的值，如图4中所展示。
电压BLKHVsel’0的值基于(例如，跟随)电压VPGMSW的值。如图4中所展示，电压BLKHVsel’0的值可增大到电压VPGMSW的值(例如，从0V到23V)。
可为电压VCLAMP提供比电压VPGMSW的值小的值。举例来说，可为电压VCLAMP提供使得VCLAMP＝VPGMSW+Vt(其中Vt是晶体管303(图3)的阈值电压)的值。举例来说，如果VPGMSW＝26Vand Vt＝-3V，那么VCLAMP＝26V+Vt＝26V-3V＝23V(如图4中所展示)。
可为电压VBSTRAP提供比电压VCLAMP的值小且比电压Vcc的值大的值。举例来说，如果电压Vcc的值介于1V与2V之间且电压VCLAMP的值＝23V，那么电压VBSTRAP的值可为10V。
提供给信号WL00、WL10、WL20及WL30电压可分别基于电压V0、V1、V2及V3。举例来说，信号WL20上的电压的值可高达编程电压VPRGM的值。举例来说，信号WL20上的电压的值可升高到VPRGM＝V2＝26V。
信号WL00、WL10及WL30中的每一者上的电压的值可基于电压VPASS的值。举例来说，信号WL00、WL10及WL30中的每一者上的电压的值可升高到VPASS＝10V。
在图4的实例性写入操作中，未选择块291来存储信息。因此，可(例如，通过关断晶体管T1)通过在时间t0与t3(如图4中所展示)之间向电压BLKHVsel1提供关断值(例如，0V)来撤销激活驱动器电路2401(图2)。
电压BLKHVsel0可取决于电压VPGMSW的值、电压VCLAMP的值、晶体管303的阈值电压Vt的值以及节点340处的电容(例如，耦合电容)的值。电压BLKHVsel0可具有比电压VPGMSW的值大的值，使得BLKHVsel0可为至少(等于或大于)VPGMSW+Vx的总和，其中Vx至少是晶体管303的阈值电压Vt的绝对值。举例来说，如果电压VPGMSW的值是26V，且晶体管303的阈值电压Vt的值是负3V(-3V)，那么电压BLKHVsel0的值可为29V(26V+3V＝29V)或大于29V。
如图4中所展示，当电压VBSTRAP斜升时(例如，在时间t2与时间t3之间)，电压BLKHVsel0也因耦合而斜升。耦合量可取决于电容器C(图3)和与晶体管T0相关联的电容之间的耦合比率。节点340处的耦合量可与电容器C的大小(例如，电容)成比例。因此，电容器C的大小越大，节点340处的耦合量越高。举例来说，如果电容器C的电容和与晶体管T0相关联的电容相等，那么耦合比率可为大约50％。因此，如果电容器C由晶体管形成且N＝T(其中N是形成电容器C的晶体管的数目，且T是晶体管T0的数目)，那么节点313处的电压VBSTRAP的大约50％将构成(例如，出现于)节点340处的电压BLKHVsel0的值。举例来说，如果电压VBSTRAP＝10V，那么电压BLKHVsel0的5V(10V的50％)是来自于电压VBSTRAP。在此实例中，如果VPGMSW＝26V，那么BLKHVsel’0＝26V，且BLKHVsel0可从26V(电压BLKHVsel’0的值)增大到31V(26V+5V)。因此，在图4中，电压BLKHVsel0的值在时间t2与t3之间可为31V。
使用图2及图3的驱动器选择电路2450及图4中所展示的电压允许存储器装置200(图2)具有优于一些常规存储器装置的改进及益处。一些此种改进及益处在下文予以论述。
举例来说，一些常规存储器装置可在将信息存储(编程)在存储器单元中期间使用控制电压(例如，与VPGMSW类似的电压)及编程电压(例如，与V2＝VPGMSW类似的电压)。常规存储器装置中的此控制电压通常具有是至少一个阈值电压(例如，与晶体管T0的类似晶体管的一个Vt)的值(例如，29V)，所述至少一个阈值电压大于编程电压(例如，施加到与被编程存储器单元相关联的选定字线的电压)的值(例如，26V)。在此常规存储器装置中，产生此控制电压因诸多因素而不可避免的效率低下，所述因素可包含存储器装置中的每一块的结负载及布线负载。此外，存储器单元编程通常得益于相对高的编程电压。然而，在一些常规存储器装置中，提供如此高的编程电压可因诸多约束而颇具挑战性，所述约束包含(例如)低电荷泵效率及产生此编程电压所需的组件(例如，互补金属氧化物半导体(CMOS)电路系统)的击穿。
在存储器装置200中，和与常规存储器装置中所使用的电压类似的值(例如，29V)相比，可将节点311处的电压VPGMSW的值保持为相对低(例如，26V)。尽管电压VPGMSW的值被保持为相对低，但施加到晶体管栅极240T0的电压BLKHVsel0的值可仍然足够高(例如，29V或大于29V)以维持将信息存储在存储器装置200中的存储器单元中的适当操作。举例来说，可将电压VPGMSW的值选择为相对低，例如小于(或等于)编程电压VPRGM的值。尽管可将电压VPGMSW的值选择为小于或等于编程电压VPRGM的值，但也可将电压VPGMSW的值选择为大于编程电压VPRGM的值。举例来说，VPGMSW＝VPRGM+Vz，其中Vz可小于、等于或大于晶体管T0的阈值电压的值。
与在一些常规存储器装置中类似电压的产生相比，电压VPGMSW的相对的低值(例如，VPGMSW<BLKHVsel0)可提高产生电压VPGMSW的效率。此外，与在一些常规存储器装置中类似电压的产生相比，电压VPGMSW的相对低的值可减小与电压VPGMSW的产生相关联的应力(例如，减小与电荷泵及去往节点311的信号路径相关联的应力)。此外，与一些常规存储器装置相比，存储器装置200的功耗(例如，供应电流Icc消耗)也可由于电压VPGMSW的相对低的值而是相对低的。另外，由于与一些常规存储器装置相比电压BLKHVsel0的值可相对高(例如，大于29V)，因此用于对存储器装置200中的存储器单元进行编程的电压(例如，V2＝VPRGM)的值可在不超过与编程电压VPRGM相关联的电流击穿极限的情况下大于常规编程电压的值(由此改进存储器装置200的编程操作)。
图5展示根据本文中所描述的一些实施例的驱动器选择电路5450的示意图，驱动器选择电路5450可以是图3的驱动器选择电路2450的变化形式。驱动器选择电路5450可用于图2的存储器装置200的驱动器选择电路2450及2451中的每一者。因此，图2的存储器装置200的驱动器选择电路2450及2451中的每一者可包含图3的驱动器选择电路2450(如上文所描述)的元件(例如，电路元件)或图5的驱动器选择电路5450的元件(例如，电路元件)。
如图5中所展示，驱动器选择电路5450可包含与图3的驱动器选择电路2450的元件类似或相同的元件。因此，为简明起见，类似或相同的元件被赋予相同的标注，且不再重复对所述类似或相同的元件的说明。驱动器选择电路2450(图3)与驱动器选择电路5450(图5)之间的差异包含省略了晶体管304、电容器C、节点313(接收电压VBSTRAP)及节点314。
如上文参考图3及图4所描述，晶体管304及电容器C可用于使得(例如，增大)节点340(图3)处的电压BLKHVsel0的值大于节点312处的电压BLKHVsel’0的值。增大的电压(例如，电压BLKHVsel0)，如上文所描述，允许将信息存储在块290的存储器单元(或存储器单元)中的适当操作。
在图5中，驱动器选择电路5450不包含晶体管304及电容器C。然而，与图3的驱动器选择电路2450相似，图5的驱动器选择电路5450也可用于使得(增大(例如，以自举))节点340处的电压BLKHVsel0的值大于节点312处的电压BLKHVsel’0的值。可通过存在于晶体管T0(图2)中的“内置式”耦合电容器结构来执行驱动器选择电路5450的电压增大(例如，自举)功能。举例来说，在将信息存储在块290(图2)中的写入操作期间，晶体管栅极240T0(其电耦合到节点340)与晶体管T0的主体之间的耦合电容器结构可使得(增大(例如，自举))图5中的节点340处的电压BLKHVsel0的值处于比节点312(图5)处的电压BLKHVsel’0的值大的值下。
图6是根据本文中所描述的一些实施例在图5的驱动器选择电路5450用作图2的驱动器选择电路2450的情况下，在存储器装置200的实例性写入操作期间图2的存储器装置200的信号中的一些及图5中所展示的电压中的一些的时序图。图6的时序图类似于图4的时序图。因此，为简明起见，图4与图6中类似或相同的元素(例如，信号及电压)被赋予相同的标注且不再重复对所述类似或相同元素的说明。
图4与图6之间的差异包含将来自对应导线250’、251’、252’及253’的电压V0、V1、V2及V3施加到(例如，传递到)相应导线2500、2510、2520及2530的时序(例如，时间间隔)。举例来说，如图6中所展示，电压BLKHVsel0的值从时间t2处的26V(与在时间t2处电压BLKHVsel’0＝26V的值相同)增大到时间t2(例如，时间t2与时间t3之间)之后大于26V(例如，31V或更大)的值。图6的电压BLKHVsel0的值(例如，31V或更大)及时序可分别类似于图4的电压BLKHVsel0的值及时序。然而，与图4不同，图6中的电压V0、V1、V2及V3的值可在时间t0与t2之间被维持在0V下且可不被允许增大直到时间t2为止。举例来说，如图6中所展示，电压V2(例如，与选定全局字线相关联)开始从时间t2处的0V增大到时间t2之后的26V，且电压V0、V1及V3(例如，与未选定全局字线相关联)开始从时间t2处的0V增大到时间t2之后的10V。
因此，如图6中所展示，可在电压BLKHVsel0的值达到(例如，在时间t2处)电压BLKHVsel’0的值之后将电压V0、V1、V2及V3提供给导线250’、251’、252’及253’。相比之下，在图4中，可在电压BLKHVsel0的值达到(例如，在时间t2处)电压BLKHVsel’0的值之前将电压V0、V1、V2及V3提供给导线250’、251’、252’及253’。
因此，如图6中所展示，电压V0、V1、V2及V3从对应导线250’、251’、252’及253’到相应导线2500、2510、2520及2530的施加(例如，传递)可被延迟，直到电压BLKHVsel0的值在时间t2处达到电压BLKHVsel’0的值为止。如图6中所展示，电压BLKHVsel’0的值可处于其最高值处(例如26V，其也可以是电压VPGMSW在时间t2处的最高值)。在存储器装置200的写入操作期间，如本文所描述，将电压V0、V1、V2及V3从对应导线250’、251’、252’及253’延迟施加(例如，传递)到相应导线2500、2510、2520及2530允许与选定块相关联的驱动器电路(例如，图2中的驱动器电路2400)适当地操作。与一些常规存储器装置相比，驱动器选择电路5450允许存储器装置200具有与上文参考图3及图4所描述的驱动器选择电路2450的改进及益处类似的改进及益处。
图7展示根据本文中所描述的一些实施例的存储器装置700的一部分的结构，所述部分包含驱动器选择电路7450的电容器C的结构。存储器装置700可包含与存储器装置200的元件类似(或相同)的元件。举例来说，驱动器电路2400及驱动器选择电路7450可包含分别与图2的驱动器电路2400及驱动器选择电路2450的元件类似(或相同)的元件。为简明起见，存储器装置200与700之间类似或相同的元件被赋予相同的标注(例如，相同的参考编号)。此外为简明起见且不使本文中所描述的实施例模糊，图7中示意性地(而非结构性地)展示存储器装置700的元件中的一些。这些元件(图7中所示意性展示)包含驱动器电路2400及驱动器选择电路7450的一部分，驱动器选择电路7450包含晶体管304、节点313(其接收电压VBSTRAP)、节点314及节点340。在图7中，节点340被标注两次，以易于注意到节点340与存储器装置700的其它电路元件的连接。
图7展示存储器装置700的块290的一部分的结构的侧视图(在x-z方向上)。如图7中所展示，存储器装置700可包含衬底790，衬底790可以是半导体衬底。举例来说，衬底790可包含n型或p型半导体材料(例如，n型或p型硅衬底)。
存储器装置700关于z方向包含不同的层级(例如，层组)709到714，所述z方向在衬底790的厚度方向上延伸。图7还展示x方向，x方向垂直于z方向。层级709到714是存储器装置700的内部物理层级(例如，在z方向上垂直布置的物理层组)。
存储器装置700可包含位于相应层级709到714中的一组半导体结构779到7840。半导体结构779到7840可以是电分离的半导体材料层。半导体结构779到7840可包含导电掺杂的多晶硅(例如，掺杂有杂质(例如，n型或不同类型的杂质)的多晶硅)或其它经导电掺杂的半导体材料。因此，半导体结构779到7840中的每一者可包含n型(或p型)多晶硅。存储器装置700也可包含与半导体结构779到7840交错(例如，位于介电材料的若干层之间的空间中)的介电材料(例如，二氧化硅)。为简明起见，图7中未展示此介电材料。半导体结构779到7840中的每一者可形成块290中的相应导线(例如，局部存取线或局部字线)2500、2510、2520及2530的部分。
存储器装置700可包含位于相应层级709到714中的一组半导体结构779’到784’0。半导体结构779’到784’0可以是电分离的半导体材料层。半导体结构779’到784’0与半导体结构779到784’0被间隙795电分隔开(例如，未电耦合)。因此，间隙795可以是半导体结构779’到784’0与半导体结构779到784’0之间的位置。间隙795可位于块290的边缘处。间隙795可填充有介电材料(例如二氧化硅，未展示)。半导体结构779到7840以及半导体结构779’到784’0可由相同的材料(例如，相同的半导体材料)及相同的工艺步骤形成(例如，沉积)(例如，同时形成)。可通过移除(例如，通过切割)形成半导体结构779到7840以及779’到784’0的材料的一部分(例如，间隙795处的部分)来形成间隙795。半导体结构779’到784’0可以是形成导线2500、2510、2520及2530的材料的多余部分(例如，未使用部分)。因此，半导体结构779’到784’0并非是块290的导线2500、2510、2520及2530的一部分。如下文所描述，半导体结构779’到784’0可用于形成存储器装置700的驱动器选择电路7450的电容器C(或多个电容器C)的一部分(例如，导电板)。
如图7中所展示，块290的存储器单元串230的存储器单元210、211、212及213可分别位于层级710、711、712及713中(例如，关于衬底790在z方向上垂直地布置)。存储器单元210、211、212及213可被结构化为浮动栅极存储器单元、电荷陷获存储器单元或其它类型的非易失性存储器单元。
为简明起见，图7中仅展示存储器装置700的两个数据线270及271。数据线270及271可包含形成在半导体结构779到7840上方(例如，形成在存储器装置700的层级714上方)的导电材料。数据线270及271中的每一者可具有在与x方向及z方向垂直的y方向上延伸的长度。
存储器装置700的线(例如，源极)299可包含导电材料且具有在x方向上延伸的长度。源极299可形成在半导体结构779到7840下方(例如，形成在存储器装置700的层级709之下)。图7展示其中源极299可形成在衬底790的一部分上方(例如，通过在衬底790上方沉积导电材料)的实例。另一选择为，源极299可形成在衬底790的一部分中或形成在衬底790的一部分上(例如，通过对衬底790的一部分进行掺杂)。
存储器装置700的驱动器电路2400可位于衬底790中(例如，形成在衬底790中或形成在衬底790上)且位于层级709之下。因此，驱动器电路2400可形成在半导体结构779到7840下方(例如，形成在存储器装置700的存储器单元串下方)。为简明起见，图7中未展示驱动器电路2400与其它组件(例如，导线2500、2510、2520及2530)之间的连接。衬底790可包含存储器装置700的其它电路系统(图7中未展示)，例如解码器以及读出与缓冲电路系统。
如图7中所展示，存储器装置700可包含柱(例如，垂直材料柱形物)730及731。柱730及731中的每一者可具有在z方向上延伸通过半导体结构779到7840的长度。在形成存储器装置700的工艺期间，可形成半导体结构779到7840(例如，沿z方向在衬底790上方一个接一个地沉积)。然后，可穿过半导体结构779到7840形成(例如，沿z方向垂直地形成)孔。在孔形成之后，可在孔中形成(例如，沿z方向垂直地形成)柱730及731。如图7中所展示，柱730及731可接触(例如，可电耦合到)源极299。
柱730可包含接触数据线270及源极299的导电材料。柱730可形成存储器单元串230的主体的一部分及耦合到存储器单元串230的两个相应选择晶体管261及264(例如，分别为源极选择晶体管及漏极选择晶体管)的主体的一部分。在存储器装置700的存储器操作期间，柱730可在数据线270与源极299之间形成电流路径(例如，导电通道)(穿过选择晶体管261及264以及存储器单元串230的相应主体)。
类似地，柱731可包含接触数据线271及源极299的导电材料。柱731可形成存储器单元串231的主体及耦合到存储器单元串231的两个相应选择晶体管261及264(例如，分别为源极选择晶体管及漏极选择晶体管)的主体的一部分。在存储器装置700的存储器操作期间，柱731可形成数据线271与源极299之间的电流路径(例如，导电通道)(穿过选择晶体管261及264以及存储器单元串231的相应主体)。
如图7中所展示，导线2500、2510、2520及2530(与信号WL00、WL10、WL20及WL30相关联)以及相应存储器单元210、211、212及213可沿着柱730及731的每一者的一部分(例如，从层级710延伸到层级713的区段)分别位于层级710、711、712及713中。
选择线(例如，漏极选择线)2840可形成在导线2500、2510、2520及2530上方。选择线2840可由半导体结构7840的一部分形成。如图7中所展示，选择线2840及相关联选择晶体管264的位置可沿着柱730及731中的每一者的一部分(例如，层级714处的区段)。
选择线(例如，源极选择线)2800可形成在导线2500、2510、2520及2530下方。选择线2800可由半导体结构779的一部分形成。如图7中所展示，选择线2800及相关联选择晶体管261的位置可沿着柱730及731中的每一者的一部分(例如，层级709处的区段)。
如上文所述，半导体结构779’到784’0可用于形成存储器装置700的驱动器选择电路7450的电容器C(或多个电容器C)的一部分(例如，导电板)。电容器C可对应于图3的驱动器选择电路2450的电容器C。如图7中所展示，电容器C可包含可由半导体结构779’到784’0中的两者形成的导电板760及761。举例来说，导电板760及761可分别由半导体结构782’及783’形成。电容器C的电介质可以是半导体结构782’与783’之间的介电材料(未标注)。图7展示其中电容器板760及761中的每一者包含半导体结构779’到784’0当中的单个(例如，仅一个)半导体结构(例如，可由单个半导体结构形成)的实例。另一选择为，电容器板760及761中的每一者可包含半导体结构779’到784’0当中的多个半导体结构(例如，可由多个半导体结构形成)。举例来说，电容器板760可包含半导体结构779’、781’及783’(例如，半导体结构779’到784’0的单数层)中的两者或三者(例如，可由半导体结构779’、781’及783’中的两者或三者形成)，且电容器板761可包含半导体结构780’、782’及784’(例如，半导体结构779’到784’0的偶数层)中的两者或三者(例如，可由半导体结构780’、782’及784’中的两者或三者形成)。在此实例中，半导体结构781’与783’(或779’、781’及783’)可彼此电耦合(例如，短接)以形成电容器板760，且半导体结构780’与782’(或780’、782’及784’)可彼此电耦合(例如，短接)以形成电容器板761。
如图7中所展示，电容器C的导电板760及761可通过导电路径760’及761’分别耦合(例如，电耦合)到驱动器选择电路7450的其它组件。举例来说，导电路径760’及761’可分别耦合到节点340及314。导电路径760’及761’中的每一者可包含可包含垂直及水平的导电区段(未标注)的不同部分的组合，如图7中所展示。水平导电区段可具有沿x方向(例如，平行于衬底790)延伸的长度。垂直导电区段可具有沿z方向(例如，垂直于衬底790)延伸的长度。如图7中所展示，导电路径760’及761’中的每一者可包含穿过间隙795所在的位置的部分(例如，垂直导电区段)。导电路径760’及761’中的每一者的垂直及水平的导电区段可由导电材料(例如，导电掺杂的多晶硅、金属或其它导电材料)形成。
图7展示例如包含一个电容器C的存储器装置700。然而，存储器装置700可包含各自具有类似结构的多个电容器C，所述多个电容器C可由半导体结构779’到784’0以及半导体结构779’到784’0之间的介电材料形成。与一些常规存储器装置相比，存储器装置700可具有与上文参考图2到图4所描述的存储器装置200的改进及益处类似的改进及益处。
图8展示根据本文中所描述的一些实施例的存储器装置800的一部分的结构，所述部分包含驱动器电路8400的结构及驱动器选择电路8450的电容器C。存储器装置800可包含与存储器装置200的元件类似(或相同)的元件。举例来说，驱动器电路8400及驱动器选择电路8450可包含分别与图2的驱动器电路2400及驱动器选择电路2450的元件类似(或相同)的元件。为简明起见，存储器装置200与800之间类似相同的或元件被赋予相同的标注(例如，相同的参考编号)。此外为简明起见且为不使本文中所描述的实施例模糊，图8中示意性地(而非结构性地)展示存储器装置800的元件中的一些。这些元件(图8中所示意性地展示)驱动器选择电路8450的部分，包含晶体管304、节点313(其接收电压VBSTRAP)、节点314及节点340。在图8中，节点340被标注两次，以易于注意到节点340与存储器装置800的其它电路元件之间的连接。
图8展示存储器装置800的一部分的结构的侧视图(沿x-z方向)，所述侧视图包含块290的一部分的侧视图。存储器装置800的结构的一部分与存储器装置700的结构的一部分类似(或相同)。因此，为简明起见，存储器装置700与800之间类似或相同的元件被赋予相同的标注(例如，相同的参考编号)且不再重复对所述类似或相同元件的说明。
如图8中所展示，存储器装置800可包含：导电区段820z、821z、822z及823z(例如，沿z方向延伸的垂直区段)，其接触相应导线(例如，局部字线)2500、2510、2520及2530；及导电触点820c、821c、822c及823c，其耦合到驱动器电路8400的相应晶体管T0。如图8中所展示且下文所描述，驱动器电路8400的一部分的晶体管T0可相对于衬底790垂直地形成。因此，驱动器电路8400可被称为块290的垂直串驱动器电路(例如，用以存取存储器单元串(例如，图8中的230及231))。
存储器装置800可包含位于存储器装置800的对应层级815到820中(例如，垂直地堆叠在对应层级815到820上方)的一组导电结构(例如，电分隔开的导电材料层)851到856以及一组导电结构(例如，电分隔开的导电材料层)851’到856’。层级815到820相对于衬底790位于层级709到714上方。导电结构851’到856’与导电结构851到856被间隙895电分隔开(例如，未电耦合)。因此，间隙895可以是导电结构851’到856’与导电结构851到856之间的位置。间隙895可填充有介电材料(例如二氧化硅，未展示)。导电结构851到856可以是存储器装置800的驱动器电路8400的一部分。导电结构851’到856’可用于形成存储器装置800的驱动器选择电路8450的电容器C(或多个电容器C)的一部分(例如，导电板)。
导电结构851到856以及851’到856’可包含导电掺杂的多晶硅(例如，n型或p型多晶硅)、金属或其它导电材料。存储器装置800可包含与导电结构851到856交错(例如，位于导电结构851到856之间的空间中)的介电材料(例如，未标注)。存储器装置800也可包含与导电结构851’到856’交错(例如，位于导电结构851’到856’之间的空间中)的介电材料(例如，未标注)。此类介电材料(与导电结构851到856以及851’到856’交错)的实例包含二氧化硅。
导电结构851到856以及851’到856’可由相同的材料(例如，半导体材料(例如，多晶硅))及相同的工艺步骤形成(例如，沉积)(例如，同时形成)。可通过移除(例如，通过切割)形成导电结构851到856以及851’到856’的材料的一部分(例如，间隙895处的部分)来形成间隙895。
如图8中所展示，存储器装置800可包含通过相应导电触点820c、821c、822c及823c以及相应导电区段820z、821z、822z及823z分别耦合到导线2500、2510、2520及2530的柱840p、841p、842p及843p。柱840p、841p、842p及843p中的每一者可具有沿z方向(例如，相对于衬底790垂直地延伸)延伸穿过导电结构851到856且延伸穿过介电材料(例如，二氧化硅)的长度，所述介电材料与导电结构851到856交错。柱840p、841p、842p及843p可以是相应晶体管T0(图2中也示意性地展示了晶体管T0)的一部分(例如，晶体管主体)。导电结构851到856的一部分可用作控制栅极(例如，晶体管栅极)以控制晶体管T0(例如，同时地接通晶体管T0或同时地关断晶体管T0)。为简明起见，图8中仅展示驱动器选择电路8450的四个晶体管T0。图8中未展示驱动器选择电路8450的其它晶体管T0(例如，耦合到选择线2800及2840的晶体管T0)。
图8展示导线250’、251’、252’及253’(用以分别载送电压V0、V1、V2及V3)的部分(例如，导电区)，所述导线250’、251’、252’及253’可分别形成在晶体管T0的接触柱840p、841p、842p及843p上方且接触接触柱840p、841p、842p及843p。存储器装置800可包含位于衬底790中以将电压V0、V1、V2及V3提供给相应导线250’、251’、252’及253’的电路系统(例如，电荷泵(未展示))。
存储器装置800可包含连接(例如，可包含导电区段851z到856z、851x到856x及856u的导电连接)以在相应导电结构851到856与驱动器选择电路8450之间形成导电路径。举例来说，存储器装置800可包含：导电连接，所述导电连接可包含导电区段856z(例如，在z方向上的垂直区段)、856x(例如，在x方向上的水平区段)及856u(例如，在z方向上的垂直区段)及耦合在导电结构856与驱动器选择电路8450之间的导电触点856c。耦合到相应导电区段851z到855z的水平导电区段851x到855x(及与导电区段856u类似的垂直导电区段)从图8的视图无法看到。
如上文所述，导电结构851’到856’可用于形成驱动器选择电路8450的电容器C(或多个电容器C)的一部分。电容器C可对应于图3的驱动器选择电路2450的电容器C。如图8中所展示，电容器C可包含可由导电结构851’到856’中的两者形成的导电板860及861。举例来说，导电板860及861可分别由导电结构851’及852’形成。电容器C的电介质可以是导电结构851’与852’之间的介电材料(未标注)。图8展示其中电容器板860及861中的每一者包含导电结构851’到856’当中的单个(例如，仅一个)导电结构(例如，可由单个导电结构形成)的实例。另一选择为，电容器板860及861中的每一者可包含导电结构851’到856’当中的多个导电结构(例如，可由多个导电结构形成)。举例来说，电容器板860可包含导电结构851’、853’及855’(例如，导电结构851’到856’的奇数层)中的两者或三者(例如，可由导电结构851’、853’及855’中的两者或三者形成)，且电容器板861可包含导电结构852’、854’及856’(例如，导电结构851’到856’的偶数层)中的两者或三者(例如，可由导电结构852’、854’及856’中的两者或三者形成)。在此实例中，导电结构851’与853’(或851’、853’及55’)可彼此电耦合(例如，短接)以形成电容器板860，且导电结构852’与854’(或852’、854’及856’)可彼此电耦合(例如，短接)以形成电容器板861。
如图8中所展示，电容器C的导电板860及861可通过导电路径860’及861’分别耦合(例如，电耦合)到驱动器选择电路8450的其它组件。举例来说，导电路径860’及861’可分别耦合到节点340及314。导电路径860’及861’中的每一者可包含不同部分的组合，所述不同的部分可包含垂直及水平导电区段(未标注)，如图8中所展示。水平导电区段可具有沿x方向(例如，平行于衬底790)延伸的长度。垂直导电区段可具有沿z方向(例如，垂直于衬底790)延伸的长度。如图8中所展示，导电路径860’及861’中的每一者可包含穿过间隙895所在位置的部分(例如，垂直导电区段)。导电路径860’及861’中的每一者的垂直导电区段及水平导电区段可由导电材料(例如，导电掺杂的多晶硅、金属或其它导电材料)形成。
图8展示例如包含一个电容器C的存储器装置800。然而，存储器装置800可包含可由导电结构851’到856’(及位于导电结构851’到856’之间的介电材料)形成的多个电容器C，多个电容器C中的每一者具有类似的结构。与一些常规存储器装置相比，存储器装置800可具有与上文参考图2到图4所描述的存储器装置200的改进及益处类似的改进及益处。
对设备(例如，存储器装置100、200、700及800)及方法(例如，与存储器装置100、200、700及800相关联的操作方法)的图解说明旨在使得能够大致地理解各种实施例的结构，并不旨在完整地描述利用本文中所描述的结构的设备的所有的元件及特征。本文中的设备指代(举例来说)装置(例如，存储器装置100、200、700及800中的任一者)或包含例如存储器装置100、200、700及800中的任一者等装置的系统(例如，计算机、蜂窝式电话或其它电子系统)。
可以若干种方式来实施上文参考图1到图8所描述的的组件中的任一者，包含经由软件进行模拟。因此，上文所描述的设备(例如，存储器装置100、200、700及800，或这些存储器装置中的每一者的一部分，包含这些存储器装置中的控制单元，例如控制单元118(图1))在本文中可全部均被表征为“多个模块”(或“单个模块”)。这些模块可包含硬件电路系统、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件以及其组合，具体视各种实施例的特定实施方案的需要及/或适合的情况。举例来说，这些模块可包含于系统操作模拟封装中，例如软件电信号模拟封装、电力使用及范围模拟封装、电容-电感模拟封装、功率/热耗散模拟封装、信号发射-接收模拟封装及/或用以操作各种潜在实施例或模拟其操作的软件与硬件的组合。
存储器装置100、200、700及800可包含在各种设备(例如，电子电路系统)中，例如高速计算机、通信与信号处理电路系统、单处理器或多处理器模块、单个或多个嵌入式处理器、多核心处理器、消息信息开关及包含多层、多芯片模块的特殊应用模块。这些设备可作为子组件进一步包含于各种其它设备(例如，电子系统)内，例如电视、蜂窝式电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组，音频层3)播放器)、车辆、医疗装置(例如，心脏监测器、血压监测器等)、机顶盒等。
上文参考图1到图8所描述的实施例包含设备及操作所述设备的方法。所述设备中的一些包含：第一存储器单元串；第二存储器单元串；第一组导线，其用以存取所述第一存储器单元串及所述第二存储器单元串；第二组导线；一组晶体管，所述一组晶体管中的每一晶体管耦合在所述第一组导线中的相应导线与所述第二组导线中的相应导线之间，所述一组晶体管具有共同的栅极；及电路，其包含：第一晶体管及第二晶体管，其串联耦合在第一节点与第二节点之间，所述第一晶体管包含耦合到所述第二节点的栅极；及第三晶体管，其耦合在所述第二节点与所述共同的栅极之间。描述了包含额外设备及方法的其它实施例。
在详细说明及权利要求书中，由术语“…中的一者”结合起来的一系列物项可意指所列举物项中的仅一者。举例来说，如果列举物项A及B，那么短语“A及B中的一者”意指仅包含A(排除B)或仅包含B(排除A)。在另一实例中，如果列举物项A、B及C，那么短语“A、B及C中的一者”意指仅包含A、仅包含B或仅包含C。物项A可包含单个元件或多个元件。物项B可包含单个元件或多个元件。物项C可包含单个元件或多个元件。
在详细说明及权利要求书中，由术语“…中的至少一者”结合起来的一系列物项可意指所列举物项的任何组合。举例来说，如果列举物项A及B，那么短语“A及B中的至少一者”意指仅包含A、仅包含B，或包含A及B。在另一实例中，如果列举物项A、B及C，那么短语“A、B及C中的至少一者”意指仅包含A；仅包含B；仅包含C；包含A及B(排除C)；包含A及C(排除B)；包含B及C(排除A)；或包含A、B及C三者。物项A可包含单个元件或多个元件。物项B可包含单个元件或多个元件。物项C可包含单个元件或多个元件。
以上说明及图式图解说明本发明目的物的一些实施例，以使所属领域的技术人员能够实践本发明标的物的实施例。其它实施例可并入结构改变、逻辑改变、电改变、过程改变及其它改变。实例仅表示可能的变化。一些实施例的部分及特征可包含于其它实施例的部分及特征中或替代其它实施例的部分及特征。在阅读并理解以上说明后，所属领域的技术人员将明了许多其它实施例。

Claims (26)

1.一种设备，其包括：
第一存储器单元串；
第二存储器单元串；
第一组导线，其用以存取所述第一存储器单元串及所述第二存储器单元串；
第二组导线；
一组晶体管，所述一组晶体管中的每一晶体管耦合在所述第一组导线中的相应导线与所述第二组导线中的相应导线之间，所述一组晶体管具有共同的栅极；以及
电路，其包含：
第一晶体管及第二晶体管，其串联耦合在第一节点与第二节点之间，所述第一晶体管包含耦合到所述第二节点的栅极；及
第三晶体管，其耦合在所述第二节点与所述共同的栅极之间。
2.根据权利要求1所述的设备，其进一步包括：
第四晶体管，其耦合在第三节点与第四节点之间，所述第四晶体管包含耦合到所述共同的栅极的栅极；及
电容器，其耦合在所述共同的栅极与所述第四节点之间。
3.根据权利要求1所述的设备，其进一步包括：
第四晶体管，其耦合在所述第二节点与第三节点之间，所述第四晶体管包含用以接收包含所述第一存储器单元串及所述第二存储器单元串的存储器装置的供应电压的栅极。
4.根据权利要求1所述的设备，其中：
所述第一节点将在将信息存储在所述第一存储器单元串及所述第二存储器单元串当中的至少一个存储器单元中的操作期间接收第一电压，且所述第一电压包含比包含所述第一存储器单元串及所述第二存储器单元串的存储器装置的供应电压的值大的第一值；且
所述第三晶体管包含耦合到第五节点以在所述操作期间接收第二电压的栅极，且所述第二电压包含比所述供应电压的所述值大的第二值。
5.根据权利要求4所述的设备，其中所述第一值大于所述第二值。
6.根据权利要求1所述的设备，其中：
所述第一节点将在将信息存储在所述第一存储器单元串及所述第二存储器单元串中的至少一个存储器单元中的操作期间接收第一电压，且所述第一电压包含比包含所述第一存储器单元串及所述第二存储器单元串的存储器装置的供应电压的值大的第一值；且
所述第二组导线将在所述操作期间接收电压，且所述第一值不大于在所述第二组导线处接收到的所述电压的值当中的最高值。
7.根据权利要求1所述的设备，其中所述第一晶体管及所述第三晶体管中的每一者包含耗尽模式晶体管。
8.一种设备，其包括：
第一组半导体结构，其位于所述设备的不同层级中且位于衬底上方；
柱，其延伸穿过所述第一组半导体结构，所述柱是存储器单元串的一部分；
第二组半导体结构，其位于所述不同层级中，所述第二组半导体结构与所述第一组半导体结构电分隔开；
电容器，其包含由所述第二组半导体结构中的第一半导体结构的一部分形成的第一导电板及由所述第二组半导体结构中的第二半导体结构的一部分形成的第二导电板；
第一导电路径，其耦合在所述电容器的所述第一导电板与第一节点之间；
第二导电路径，其耦合在所述电容器的所述第二导电板与第二节点之间；
第一晶体管及第二晶体管，其串联耦合在第三节点与第四节点之间，所述第一晶体管包含耦合到所述第四节点的栅极；及
第三晶体管，其耦合在所述第四节点与所述第一节点之间。
9.根据权利要求8所述的设备，其中所述第一组半导体结构及所述第二组半导体结构中的每一者包含导电掺杂的多晶硅。
10.根据权利要求8所述的设备，其中所述第一晶体管及所述第三晶体管中的每一者包含耗尽模式晶体管。
11.根据权利要求8所述的设备，其进一步包括第四晶体管，所述第四晶体管具有耦合到所述第一节点的栅极。
12.根据权利要求8所述的设备，其进一步包括一组晶体管，所述一组晶体管具有耦合到所述第一节点的共同的栅极。
13.根据权利要求8所述的设备，其中：
所述第一导电路径包含穿过所述第一组半导体结构与所述第二组半导体结构之间的位置的第一导电区段；且
所述第二导电路径包含穿过所述第一组半导体结构与所述第二组半导体结构之间的所述位置的第二导电区段。
14.根据权利要求13所述的设备，其中：
所述第一导电路径包含耦合到所述第一导电区段的第一额外导电区段，所述第一额外导电区段具有与所述第一导电区段垂直地延伸的长度；且
所述第二导电路径包含耦合到所述第二导电区段的第二额外导电区段，所述第二额外导电区段具有与所述第二导电区段垂直地延伸的长度。
15.一种设备，其包括：
一组半导体结构，其位于所述设备的不同层级中且位于衬底上方；
柱，其延伸穿过所述一组半导体结构，所述柱是存储器单元串的一部分；
一组导电结构，其位于所述一组半导体结构上方，所述一组导电结构与所述一组半导体结构电分隔开；
电容器，其包含由所述一组导电结构中的第一导电结构的一部分形成的第一导电板及由所述一组导电结构中的第二导电结构的一部分形成的第二导电板；
第一导电路径，其耦合在所述电容器的所述第一导电板与第一节点之间；
第二导电路径，其耦合在所述电容器的所述第二导电板与第二节点之间；
第一晶体管及第二晶体管，其串联耦合在第三节点与第四节点之间，所述第一晶体管包含耦合到所述第四节点的栅极；及
第三晶体管，其耦合在所述第四节点与所述第二节点之间。
16.根据权利要求15所述的设备，其进一步包括：
额外的一组导电结构，其位于所述一组导电结构所位于的所述层级中；及
额外柱，其延伸穿过所述额外的一组导电结构，所述额外柱电耦合到所述一组半导体结构中的半导体结构。
17.根据权利要求16所述的设备，其中：
所述第一导电路径包含穿过所述一组导电结构与所述额外的一组导电结构之间的位置的第一导电区段；且
所述第二导电路径包含穿过所述一组导电结构与所述额外的一组导电结构之间的所述位置的第二导电区段。
18.根据权利要求17所述的设备，其中：
所述第一导电路径包含耦合到所述第一导电区段的第一额外导电区段，所述第一额外导电区段具有与所述第一导电区段垂直地延伸的长度；且
所述第二导电路径包含耦合到所述第二导电区段的第二额外导电区段，所述第二额外导电区段具有与所述第二导电区段垂直地延伸的长度。
19.根据权利要求15所述的设备，其中所述一组半导体结构及所述一组导电结构中的每一者包含导电掺杂的多晶硅。
20.根据权利要求15所述的设备，其中所述第一晶体管及所述第三晶体管中的每一者包含耗尽模式晶体管。
21.根据权利要求15所述的设备，其进一步包括：
第四晶体管，其耦合在所述第一节点与第五节点之间。
22.一种方法，其包括：
在将信息存储在存储器装置的存储器单元串中的至少一个存储器单元中的操作期间，将第一电压提供给耦合到第一晶体管的第一节点，所述第一晶体管与第二晶体管串联耦合，所述第二晶体管耦合在所述第一节点与第二节点之间，所述第一晶体管包含耦合到所述第二节点的栅极；及
将第二电压提供给第三晶体管的栅极，所述第三晶体管耦合在所述第二节点与一组晶体管的共同的栅极之间，所述一组晶体管耦合在第一组导线与第二组导线之间，所述第一组导线用于存取所述存储器单元串中的存储器单元，其中
所述第一电压包含比所述存储器装置的供应电压的值大的第一值，且所述第二电压包含大于所述第一值的第二值。
23.根据权利要求22所述的方法，其进一步包括：
在存储所述信息的所述操作期间将编程电压提供给所述第一组导线中的导线，所述编程电压具有大于零的值，其中
提供给所述第一节点的所述第一电压的所述第一值不大于所述编程电压的所述值。
24.根据权利要求23所述的方法，其中在所述共同的栅极处的电压达到所述第二节点处的电压的值之前将所述编程电压提供给所述导线。
25.根据权利要求23所述的方法，其中在所述共同的栅极处的电压达到所述第二节点处的电压的值之后将所述编程电压提供给所述导线。
26.根据权利要求22所述的方法，其进一步包括：
在所述操作期间将第三电压提供给第四晶体管的第一端子，所述第四晶体管包含：栅极，其耦合到所述共同的栅极及电容器的第一导电板；及第二端子，其耦合到所述电容器的第二导电板。
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