CN102314946A - 电压开关电路和使用其的非易失性存储器件 - Google Patents

Abstract

一种电压开关电路包括：正电压提供电路，被配置为响应于使能信号向控制节点提供正电压；负电压提供电路，被配置为响应于负电压使能信号向该控制节点提供负电压；控制信号电路，被配置为响应于该使能信号产生该负电压使能信号；以及开关电路，被配置为响应于该控制节点的电势将具有正电势或负电势的输入电压传送到输出节点。

Description

电压开关电路和使用其的非易失性存储器件

技术领域

示范性实施例涉及电压开关电路和使用其的非易失性存储器件，更具体地，涉及使用可以将负电压和正电压传送到存储单元块的字线的电压开关电路的非易失性存储器件。

背景技术

对可以被电编程和擦除但却不需要以特定间隔重写数据的刷新功能的半导体存储器件的需要日益增长。在制造能够存储大量数据的大容量存储器件中，诸如闪速存储器的适配用于高度集成的存储器件是有用的。

这里，闪速存储器件主要分为NAND型闪速存储器件和NOR型闪速存储器件。NOR型闪速存储器件由于存储单元独立地耦接到位线和字线而具有诸如优越的随机存取时间特性的益处。NAND型闪速存储器件具有诸如使得能够实现其中多个存储单元可以串联耦接在一起并且对于每个单元串仅仅使用一个触点的高度集成的益处。因此，NAND型闪速存储器件常常在高度集成的非易失性存储器件中使用。

对于NAND型闪速存储器件，可以通过对包括负电压区域中的阈电压分布的阈电压分布的精细控制来改善存储单元的阈电压分布之间的裕度(margin)。为了准确地控制负区域中的阈电压分布，使用低于0V的负电压作为验证电压。

NAND型闪速存储器件可以使用块选择电路，其用于基于块来选择存储单元阵列以便执行存储单元的编程、读、和擦除操作。然而，传统的块选择电路将仅仅能够将正电压而不是负电压传送到已选择的存储单元阵列。因此，已选择的存储单元阵列的存储单元的阈电压分布限于正区域。在具有多个阈电压分布的多电平单元中，这样的阈电压分布的布置减小了阈电压分布之间的裕度。

发明内容

示范性实施例涉及能够使用三态阱高电压晶体管切换高电压和负电压的电压开关电路、和用于使用该电压开关电路向已选择的存储单元的字线提供高电压和负电压的非易失性存储器件。

根据本公开的示范性方面的电压开关电路包括：正电压提供电路，被配置为响应于使能信号向控制节点提供正电压；负电压提供电路，被配置为响应于负电压使能信号向该控制节点提供负电压；控制信号电路，被配置为响应于该使能信号产生该负电压使能信号；以及开关电路，被配置为响应于该控制节点的电势将具有正电势或负电势的输入电压传送到输出节点。

根据本公开的另一个示范性方面的电压开关电路包括；存储单元块；块译码器电路，被配置为响应于块使能信号输出具有正电压的逻辑高且具有负电压的逻辑低的块选择信号并选择该存储单元块；以及工作电压传输单元，被配置为响应于该块选择信号将工作电压传送到该存储单元块。

该块译码器电路可以包括：块地址译码器，被配置为当输入的地址信号与该存储单元块的地址匹配时，响应于该块使能信号输出使能信号；正电压提供电路，被配置为响应于该使能信号向控制节点提供正电压；负电压提供电路，被配置为响应于负电压使能信号向该控制节点提供负电压；以及控制信号产生电路，被配置为响应于该使能信号产生该负电压使能信号。

附图说明

图1是根据本公开的示范性实施例的电压开关电路的电路图；

图2是根据本公开的示范性实施例的控制信号产生电路的电路图；

图3是根据本公开的另一示范性实施例的控制信号产生电路的电路图；

图4是根据本公开的另一示范性实施例的控制信号产生电路的电路图；

图5是使用本公开的电压开关电路的非易失性存储器件的电路图；

图6是向全局字线提供正电压的正常操作和向该全局字线提供负电压的负电压提供操作的开关电路的电路图；以及

图7A到7D是其中向三态阱高电压晶体管提供电压的器件的截面图。

图8示出当传输单元接收负电压时提供负电压作为用于控制信号产生电路的负电压VNEG且当传输单元接收正电压时提供地电压作为负电压VNEG的电路。

具体实施方式

在下文中，将参考附图详细描述本公开的示范性实施例。提供这些图以使得本领域技术人员能够完成和使用本公开的示范性实施例。

图1是根据本公开的示范性实施例的电压开关电路的电路图。

参考图1，该电压开关电路包括高/正电压提供电路11、负电压提供电路12、和开关电路13。

高电压提供电路11包括多个反相器IV1和IV2、三态阱高电压晶体管THVN1、耗尽型NMOS晶体管DNMOS、以及高电压PMOS晶体管HVP。反相器IV1向节点A输出反相使能信号EN，其是使能信号EN N的反相信号。反相器IV2将反相使能信号EN反相，并将其输出到高电压PMOS晶体管HVP的栅极。耗尽型NMOS晶体管DNMOS和高电压PMOS晶体管HVP串联耦接在高电压端子VPOS与输出节点B之间。耗尽型NMOS晶体管DNMOS的栅极耦接到输出节点B，并且高电压PMOS晶体管HVP的栅极耦接到反相器IV2的输出节点。三态阱高电压晶体管THVN1耦接在节点A与输出节点B之间，并且被配置为响应于控制信号VCON将反相使能信号EN发送到输出节点B。控制信号VCON是使能信号EN_N的反相信号、或当提供高电平的使能信号EN_N时具有负电压电势的信号。

例如，当接收低电平的使能信号EN_N和高电平的控制信号VCON时，三态阱高电压晶体管THVN1响应于高电平的控制信号VCON将高电平的反相使能信号EN传送到输出节点B。于是，输出节点B的电势借助反相使能信号EN的逻辑电平而升高，并且耗尽型NMOS晶体管DNMOS响应于输出节点B的电势将高电压VPOS传送到高电压PMOS晶体管HVP。高电压PMOS晶体管HVP响应于由反相器IV2输出的低电平的输出信号而导通，因而将高电压VPOS提供到输出节点B。从而，输出节点B的电势进一步升高。结果，流过耗尽型NMOS晶体管DNMOS的电流量响应于输出节点B处的电势增加而进一步增加，因而输出节点B的电势升高到高电压(VPOS)电平。

负电压提供电路12响应于负电压使能信号NEG_EN将负电压VNEG提供到输出节点B。

负电压提供电路12可以包括三态阱高电压晶体管THVN2。三态阱高电压晶体管THVN2耦接在输出节点B与负电压端子VNEG之间，并且被配置为响应于负电压使能信号NEG_EN将负电压VNEG发送到输出节点B。

当负电压VNEG被提供到输出节点B时，高电压提供电路11的三态阱高电压晶体管THVN1可以防止将输出节点B的负电压VNEG耦接到反相器IV1，因而防止对反相器IV1的任何可能的损坏。

开关电路13响应于输出节点B的电势将输入电压HVIN传送到输出电压HVOUT。开关电路13可以包括三态阱高电压晶体管THVN3。三态阱高电压晶体管THVN3响应于提供到栅极的输出节点B的输出信号VOUT将输入电压HVIN传送到输出电压HVOUT。

图2是根据本公开的示范性实施例的用于产生负电压使能信号NEG_EN的控制信号产生电路14的电路图。

参考图2，控制信号产生电路14包括反相器IV3、低电压PMOS晶体管LVP1和LVP2、以及三态阱高电压晶体管THVN4和THVN5。反相器IV3通过将图1的使能信号EN_N反相来产生反相使能信号EN。低电压PMOS晶体管LVP1耦接在节点D与向其提供电源电压VDD的节点C之间。低电压PMOS晶体管LVP2耦接在节点E与节点C之间。低电压PMOS晶体管LVP1响应于使能信号EN_N将从节点C接收的电源电压VDD传送到节点D。低电压PMOS晶体管LVP2响应于由反相器IV3输出的反相使能信号EN将从节点C接收的电源电压VDD传送到节点E。将节点E的电势作为负电压使能信号NEG_EN输出。三态阱高电压晶体管THVN4耦接在节点D与节点F之间，其中将负电压VNEG提供到节点F。三态阱高电压晶体管THVN5耦接在节点E与向其提供负电压VNEG的节点F之间。三态阱高电压晶体管THVN4响应于节点E的电势将负电压VNEG提供到节点D。三态阱高电压晶体管TWHVN5响应于节点D的电势将负电压VNEG提供到节点E。

例如，当接收到低电平的使能信号EN_N时，低电压PMOS晶体管LVP1导通，因而电源电压VDD被提供到节点D。从而，三态阱高电压晶体管THVN5导通，负电压VNEG被提供到节点E，因而输出具有负电势的负电压使能信号NEG_EN。

另一方面，当接收到高电平的使能信号EN_N时，低电压PMOS晶体管LVP2导通，因而电源电压VDD被提供到节点E。从而，输出具有电源电压(VDD)电平的负电压使能信号NEG_EN。

参考图1和2，当将低电平的使能信号EN_N输入到电压开关电路时，高电压提供电路11响应于使能信号EN_N而将高电压VPOS提供到输出节点B，并且负电压提供电路12响应于具有负电势的负电压使能信号NEG_EN而被禁止。然而，当将高电平的使能信号EN_N输入到电压开关电路时，高电压提供电路11响应于使能信号EN_N而被禁止，并且负电压提供电路12响应于具有电源电压(VDD)电平的负电压使能信号NEG_EN而将负电压VNEG提供到输出节点B。

于是，输出节点B的电势根据低电平的使能信号EN_N以及负电压使能信号NEG_EN而变为高电压VPOS或负电压VNEG。从而，开关电路13可以响应于高电压或负电压而切换。

图3是根据本公开的另一示范性实施例的用于产生负电压使能信号NEG_EN的控制信号产生电路14的电路图。

参考图3，控制信号产生电路14包括低电压PMOS晶体管LVP3和三态阱高电压晶体管THVN6。低电压PMOS晶体管LVP3和三态阱高电压晶体管THVN6串联耦接在电源电压端子VDD与负电压端子VNEG之间，其中将低电压PMOS晶体管LVP3与三态阱高电压晶体管THVN6之间的输出节点的电势作为负电压使能信号NEG_EN输出。低电压PMOS晶体管LVP3响应于图1所示的高电压提供电路11的反相器IV1的输出信号(即，反相使能信号EN)将电源电压VDD提供到输出节点。三态阱高电压晶体管THVN6响应于图1所示的输出节点B的输出信号VOUT将负电压VNEG提供到输出节点。

于是，当接收到高电平的反相使能信号EN时，控制信号产生电路14输出具有与负电压VNEG相同的电势的负电压使能信号NEG_EN，因为输出节点B的输出信号VOUT具有高电平。然而，当接收到低电平的反相使能信号EN时，控制信号产生电路14输出具有与电源电压VDD相同的电势的负电压使能信号NEG_EN，因为三态阱高电压晶体管THVN6响应于具有低电平的输出节点B的输出信号VOUT而导通。

图4是根据本公开的另一示范性实施例的控制信号产生电路的电路图。

参考图4，控制信号产生电路14包括反相器IV4、低电压PMOS晶体管LVP11和LVP12、以及三态阱低电压晶体管TLVN1和TLVN2。反相器IV4接收图1所示的使能信号EN_N并产生反相使能信号EN。低电压PMOS晶体管LVP11耦接在节点H与向其提供电源电压VDD的节点G之间。低电压PMOS晶体管LVP12耦接在节点G与节点I之间。低电压PMOS晶体管LVP11响应于使能信号EN_N将通过节点G接收的电源电压VDD提供到节点H。将节点H的电势作为控制信号VCON输出。低电压PMOS晶体管LVP12响应于由反相器IV4输出的反相使能信号EN将通过节点G接收的电源电压VDD传送到节点I。将节点I的电势作为负电压使能信号NEG_EN输出。三态阱低电压晶体管TLVN1耦接在节点H与节点J之间，其中将负电压VNEG提供到节点J。三态阱低电压晶体管TLVN2耦接在节点I与节点J之间。三态阱低电压晶体管TLVN1响应于节点I的电势将负电压VNEG提供到节点H。三态阱低电压晶体管THVN2响应于节点H的电势将负电压VNEG提供到节点I。

于是，当接收到低电平的使能信号EN_N时，控制信号产生电路14输出具有与负电压VNEG相同的电势的负电压使能信号NEG_EN，并输出具有与电源电压VDD相同的电势的控制信号VCON。另一方面，当接收到高电平的使能信号EN_N时，控制信号产生电路14输出具有与电源电压VDD相同的电势的负电压使能信号NEG_EN，并输出具有与负电压VNEG相同的电势的控制信号VCON。

图5是使用本公开的电压开关电路的非易失性存储器件的电路图。

参考图5，该非易失性存储器件包括块选择电路100和存储单元块200。块选择电路100包括块译码器电路110和工作电压传输单元120。

块译码器电路110包括块地址译码器111、高电压提供电路112、和负电压提供电路113。

块地址译码器111响应于块使能信号BLKEN而输出使能信号EN_N。当输入地址信号与分配给块选择电路100的存储单元块200的地址匹配时，块使能信号BLKEN被使能。例如，块地址译码器111可以在输入地址信号与分配给块选择电路100的存储单元块200的地址匹配时输出低电平的使能信号EN_N，并且在输入地址信号与分配给块选择电路100的存储单元块200的地址不匹配时输出高电平的使能信号EN_N。

高电压提供电路112包括多个反相器IV1和IV2、三态阱高电压晶体管TWHVN1、耗尽型NMOS晶体管DNMOS、以及高电压PMOS晶体管HVP。反相器IV11从块地址译码器111接收使能信号EN_N，并将反相使能信号EN输出到节点NA。反相器IV2将反相使能信号EN反相，并将反相得到的信号输出到高电压PMOS晶体管HVP的栅极。耗尽型NMOS晶体管DNMOS和高电压PMOS晶体管HVP串联耦接在高电压端子VPOS与输出节点NB之间。耗尽型NMOS晶体管DNMOS的栅极耦接到输出节点NB。高电压PMOS晶体管HVP的栅极耦接到反相器IV12的输出节点。三态阱高电压晶体管TWHVN1耦接在节点NA与输出节点NB之间，并且被配置为响应于控制信号VCON将反相使能信号EN传送到输出节点NB。

例如，当接收低电平的使能信号EN_N和高电平的控制信号VCON时，三态阱高电压晶体管TWHVN1响应于高电平的控制信号VCON将高电平的反相使能信号EN传送到输出节点NB。从而，输出节点NB的电势借助反相使能信号EN的逻辑电平而升高，并且耗尽型NMOS晶体管DNMOS响应于输出节点NB的电势将高电压VPOS传送到高电压PMOS晶体管HVP。高电压PMOS晶体管HVP响应于由反相器IV12输出的低电平的输出信号导通，因而将高电压VPOS提供到输出节点NB。从而，输出节点NB的电势进一步升高。结果，流过耗尽型NMOS晶体管DNMOS的电流量进一步增大，因而输出节点NB的电势升高到高电压(VPOS)电平。

负电压提供电路113响应于负电压使能信号NEG_EN将负电压VNEG提供到输出节点NB，以使得当负电压提供电路113正在提供负电压VNEG时，块选择信号BLKWL具有与负电压VNEG相同的电势。

负电压提供电路113可以包括三态阱高电压晶体管TWHVN2。三态阱高电压晶体管TWHVN2耦接在输出节点NB与负电压端子VNEG之间，并且被配置为响应于负电压使能信号NEG_EN将负电压VNEG发送到输出节点B。

例如，当负电压VNEG被提供到输出节点NB时，高电压提供电路112的三态阱高电压晶体管TWHVN1可以防止输出节点NB的负电压VNEG耦接到反相器IV11，从而防止对反相器IV11的任何可能的损坏。

工作电压传输单元120响应于块译码器110的块选择信号BLKWL，将全局漏极选择线GDSL耦接到存储单元块200的漏极选择线DSL，将多条全局字线GWL<0>到GWL<n>耦接到存储单元块200的多条字线WL<0>到WL<n>，并且将全局源极选择线GSSL耦接到存储单元块200的源极选择线SSL。

工作电压传输单元120包括多个三态阱高电压晶体管TWHVN3到TWHVN6。多个三态阱高电压晶体管TWHVN3到TWHVN6耦接在全局漏极选择线GDSL与漏极选择线DSL之间、多条全局字线GWL<0>到GWL<n>与多条字线WL<0>到WL<n>之间、以及全局源极选择线GSSL与源极选择线SSL之间，并且响应于块选择信号BLKWL耦接各条线。工作电压传输单元120包括多个三态阱高电压晶体管TWHVN3到TWHVN6，其使得能够如上所述耦接各条线，因而可以响应于块选择信号BLKWL，将高电压或负电压从全局漏极选择线GDSL、多条字线WL<0>到WL<n>、全局漏极选择线GDSL、和全局源极选择线GSSL传送到存储单元块200的漏极选择线DSL、多条字线WL<0>到WL<n>、和源极选择线SSL。

根据本公开的实施例的块选择电路100进一步包括图2到4所示的控制信号产生电路。已经如上描述了该控制信号产生电路的操作。

图6是向全局字线提供正电压的正常操作和向该全局字线提供负电压的负电压提供操作的开关电路300的电路图。当编程电压被提供到特定的存储单元块时、或者当在对存储单元进行编程以具有正阈电压之后对具有正阈电压的存储单元执行验证操作或读操作时，执行正常操作。当在对存储单元进行编程以具有负的阈电压之后执行验证操作、或对具有负的阈电压的存储单元执行读操作时，执行负电压提供操作。

参考图6，电压开关电路300包括代码译码器310、高电压开关320、工作模式开关330、和负电压控制开关340。

代码译码器310通过译码负电压读使能信号NEGREADEN来产生负电压开关使能信号NEGTOGWLEN和高电压开关使能信号POSTOGWLEN。当对半导体存储器件执行读操作和验证操作时，在负电压提供操作中激活负电压读使能信号NEGREADEN。当负电压开关使能信号NEGTOGWLEN和高电压开关使能信号POSTOGWLEN中的一个被使能时，另一个被禁止。高电压开关320接收高电压GWL_INIT并且将高电压GWL_INIT传送到工作模式开关330。工作模式开关330响应于高电压开关使能信号POSTOGWLEN将高电压GWL_INIT传送到全局字线GWL。负电压控制开关340响应于负电压开关使能信号NEGTOGWLEN将负电压VNEG传送到全局字线GWL。因而，电压开关电路300响应于负电压读使能信号NEGREADEN将高电压或负电压提供到全局字线GWL。

图7A到7D是其中向三态阱高电压晶体管提供电压的器件的截面图。

下面将参考图5到7D描述使用本公开的电压开关电路300的块选择电路100的操作。

当高电压被提供到已选择的存储单元块并且对未选择的存储单元块的高电压的提供被切断时，将用于产生负电压VNEG的电压发生器禁用以使得提供0V的地电压源VSS而不是负电压VNEG。

首先，当输入地址与相应的存储单元块200的地址匹配时，块地址译码器111输出低电平的使能信号EN_N。从而，产生逻辑高电平的控制信号VCON和低电平的负电压使能信号NEG_EN。

高电压提供电路112的反相器IV11接收低电平的使能信号EN_N并产生高电平的反相使能信号EN。三态阱高电压晶体管TWHVN1响应于高电平的控制信号VCON将高电平的反相使能信号EN传送到输出节点NB。因而，输出节点NB的电势借助反相使能信号EN的逻辑电平而升高，并且耗尽型NMOS晶体管DNMOS响应于输出节点NB的电势将高电压VPOS传送到高电压PMOS晶体管HVP。高电压PMOS晶体管HVP响应于由反相器IV12输出的低电平的输出信号而导通，因而将高电压VPOS提供到输出节点NB。从而，输出节点NB的电势进一步升高。结果，流过耗尽型NMOS晶体管DNMOS的电流量进一步增大以使得输出节点NB的电势升高到高电压(VPOS)电平。

这里，负电压提供电路113响应于低电平的负电压使能信号NEG_EN而被禁止。因而，负电压提供电路113的三态阱高电压晶体管TWHVN2导通，同时高电压VPOS被提供到三态阱高电压晶体管TWHVN2的源极，0V的地电压源VSS被提供到其漏极和P阱结，并且0V的负电压使能信号NEG_EN被提供到其栅极。从而，输出节点NB输出具有高电压(VPOS)电平的块选择信号BLKWL。

电压开关电路300响应于当执行用于将高电压提供到全局字线GWL的正常操作时被禁止的负电压读使能信号NEGREADEN，将高电压提供到全局字线GWL。

工作电压传输单元120响应于具有高电压(VPOS)电平的块选择信号BLKWL，将全局漏极选择线GDSL耦接到存储单元块200的漏极选择线DSL，将多条全局字线GWL<0>到GWL<n>耦接到存储单元块200的多条字线WL<0>到WL<n>，并且将全局源极选择线GSSL耦接到存储单元块200的源极选择线SSL。

电压开关电路300响应于负电压读使能信号NEGREADEN将高电压提供到全局字线GWL。

从而，通过多条全局字线GWL<0>到GWL<n>提供的正电势的编程电压、读电压、和验证电压可以被提供到多条字线WL<0>到WL<n>。

接下来，当输入地址与相应的存储单元块200的不匹配时，块地址译码器111输出高电平的使能信号EN_N。从而，产生逻辑低电平的控制信号VCON和高电平的负电压使能信号NEG_EN。

高电压提供电路112的反相器IV11接收高电平的使能信号EN_N并产生低电平的反相使能信号EN。三态阱高电压晶体管TWHVN1响应于低电平的控制信号VCON而导通。

此外，负电压提供电路113响应于高电平的负电压使能信号NEG_EN而被使能，因而将0V的地电压源VSS提供到输出节点NB。这里，负电压提供电路113的三态阱高电压晶体管TWHVN2导通，其中0V被提供到三态阱高电压晶体管TWHVN2的源极，0V的地电压源VSS提被供到其漏极和P阱结，并且2.3V的负电压使能信号NEG_EN被提供到其栅极。从而，输出节点NB输出逻辑低电平的块选择信号BLKWL。

工作电压传输单元120响应于逻辑低电平的块选择信号BLKWL，切断全局漏极选择线GDSL到存储单元块200的漏极选择线DSL、多条全局字线GWL<0>到GWL<n>到存储单元块200的多条字线WL<0>到WL<n>、以及全局源极选择线GSSL到存储单元块200的源极选择线SSL的连接。从而，工作电压不被提供到存储单元块200。

接下来，描述何时将负电压提供到已选择的存储单元块并且切断对未选择的存储单元块的负电压的提供。该情况下，使用负电压VNEG而不是地电压源VSS。

首先，当输入地址与相应的存储单元块200的地址匹配时，块地址译码器111输出低电平的使能信号EN_N。从而，产生逻辑高电平的控制信号VCON和具有负电压(VNEG)电平的负电压使能信号NEG_EN。

高电压提供电路112的反相器IV11接收低电平的使能信号EN_N并产生高电平的反相使能信号EN。三态阱高电压晶体管TWHVN1响应于高电平的控制信号VCON将高电平的反相使能信号EN传送到输出节点NB。从而，输出节点NB的电势借助反相使能信号EN的逻辑电平而升高，并且耗尽型NMOS晶体管DNMOS响应于输出节点NB的电势将高电压VPOS传送到高电压PMOS晶体管HVP。高电压PMOS晶体管HVP响应于由反相器IV12输出的低电平的输出信号而导通，因而将高电压VPOS提供到输出节点NB。从而，输出节点NB的电势进一步升高。结果，流过耗尽型NMOS晶体管DNMOS的电流量进一步增大以使得输出节点NB的电势升高到高电压(VPOS)电平。

这里，负电压提供电路113响应于具有负电压(VNEG)电平的负电压使能信号NEG_EN而被禁止。

因此，输出节点NB输出具有高电压(VPOS)电平的块选择信号BLKWL。

工作电压传输单元120响应于具有高电压(VPOS)电平的块选择信号BLKWL，将全局漏极选择线GDSL耦接到存储单元块200的漏极选择线DSL，将多条全局字线GWL<0>到GWL<n>耦接到存储单元块200的多条字线WL<0>到WL<n>，并且将全局源极选择线GSSL耦接到存储单元块200的源极选择线SSL。从而，通过多条全局字线GWL<0>到GWL<n>提供的负电压电势的读电压或验证电压可以被提供到多条字线WL<0>到WL<n>。

接下来，当输入地址与相应的存储单元块200的地址不匹配时，块地址译码器111输出高电平的使能信号EN_N。从而，产生负电压(VNEG)电平的控制信号VCON和高电平的负电压使能信号NEG_EN。

高电压提供电路112的反相器IV11接收高电平的使能信号EN_N并产生低电平的反相使能信号EN。三态阱高电压晶体管TWHVN1响应于低电平的控制信号VCON而导通。

此外，负电压提供电路113响应于高电平的负电压使能信号NEG_EN而被使能，因而将负电压VNEG提供到输出节点NB。从而，输出节点NB输出具有负电压(VNEG)电平的块选择信号BLKWL。

工作电压传输单元120响应于具有负电压(VNEG)电平的块选择信号BLKWL，切断全局漏极选择线GDSL到存储单元块200的漏极选择线DSL、多条全局字线GWL<0>到GWL<n>到存储单元块200的连接字线WL<0>到WL<n>、以及全局源极选择线GSSL到存储单元块200的源极选择线SSL的连接。从而，工作电压不被提供到存储单元块200。

图8示出当图5中的传输单元120接收负电压时提供负电压作为用于图2-4中的控制信号产生电路14的负电压VNEG且当传输单元120接收正电压时提供地电压作为负电压VNEG的电压选择电路。该电压选择电路可以是用于基于传输单元120接收正电压还是负电压来选择负电压和地电压之一的任何适当合适的电路。例如，该电压选择电路可以是多路器。

根据本公开的示范性实施例的块选择电路将高电压或负电压提供到已选择的存储单元块。从而，可以对相应的存储单元块的存储单元进行编程以具有负的阈电压。

本公开的示范性实施例提供能够通过使用三态阱高电压晶体管提供高电压和负电压的电压开关电路，其中非易失性存储器件使用该电压开关电路将高电压和负电压提供到存储单元块的已选择的字线。

对相关申请的交叉引用

本申请要求于2010年7月9日提交的韩国专利申请No.10-2010-0066486的优先权，其公开的全部内容以引用的方式合并于此。

Claims (21)

1.一种电压开关电路，包括：

正电压提供电路，被配置为响应于使能信号向控制节点提供正电压；

负电压提供电路，被配置为响应于负电压使能信号向该控制节点提供负电压；

控制信号产生电路，被配置为响应于该使能信号产生该负电压使能信号；以及

开关电路，被配置为响应于该控制节点的电势将具有正电势或负电势的输入电压传送到输出节点。

2.如权利要求1所述的电压开关电路，其中：

该正电压提供电路包括串联耦接在正电压提供端子与该控制节点之间的耗尽型晶体管和正电压晶体管，而且

该耗尽型晶体管被配置为响应于该控制节点的电势而被驱动，并且该正电压晶体管被配置为响应于该使能信号而被驱动。

3.如权利要求2所述的电压开关电路，其中该正电压提供电路进一步包括三态阱晶体管，用于将该使能信号的反相信号传送到该控制节点。

4.如权利要求1所述的电压开关电路，其中该负电压提供电路包括三态阱晶体管，用于响应于该负电压使能信号将负电压提供到该控制节点。

5.如权利要求1所述的电压开关电路，其中该开关电路包括三态阱晶体管，用于响应于该控制节点的电势将该输入电压传送到该输出节点。

6.如权利要求1所述的电压开关电路，其中当具有负电势的输入电压将要被传送到该输出节点时，该正电压提供电路进一步被配置为被禁止，该负电压提供电路进一步被配置为被使能，并且该控制信号产生单元进一步被配置为产生具有负电压的负电压使能信号。

7.如权利要求1所述的电压开关电路，其中当具有正电势的输入电压将要被传送到该输出节点时，该正电压提供电路进一步被配置为被使能，该负电压提供电路进一步被配置为被禁止，并且该控制信号产生单元进一步被配置为产生具有正电压的负电压使能信号。

8.如权利要求1所述的电压开关电路，其中：

当该使能信号具有逻辑低电平时，该控制信号产生电路进一步被配置为输出具有负电压的负电压使能信号，而且

当该使能信号具有逻辑高电平时，该控制信号产生电路进一步被配置为输出具有正电压的负电压使能信号。

9.如权利要求3所述的电压开关电路，其中：

当该使能信号具有逻辑低电平时，该控制信号产生电路进一步被配置为输出具有正电压的控制信号以导通该三态阱晶体管，

当该使能信号具有逻辑高电平时，该控制信号产生电路进一步被配置为输出具有负电压的控制信号以关断该三态阱晶体管。

10.如权利要求3所述的电压开关电路，进一步包括电压选择电路，其被配置为选择地电压与负电压中的一个作为将要从该电压选择电路输出的选择的电压，其中该负电压提供电路进一步被配置为在该电压选择电路选择地电压时将地电压提供到该控制节点。

11.如权利要求10所述的电压开关电路，其中该电压选择电路进一步被配置为基于该输入电压是正电势还是负电势来做出该选择。

12.一种非易失性存储器件，包括：

存储单元块；

块译码器电路，被配置为响应于块使能信号输出具有正电压的逻辑高且具有负电压的逻辑低的块选择信号并且选择该存储单元块；以及

工作电压传输单元，被配置为响应于该块选择信号将工作电压传送到该存储单元块。

13.如权利要求12所述的非易失性存储器件，其中该块译码器电路包括：

块地址译码器，被配置为在输入的地址信号与该存储单元块的地址匹配时响应于该块使能信号输出使能信号；

正电压提供电路，被配置为响应于该使能信号向控制节点提供正电压；

负电压提供电路，被配置为响应于负电压使能信号向该控制节点提供负电压；以及

控制信号产生电路，被配置为响应于该使能信号产生该负电压使能信号。

14.如权利要求12所述的非易失性存储器件，其中该工作电压传输单元包括多个三态阱晶体管，用于响应于该块选择信号，在将要执行正常操作时将具有正电势的工作电压提供到该存储单元块的多条字线，并且在将要执行负电压提供操作时将具有负电势的工作电压提供到所述多条字线。

15.如权利要求13所述的非易失性存储器件，其中：

该正电压提供电路包括串联耦接在正电压提供端子与该控制节点之间的耗尽型晶体管和正电压晶体管，而且

该耗尽型晶体管被配置为响应于该控制节点的电势而被驱动，并且该正电压晶体管被配置为响应于该使能信号而被驱动。

16.如权利要求15所述的非易失性存储器件，其中该正电压提供电路进一步包括三态阱晶体管，用于将该使能信号的反相信号传送到该控制节点。

17.如权利要求13所述的非易失性存储器件，其中该负电压提供电路包括三态阱晶体管，用于响应于该负电压使能信号将负电压传送到该控制节点。

18.如权利要求13所述的非易失性存储器件，其中当具有负电势的工作电压将要被传送到该存储单元块时，该正电压提供电路进一步被配置为被禁止，该负电压提供电路进一步被配置为被使能，并且该控制信号产生单元进一步被配置为产生具有负电压的负电压使能信号。

19.如权利要求13所述的非易失性存储器件，其中当具有正电势的工作电压将要被传送到该存储单元块时，该正电压提供电路进一步被配置为被使能，该负电压提供电路进一步被配置为被禁止，并且该控制信号产生单元进一步被配置为产生具有正电压的负电压使能信号。

20.如权利要求13所述的非易失性存储器件，其中：

当该使能信号具有逻辑低电平时，该控制信号产生电路进一步被配置为输出具有负电压的该负电压使能信号，而且

当该使能信号具有逻辑高电平时，该控制信号产生电路进一步被配置为输出具有正电压的该负电压使能信号。

21.如权利要求16所述的非易失性存储器件，其中：

当该使能信号具有逻辑低电平时，该控制信号产生电路进一步被配置为输出具有正电压的控制信号以导通该三态阱晶体管，而且

当该使能信号具有逻辑高电平时，该控制信号产生电路进一步被配置为输出具有负电压的控制信号以关断该三态阱晶体管。

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