CN105006247B - 高压开关电路和包括高压开关电路的非易失性存储器 - Google Patents

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Abstract

一种高压开关电路包括：高压开关，其适于响应于控制节点的电压来将输入端子的电压传送至输出端子；第一晶体管，其适于响应于反相的激活信号来将第一节点与控制节点电连接；第二晶体管，其适于响应于激活信号来将第一高压供应至第一节点；第三晶体管，其与第二晶体管并联连接，并且可响应于控制节点来操作；放电晶体管，其适于将控制节点放电；以及第一电平移位器，其适于改变初步激活信号的摆动电平，并且产生激活信号和反相的激活信号。

Description

高压开关电路和包括高压开关电路的非易失性存储器
相关申请的交叉引用
本申请要求2014年4月17日提交的申请号为10-2014-0046145的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种示例性实施例涉及一种用于传送高压的高压开关电路和包括高压开关电路的非易失性存储器。
背景技术
非易失性存储器即使其电源被中断也能保持数据。在这种非易失性存储器之中，当前普遍的浮栅型非易失性存储器利用设置在衬底的沟道区之上并且与衬底的沟道区绝缘的浮栅。具体地，非易失性存储器利用依赖于保留在浮栅的导电带中的电荷量的存储器单元的阈值电压。
非易失性存储器包括用于储存数据的存储器单元阵列。存储器单元阵列具有多个存储区块。每个存储区块具有多个页。每个页具有多个存储器单元。相应的存储器单元根据其阈值电压分布被分类为导通单元和关断单元。导通单元是被擦除的单元，而关断单元是被编程的单元。非易失性存储器以存储区块为单位来执行擦除操作，以及以页为单位来执行编程或读取操作。
非易失性存储器可以将1比特或更多比特的数据储存在单个存储器单元中。储存1比特的数据的存储器单元被称作为单电平单元(SLC)，而储存2比特或更多比特的数据的存储器单元被称作为多电平单元(MLC)。单电平单元具有通过其阈值电压确定出的被擦除的状态和被编程的状态。多电平单元具有通过其阈值电压确定出的被擦除状态和多个被编程的状态。
在具有多电平单元的非易失性存储器中，重要的是将被编程的状态的阈值电压分布的宽度变窄，并且由此保证相应的被编程状态之间的余量。通常，2比特的数据或3比特的数据被储存在非易失性存储器的多电平存储器单元中。在这方面，通过将被擦除的状态的电压和多个被编程的状态的部分阈值电压设定至负电平，可以改善具有多电平单元的非易失性存储器的性能和可靠性。
此外，包括在区块中的多个存储器单元通过多个开关与多个全局字线连接。在相应的区块被选中时，多个全局字线的电压被传送至通过多个高压开关与多个存储器单元连接的多个局部线，而在相应的区块未被选中时，多个全局字线的电压通过多个高压开关中断。因此，存在对以下高压开关及其控制技术的需求：高压开关在相应区块被选中时将全局字线的高压可靠地传送至局部线，而在相应区块未被选中时可靠地中断全局字线的高压。
发明内容
各种实施例针对一种能够可靠地传送并且中断高压的高压开关电路。具体地，各种实施例针对一种能够在使用低电源电压的器件中可靠地操作的高压开关电路。
在一个实施例中，一种高压开关电路可以包括：高压开关，其适于响应于控制节点的电压来将输入端子的电压传送至输出端子；第一晶体管，其适于响应于反相的激活信号来将第一节点与控制节点电连接；第二晶体管，其适于响应于激活信号来将第一高压供应至第一节点；第三晶体管，其与第二晶体管并联连接，并且可响应于控制节点来操作；放电晶体管，其适于将控制节点放电；以及第一电平移位器，其适于改变初步激活信号的摆动电平，并且产生激活信号和反相的激活信号。高压开关电路还可以包括适于通过改变初步激活信号的电平来产生激活信号和反相的激活信号的第二电平移位器。
第一电平移位器可以通过将初步激活信号的电平改变成从接地电压至电源电压的范围，来产生激活信号和反相的激活信号，激活信号和反相的激活信号的电平落在从接地电压至第二高压的范围内，第二高压比电源电压更高且比第一高压更低。此外，第二电平移位器可以通过将初步激活信号的电平改变成从接地电压至电源电压的范围来产生放电信号，放电信号的电平落在从负电压至电源电压的范围内。
高压开关可以包括高压NMOS晶体管，第一晶体管可以包括高压PMOS晶体管，第二晶体管可以包括耗尽型高压NMOS晶体管，第三晶体管可以包括耗尽型高压NMOS晶体管，以及放电晶体管可以包括高压NMOS晶体管。
在一个实施例中，一种非易失性存储器可以包括：单元区块，其包括多个单元；多个全局线；多个高压开关，其适于响应于控制节点的电压在单元区块中将多个全局线的电压传送至多个局部线；第一晶体管，其适于响应于反相的激活信号来将第一节点与控制节点电连接；第二晶体管，其适于响应于激活信号来将第一高压供应至第一节点；第三晶体管，其与第二晶体管并联连接，并且可响应于控制节点来操作；放电晶体管，其适于将控制节点放电；以及第一电平移位器，其适于通过改变初步激活信号的电平来产生激活信号和反相的激活信号。
附图说明
图1是根据一个实施例的高压开关电路的配置图。
图2是根据本发明的一个示例性实施例的高压开关电路的配置图。
图3是图2中所示的第一电平移位器的一个实例的配置图。
图4是图2中所示的第二电平移位器的一个实例的配置图。
图5是根据本发明的一个示例性实施例的非易失性存储器的配置图。
具体实施方式
以下将参照附图更详细地描述各种实施例。然而，本发明可以采用不同的形式来实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开将充分与完整，并且向本领域的技术人员充分地传达本发明的范围。在本公开中，相同的附图标记在本发明的各种附图和实施例中表示相似的部分。
图1是根据一个实施例的高压开关电路的配置图。
参见图1，高压开关电路可以包括：高压开关101、高压NMOS晶体管130和140、高压PMOS晶体管120、耗尽型高压NMOS晶体管110以及电平移位器150。
高压开关101可以响应于控制节点SW_GATE的电压来控制电压从输入端子HVIN至输出端子HVOUT的传输。高压开关101可以通过高压NMOS晶体管来配置。
电平移位器150可以将初步激活信号EN和反相的初步激活信号EN_N的摆动电平移位，并且可以产生预充电信号PRECH和放电信号DISCH。初步激活信号EN和反相的初步激活信号EN_N可以从接地电压VSS(0V)至电源电压VCC的电平(大约1.8V至大约2.3V)摆动，以及预充电信号PRECH和放电信号DISCH可以从比接地电压VSS更低的负电压VNEG(大约-0.1V至大约-2.0V)至电源电压VCC的电平摆动。初步激活信号EN可以将高压开关101导通或关断。在初步激活信号EN被激活时，高压开关101可以导通。
以下将参照图1来描述高压开关101的操作。
导通高压开关101
在初步激活信号EN被激活时，电平移位器150可以将预充电信号PRECH激活至电源电压VCC的电平，并且可以将放电信号DISCH去激活至负电压VNEG的电平。由于高压NMOS晶体管130通过预充电信号PRECH的激活而导通，所以控制节点SW_GATE的电压可以被预充电至VCC-Vth(阈值电压)。然后，耗尽型高压NMOS晶体管110可以通过正反馈来导通，以及高压PMOS晶体管120可以导通。因此，高压VPP(大约10V至大约30V)可以被传送至控制节点SW_GATE，并且高压开关101可以导通。
关断高压开关101
在初步激活信号EN被去激活时，电平移位器150可以将预充电信号PRECH去激活至负电压VNEG的电平，并且可以将放电信号DISCH激活至电源电压VCC的电平。高压NMOS晶体管140可以通过放电信号DISCH的激活来导通，并且负电压VNEG可以被传送至控制节点SW_GATE。因此，控制节点SW_GATE可以变成负电压VNEG的电平，以及高压开关101可以关断。
为了使如图1中所示配置的高压开关电路可靠地操作，应当假设电源电压VCC的电平足够高。如果在高压开关101的导通操作中，电源电压VCC的电平由于控制节点SW_GATE的预充电电平VCC-Vth变得过低而过低(例如，大约为1.5V或更小)，则可能难以通过正反馈将高压VPP传送至控制节点SW_GATE。此外，如果在高压开关101的关断操作中，电源电压VCC的电平由于高压PMOS晶体管120可能未关断而是低的，则可发生高压开关101难以关断的情况。
高压晶体管110、120、130以及140可以被设计成耐受高压。这种晶体管可以用三阱结构来实施。同时，耗尽型高压晶体管110可以具有负的阈值电压。附图示出施加至晶体管的体区的电压VNEG、VCC以及VSS。
图2是根据本发明的一个示例性实施例的高压开关电路的配置图。
参见图2，高压开关电路可以包括：高压开关201、第一晶体管230、第二晶体管210、第三晶体管220、放电晶体管240、第一电平移位器250以及第二电平移位器260。
高压开关201可以响应于控制节点SW_GATE的电压来控制电压从输入端子HVIN至输出端子HVOUT的传输。高压开关201可以通过高压NMOS晶体管来配置。
第一电平移位器250可以将初步激活信号EN和反相的初步激活信号EN_N的摆动电平移位，并且可以产生激活信号ENH和反相的激活信号ENH_N。初步激活信号EN和反相的初步激活信号EN_N可以从接地电压VSS(0V)至电源电压VCC的电平(大约1.8V至大约2.3V)摆动，以及激活信号ENH和反相的激活信号ENH_N可以从接地电压VSS至第二高压VHV的电平摆动。在初步激活信号EN被激活时，激活信号ENH可以被激活，而在初步激活信号EN被去激活时，反相的激活信号ENH_N可以被激活。第二高压VHV可以比电源电压VCC更高且比第一高压VPP(大约10V至大约30V)更低。例如，第二高压VHV可以具有大约4.5V的电压电平。初步激活信号EN可以导通或关断高压开关201。在初步激活信号EN被激活时，高压开关201可以导通。
第二电平移位器260可以改变初步激活信号EN和反相的初步激活信号EN_N的摆动电平，并且可以产生预充电信号PRECH和放电信号DISCH。初步激活信号EN和反相的初步激活信号EN_N可以从接地电压VSS至电源电压VCC的电平摆动，以及预充电信号PRECH和放电信号DISCH可以从比接地电压VSS更低的负电压VNEG(大约-0.1V至大约-2.0V)至电源电压VCC的电平摆动。
第一晶体管230可以响应于反相的激活信号ENH_N来将第一节点A与控制节点SW_GATE电连接。第一晶体管230可以是高压PMOS晶体管。
第二晶体管210可以响应于激活信号ENH来将第一高压VPP供应至第一节点A。第三晶体管220可以与第二晶体管210并联连接，并且可以通过控制节点SW_GATE来控制。第二晶体管210和第三晶体管220中的每个可以是具有负的阈值电压(Vth)的耗尽型高压NMOS晶体管。
放电晶体管240可以响应于放电信号DISCH来将控制节点SW_GATE放电。放电晶体管240可以是高压NMOS晶体管。
以下将参照图2来描述高压开关201的操作。
导通高压开关201
在初步激活信号EN被激活时，第一电平移位器250可以将激活信号ENH激活至第二高压VHV的电平，以及可以将反相的激活信号ENH_N去激活至接地电压VSS的电平。此外，第二电平移位器260可以将放电信号DISCH去激活至负电压VNEG的电平。第二晶体管210可以通过激活信号ENH的激活来导通，并且第一晶体管230可以通过反相的激活信号ENH_N的去激活来导通。然后，控制节点SW_GATE的电压可以升高至第一高压VPP的电平，且因此高压开关201可以导通。此外，由于控制节点SW_GATE的电压用作正反馈，所以第三晶体管220也可以导通。
关断高压开关201
在初步激活信号EN被去激活时，第一电平移位器250可以将激活信号ENH去激活至接地电压VSS的电平，并且可以将反相的激活信号ENH_N激活至第二高压VHV的电平。此外，第二电平移位器260可以将放电信号DISCH激活至电源电压VCC的电平。放电晶体管240可以通过放电信号DISCH的激活来导通，并且控制节点SW_GATE的电压可以下降至负电压VNEG的电平，由此高压开关201可以关断。此时，晶体管210、220以及230可以关断。
根据本发明的一个示例性实施例，电源电压VCC可以不涉及如图2中所示配置的高压开关电路的晶体管210、220以及230的导通和关断，且因此即使电源电压VCC的电平下降，高压开关201也可以可靠地导通和关断。此外，控制节点SW_GATE可以在不将控制节点SW_GATE预充电的情况下直接升高至第一高压VPP，且因此高压开关201可以在不具有例如，参照图1所述的用于将控制节点SW_GATE预充电的高压NMOS晶体管130的元件的情况下快速地导通。
图3是图2中所示的第一电平移位器250的一个实例的配置图。
参见图3，第一电平移位器250可以包括：第一NMOS晶体管N1，其响应于反相的初步激活信号EN_N来下拉驱动激活信号ENH；第二NMOS晶体管N2，其响应于初步激活信号EN来下拉驱动反相的激活信号ENH_N；第一PMOS晶体管P1，其响应于反相的激活信号ENH_N来将激活信号ENH驱动至第二高压VHV的电平；以及第二PMOS晶体管P2，其响应于激活信号ENH来将反相的激活信号ENH_N驱动至第二高压VHV的电平。
可以如以下表1简单地表示第一电平移位器250的操作。
[表1]
图4是图2中所示的第二电平移位器260的一个实例的配置图。
参见图4，第二电平移位器260可以包括：第三NMOS晶体管N3，其响应于放电信号DISCH来将预充电信号PRECH驱动至负电压VNEG的电平；第四NMOS晶体管N4，其响应于预充电信号PRECH来将放电信号DISCH驱动至负电压VNEG的电平；第三PMOS晶体管P3，其响应于反相的初步激活信号EN_N来上拉驱动预充电信号PRECH；以及第四PMOS晶体管P4，其响应于初步激活信号EN来上拉驱动放电信号DISCH。
可以如以下表2简单地表示第二电平移位器260的操作。
[表2]
图5是根据本发明的一个示例性实施例的非易失性存储器的配置图。图5示出具有参照图2所述的高压开关电路的非易失性存储器作为一个实例。
参见图5，非易失性存储器可以包括单元区块510，单元区块包括：多个存储器单元MC<0:N>、漏极选择晶体管DST和源极选择晶体管SST、用于在单元区块510中将多个全局线GWL<0:N>、GDSL以及GSSL的电压传送至多个局部线WL<0:N>、DSL以及SSL的多个高压开关201<0:K>、以及区块地址解码器520。非易失性存储器还可以包括参照图2所述的用于控制多个高压开关201<0:K>的导通和关断的高压开关电路。
区块地址解码器520可以将地址ADD解码，并且在单元区块510被选中要存取(即进行选择使得在单元区块510中执行读取或编程操作)时将初步激活信号EN激活。如上所述，在初步激活信号EN被激活时，控制节点SW_GATE的电压电平可以变得能够导通高压开关201<0:K>。因此，高压开关201<0:K>可以导通，并且全局线GWL<0:N>、GDSL以及GSSL的电压电平可以被传送至局部线WL<0:N>、DSL以及SSL。在初步激活信号EN被去激活时，高压开关201<0:K>关断，并且全局线GWL<0:N>、GDSL以及GSSL的电压电平可以中断，使得其不被传送至局部线WL<0:N>、DSL以及SSL。
从以上描述显而易见的是，根据实施例，高压开关电路可以可靠地传送并且中断高压。因此，高压开关电路可以在使用低电源电压的器件中可靠地操作。
尽管已经出于说明性的目的描述了各种实施例，但是对于本领域的技术人员显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种高压开关电路，包括：
高压开关，其适于响应于控制节点的电压来将输入端子的电压传送至输出端子；
第一晶体管，其适于响应于反相的激活信号来将第一节点与所述控制节点电连接；
第二晶体管，其适于响应于激活信号来将第一高压供应至所述第一节点；
第三晶体管，其与所述第二晶体管并联连接，并且可响应于所述控制节点来操作；
放电晶体管，其适于将所述控制节点放电；以及
第一电平移位器，其适于通过改变初步激活信号的电平来产生所述激活信号和所述反相的激活信号。
技术方案2.如技术方案1所述的高压开关电路，还包括第二电平移位器，其适于通过改变所述初步激活信号的电平来产生控制所述放电晶体管的放电信号。
技术方案3.如技术方案2所述的高压开关电路，其中，所述第一电平移位器通过将所述初步激活信号的电平改变成从接地电压至电源电压的范围，来产生所述激活信号和所述反相的激活信号，所述激活信号和所述反相的激活信号的电平落在从所述接地电压至第二高压的范围内，所述第二高压比所述电源电压更高且比所述第一高压更低。
技术方案4.如技术方案3所述的高压开关电路，其中，所述第二电平移位器通过将所述初步激活信号的电平改变成从所述接地电压至所述电源电压的范围来产生所述放电信号，所述放电信号的电平落在从负电压至所述电源电压的范围内。
技术方案5.如技术方案1所述的高压开关电路，
其中，所述高压开关包括高压NMOS晶体管，
其中，所述第一晶体管包括高压PMOS晶体管，
其中，所述第二晶体管包括耗尽型高压NMOS晶体管，
其中，所述第三晶体管包括耗尽型高压NMOS晶体管，以及
其中，所述放电晶体管包括高压NMOS晶体管。
技术方案6.如技术方案4所述的高压开关电路，其中，所述第一电平移位器包括：
第一NMOS晶体管，其适于响应于反相的初步激活信号来下拉驱动所述激活信号；
第二NMOS晶体管，其适于响应于所述初步激活信号来下拉驱动所述反相的激活信号；
第一PMOS晶体管，其适于响应于所述反相的激活信号来将所述激活信号驱动至所述第二高压的电平；以及
第二PMOS晶体管，其适于响应于所述激活信号来将所述反相的激活信号驱动至所述第二高压的电平。
技术方案7.如技术方案6所述的高压开关电路，其中，所述第二电平移位器包括：
第三NMOS晶体管，其适于响应于所述放电信号来将预充电信号驱动至所述负电压的电平；
第四NMOS晶体管，其适于响应于所述预充电信号来将所述放电信号驱动至所述负电压的电平；
第三PMOS晶体管，其适于响应于所述反相的初步激活信号来上拉驱动所述预充电信号；以及
第四PMOS晶体管，其适于响应于所述初步激活信号来上拉驱动所述放电信号。
技术方案8.一种非易失性存储器，包括：
单元区块，其包括多个单元；
多个全局线；
多个高压开关，其适于响应于控制节点的电压在所述单元区块中将所述多个全局线的电压传送至多个局部线；
第一晶体管，其适于响应于反相的激活信号来将第一节点与所述控制节点电连接；
第二晶体管，其适于响应于激活信号来将第一高压供应至所述第一节点；
第三晶体管，其与所述第二晶体管并联连接，并且可响应于所述控制节点操作；
放电晶体管，其适于将所述控制节点放电；以及
第一电平移位器，其适于通过改变初步激活信号的电平来产生所述激活信号和所述反相的激活信号。
技术方案9.如技术方案8所述的非易失性存储器，其中，在进行选择时所述初步激活信号被激活，使得所述单元区块被存取。
技术方案10.如技术方案8所述的非易失性存储器，还包括第二电平移位器，其适于通过改变所述初步激活信号的所述电平来产生控制所述放电晶体管的放电信号。
技术方案11.如技术方案10所述的非易失性存储器，其中，所述第一电平移位器适于通过将所述初步激活信号的电平改变成从接地电压至电源电压的范围，来产生所述激活信号和所述反相的激活信号，所述激活信号和所述反相的激活信号的电平落在从所述接地电压至第二高压的范围内，所述第二高压比所述电源电压更高且比所述第一高压更低。
技术方案12.如技术方案11所述的非易失性存储器，其中，所述第二电平移位器适于通过将所述初步激活信号的电平改变成从所述接地电压至所述电源电压的范围来产生所述放电信号，所述放电信号的电平落在从负电压至所述电源电压的范围内。
技术方案13.如技术方案8所述的非易失性存储器，
其中，所述高压开关中的每个包括高压NMOS晶体管，
其中，所述第一晶体管包括高压PMOS晶体管，
其中，所述第二晶体管包括耗尽型高压NMOS晶体管，
其中，所述第三晶体管包括耗尽型高压NMOS晶体管，以及
其中，所述放电晶体管包括高压NMOS晶体管。
技术方案14.如技术方案12所述的非易失性存储器，其中，所述第一电平移位器包括：
第一NMOS晶体管，其适于响应于反相的初步激活信号来下拉驱动所述激活信号；
第二NMOS晶体管，其适于响应于所述初步激活信号来下拉驱动所述反相的激活信号；
第一PMOS晶体管，其适于响应于所述反相的激活信号来将所述激活信号驱动至所述第二高压的电平；以及
第二PMOS晶体管，其适于响应于所述激活信号来将所述反相的激活信号驱动至所述第二高压的电平。
技术方案15.如技术方案14所述的非易失性存储器，其中，所述第二电平移位器包括：
第三NMOS晶体管，其适于响应于所述放电信号来将预充电信号驱动至所述负电压的电平；
第四NMOS晶体管，其适于响应于所述预充电信号来将所述放电信号驱动至所述负电压的电平；
第三PMOS晶体管，其适于响应于所述反相的初步激活信号来上拉驱动所述预充电信号；以及
第四PMOS晶体管，其适于响应于所述初步激活信号来上拉驱动所述放电信号。

Claims (15)

1.一种高压开关电路，包括：
高压开关，其适于响应于控制节点的电压来将输入端子的电压传送至输出端子；
第一晶体管，其适于响应于反相的激活信号来将第一节点与所述控制节点电连接；
第二晶体管，其适于响应于激活信号来将第一高压供应至所述第一节点；
第三晶体管，其与所述第二晶体管并联连接，并且可响应于所述控制节点来操作；
放电晶体管，其适于将所述控制节点放电；以及
第一电平移位器，其适于通过改变初步激活信号的电平来产生所述激活信号和所述反相的激活信号。
2.如权利要求1所述的高压开关电路，还包括第二电平移位器，其适于通过改变所述初步激活信号的电平来产生控制所述放电晶体管的放电信号。
3.如权利要求2所述的高压开关电路，其中，所述第一电平移位器通过将所述初步激活信号的电平改变成从接地电压至电源电压的范围，来产生所述激活信号和所述反相的激活信号，所述激活信号和所述反相的激活信号的电平落在从所述接地电压至第二高压的范围内，所述第二高压比所述电源电压更高且比所述第一高压更低。
4.如权利要求3所述的高压开关电路，其中，所述第二电平移位器通过将所述初步激活信号的电平改变成从所述接地电压至所述电源电压的范围来产生所述放电信号，所述放电信号的电平落在从负电压至所述电源电压的范围内。
5.如权利要求1所述的高压开关电路，
其中，所述高压开关包括高压NMOS晶体管，
其中，所述第一晶体管包括高压PMOS晶体管，
其中，所述第二晶体管包括耗尽型高压NMOS晶体管，
其中，所述第三晶体管包括耗尽型高压NMOS晶体管，以及
其中，所述放电晶体管包括高压NMOS晶体管。
6.如权利要求4所述的高压开关电路，其中，所述第一电平移位器包括：
第一NMOS晶体管，其适于响应于反相的初步激活信号来下拉驱动所述激活信号；
第二NMOS晶体管，其适于响应于所述初步激活信号来下拉驱动所述反相的激活信号；
第一PMOS晶体管，其适于响应于所述反相的激活信号来将所述激活信号驱动至所述第二高压的电平；以及
第二PMOS晶体管，其适于响应于所述激活信号来将所述反相的激活信号驱动至所述第二高压的电平。
7.如权利要求6所述的高压开关电路，其中，所述第二电平移位器包括：
第三NMOS晶体管，其适于响应于所述放电信号来将预充电信号驱动至所述负电压的电平；
第四NMOS晶体管，其适于响应于所述预充电信号来将所述放电信号驱动至所述负电压的电平；
第三PMOS晶体管，其适于响应于所述反相的初步激活信号来上拉驱动所述预充电信号；以及
第四PMOS晶体管，其适于响应于所述初步激活信号来上拉驱动所述放电信号。
8.一种非易失性存储器，包括：
单元区块，其包括多个单元；
多个全局线；
多个高压开关，其适于响应于控制节点的电压在所述单元区块中将所述多个全局线的电压传送至多个局部线；
第一晶体管，其适于响应于反相的激活信号来将第一节点与所述控制节点电连接；
第二晶体管，其适于响应于激活信号来将第一高压供应至所述第一节点；
第三晶体管，其与所述第二晶体管并联连接，并且可响应于所述控制节点操作；
放电晶体管，其适于将所述控制节点放电；以及
第一电平移位器，其适于通过改变初步激活信号的电平来产生所述激活信号和所述反相的激活信号。
9.如权利要求8所述的非易失性存储器，其中，在进行选择时所述初步激活信号被激活，使得所述单元区块被存取。
10.如权利要求8所述的非易失性存储器，还包括第二电平移位器，其适于通过改变所述初步激活信号的所述电平来产生控制所述放电晶体管的放电信号。
11.如权利要求10所述的非易失性存储器，其中，所述第一电平移位器适于通过将所述初步激活信号的电平改变成从接地电压至电源电压的范围，来产生所述激活信号和所述反相的激活信号，所述激活信号和所述反相的激活信号的电平落在从所述接地电压至第二高压的范围内，所述第二高压比所述电源电压更高且比所述第一高压更低。
12.如权利要求11所述的非易失性存储器，其中，所述第二电平移位器适于通过将所述初步激活信号的电平改变成从所述接地电压至所述电源电压的范围来产生所述放电信号，所述放电信号的电平落在从负电压至所述电源电压的范围内。
13.如权利要求8所述的非易失性存储器，
其中，所述高压开关中的每个包括高压NMOS晶体管，
其中，所述第一晶体管包括高压PMOS晶体管，
其中，所述第二晶体管包括耗尽型高压NMOS晶体管，
其中，所述第三晶体管包括耗尽型高压NMOS晶体管，以及
其中，所述放电晶体管包括高压NMOS晶体管。
14.如权利要求12所述的非易失性存储器，其中，所述第一电平移位器包括：
第一NMOS晶体管，其适于响应于反相的初步激活信号来下拉驱动所述激活信号；
第二NMOS晶体管，其适于响应于所述初步激活信号来下拉驱动所述反相的激活信号；
第一PMOS晶体管，其适于响应于所述反相的激活信号来将所述激活信号驱动至所述第二高压的电平；以及
第二PMOS晶体管，其适于响应于所述激活信号来将所述反相的激活信号驱动至所述第二高压的电平。
15.如权利要求14所述的非易失性存储器，其中，所述第二电平移位器包括：
第三NMOS晶体管，其适于响应于所述放电信号来将预充电信号驱动至所述负电压的电平；
第四NMOS晶体管，其适于响应于所述预充电信号来将所述放电信号驱动至所述负电压的电平；
第三PMOS晶体管，其适于响应于所述反相的初步激活信号来上拉驱动所述预充电信号；以及
第四PMOS晶体管，其适于响应于所述初步激活信号来上拉驱动所述放电信号。
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