KR20220075921A - 고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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KR20220075921A
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이현수
정선영
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Abstract

본 기술은 고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 고전압 스위치 회로는 복수의 펌프 전압들 중 하나를 출력 노드로 전송하여 고전압을 출력하기 위한 스위칭부; 및 상기 출력 노드와 내부 전원 전압 단자 사이에 연결되며, 상기 고전압을 내부 전원 전압 레벨로 디스차지하기 위한 디스차지부를 포함하며, 상기 디스차지부는 트리플 웰 트랜지스터를 포함한다.

Description

고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치{High voltage switch circuit and semiconductor memory device having the same}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 블럭 디코더에 공급되는 고전압을 빠르게 디스차지할 수 있는 고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 고전압 스위치 회로는 복수의 펌프 전압들 중 하나를 출력 노드로 전송하여 고전압을 출력하기 위한 스위칭부; 및 상기 출력 노드와 내부 전원 전압 단자 사이에 연결되며, 상기 고전압을 내부 전원 전압 레벨로 디스차지하기 위한 디스차지부를 포함하며, 상기 디스차지부는 트리플 웰 트랜지스터를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 블록들 각각에 대응하며, 복수의 블록 선택 신호들에 응답하여 글로벌 워드라인들과 상기 복수의 메모리 블록들 각각의 로컬 워드라인들을 연결하기 위한 복수의 패스부들을 포함하는 패스 회로; 상기 복수의 메모리 블록들 각각에 대응하며, 고전압을 이용하여 상기 복수의 블록 선택 신호들 중 어느 하나를 생성하는 복수의 블럭 디코더들; 및 복수의 펌프 전압들 중 어느 하나를 스위칭하여 고전압으로 출력하기 위한 고전압 스위칭 회로를 포함하며, 상기 고전압 스위칭 회로는 트리플 웰 트랜지스터를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 메모리 블록 및 제2 메모리 블록을 포함하는 메모리 셀 어레이; 제1 블록 선택 신호에 응답하여 글로벌 워드라인들과 상기 제1 메모리 블록의 로컬 라인들을 연결하기 위한 제1 패스부 및 제2 블록 선택 신호에 응답하여 상기 글로벌 워드라인들과 상기 제2 메모리 블록의 로컬 라인들을 연결하기 위한 제2 패스부를 포함하는 패스 회로; 상기 제1 메모리 블록에 대응하며, 상기 제1 메모리 블록이 선택된 메모리 블록일 경우 상기 제1 블록 선택 신호를 생성하여 출력하는 제1 블럭 디코더; 상기 제2 메모리 블록에 대응하며, 상기 제2 메모리 블록이 상기 선택된 메모리 블록일 경아 상기 제2 블록 선택 신호를 생성하여 출력하는 제2 블럭 디코더; 및 복수의 펌프 전압들을 수신하고, 수신된 상기 복수의 펌프 전압들 중 어느 하나를 상기 제1 및 제2 블럭 디코더에 고전압을 공급하기 위한 고전압 스위치 회로를 포함하며, 상기 고전압 스위치 회로는 상기 선택된 메모리 블록의 제반 동작이 완료되면 상기 고전압을 설정 레벨로 디스차지한다.
본 기술은 블럭 디코더에 공급되는 고전압을 빠르게 디스차지함으로써, 비 선택된 메모리 블록의 오동작을 억제할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 제1 메모리 블록(110A)과 제1 패스부(161)를 구체적으로 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 고전압 스위치 회로(130)를 구체적으로 설명하기 위한 회로도이다.
도 4는 도 3의 트리플 웰 트랜지스터를 설명하기 위한 단면도이다.
도 5는 도 1에 도시된 제1 블럭 디코더(140)를 구체적으로 설명하기 위한 회로도이다.
도 6은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성 회로(120), 고전압 스위치 회로(130), 제1 및 제2 블럭 디코더(140, 150), 패스 회로(160)을 포함하여 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함하여 구성될 수 있다. 본 발명의 실시 예에서는 설명의 편의를 위해 제1 메모리 블록(BLK0; 110A) 및 제2 메모리 블록(BLK1; 110B)을 포함하는 것으로 설명 및 도시하였으나, 이에 한정되지 아니하고 메모리 셀 어레이(110)는 적어도 2개 이상의 메모리 블록들을 포함하여 구성될 수 있다.
제1 메모리 블록(BLK0; 110A) 및 제2 메모리 블록(BLK1; 110B) 각각은 복수의 메모리 셀들을 포함할 수 있다. 예를 들면, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 동일한 워드 라인에 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 또한 제1 메모리 블록(BLK0; 110A) 및 제2 메모리 블록(BLK1; 110B) 각각은 다수의 셀 스트링을 포함할 수 있다.
제1 메모리 블록(BLK0; 110A)과 패스 회로(160)의 제1 패스부(161) 사이에 로컬 워드 라인들(L_WL)이 연결되며, 제2 메모리 블록(BLK1; 110B)과 패스 회로(160)의 제2 패스부(162) 사이에 로컬 워드 라인들(L_WL)이 연결될 수 있다.
전압 생성 회로(120)는 프로그램 동작, 리드 동작, 소거 동작 시 메모리 셀 어레이(110)에 포함된 제1 메모리 블록(BLK0; 110A) 및 제2 메모리 블록(BLK1; 110B) 중 선택된 메모리 블록의 로컬 워드 라인들(L_WL)에 인가하기 위한 동작 전압들을 생성하고, 생성된 동작 전압들을 글로벌 워드라인들(GWL)으로 출력한다.
또한, 전압 생성 회로(120)는 프로그램 펌프 전압(VPERPMP) 및 패스 펌프 전압(VPASSPMP) 등을 생성하여 고전압 스위치 회로(130)로 출력한다.
전압 생성 회로(120)는 펌프 회로(121) 및 레귤레이터(122)를 포함하여 구성될 수 있다. 펌프 회로(121)는 펌핑 동작을 수행하여 프로그램 펌프 전압(VPERPMP) 및 패스 펌프 전압(VPASSPMP) 등을 생성할 수 있다. 레귤레이터(122)는 펌프 회로(121)에서 생성된 전압들을 레귤레이션하여 글로벌 워드라인들(GWL)으로 출력하기 위한 동작 전압들을 생성할 수 있다.
고전압 스위치 회로(130)는 전압 생성 회로(120)로부터 수신되는 프로그램 펌프 전압(VPERPMP) 및 패스 펌프 전압(VPASSPMP) 등을 스위칭하여 제1 블럭 디코더(140) 및 제2 블럭 디코더(150)에 공급되는 고전압(VBLC)을 출력할 수 있다. 예를 들어, 프로그램 동작 시 고전압 스위치 회로(130)는 프로그램 펌프 전압(VPERPMP)을 스위칭하여 고전압(VBLC)을 출력하고, 리드 동작 시 패스 펌프 전압(VPASSPMP)을 스위칭하여 고전압(VBLC)을 출력할 수 있다.
고전압 스위치 회로(130)는 현재 수행 중인 동작이 완료되면 프로그램 펌프 전압(VPERPMP)의 전위 또는 패스 펌프 전압(VPASSPMP)의 전위를 가지는 고전압(VBLC)을 내부 전원 전압의 전위로 디스차지할 수 있다.
제1 블럭 디코더(140)는 제1 패스부(161) 및 제1 메모리 블록(BLK0; 110A)에 대응되고, 제2 블럭 디코더(150)는 제2 패스부(162) 및 제2 메모리 블록(BLK1; 110B)에 대응된다.
제1 블럭 디코더(140)는 프로그램 동작, 리드 동작, 또는 소거 동작 시 제1 메모리 블록(BLK0; 110A)이 선택될 경우, 고전압 스위치 회로(130)로부터 수신되는 고전압(VBLC)을 이용하여 제1 블럭 선택 신호(BLKWL0)를 생성하여 출력한다.
제2 블럭 디코더(150)는 프로그램 동작, 리드 동작, 또는 소거 동작 시 제2 메모리 블록(BLK1; 110B)이 선택될 경우, 고전압 스위치 회로(130)로부터 수신되는 고전압(VBLC)을 이용하여 제2 블럭 선택 신호(BLKWL1)를 생성하여 출력한다.
패스 회로(160)는 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 각각에 대응하는 복수의 패스부를 포함하여 구성된다. 예를 들어 패스 회로(160)는 제1 메모리 블록(BLK0; 110A)에 대응하는 제1 패스부(161) 및 제2 메모리 블록(BLK1; 110B)에 대응하는 제2 패스부(162)를 포함하여 구성될 수 있다.
제1 패스부(161)는 글로벌 워드라인들(GWL)과 제1 메모리 블록(BLK0; 110A)의 로컬 워드라인들(L_WL) 사이에 연결되며, 제1 블럭 선택 신호(BLKWL0)에 응답하여 글로벌 워드라인들(GWL)과 제1 메모리 블록(BLK0; 110A)의 로컬 워드라인들(L_WL)을 서로 전기적으로 연결한다. 즉, 글로벌 워드라인들(GWL)을 통해 수신되는 동작 전압들을 제1 메모리 블록(BLK0; 110A)의 로컬 워드라인들(L_WL)로 출력한다.
제2 패스부(162)는 글로벌 워드라인들(GWL)과 제2 메모리 블록(BLK1; 110B)의 로컬 워드라인들(L_WL) 사이에 연결되며, 제2 블럭 선택 신호(BLKWL1)에 응답하여 글로벌 워드라인들(GWL)과 제2 메모리 블록(BLK1; 110B)의 로컬 워드라인들(L_WL)을 서로 전기적으로 연결한다. 즉, 글로벌 워드라인들(GWL)을 통해 수신되는 동작 전압들을 제2 메모리 블록(BLK1; 110B)의 로컬 워드라인들(L_WL)로 출력한다.
상술한 반도체 메모리 장치는 메모리 셀 어레이(110)에 포함된 하나의 메모리 블록(예를 들어 BLK0)에 대한 프로그램 동작이 완료된 후 다른 메모리 블록(예를 들어 BLK1)에 대한 동작을 수행하기 전에 고전압(VBLC)을 빠르게 디스차지하여야 한다. 예를 들어, 제1 메모리 블록(BLK0; 110A)에 대한 프로그램 동작 이 후, 제2 메모리 블록(BLK1; 110B)에 대한 리드 동작을 수행할 경우, 제1 메모리 블록(BLK0; 110A)에 대한 프로그램 동작 시 프로그램 펌프 전압(VPERPMP)을 스위칭하여 생성된 고전압(VBLC)이 제2 메모리 블록(BLK1; 110B)에 대한 리드 동작의 시작 시점까지 설정 전위 이하로 디스차지되지 않으면, 제2 메모리 블록(BLK1; 110B)의 리드 동작 시 제1 메모리 블록(BLK0; 110A)에 대응하는 제1 블럭 디코더(140)가 설정 전위보다 높은 고전압(VBLC)을 계속적으로 공급받아 제1 블럭 선택 신호(BLKWL0)가 활성화 상태를 유지할 수 있다. 이에 따라 제2 메모리 블록(BLK1; 110B)의 리드 동작 시 제1 메모리 블록(BLK0; 110A)의 로컬 워드라인들(L_WL)에 동작 전압이 인가될 수 있다. 이를 방지하기 위하여, 고전압 스위치 회로(130)는 선택된 메모리 블록에 대한 동작이 완료되면 고전압(VBLC)을 이 후 선택된 메모리 블록에 대한 동작을 수행하기 이전에 설정 전위보다 낮은 상태로 디스차지하여야 한다.
도 2는 도 1에 도시된 제1 메모리 블록(110A)과 제1 패스부(161)를 구체적으로 설명하기 위한 회로도이다.
도 1에 도시된 제1 메모리 블록(110A)과 제2 메모리 블록(110B)는 서로 유사한 구조를 가지며, 제1 패스부(161) 및 제2 패스부(162)는 서로 유사한 구조를 가질 수 있다. 본 발명의 실시 예에서는 설명의 편의를 위해 제1 메모리 블록(110A)과 제1 패스부(161)를 일예로 설명하도록 한다.
도 2를 참조하면, 제1 메모리 블록(110A)은 공통 소스 라인(CSL)과 다수의 비트 라인들(BL1~BLm) 사이에 각각 연결된 다수의 셀 스트링들(ST1~STm)을 포함한다. 다수의 셀 스트링들(ST1~STm) 각각은 서로 동일한 구조를 갖는다. 제1 스트링(ST1)은 공통 소스 라인(CSL)과 비트 라인(BL1) 사이에 직렬 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC0 내지 MCn) 및 드레인 선택 트랜지스터(DST)를 포함하며, 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC0 내지 MCn) 및 드레인 선택 트랜지스터(DST) 각각은 로컬 워드 라인들(L_WL)에 연결된다.
제1 패스부(161)는 글로벌 워드 라인들(G_WL)과 로컬 워드 라인들(L_WL)사이에 연결된다. 제1 패스부(161)는 제1 블록 선택 신호(BLKWL0)에 응답하여 턴온 또는 턴오프되는 다수의 고 전압 트랜지스터들(HT1~HTk)을 포함할 수 있다.
제1 패스부(161)는 제1 블럭 디코더(도 1의 140)에서 출력되는 제1 블록 선택 신호(BLKWL0)에 응답하여 전압 생성 회로(도 1의 120)에서 생성된 다수의 동작 전압들을 제1 메모리 블록(110A)으로 전달하거나 차단할 수 있다. 이 때, 제1 메모리 블록(110A)이 선택된 메모리 블록일 경우, 고 전위 레벨을 갖는 제1 블록 선택 신호(BLKWL0)가 제1 패스부(161)에 인가된다. 이로 인해, 다수의 고 전압 트랜지스터들(HT1~HTk)이 모두 턴온되고, 다수의 동작 전압들을 제1 메모리 블록(110A)으로 전달된다. 또한, 제1 메모리 블록(110A)이 비 선택된 메모리 블록일 경우, 음 전압의 전위 레벨을 갖는 제1 블록 선택 신호(BLKWL0)가 패스 회로(160)에 인가된다. 이로 인해, 다수의 고 전압 트랜지스터들(HT1~HTk)이 모두 턴오프되고, 제1 패스부(161)는 다수의 동작 전압들이 제1 메모리 블록(110A)으로 전달되는 것을 차단한다.
도 3은 도 1에 도시된 고전압 스위치 회로(130)를 구체적으로 설명하기 위한 회로도이다.
도 3을 참조하면, 고전압 스위치 회로(130)는 스위칭부(131) 및 디스차지부(132)를 포함하여 구성될 수 있다.
스위칭부(131)는 복수의 스위칭 소자들로 구성될 수 있다. 디플리션 트랜지스터(DHVN1)은 프로그램 펌프 전압(VPERPMP)을 수신하고, 제1 스위칭 신호(SW1)에 응답하여 프로그램 펌프 전압(VPERPMP)을 출력 노드(Vout)로 출력한다. 제1 고전압 트랜지스터(HVN1)는 패스 펌프 전압(VPASSPMP)을 수신하고, 제2 스위칭 신호(SW2)에 응답하여 패스 펌프 전압(VPASSPMP)을 출력 노드(Vout)로 출력한다. 제2 고전압 트랜지스터(HVN2)는 외부 전압(VEXT)을 수신하고, 제3 스위칭 신호(SW3)에 응답하여 외부 전압(VEXT)을을 출력 노드(Vout)로 출력한다. 출력 노드(Vout)는 도 1의 제1 및 제2 블럭 디코더(140, 150)으로 공급되는 고전압(VBLC)을 출력한다.
디스차지부(132)는 출력 노드(Vout)의 전위를 디스차지한다. 예를 들어, 디스차지부(132)는 선택된 메모리 블록의 제반 동작이 완료된 후 다음 메모리 블록의 제반 동작이 수행되기 이전에 출력 노드(Vout)의 전위를 내부 전원 전압(VCCI) 레벨로 디스차지한다.
디스차지부(132)는 트리플 웰 트랜지스터(THVN1)로 구성될 수 있다. 트리플 웰 트랜지스터(THVN1)는 출력 노드(Vout)와 내부 전원 전압(VCCI)이 수신되는 단자 사이에 연결되며, 디스차지 신호(DIS)에 응답하여 출력 노드(Vout)를 내부 전원 전압(VCCI) 레벨로 디스차지한다. 디스차지 신호(DIS)는 선택된 메모리 블록의 제반 동작이 완료된 후 활성화되고, 다음 선택될 메모리 블록의 제반 동작이 수행되기 이전에 비활성화된다.
도 4는 도 3의 트리플 웰 트랜지스터를 설명하기 위한 단면도이다.
도 4를 참조하면, 트리플 웰 트랜지스터의 드레인(N+)에는 예를 들어 0 내지 28V의 전위를 가지는 고전압(VBLC)이 인가되고, 소스(N+)에는 예를 들어 1.9V의 내부 전원 전압(VCCI)가 인가되며, 게이트에는 예를 들어 활성화 시 3.6V의 디스차지 신호(DIS)가 인가된다. 트리플 웰 트랜지스터의 바디인 P웰(p-well)에는 소스(N+)에 인가되는 내부 전원 전압(VCCI)이 인가된다. 이에 따라 트리플 웰 트랜지스터의 소스와 바디(P웰) 간에는 전압 차이가 발생하지 않으며, 이에 따라 바디 이펙트(body effect)가 발생하지 않는다. 이에 따라, 트리플 웰 트랜지스터는 디스차지 신호(DIS)에 응답하여 고전압(VBLC)을 내부 전원 전압(VCCI)로 빠르게 디스차지할 수 있다. 본 발명의 실시 예에서는 P웰(p-well)을 감싸는 N웰(n-well)에도 내부 전원 전압(VCCI)을 인가하여, P웰(p-well) 및 N웰(n-well)간의 전류 흐름을 차단할 수 있다.
상술한 바와 같이 본원 발명에서는 고전압 스위칭 회로(130)에 포함된 디스차지부(132)를 트리플 웰 트랜지스터로 구성함으로써, 고전압(VBLC)을 빠른 시간 내에 내부 전원 전압(VCCI) 레벨로 디스차지할 수 있다. 예를 들어, 선택된 메모리 블록에 대한 제반 동작이 완료된 후 디스차지부(132)를 이용하여 고전압(VBLC)을 빠르게 디스차지하여 다음 선택된 메모리 블록에 대한 제반 동작 시 비 선택된 메모리 블록의 워드라인들에 동작 전압이 인가되는 문제점을 개선할 수 있다.
도 5는 도 1에 도시된 제1 블럭 디코더(140)를 구체적으로 설명하기 위한 회로도이다.
도 1의 제1 블럭 디코더(140) 및 제2 블럭 디코더(150)는 서로 유사한 구조를 가질 수 있으며, 설명의 편의를 위해 제1 블럭 디코더(140)를 일예로 설명하도록 한다.
제1 블럭 디코더(140)는 제어 신호 생성 회로(141), 전위 레벨 스위치 회로(142) 및 전압 인가 회로(143)를 포함할 수 있다.
제어 신호 생성 회로(141)는 다수의 NMOS 트랜지스터들(N11~N15), PMOS 트랜지스터들(P11 및 P12) 및 인버터(IV11)를 포함할 수 있다. PMOS 트랜지스터(P11)는 노드(B)와 내부 전원 전압(VCCI)이 인가되는 노드(A) 사이에 연결되고, 인에이블 신호(EN)에 응답하여 턴온 또는 턴오프된다. 다수의 NMOS 트랜지스터들(N11~N15)은 노드(B)와 접지 전압(VSSI)이 인가되는 단자 사이에 직렬로 연결된다. 다수의 NMOS 트랜지스터들(N12~N15)은 디코딩된 어드레스 신호들(XA, XB, XC, XD)에 각각 응답하여 턴온 또는 턴오프된다. NMOS 트랜지스터(N11)는 인에이블 신호(EN)에 응답하여 턴온 또는 턴오프된다. 인버터(IV11)는 노드(B)와 노드(C) 사이에 연결된다. 인버터(IV11)는 노드(B)의 전위 레벨에 대응하는 제어 신호(CON)를 반전시켜 노드(C)에 반전 제어 신호(CON_N)를 출력한다. PMOS 트랜지스터(P12)는 노드(B)와 내부 전원 전압(VCCI)이 인가되는 노드(A) 사이에 연결되고, 반전 제어 신호(CON_N)에 응답하여 턴온 또는 턴오프된다.
전위 레벨 스위치 회로(142)는 PMOS 트랜지스터들(P13 및 P14) 및 트리플 웰 트랜지스터들(THVN11 및 THVN12)을 포함할 수 있다. PMOS 트랜지스터(P13)는 노드(E)와 내부 전원 전압(VCCI)이 인가되는 노드(D) 사이에 연결되고, 제어 신호(CON)에 응답하여 턴온 또는 턴오프된다. PMOS 트랜지스터(P14)는 노드(F)와 내부 전원 전압(VCCI)이 인가되는 노드(D) 사이에 연결되고, 반전 제어 신호(CON_N)에 응답하여 턴온 또는 턴오프된다. 트리플 웰 트랜지스터(THVN11)는 노드(E)와 음 전압(VNEG)이 인가되는 노드(G) 사이에 연결되고, 노드(F)의 전위 레벨에 응답하여 턴온 또는 턴오프된다. 트리플 웰 트랜지스터(THVN12)는 노드(F)와 음 전압(VNEG)이 인가되는 노드(G) 사이에 연결되고, 노드(E)의 전위 레벨에 응답하여 턴온 또는 턴오프된다.
전압 인가 회로(143)는 디플리션 트랜지스터(DHVN11), 고 전압 트랜지스터(HVP11) 및 트리플 웰 트랜지스터(THVN13)를 포함할 수 있다. 디플리션 트랜지스터(DHVN11)와 고 전압 트랜지스터(HVP11)는 노드(H)와 고 전압(VBLC)이 인가되는 노드(I) 사이에 직렬로 연결된다. 디플리션 트랜지스터(DHVN11)는 노드(H)의 전위 레벨에 응답하여 턴온 또는 턴오프된다. 디플리션 트랜지스터(DHVN11)의 문턱 전압은 음의 값을 갖는다. 이로 인해, 디플리션 트랜지스터(DHVN11)의 게이트에 0V이상의 전압이 인가되면, 디플리션 트랜지스터(DHVN11)는 턴온된다. 고 전압 트랜지스터(HVP11)는 제어 신호(CON)에 응답하여 턴온 또는 턴오프된다. 고 전압 트랜지스터(HVP11)는 PMOS 트랜지스터로 구성될 수 있다. 트리플 웰 트랜지스터(THVN13)는 노드(E)와 노드(H) 사이에 연결되며, 블록 프리차지 신호(BLK_PRECH)에 응답하여 턴온 또는 턴오프된다.
제1 블럭 디코더(140)의 동작을 설명하면 다음과 같다.
인에이블 신호(EN)는 PMOS 트랜지스터(P11)에 로직 로우 레벨로 인가되고, PMOS 트랜지스터(P11)는 턴온된다. 이로 인해, 노드(B)는 내부 전원 전압(VCCI)의 전위 레벨을 갖도록 초기화된다.
이 후, 인에이블 신호(EN)는 내부 전원 전압(VCCI) 레벨로 활성화된다. 제1 블럭 디코더(140)에 대응하는 제1 메모리 블록(도 1의 110A)이 선택된 메모리 블록일 경우, 디코딩된 어드레스 신호들(XA, XB, XC, XD)이 모두 로직 하이 레벨로 인가되고, 다수의 NMOS 트랜지스터들(N12~N15)은 모두 턴온된다. 이에 따라 접지 전압(VSSI)이 노드(B)에 인가되고, 노드(B)의 전위 레벨에 대응하는 제어 신호(CON)는 로직 로우 레벨로 된다. 반전 제어 신호(CON_N)는 인버터(IV11)에 의해 로직 하이 레벨로 된다. 로직 로우 레벨의 제어 신호(CON)는 전위 레벨 스위치 회로(132_B)에 포함된 PMOS 트랜지스터(P13)에 인가되어 PMOS 트랜지스터(P13)는 턴온되고, 내부 전원 전압(VCCI)이 노드(E)에 출력된다. 이 때, 트리플 웰 트랜지스터(THVN13)는 내부 전원 전압(VCCI) 및 내부 전원 전압(VCCI)보다 높은 고 전압(HV)의 전위 레벨을 갖는 블록 프리차지 신호(BLK_PRECH)에 의해 제어된다. 설정된 시간 동안 블록 프리차지 신호(BLK_PRECH)는 트리플 웰 트랜지스터(THVN13)에 고 전압(HV)의 전위 레벨로 인가되어 트리플 웰 트랜지스터(THVN13)는 턴온된다. 따라서, 노드(E)에 출력된 내부 전원 전압(VCCI)이 노드(H)로 전달된다. 설정 시간 후, 블록 프리차지 신호(BLK_PRECH)는 트리플 웰 트랜지스터(THVN13)에 내부 전원 전압(VCCI)의 전위 레벨로 하향되어 인가된다. 디플리션 트랜지스터(DHVN11)는 노드(H)의 전위 레벨에 응답하여 턴온되고, 노드(I)를 통해 고전압(VBLC)이 고 전압 트랜지스터(HVP11)로 출력된다. 로직 로우 레벨의 제어 신호(CON)는 고 전압 트랜지스터(HVP11)에 인가되어 고 전압 트랜지스터(HVP11)가 턴온된다. 따라서, 고 전압(VBLC)이 노드(H)로 전달된다. 따라서, 노드(H)의 전위 레벨은 더욱 상승하게 되며, 디플리션 트랜지스터(DHVN11)를 통해 흐르는 전류량이 더욱 증가된다. 이로 인해, 노드(H)의 전위 레벨은 고전압(VBLC) 레벨만큼 상승되고, 블록 선택 신호(BLKWL)는 고 전압(VBLC) 레벨로 출력된다. 고 전압(VBLC)의 전위 레벨을 갖는 블록 선택 신호(BLKWL0)가 제1 블럭 디코더(140)로부터 출력되고, 이에 대응하여 전압 생성 회로(도 1의 120)에서 생성된 다수의 동작 전압들이 제1 메모리 블록(도 1의 110A)으로 전달된다.
제1 블럭 디코더(140)에 대응하는 제1 메모리 블록(도 1의 110A)이 비 선택된 메모리 블록일 경우, 디코딩된 어드레스 신호들(XA, XB, XC, XD) 중 적어도 어느 하나는 로직 로우 레벨로 인가되고, 노드(B)는 내부 전원 전압(VCCI)의 전위 레벨을 유지한다. 즉, 노드(B)의 전위 레벨에 대응하는 제어 신호(CON)는 로직 하이 레벨을 유지한다.
반전 제어 신호(CON_N)는 인버터(IV11)에 의해 로직 로우 레벨로 된다. 로직 로우 레벨의 반전 제어 신호(CON_N)는 전위 레벨 스위치 회로(142)에 포함된 PMOS 트랜지스터(P14)에 인가되고, PMOS 트랜지스터(P14)는 턴온된다. 이로 인해, 내부 전원 전압(VCCI)이 노드(F)에 전달된다. 트리플 웰 트랜지스터(THVN11)는 노드(F)의 전위 레벨에 응답하여 턴온된다. 따라서 노드(G)에 인가된 음 전압(VNEG)이 트리플 웰 트랜지스터(THVN11)를 통해 노드(E)로 출력된다. 이 때, 트리플 웰 트랜지스터(THVN13)는 내부 전원 전압(VCCI) 및 내부 전원 전압(VCCI)보다 높은 고 전압(HV)의 전위 레벨을 갖는 블록 프리차지 신호(BLK_PRECH)에 의해 제어된다. 노드(E)에 출력된 음 전압(VNEG)이 트리플 웰 트랜지스터(THVN13)에 의해 노드(H)로 전달된다. 로직 하이 레벨의 제어 신호(CON)는 고 전압 트랜지스터(HVP11)에 인가되고, 고 전압 트랜지스터(HVP11)는 턴오프된다. 디플리션 트랜지스터(DHVN11)는 음 전위 레벨을 갖는 노드(H)에 의해 턴오프된다. 이로 인해, 노드(H)로 전달된 음 전압(VNEG)이 블록 선택 신호(BLKWL)로 출력된다. 즉, 음 전압(VNEG)의 전위 레벨을 갖는 제1 블록 선택 신호(BLKWL0)가 제1 블럭 디코더(140)로부터 출력되고, 제1 패스부(도 1의 161)는 전압 생성 회로(도 1의 120)에서 생성된 다수의 동작 전압들이 제1 메모리 블록(도 1의 110A)으로 전달되는 것을 차단한다.
도 6은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 6을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략될 수 있다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결될 수 있다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성될 수 있다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성될 수 있다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 7을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할될 수 있다.
도 7에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성될 수 있다. 컨트롤러(2200)는 도 6을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성될 수 있다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 8을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결될 수 있다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장될 수 있다.
도 8에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 8에서, 도 7을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 6을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 6 및 도 7을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 전압 생성 회로
130 : 고전압 스위치 회로
140, 150 : 제1 블럭 디코더, 제2 블럭 디코더
160 : 패스 회로
131 : 스위칭부
132 : 디스차지부

Claims (14)

  1. 복수의 펌프 전압들 중 하나를 출력 노드로 전송하여 고전압을 출력하기 위한 스위칭부; 및
    상기 출력 노드와 내부 전원 전압 단자 사이에 연결되며, 상기 고전압을 내부 전원 전압 레벨로 디스차지하기 위한 디스차지부를 포함하며,
    상기 디스차지부는 트리플 웰 트랜지스터를 포함하는 고전압 스위칭 회로.
  2. 제 1 항에 있어서,
    상기 트리플 웰 트랜지스터의 드레인에는 상기 출력 노드가 연결되고, 상기 트리플 웰 트랜지스터의 소스 및 P웰에는 상기 내부 전원 전압이 인가되는 고전압 스위칭 회로.
  3. 제 2 항에 있어서,
    상기 P웰을 감싸는 N웰에는 상기 내부 전원 전압이 인가되는 고전압 스위칭 회로.
  4. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 블록들 각각에 대응하며, 복수의 블록 선택 신호들에 응답하여 글로벌 워드라인들과 상기 복수의 메모리 블록들 각각의 로컬 워드라인들을 연결하기 위한 복수의 패스부들을 포함하는 패스 회로;
    상기 복수의 메모리 블록들 각각에 대응하며, 고전압을 이용하여 상기 복수의 블록 선택 신호들 중 어느 하나를 생성하는 복수의 블럭 디코더들; 및
    복수의 펌프 전압들 중 어느 하나를 스위칭하여 고전압으로 출력하기 위한 고전압 스위칭 회로를 포함하며,
    상기 고전압 스위칭 회로는 트리플 웰 트랜지스터를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 고전압 스위칭 회로는 상기 복수의 펌프 전압들 중 어느 하나를 출력 노드로 전송하여 상기 고전압을 출력하기 위한 스위칭부; 및
    상기 출력 노드와 내부 전원 전압 단자 사이에 연결되며, 상기 고전압을 내부 전원 전압 레벨로 디스차지하기 위한 디스차지부를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 디스차지부는 상기 트리플 웰 트랜지스터를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 트리플 웰 트랜지스터의 드레인에는 상기 출력 노드가 연결되고, 상기 트리플 웰 트랜지스터의 소스 및 P웰에는 상기 내부 전원 전압이 인가되는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 P웰을 감싸는 N웰에는 상기 내부 전원 전압이 인가되는 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 디스차지부는 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 제반 동작이 완료되면 상기 고전압을 상기 내부 전원 전압 레벨로 디스차지하는 반도체 메모리 장치.
  10. 제1 메모리 블록 및 제2 메모리 블록을 포함하는 메모리 셀 어레이;
    제1 블록 선택 신호에 응답하여 글로벌 워드라인들과 상기 제1 메모리 블록의 로컬 라인들을 연결하기 위한 제1 패스부 및 제2 블록 선택 신호에 응답하여 상기 글로벌 워드라인들과 상기 제2 메모리 블록의 로컬 라인들을 연결하기 위한 제2 패스부를 포함하는 패스 회로;
    상기 제1 메모리 블록에 대응하며, 상기 제1 메모리 블록이 선택된 메모리 블록일 경우 상기 제1 블록 선택 신호를 생성하여 출력하는 제1 블럭 디코더;
    상기 제2 메모리 블록에 대응하며, 상기 제2 메모리 블록이 상기 선택된 메모리 블록일 경아 상기 제2 블록 선택 신호를 생성하여 출력하는 제2 블럭 디코더; 및
    복수의 펌프 전압들을 수신하고, 수신된 상기 복수의 펌프 전압들 중 어느 하나를 상기 제1 및 제2 블럭 디코더에 고전압을 공급하기 위한 고전압 스위치 회로를 포함하며,
    상기 고전압 스위치 회로는 상기 선택된 메모리 블록의 제반 동작이 완료되면 상기 고전압을 설정 레벨로 디스차지하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 고전압 스위칭 회로는 상기 복수의 펌프 전압들 중 어느 하나를 출력 노드로 전송하여 상기 고전압을 출력하기 위한 스위칭부; 및
    상기 출력 노드와 내부 전원 전압 단자 사이에 연결되며, 상기 고전압을 내부 전원 전압 레벨로 디스차지하기 위한 디스차지부를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 디스차지부는 상기 트리플 웰 트랜지스터를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 트리플 웰 트랜지스터의 드레인에는 상기 출력 노드가 연결되고, 상기 트리플 웰 트랜지스터의 소스 및 P웰에는 상기 내부 전원 전압이 인가되는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 P웰을 감싸는 N웰에는 상기 내부 전원 전압이 인가되는 반도체 메모리 장치.
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