KR102442215B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 반도체 메모리 장치는 제1 및 제2 메모리 블럭을 포함하는 메모리부와, 다수의 동작 전압들을 생성하여 제1 글로벌 워드라인들 또는 제2 글로벌 워드라인들에 전송하기 위한 전압 제공부와, 제1 제어 신호에 응답하여 상기 제1 글로벌 워드라인들과 제1 내부 글로벌 워드라인들을 스위칭하고, 제2 제어 신호에 응답하여 상기 제2 글로벌 워드라인들과 제2 내부 글로벌 워드라인들을 스위칭하기 위한 스위칭 회로, 및 블럭 선택 신호에 응답하여 상기 제1 내부 글로벌 워드라인들을 상기 제1 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하고 상기 제2 내부 글로벌 워드라인들을 상기 제2 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하기 위한 패스 회로를 포함하며, 상기 스위칭 회로는 상기 제1 및 제2 메모리 블럭 중 비 선택된 메모리 블럭에 대응하는 상기 제1 내부 글로벌 워드라인들 또는 상기 제2 내부 글로벌 워드라인들을 플로팅 상태가 되도록 제어한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(ProgrammaBL1e ROM), EPROM(ErasaBL1e ProgrammaBL1e ROM), EEPROM(Electrically ErasaBL1e ProgrammaBL1e ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명은 반도체 메모리 장치의 프로그램 동작 시 비 선택된 메모리 블럭의 채널에 전자들이 트랩되는 것을 방지하여 메모리 셀들의 문턱 전압 분포를 개선할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제1 및 제2 메모리 블럭을 포함하는 메모리부와, 다수의 동작 전압들을 생성하여 제1 글로벌 워드라인들 또는 제2 글로벌 워드라인들에 전송하기 위한 전압 제공부와, 제1 제어 신호에 응답하여 상기 제1 글로벌 워드라인들과 제1 내부 글로벌 워드라인들을 스위칭하고, 제2 제어 신호에 응답하여 상기 제2 글로벌 워드라인들과 제2 내부 글로벌 워드라인들을 스위칭하기 위한 스위칭 회로, 및 블럭 선택 신호에 응답하여 상기 제1 내부 글로벌 워드라인들을 상기 제1 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하고 상기 제2 내부 글로벌 워드라인들을 상기 제2 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하기 위한 패스 회로를 포함하며, 상기 스위칭 회로는 상기 제1 및 제2 메모리 블럭 중 비 선택된 메모리 블럭에 대응하는 상기 제1 내부 글로벌 워드라인들 또는 상기 제2 내부 글로벌 워드라인들을 플로팅 상태가 되도록 제어한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 제1 및 제2 메모리 블럭을 포함하는 메모리부와, 다수의 동작 전압들을 생성하여 제1 글로벌 워드라인들 또는 제2 글로벌 워드라인들에 전송하기 위한 전압 제공부와, 제1 제어 신호에 응답하여 상기 제1 글로벌 워드라인들과 제1 내부 글로벌 워드라인들을 스위칭하고, 제2 제어 신호에 응답하여 상기 제2 글로벌 워드라인들과 제2 내부 글로벌 워드라인들을 스위칭하기 위한 스위칭 회로, 및 블럭 선택 신호에 응답하여 상기 제1 내부 글로벌 워드라인들을 상기 제1 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하고 상기 제2 내부 글로벌 워드라인들을 상기 제2 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하기 위한 패스 회로를 포함하며, 상기 전압 제공부는 상기 다수의 동작 전압들을 생성하여 상기 제1 메모리 블럭 및 상기 제2 메모리 블럭 중 선택된 메모리 블럭에 대응하는 상기 제1 글로벌 워드라인들 또는 상기 제2 글로벌 워드라인들에 전송하고, 비 선택된 메모리 블럭에 대응하는 상기 제1 글로벌 워드라인들 또는 상기 제2 글로벌 워드라인들에는 상기 동작 전압들 보다 낮은 설정 전압을 인가한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 제1 및 제2 메모리 블럭을 포함하는 메모리부와, 다수의 동작 전압들을 생성하여 제1 글로벌 워드라인들 또는 제2 글로벌 워드라인들에 전송하기 위한 전압 제공부와, 블럭 선택 신호에 응답하여 상기 제1 글로벌 워드라인들을 상기 제1 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하고 상기 제2 글로벌 워드라인들을 상기 제2 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하기 위한 패스 회로, 및 상기 제1 및 제2 메모리 블럭 중 비 선택된 메모리 블럭의 선택 라인들의 전위 레벨을 조절하기 위한 선택 라인 조절 회로를 포함한다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치의 프로그램 동작 시 비 선택된 메모리 블럭의 워드라인들 및 선택 라인들의 전압을 조절하여 비 선택된 메모리 블럭의 채널에 전자들이 트랩되는 것을 방지한다. 이로 인하여 비 선택된 메모리 블럭의 문턱 전압 분포가 개선된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 4는 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 6은 도 5에 도시된 제2 메모리 블럭의 상세 회로도이다.
도 7은 도 5에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 8은 도 1 또는 도 3 또는 도 5의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 전압 제공부(110), 스위치 회로(120), 패스 회로(130), 메모리부(140), 제어 로직(150) 및 블럭 디코더(160)를 포함한다.
전압 제공부(110)는 전압 생성부(111) 및 글로벌 워드라인 스위치부(112)를 포함한다.
전압 생성부(111)는 프로그램 동작 시 제어 로직(150)의 제어를 받아 다수의 동작 전압들을 생성한다. 예를 들어 동작 전압들은 프로그램 전압, 패스 전압, 선택 트랜지스터 제어 전압 등이다.
글로벌 워드라인 스위치부(112)는 전압 생성부(111)에서 생성된 다수의 동작 전압들을 스위칭하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A) 또는 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)로 전송한다. 예를 들어 메모리부(140)의 제1 및 제2 메모리 블럭(141, 142) 중 선택된 메모리 블럭이 제1 메모리 블럭(141)일 경우, 글로벌 워드라인 스위치부(112)는 제1 메모리 블럭(141)에 대응하는 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)에 다수의 동작 전압들을 전송하고, 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)에는 0V의 전압을 전송한다.
스위치 회로(120)는 제1 스위치부(121)와 제2 스위치부(122)를 포함한다.
제1 스위치부(121)는 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)과 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1) 사이에 연결되며, 제어 로직(150)에서 출력되는 제1 제어 신호(CS_A)에 응답하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들을 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)로 전송하거나, 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)을 플로팅시킨다.
제2 스위치부(122)는 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)과 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1) 사이에 연결되며, 제어 로직(150)에서 출력되는 제2 제어 신호(CS_B)에 응답하여 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)을 통해 입력되는 다수의 동작 전압들을 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)로 전송하거나, 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)을 플로팅시킨다.
예를 들어 프로그램 동작 시 제1 메모리 블럭(141)과 제2 메모리 블럭(142) 중 제1 메모리 블럭(141)이 선택된 경우, 제1 스위치부(121)는 제어 로직(150)에서 출력되는 제1 제어 신호(CS_A)에 응답하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들을 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)로 전송하고, 제2 스위치부(122)는 제2 제어 신호(CS_B)에 응답하여 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)을 플로팅시킨다. 즉, 스위치 회로(120)는 비 선택된 메모리 블럭에 대응하는 내부 글로벌 워드라인들을 플로팅시킨다.
제1 스위치부(121)는 제1 제어 신호(CS_A)에 응답하여 턴 온 또는 턴 오프되는 고전압 트랜지스터들로 구성될 수 있다. 또한 제1 제어 신호(CS_A)는 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들보다 전위 레벨이 높은 고전압이거나 0V로 인가되는 신호일 수 있다. 제2 스위치부(122)는 제2 제어 신호(CS_B)에 응답하여 턴 온 또는 턴 오프되는 고전압 트랜지스터들로 구성될 수 있다. 또한 제2 제어 신호(CS_B)는 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)을 통해 입력되는 다수의 동작 전압들보다 전위 레벨이 높은 고전압이거나 0V로 인가되는 신호일 수 있다.
패스 회로(130)는 제1 패스부(131) 및 제2 패스부(132)를 포함한다.
제1 패스부(131)는 블럭 디코더(160)에서 출력되는 블럭 선택 신호(BLKWL)에 응답하여 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)과 제1 메모리 블럭(141)의 다수의 워드라인들(WLs_A) 및 선택 라인들(DSL_A, SSL_A)을 전기적으로 연결한다.
제2 패스부(132)는 블럭 디코더(160)에서 출력되는 블럭 선택 신호(BLKWL)에 응답하여 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)과 제2 메모리 블럭(142)의 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
제1 및 제2 패스부(131, 132)는 하나의 블럭 디코더(160)를 공유한다. 따라서 하나의 동일한 블럭 선택 신호(BLKWL)에 응답하여 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)과 제1 메모리 블럭(141)의 다수의 워드라인들(WLs_A) 및 선택 라인들(DSL_A, SSL_A)을 전기적으로 연결하고, 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)과 제2 메모리 블럭(142)의 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
제1 및 제2 패스부(131, 132)는 블럭 선택 신호(BLKWL)에 응답하여 턴 온 또는 턴 오프되는 다수의 고전압 트랜지스터를 포함하도록 구성될 수 있다.
메모리부(140)는 제1 메모리 블럭(141) 및 제2 메모리 블럭(142)을 포함한다. 제1 메모리 블럭(141) 및 제2 메모리 블럭(142) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 또한 제1 메모리 블럭(141) 및 제2 메모리 블럭(142) 각각은 다수의 스트링을 포함한다.
제1 메모리 블럭(141) 및 제2 메모리 블럭(142)은 공통 소스 라인을 공유하도록 구성될 수 있으며, 비트라인들을 공유하도록 구성될 수 있다.
제어 로직(150)은 외부에서 입력되는 명령어 신호(CMD)에 응답하여 전압 제공부(110) 및 스위치 회로(120)를 제어한다. 예를 들어 프로그램 동작과 관련된 프로그램 명령어가 입력되면 전압 제공부(110)의 전압 생성부(111)가 다수의 동작 전압들을 생성하도록 제어하고, 메모리부(140)의 선택된 메모리 블럭과 비 선택된 메모리 블럭에 따라 제1 스위치부(121) 및 제2 스위치부(122)를 제어하기 위한 제1 제어 신호(CS_A) 및 제2 제어 신호(CS_B)를 출력하여 스위치 회로(120)를 제어한다.
블럭 디코더(160)는 블럭 어드레스(ADDR)에 대응하는 메모리 블럭이 제1 메모리 블럭(141) 또는 제2 메모리 블럭(142)일 경우 고전압 레벨을 갖는 블럭 선택 신호(BLKWL)를 생성하여 출력한다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 1 및 도 2를 참조하여 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시 예는 제1 및 제2 메모리 블럭(141, 142) 중 제1 메모리 블럭(141)을 선택하여 프로그램 동작을 수행하는 예를 설명하도록 한다.
1) 프로그램 명령 입력(S110)
외부로부터 프로그램 동작에 관련된 프로그램 명령 신호(CMD)가 입력되면, 제어 로직(150)은 전압 제공부(110) 및 스위치 회로(120)를 제어하기 위한 제어신호들을 생성한다.
2) 동작 전압 생성(S120)
전압 제공부(110)의 전압 생성부(111)는 제어 로직(150)의 제어에 따라 프로그램 동작을 위한 다수의 동작 전압들을 생성한다. 예를 들어 다수의 동작 전압들전압 생성부(111)는 프로그램 전압, 패스 전압, 선택 트랜지스터 제어 전압 등을 생성한다.
글로벌 워드라인 스위치부(112)는 전압 생성부(111)에서 생성된 다수의 동작 전압들을 스위칭하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)로 전송한다. 또한 글로벌 워드라인 스위치부(112)는 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)에 0V의 전압을 전송할 수 있다.
3) 비 선택된 메모리 블럭에 대응하는 글로벌 워드라인들을 플로팅(S130)
스위치 회로(120)는 제어 로직(150)에서 출력되는 제1 제어 신호(CS_A) 및 제2 제어 신호(CS_B)에 응답하여 비 선택된 제2 메모리 블럭(142)에 대응하는 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)을 플로팅 시킨다. 예를 들어 제1 스위치부(121)는 제어 로직(150)에서 출력되는 고전압을 갖는 제1 제어 신호(CS_A)에 응답하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들을 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)로 전송한다. 제2 스위치부(122)는 0V의 제2 제어 신호(CS_B)에 응답하여 턴 오프되며, 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)을 플로팅시킨다.
4) 선택된 메모리 블럭에 동작 전압 인가(S140)
프로그램 동작시 제1 메모리 블럭(141)과 제2 메모리 블럭(142)이 공유하는 공통 소스 라인에는 양의 전압이 인가되고, 제1 메모리 블럭(141)과 제2 메모리 블럭(142)이 공유하는 비트라인들에는 프로그램 데이터에 따라 양의 전압 또는 0V가 인가 수 있다.
제1 메모리 블럭(141)이 선택된 메모리 블럭이고 제2 메모리 블럭(142)이 비 선택된 메모리 블럭일 경우, 블럭 디코더(160)는 블럭 어드레스(ADDR)에 응답하여 고전압 레벨을 갖는 블럭 선택 신호(BLKWL)를 생성하여 출력한다.
제1 패스부(131) 및 제2 패스부(132)는 블럭 선택 신호(BLKWL)에 응답하여 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)과 제1 메모리 블럭(141)의 다수의 워드라인들(WLs_A) 및 선택 라인들(DSL_A, SSL_A)을 전기적으로 연결하고, 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)과 제2 메모리 블럭(142)의 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
이때 선택된 제1 메모리 블럭(141)의 다수의 워드라인들(WLs_A)에는 프로그램 전압 및 패스 전압이 인가되고, 선택 라인들(DSL_A, SSL_A)에는 선택 트랜지스터 제어 전압인가된다. 비 선택된 제2 메모리 블럭(142)의 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)은 모두 플로팅 상태가 된다.
플로팅 상태의 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)은 주변의 배선 및 단자들과의 캐피시터 커플링 현상(capacitive coulping)에 의해 전위 레벨이 상승할 수 있다. 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)의 전위 레벨이 커플링 현상에 의해 0V 이상으로 상승할 경우, 소스 선택 트랜지스터의 하부 채널에서 GIDL 현상에 의한 핫홀이 발생되는 것이 억제된다. 따라서 비 선택된 메모리 블럭의 채널 내로 핫홀이 유입되어 트랩되는 현상이 개선된다.
이 후, 선택된 제1 메모리 블럭(141)의 다수의 워드라인들(WLs_A)에 인가되던 프로그램 전압 및 패스 전압을 디스차지한다. 다수의 워드라인들(WLs_A)의 전위 레벨을 디스차지할 때, 접지 전압보다 높은 설정 전압(약 2V)이 되도록 워드라인들(WL<0:n>)을 디스차지할 수 있다. 이로 인하여 프로그램 동작이 완료된 후에도 다수의 워드라인들(WLs_A)이 설정 전압 레벨을 유지할 수 있어, 제1 메모리 블럭(141)의 채널은 설정 전위 레벨에 대응하는 약한 부스팅 레벨을 유지할 수 있어 메모리 셀들의 문턱 전압 분포의 변화 특성이 개선될 수 있다.
하기 표 1은 하나의 블럭 선택 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 선택된 메모리 블럭과 비 선택된 메모리 블럭의 워드라인들 및 선택 라인들의 전위 상태를 나타내는 표이다.

 선택된 메모리 블럭 비 선택된 메모리 블럭
내부 글로벌 워드라인 블럭 선택 신호 워드라인들 및 선택 라인 내부 글로벌 워드라인들 블럭 선택 신호 워드라인들 및 선택 라인
GSSL/SSL 0V 고전압 0V Floating 고전압 Floating
GDSL/DSL 드레인 선택
트랜지스터
턴 온 전압		 드레인 선택
트랜지스터
턴 온 전압		 Floating Floating
GWLs/WLs 프로그램 전압 또는 패스 전압 프로그램 전압 또는 패스 전압 Floating Floating
표 1과 같이 하나의 블럭 선택 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 비 선택된 메모리 블럭의 워드라인들 및 선택 라인들은 모두 플로팅 상태가 된다. 따라서 선택된 메모리 블럭의 프로그램 동작 시 비선택된 메모리 블럭은 소스 선택 트랜지스터의 하부 채널에서 핫홀이 발생되는 것이 억제된다.
본 발명의 실시 예에서는 제1 스위치부(121)와 제2 스위치부(122) 중 비 선택된 제2 메모리 블럭(142)에 대응하는 제2 스위치부(122)가 0V의 제2 제어 신호(CS_B)에 응답하여 턴 오프되어 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)을 플로팅시키는 것을 설명하였다.
이와는 다른 실시 예로써, 글로벌 워드라인 스위치부(112)는 전압 생성부(111)에서 생성된 다수의 동작 전압들을 스위칭하여 선택된 제1 메모리 블럭(141)에 대응하는 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)에 인가하고, 비 선택된 제2 메모리 블럭(142)에 대응하는 제2 글로벌 워드라인들(GWLs_B)에는 양의 전압(V1)을 인가하고 제2 글로벌 워드라인들(GDSL_B, GSSL_B)에는 0V의 전압을 인가할 수 있다. 양의 전압(V1)은 다수의 동작 전압들보다 낮은 전압일 수 있으며, 일 예로 4V 이하의 전압일 수 있다. 이 후, 스위치 회로(120)는 제어 로직(150)에서 출력되는 제1 제어 신호(CS_A) 응답하여 선택된 제1 메모리 블럭(141)에 대응하는 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)에 다수의 동작 전압들을 인가하고, 제2 제어 신호(CS_A)에 응답하여 비 선택된 제2 메모리 블럭(142)에 대응하는 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)에 양의 전압(V1) 및 0V의 전압을 전송한다. 이때 제2 제어 신호(CS_A)는 V2의 전위 레벨을 갖으며, V2는 V1보다 전위 레벨이 높은 것이 바람직하다. 이때 제2 제어 신호(CS_A)는 일정 시간 동안 V2 전위 레벨로 인가된 후 0V로 천이될 수 있다.
이로 인하여 비 선택된 제2 메모리 블럭(142)의 다수의 워드라인들(WLs)은 양의 전압(V1)이 인가되고, 선택 라인들(DSL_B, SSL_B)에는 0V의 전압이 인가된다.
상술한 실시 예에서는 스위치 회로(120)를 배제하여 반도체 메모리 장치를 구성할 수 있다. 즉, 글로벌 워드라인 스위치부(112)과 패스 회로(130)를 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)과 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)을 통해 연결하고, 글로벌 워드라인 스위치부(112)에서 출력되는 다수의 동작 전압들과 양의 전압(V1)을 패스 회로(130)로 전송하여 선택된 메모리 블럭과 비선택된 메모리 블럭으로 인가할 수 있다.
하기 표 2는 상술한 바와 같이 비 선택된 메모리 블럭의 워드라인들에 양의 전압을 인가한 경우 선택된 메모리 블럭과 비 선택된 메모리 블럭의 워드라인들 및 선택 라인들의 전위 상태를 나타내는 표이다.

 선택된 메모리 블럭 비 선택된 메모리 블럭
내부 글로벌 워드라인 블럭 선택 신호 워드라인들 및 선택 라인 내부 글로벌 워드라인들 블럭 선택 신호 워드라인들 및 선택 라인
GSSL/SSL 0V 고전압 0V 0V 고전압 0V
GDSL/DSL 드레인 선택
트랜지스터
턴 온 전압		 드레인 선택
트랜지스터
턴 온 전압		 0V 0V
GWLs/WLs 프로그램 전압 또는 패스 전압 프로그램 전압 또는 패스 전압 V1 V1
표 2와 같이 하나의 블럭 선택 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 비 선택된 메모리 블럭의 워드라인들에는 양의 전압(V1)이 인가되고 선택 라인들에는 0V의 전압이 인가되어 드레인 선택 트랜지스터 및 소스 선택 트랜지스터가 턴 오프된다. 즉, 드레인 선택 트랜지스터 및 소스 선택 트랜지스터가 턴 오프되어 누설 전류 발생이 억제되며, 양의 전압(V1)이 인가되는 워드라인들에 의해 소스 선택 트랜지스터의 하부 채널에서 핫홀이 발생되는 것이 억제된다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 순서도이다.
도 3을 참조하면, 반도체 메모리 장치(200)는 전압 제공부(210), 스위치 회로(220), 패스 회로(230), 메모리부(240), 제어 로직(250), 블럭 디코더(260) 및 선택 라인 조절 회로(270)를 포함한다.
전압 제공부(210)는 전압 생성부(211) 및 글로벌 워드라인 스위치부(212)를 포함한다.
전압 생성부(211)는 프로그램 동작 시 제어 로직(250)의 제어를 받아 다수의 동작 전압들을 생성한다. 예를 들어 동작 전압들은 프로그램 전압, 패스 전압, 선택 트랜지스터 제어 전압 등 일 수 있다.
글로벌 워드라인 스위치부(212)는 전압 생성부(211)에서 생성된 다수의 동작 전압들을 스위칭하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A) 또는 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)로 전송한다.
전압 제공부(210)는 도 1에 도시된 전압 제공부(110)와 동일한 구성을 갖으며, 동일한 동작을 수행할 수 있다.
스위치 회로(220)는 제1 스위치부(221)와 제2 스위치부(222)를 포함한다.
제1 스위치부(221)는 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)과 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1) 사이에 연결되며, 제어 로직(250)에서 출력되는 제1 제어 신호(CS_A)에 응답하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들을 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)로 전송하거나, 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)을 플로팅시킨다.
제2 스위치부(222)는 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)과 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1) 사이에 연결되며, 제어 로직(250)에서 출력되는 제2 제어 신호(CS_B)에 응답하여 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)을 통해 입력되는 다수의 동작 전압들을 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)로 전송하거나, 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)을 플로팅시킨다.
스위치 회로(220)는 도 1에 도시된 스위치 회로(120)와 동일한 구성을 갖으며, 동일한 동작을 수행할 수 있다.
패스 회로(230)는 제1 패스부(231) 및 제2 패스부(232)를 포함한다.
제1 패스부(231)는 블럭 디코더(260)에서 출력되는 블럭 선택 신호(BLKWL)에 응답하여 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)과 제1 메모리 블럭(241)의 다수의 워드라인들(WLs_A) 및 선택 라인들(DSL_A, SSL_A)을 전기적으로 연결한다.
제2 패스부(232)는 블럭 디코더(260)에서 출력되는 블럭 선택 신호(BLKWL)에 응답하여 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)과 제2 메모리 블럭(242)의 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
패스 회로(230)는 도 1에 도시된 패스 회로(130)와 동일한 구성을 갖으며, 동일한 동작을 수행할 수 있다.
메모리부(240)는 제1 메모리 블럭(241) 및 제2 메모리 블럭(242)을 포함한다. 메모리부(240)는 도 1에 도시된 메모리부(140)와 동일한 구성을 갖으며, 동일한 동작을 수행할 수 있다.
제어 로직(250)은 외부에서 입력되는 명령어 신호(CMD)에 응답하여 전압 제공부(210) 및 스위치 회로(220)를 제어한다. 제어 로직(250)은 도 1에 도시된 제어 로직(150)과 동일한 구성을 갖으며, 동일한 동작을 수행할 수 있다.
블럭 디코더(260)는 블럭 어드레스(ADDR)에 대응하는 메모리 블럭이 제1 메모리 블럭(241) 또는 제2 메모리 블럭(242) 일 경우 고전압 레벨을 갖는 블럭 선택 신호(BLKWL)를 생성하여 출력한다.
선택 라인 조절 회로(270)는 제1 선택 라인 조절부(271) 및 제2 선택 라인 조절부(272)를 포함한다.
제1 선택 라인 조절부(271)는 제1 메모리 블럭(241)에 대응하며, 제1 메모리 블럭(241)의 드레인 선택 라인(DSL_A) 및 소스 선택 라인(SSL_A)의 전위 레벨을 조절한다. 예를 들어 프로그램 동작 시 제1 메모리 블럭(241)이 비 선택된 메모리 블럭일 경우 제1 메모리 블럭(241)의 드레인 선택 라인(DSL_A) 및 소스 선택 라인(SSL_A)의 전위 레벨을 0V가 되도록 조절한다.
제2 선택 라인 조절부(272)는 제2 메모리 블럭(242)에 대응하며, 제2 메모리 블럭(242)의 드레인 선택 라인(DSL_B) 및 소스 선택 라인(SSL_B)의 전위 레벨을 조절한다. 예를 들어 프로그램 동작 시 제2 메모리 블럭(242)이 비 선택된 메모리 블럭일 경우 제2 메모리 블럭(242)의 드레인 선택 라인(DSL_B) 및 소스 선택 라인(SSL_B)의 전위 레벨이 0V가 되도록 조절한다.
선택 라인 조절 회로(270)는 제어 로직(250)에 의해 제어될 수 있다.
도 4는 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 3 및 도 4를 참조하여 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시 예는 제1 및 제2 메모리 블럭(241, 242) 중 제1 메모리 블럭(241)을 선택하여 프로그램 동작을 수행하는 예를 설명하도록 한다.
1) 프로그램 명령 입력(S210)
외부로부터 프로그램 동작에 관련된 프로그램 명령 신호(CMD)가 입력되면, 제어 로직(250)은 전압 제공부(210) 및 스위치 회로(220)를 제어하기 위한 제어신호들을 생성한다.
2) 동작 전압 생성(S220)
전압 제공부(210)의 전압 생성부(211)는 제어 로직(250)의 제어에 따라 프로그램 동작을 위한 다수의 동작 전압들을 생성한다. 예를 들어 전압 생성부(211)는 프로그램 전압, 패스 전압, 선택 트랜지스터 제어 전압 등을 생성한다.
글로벌 워드라인 스위치부(212)는 전압 생성부(211)에서 생성된 다수의 동작 전압들을 스위칭하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)로 전송한다. 또 글로벌 워드라인 스위치부(112)는 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)에 0V의 전압을 전송할 수 있다.
3) 비 선택된 메모리 블럭에 대응하는 글로벌 워드라인들을 플로팅(S230)
스위치 회로(220)는 제어 로직(250)에서 출력되는 제1 제어 신호(CS_A) 및 제2 제어 신호(CS_B)에 응답하여 비 선택된 제2 메모리 블럭(242)에 대응하는 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)을 플로팅시킨다. 예를 들어 제1 스위치부(221)는 제어 로직(250)에서 출력되는 고전압을 갖는 제1 제어 신호(CS_A)에 응답하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)을 통해 입력되는 다수의 동작 전압들을 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)로 전송한다. 제2 스위치부(222)는 0V의 제2 제어 신호(CS_B)에 응답하여 턴 오프되며, 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)을 플로팅시킨다.
4) 비 선택된 메모리 블럭의 선택 라인들에 제어전압 인가(S240)
선택 라인 조절 회로(270)의 제1 선택 라인 조절 회로(271) 및 제2 선택 라인 조절 회로(272) 중 비 선택된 제2 메모리 블럭(242)에 대응하는 제2 선택 라인 조절 회로(272)는 제2 메모리 블럭(242)의 드레인 선택 라인(DSL_B) 및 소스 선택 라인(SSL_B)에 0V의 전압을 인가한다. 이때 제2 선택 라인 조절 회로(272)는 드레인 선택 라인(DSL_B) 및 소스 선택 라인(SSL_B) 중 하나의 선택 라인에만 선택적으로 0V의 전압을 인가할 수도 있다.
5) 선택된 메모리 블럭에 동작 전압 인가(S250)
프로그램 동작시 제1 메모리 블럭(241)과 제2 메모리 블럭(142)이 공유하는 공통 소스 라인에는 양의 전압이 인가되고, 제1 메모리 블럭(241)과 제2 메모리 블럭(242)이 공유하는 비트라인들에는 프로그램 데이터에 따라 양의 전압 또는 0V가 인가될 수 있다.
제1 메모리 블럭(241)이 선택된 메모리 블럭이고 제2 메모리 블럭(242)이 비 선택된 메모리 블럭일 경우, 블럭 디코더(260)는 블럭 어드레스(ADDR)에 응답하여 고전압 레벨을 갖는 블럭 선택 신호(BLKWL)를 생성하여 출력한다.
제1 패스부(231) 및 제2 패스부(232)는 블럭 선택 신호(BLKWL)에 응답하여 제1 내부 글로벌 워드라인들(GDSL_A_1, GWLs_A_1, GSSL_A_1)과 제1 메모리 블럭(241)의 다수의 워드라인들(WLs_A) 및 선택 라인들(DSL_A, SSL_A)을 전기적으로 연결하고, 제2 내부 글로벌 워드라인들(GDSL_B_1, GWLs_B_1, GSSL_B_1)과 제2 메모리 블럭(242)의 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
이때 선택된 제1 메모리 블럭(241)의 다수의 워드라인들(WLs_A)에는 프로그램 전압 및 패스 전압이 인가되고, 선택 라인들(DSL_A, SSL_A)에는 선택 트랜지스터 제어 전압 등이 인가된다. 비 선택된 제2 메모리 블럭(242)의 다수의 워드라인들(WLs_B)은 플로팅 상태가 된다.
플로팅 상태의 다수의 워드라인들(WLs_B)은 주변의 배선 및 단자들과의 캐피시터 커플링 현상(capacitive coulping)에 의해 전위 레벨이 상승할 수 있다. 다수의 워드라인들(WLs_B)의 전위 레벨이 커플링 현상에 의해 0V 이상으로 상승할 경우 소스 선택 트랜지스터의 하부 채널에서 GIDL 현상에 의한 핫홀이 발생되는 것이 억제된다. 따라서 비 선택된 메모리 블럭의 채널 내로 핫홀이 유입되어 트랩되는 현상이 개선된다. 또한 드레인 선택 라인(DSL_B) 및 소스 선택 라인(SSL_B)은 선택 라인 조절 회로(270)에 의해 0V의 전압이 인가되어 제2 메모리 블럭(242)의 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들이 턴 오프된다. 따라서 제2 메모리 블럭(242) 내의 스트링들을 통해 흐르는 누설 전류가 차단된다.
이 후, 선택된 제1 메모리 블럭(141)의 다수의 워드라인들(WLs_A)에 인가되던 프로그램 전압 및 패스 전압을 디스차지한다. 다수의 워드라인들(WLs_A)의 전위 레벨을 디스차지할 때, 접지 전압보다 높은 설정 전압(약 2V)이 되도록 워드라인들(WL<0:n>)을 디스차지할 수 있다. 이로 인하여 프로그램 동작이 완료된 후에도 다수의 워드라인들(WLs_A)이 설정 전압 레벨을 유지할 수 있어, 제1 메모리 블럭(141)의 채널은 설정 전위 레벨에 대응하는 약한 부스팅 레벨을 유지할 수 있어 메모리 셀들의 문턱 전압 분포의 변화 특성이 개선될 수 있다.
이 후, 선택된 제1 메모리 블럭(141)의 다수의 워드라인들(WLs_A)에 인가되던 프로그램 전압 및 패스 전압을 디스차지한다. 다수의 워드라인들(WLs_A)의 전위 레벨을 디스차지할 때, 접지 전압보다 높은 설정 전압(약 2V)이 되도록 워드라인들(WL<0:n>)을 디스차지할 수 있다. 이로 인하여 프로그램 동작이 완료된 후에도 다수의 워드라인들(WLs_A)이 설정 전압 레벨을 유지할 수 있어, 제1 메모리 블럭(141)의 채널은 설정 전위 레벨에 대응하는 약한 부스팅 레벨을 유지할 수 있어 메모리 셀들의 문턱 전압 분포의 변화 특성이 개선될 수 있다.
하기 표 3은 상술한 실시 예에 따른 선택된 메모리 블럭과 비 선택된 메모리 블럭의 워드라인들 및 선택 라인들의 전위 상태를 나타내는 표이다.

 선택된 메모리 블럭 비 선택된 메모리 블럭
내부 글로벌 워드라인 블럭 선택 신호 워드라인들 및 선택 라인 내부 글로벌 워드라인들 블럭 선택 신호 워드라인들 및 선택 라인
GSSL/SSL 0V 고전압 0V Floating 고전압 0V
GDSL/DSL 드레인 선택
트랜지스터
턴 온 전압		 드레인 선택
트랜지스터
턴 온 전압		 Floating 0V
GWLs/WLs 프로그램 전압 또는 패스 전압 프로그램 전압 또는 패스 전압 Floating Floating
표 3과 같이 하나의 블럭 선택 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 비 선택된 메모리 블럭의 워드라인들은 플로팅 상태가 되고, 선 라인들에는 0V의 전압이 인가된다. 따라서 선택된 메모리 블럭의 프로그램 동작 시 비선택된 메모리 블럭은 소스 선택 트랜지스터의 하부 채널에서 핫홀이 발생되는 것이 억제되고, 선택 트랜지스터들이 턴 오프되어 누설 전류가 차단된다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 5를 참조하면, 반도체 메모리 장치(300)는 전압 제공부(310), 패스 회로(320), 메모리부(330), 선택 라인 조절 회로(340), 제어 로직(350) 및 블럭 디코더(360)을 포함한다.
전압 제공부(310)는 전압 생성부(311) 및 글로벌 워드라인 스위치부(312)를 포함한다.
전압 생성부(311)는 프로그램 동작 시 제어 로직(350)의 제어를 받아 다수의 동작 전압들을 생성한다. 예를 들어 동작 전압들은 프로그램 전압, 패스 전압, 선택 트랜지스터 제어 전압 등 일 수 있다.
글로벌 워드라인 스위치부(312)는 전압 생성부(311)에서 생성된 다수의 동작 전압들을 스위칭하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A) 또는 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)로 전송한다.
전압 제공부(310)는 도 1에 도시된 전압 제공부(110)와 동일한 구성을 갖으며, 동일한 동작을 수행할 수 있다.
패스 회로(320)는 제1 패스부(321) 및 제2 패스부(322)를 포함한다.
제1 패스부(321)는 블럭 디코더(360)에서 출력되는 블럭 선택 신호(BLKWL)에 응답하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)과 제1 메모리 블럭(331)의 다수의 워드라인들(WLs_A) 및 선택 라인들(DSL_A, SSL_A)을 전기적으로 연결한다.
제2 패스부(322)는 블럭 디코더(360)에서 출력되는 블럭 선택 신호(BLKWL)에 응답하여 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)과 제2 메모리 블럭(332)의 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
패스 회로(320)는 도 1에 도시된 패스 회로(130)와 동일한 구성을 갖으며, 동일한 동작을 수행할 수 있다.
메모리부(330)는 제1 메모리 블럭(331) 및 제2 메모리 블럭(332)을 포함한다. 제1 메모리 블럭(331) 및 제2 메모리 블럭(332) 각각은 드레인 선택 라인 및 소스 선택 라인과 연결된 전압 조절부를 포함한다. 제1 메모리 블럭(331) 및 제2 메모리 블럭(332)의 상세 구성에 대해서는 도 6을 통해 후술하도록 한다.
선택 라인 조절 회로(340)는 제1 선택 라인 조절부(341) 및 제2 선택 라인 조절부(342)를 포함한다.
제1 선택 라인 조절부(341)는 제1 메모리 블럭(331)에 대응하며, 제1 메모리 블럭(331)의 선택 라인들(DSL_A, SSL_A)을 플로팅 시키기 위한 제1 선택 라인 제어 신호들(CS_DSL_A 및 CS_SSL_A)을 출력한다.
제2 선택 라인 조절부(342)는 제2 메모리 블럭(332)에 대응하며, 2 메모리 블럭(332)의 선택 라인들(DSL_B, SSL_B)을 플로팅 시키기 위한 제2 선택 라인 제어 신호들(CS_DSL_B 및 CS_SSL_B)을 출력한다.
제1 선택 라인 조절부(341) 및 제2 선택 라인 조절부(342)는 각각 대응하는 제1 메모리 블럭(331) 및 제2 메모리 블럭(332)의 선택 라인들 중 소스 선택 라인만을 선택적으로 플로팅 시킬수 있다.
선택 라인 조절 회로(340)는 제어 로직(350)에 의해 제어될 수 있다.
제어 로직(350)은 외부에서 입력되는 명령어 신호(CMD)에 응답하여 전압 제공부(310) 및 선택 라인 조절 회로(340)를 제어한다.
블럭 디코더(360)는 블럭 어드레스(ADDR)에 대응하는 메모리 블럭이 제1 메모리 블럭(331) 또는 제2 메모리 블럭(332)일 경우 고전압 레벨을 갖는 블럭 선택 신호(BLKWL)를 생성하여 출력한다.
도 6은 도 5에 도시된 제2 메모리 블럭의 상세 회로도이다.
도 5의 제1 메모리 블럭(331)과 제2 메모리 블럭(332)는 동일한 구조를 갖으므로 설명의 편의를 위해 제2 메모리 블럭(332)만을 설명하도록 한다.
제2 메모리 블럭(332)는 전압 조절부(332_1)와 메모리 셀부(332_2)를 포함한다.
전압 조절부(332_1)는 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)를 포함한다.
제1 트랜지스터(Tr1)는 드레인 선택 라인(DSL_B)과 메모리 셀부(332_2)의 드레인 선택 트랜지스터(DST)의 게이트 사이에 연결되며, 제2 선택 라인 제어 신호(CS_DSL_B)에 응답하여 드레인 선택 트랜지스터(DST)의 게이트에 드레인 선택 라인(DSL_B)을 통해 전송되는 동작 전압을 인가하거나, 드레인 선택 트랜지스터(DST)의 게이트를 플로팅시킨다.
제2 트랜지스터(Tr2)는 소스 선택 라인(SSL_B)과 메모리 셀부(332_2)의 소스 선택 트랜지스터(SST)의 게이트 사이에 연결되며, 제2 선택 라인 제어 신호(CS_SSL_B)에 응답하여 소스 선택 트랜지스터(SST)의 게이트에 소스 선택 라인(SSL_B)을 통해 전송되는 동작 전압을 인가하거나, 소스 선택 트랜지스터(SST)의 게이트를 플로팅시킨다.
예를 들어 제2 메모리 블럭(332)이 프로그램 동작 시 비 선택된 메모리 블럭일 경우, 제1 트랜지스터(Tr1) 및 제2 트랜지스터(Tr2)는 제2 선택 라인 제어 신호들(CS_DSL_B 및 CS_SSL_B)에 응답하여 턴 온되며, 이에 따라 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)의 게이트는 플로팅 상태가 된다.
다른 예로 제2 메모리 블럭(332)이 프로그램 동작 시 비 선택된 메모리 블럭일 경우, 제1 트랜지스터(Tr1)는 제2 선택 라인 제어 신호(CS_DSL_B)에 응답하여 턴 온되며 드레인 선택 라인(DSL_B)을 통해 전송되는 0V의 동작 전압을 드레인 선택 트랜지스터(DST)의 게이트에 인가하여 드레인 선택 트랜지스터(DST)를 턴 오프시킨다. 또한 제2 트랜지스터(Tr2)는 제2 선택 라인 제어 신호(CS_SSL_B)에 응답하여 턴 오프되며 이에 따라 소스 선택 트랜지스터(DST)의 게이트는 플로팅 상태가 된다.
메모리 셀부(332_2)는 공통 소스 라인(CSL)과 다수의 비트라인들(BL1 내지 BLm) 사이에 각각 연결된 다수의 스트링들(ST1 내지 STm)을 포함한다.
다수의 스트링들(ST1 내지 STm) 각각은 서로 동일한 구조를 갖는다. 제1 스트링(ST1)은 공통 소스 라인(CSL)과 비트라인(BL1) 사이에 직렬 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC0 내지 MCn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 다수의 메모리 셀들(MC0 내지 MCn)의 게이트들은 워드라인들(WLs_B)에 각각 연결된다.
도 7은 도 5에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5, 도 6 및 도 7를 참조하여 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시 예는 제1 및 제2 메모리 블럭(331, 332) 중 제1 메모리 블럭(331)을 선택하여 프로그램 동작을 수행하는 예를 설명하도록 한다.
1) 프로그램 명령 입력(S310)
외부로부터 프로그램 동작에 관련된 프로그램 명령 신호(CMD)가 입력되면, 제어 로직(350)은 전압 제공부(310) 및 선택 라인 조절 회로를 제어하기 위한 제어신호를 생성한다.
2) 동작 전압 생성(S320)
전압 제공부(310)의 전압 생성부(311)는 제어 로직(350)의 제어에 따라 프로그램 동작을 위한 다수의 동작 전압들을 생성한다. 예를 들어 전압 생성부(311)는 프로그램 전압, 패스 전압, 선택 트랜지스터 제어 전압 등을 생성한다.
글로벌 워드라인 스위치부(312)는 전압 생성부(311)에서 생성된 다수의 동작 전압들을 스위칭하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)으로 전송한다. 또한 글로벌 워드라인 스위치부(112)는 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)에 0V의 전압을 전송할 수 있다.
3) 비 선택된 메모리 블럭의 선택 라인 전압 조절(S330)
비 선택된 제2 메모리 블럭(332)에 대응하는 선택 라인 조절 회로(340)의 제2 선택 라인 조절부(342)는 제어 로직(350)의 제어에 따라 제2 선택 라인 제어 신호들(CS_DSL_B, CS_SSL_B)을 생성한다. 일 예로 제2 선택 라인 제어 신호들(CS_DSL_B, CS_SSL_B)은 로직 로우 레벨일 수 있다. 또한 다른 실시 예로써 제2 선택 라인 제어 신호(CS_DSL_B)는 로직 하이 레벨이고 제2 선택 라인 제어 신호(CS_SSL_B)는 로직 로우 레벨로 인가될 수 있다. 이로 인하여 제2 메모리 블럭(332)의 소스 선택 트랜지스터(SST)의 게이트는 플로팅 상태가 되고, 드레인 선택 트랜지스터(DST)의 게이트는 플로팅 상태이거나 드레인 선택 트랜지스터(DST)가 턴 온된다.
또한 선택된 제1 메모리 블럭(331)에 대응하는 제1 선택 라인 조절부(341)는 제어 로직(350)의 제어에 따라 제1 선택 라인 제어 신호들(CS_DSL_A, CS_SSL_A)을 생성한다. 일 예로 제1 선택 라인 제어 신호들(CS_DSL_A, CS_SSL_A)은 로직 하이 레벨이다.
4) 선택된 메모리 블럭에 동작 전압 인가(S340)
프로그램 동작시 제1 메모리 블럭(331)과 제2 메모리 블럭(332)이 공유하는 공통 소스 라인에는 양의 전압이 인가되고, 제1 메모리 블럭(331)과 제2 메모리 블럭(332)이 공유하는 비트라인들에는 프로그램 데이터에 따라 양의 전압 또는 0V가 인가될 수 있다.
제1 메모리 블럭(331)이 선택된 메모리 블럭이고 제2 메모리 블럭(332)이 비 선택된 메모리 블럭일 경우, 블럭 디코더(360)는 블럭 어드레스(ADDR)에 응답하여 고전압 레벨을 갖는 블럭 선택 신호(BLKWL)를 생성하여 출력한다.
제1 패스부(321) 및 제2 패스부(322)는 블럭 선택 신호(BLKWL)에 응답하여 제1 글로벌 워드라인들(GDSL_A, GWLs_A, GSSL_A)과 제1 메모리 블럭(331)의 다수의 워드라인들(WLs_A) 및 선택 라인들(DSL_A, SSL_A)을 전기적으로 연결하고, 제2 글로벌 워드라인들(GDSL_B, GWLs_B, GSSL_B)과 제2 메모리 블럭(332)의 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)을 전기적으로 연결한다.
이때 선택된 제1 메모리 블럭(331)의 다수의 워드라인들(WLs_A)에는 프로그램 전압 및 패스 전압이 인가되고, 선택 라인들(DSL_A, SSL_A)에는 선택 트랜지스터 제어 전압등이 인가된다. 비 선택된 제2 메모리 블럭(332)의 다수의 워드라인들(WLs_B) 및 선택 라인들(DSL_B, SSL_B)은 0V의 동작 전압이 인가된다.
제2 메모리 블럭(332)의 소스 선택 트랜지스터(SST)의 게이트는 플로팅 상태이므로 주변의 배선 및 단자들과의 캐피시터 커플링 현상(capacitive coulping)에 의해 전위 레벨이 상승할 수 있다. 소스 선택 트랜지스터(SST)의 게이트의 전위 레벨이 0V 이상으로 상승할 경우 소스 선택 트랜지스터의 하부 채널에서 GIDL 현상에 의한 핫홀이 발생되는 것이 억제된다. 따라서 비 선택된 메모리 블럭의 채널 내로 핫홀이 유입되어 트랩되는 현상이 개선된다.
또한 제2 메모리 블럭(332)의 드레인 선택 트랜지스터(DST)가 턴 오프일 경우, 스트링을 통한 누설 전류가 차단된다.
하기 표 4는 상술한 실시 예에 따른 선택된 메모리 블럭과 비 선택된 메모리 블럭의 워드라인들 및 선택 라인들의 전위 상태를 나타내는 표이다.

 선택된 메모리 블럭 비 선택된 메모리 블럭
글로벌 워드라인들 블럭 선택 신호 워드라인들 및 선택 라인 글로벌 워드라인들 블럭 선택 신호 워드라인들 및 선택 트랜지스터 게이트
GSSL/SSL 0V 고전압 0V 0V 고전압 Floating
GDSL/DSL 드레인 선택
트랜지스터
턴 온 전압		 드레인 선택
트랜지스터
턴 온 전압		 0V Floating 또는 0V
GWLs/WLs 프로그램 전압 또는 패스 전압 프로그램 전압 또는 패스 전압 0V 0V
표 4와 같이 하나의 블럭 선택 신호를 공유하는 패스부들에 대응하는 다수의 메모리 블럭들 중 비 선택된 메모리 블럭의 소스 선택 트랜지스터의 게이트는 플로팅 상태가 된다. 따라서 선택된 메모리 블럭의 프로그램 동작 시 비선택된 메모리 블럭은 소스 선택 트랜지스터의 하부 채널에서 핫홀이 발생되는 것이 억제된다.
또한 비 선택된 드레인 선택 트랜지스터의 게이트에 0V의 전압이 인가될 경우 드레인 선택 트랜지스터가 턴 오프되어 스트링을 통한 누설 전류가 차단된다.
도 8은 도 1 또는 도 3 또는 도 5의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치 또는 도 3을 참조하여 설명된 반도체 메모리 장치 또는 도 5를 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 9에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1 또는 도 3 또는 도 5를 참조하여 설명된 반도체 메모리 장치(100, 200, 300) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200, 300 : 반도체 메모리 장치
110, 210, 310 : 전압 제공부
120, 220 : 스위치 회로
130, 230, 320 : 패스 회로
140, 240, 330 : 메모리부
150, 250, 350 : 제어 로직
160, 260, 360 : 블럭 디코더
270, 340 : 선택 라인 조절 회로

Claims (20)

  1. 제1 및 제2 메모리 블럭을 포함하는 메모리부;
    다수의 동작 전압들을 생성하여 제1 글로벌 워드라인들 또는 제2 글로벌 워드라인들에 전송하기 위한 전압 제공부;
    제1 제어 신호에 응답하여 상기 제1 글로벌 워드라인들과 제1 내부 글로벌 워드라인들을 스위칭하고, 제2 제어 신호에 응답하여 상기 제2 글로벌 워드라인들과 제2 내부 글로벌 워드라인들을 스위칭하기 위한 스위칭 회로; 및
    동일한 하나의 블럭 선택 신호에 응답하여 상기 제1 내부 글로벌 워드라인들을 상기 제1 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하고 상기 제2 내부 글로벌 워드라인들을 상기 제2 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하기 위한 패스 회로를 포함하며,
    상기 스위칭 회로는 상기 제1 및 제2 메모리 블럭 중 비 선택된 메모리 블럭에 대응하는 상기 제1 내부 글로벌 워드라인들 또는 상기 제2 내부 글로벌 워드라인들을 플로팅 상태가 되도록 제어하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    프로그램 명령에 따라 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 제어 로직; 및
    블럭 어드레스에 따라 상기 동일한 하나의 블럭 선택 신호를 생성하기 위한 블럭 디코더를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 패스 회로는 상기 동일한 하나의 블럭 선택 신호에 응답하여 상기 제1 내부 글로벌 워드라인들을 상기 제1 메모리 블럭의 상기 워드라인들 및 상기 선택 라인들과 전기적으로 연결하기 위한 제1 패스부; 및
    상기 동일한 하나의 블럭 선택 신호에 응답하여 상기 제2 내부 글로벌 워드라인들을 상기 제2 메모리 블럭의 상기 워드라인들 및 상기 선택 라인들과 전기적으로 연결하기 위한 제2 패스부를 포함하며,
    상기 제1 및 제2 패스부는 상기 블럭 디코더를 공유하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 스위칭 회로는 상기 제1 글로벌 워드라인들과 상기 제1 내부 글로벌 워드라인들 사이에 연결되며, 상기 제1 제어 신호에 응답하여 상기 제1 글로벌 워드라인들을 통해 전송되는 상기 다수의 동작 전압들을 상기 제1 내부 글로벌 워드라인들로 전송하거나 상기 제1 내부 글로벌 워드라인들을 플로팅 시키기 위한 제1 스위치부; 및
    상기 제2 글로벌 워드라인들과 상기 제2 내부 글로벌 워드라인들 사이에 연결되며, 상기 제2 제어 신호에 응답하여 상기 제2 글로벌 워드라인들을 통해 전송되는 상기 다수의 동작 전압들을 상기 제2 내부 글로벌 워드라인들로 전송하거나 상기 제2 내부 글로벌 워드라인들을 플로팅 시키기 위한 제2 스위치부를 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 메모리 블럭 및 상기 제2 메모리 블럭은 다수의 비트라인들 및 공통 소스 라인을 공유하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 전압 제공부는 상기 다수의 동작 전압들을 생성하여 상기 제1 메모리 블럭 및 상기 제2 메모리 블럭 중 선택된 메모리 블럭에 대응하는 상기 제1 글로벌 워드라인들 또는 상기 제2 글로벌 워드라인들에 전송하고, 비 선택된 메모리 블럭에 대응하는 상기 제1 글로벌 워드라인들 또는 상기 제2 글로벌 워드라인들에는 0V의 전압을 전송하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 메모리 블럭 및 상기 제2 메모리 블럭 중 비 선택된 메모리 블럭의 선택 라인들의 전위 레벨을 조절하기 위한 선택 라인 조절 회로를 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    선택 라인 조절 회로는 상기 비 선택된 메모리 블럭의 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들을 턴 오프시키기 위한 0V의 전압을 인가하는 반도체 메모리 장치.
  9. 제1 및 제2 메모리 블럭을 포함하는 메모리부;
    다수의 동작 전압들을 생성하여 제1 글로벌 워드라인들 또는 제2 글로벌 워드라인들에 전송하기 위한 전압 제공부;
    제1 제어 신호에 응답하여 상기 제1 글로벌 워드라인들과 제1 내부 글로벌 워드라인들을 스위칭하고, 제2 제어 신호에 응답하여 상기 제2 글로벌 워드라인들과 제2 내부 글로벌 워드라인들을 스위칭하기 위한 스위칭 회로; 및
    동일한 하나의 블럭 선택 신호에 응답하여 상기 제1 내부 글로벌 워드라인들을 상기 제1 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하고 상기 제2 내부 글로벌 워드라인들을 상기 제2 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하기 위한 패스 회로를 포함하며,
    상기 전압 제공부는 상기 다수의 동작 전압들을 생성하여 상기 제1 메모리 블럭 및 상기 제2 메모리 블럭 중 선택된 메모리 블럭에 대응하는 상기 제1 글로벌 워드라인들 또는 상기 제2 글로벌 워드라인들에 전송하고, 비 선택된 메모리 블럭에 대응하는 상기 제1 글로벌 워드라인들 또는 상기 제2 글로벌 워드라인들에는 상기 동작 전압들 보다 낮은 설정 전압을 인가하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 전압 제공부는 상기 비 선택된 메모리 블럭의 선택 라인들과 대응하는 상기 제1 글로벌 워드라인들 또는 상기 제2 글로벌 워드라인들에는 0V의 전압을 인가하고, 상기 비 선택된 메모리 블럭의 워드라인들에 대응하는 상기 제1 글로벌 워드라인들 또는 상기 제2 글로벌 워드라인들에는 상기 설정 전압을 인가하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    프로그램 명령에 따라 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 제어 로직; 및
    블럭 어드레스에 따라 상기 동일한 하나의 블럭 선택 신호를 생성하기 위한 블럭 디코더를 더 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제1 메모리 블럭이 프로그램 동작 시 선택된 메모리 블럭일 경우 상기 제1 제어 신호는 상기 다수의 동작 전압들보다 높은 전위 레벨을 갖고, 상기 제1 메모리 블럭이 상기 프로그램 동작 시 비 선택된 메모리 블럭일 경우 상기 제1 제어 신호는 상기 설정 전압보다 높은 전위 레벨을 갖고,
    상기 제2 메모리 블럭이 상기 프로그램 동작 시 선택된 메모리 블럭일 경우 상기 제2 제어 신호는 상기 다수의 동작 전압들보다 높은 전위 레벨을 갖고, 상기 제2 메모리 블럭이 상기 프로그램 동작 시 비 선택된 메모리 블럭일 경우 상기 제2 제어 신호는 상기 설정 전압보다 높은 전위 레벨을 갖는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 스위칭 회로는 상기 제1 글로벌 워드라인들과 상기 제1 내부 글로벌 워드라인들 사이에 연결되며, 상기 제1 제어 신호에 응답하여 상기 제1 글로벌 워드라인들을 통해 전송되는 상기 다수의 동작 전압들 또는 상기 설정 전압을 상기 제1 내부 글로벌 워드라인들로 전송하기위한 제1 스위치부; 및
    상기 제2 글로벌 워드라인들과 상기 제2 내부 글로벌 워드라인들 사이에 연결되며, 상기 제2 제어 신호에 응답하여 상기 제2 글로벌 워드라인들을 통해 전송되는 상기 다수의 동작 전압들 또는 상기 설정 전압을 상기 제2 내부 글로벌 워드라인들로 전송하기 위한 제2 스위치부를 포함하는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    프로그램 동작시 상기 제1 메모리 블럭 및 상기 제2 메모리 블럭 중 비 선택된 메모리 블럭의 워드라인들에는 상기 설정 전압이 인가되고 상기 비 선택된 메모리 블럭의 선택 라인들에는 0V의 전압이 인가되는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 제1 메모리 블럭 및 상기 제2 메모리 블럭은 다수의 비트라인들 및 공통 소스 라인을 공유하는 반도체 메모리 장치.
  16. 제1 및 제2 메모리 블럭을 포함하는 메모리부;
    프로그램 동작 시 상기 프로그램 동작을 위한 다수의 동작 전압들을 생성하여 제1 글로벌 워드라인들 또는 제2 글로벌 워드라인들에 전송하기 위한 전압 제공부;
    블럭 선택 신호에 응답하여 상기 제1 글로벌 워드라인들을 상기 제1 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하고 상기 제2 글로벌 워드라인들을 상기 제2 메모리 블럭의 워드라인들 및 선택 라인들과 전기적으로 연결하기 위한 패스 회로; 및
    상기 프로그램 동작 시 상기 제1 및 제2 메모리 블럭 중 비 선택된 메모리 블럭의 선택 라인들을 플로팅시키기 위한 선택 라인 조절 회로를 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 선택 라인 조절 회로는 상기 제1 메모리 블럭에 대응하며, 상기 제1 메모리 블럭이 상기 비 선택된 메모리 블럭일 경우 제1 선택 라인 제어 신호들을 출력하는 제1 선택 라인 조절부; 및
    상기 제2 메모리 블럭에 대응하며, 상기 제2 메모리 블럭이 상기 비 선택된 메모리 블럭일 경우 제2 선택 라인 제어 신호들을 출력하는 제2 선택 라인 조절부를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제1 메모리 블럭 및 상기 제2 메모리 블럭 각각은
    상기 제1 선택 라인 제어 신호들 또는 상기 제2 선택 라인 제어 신호들에 응답하여 상기 제1 메모리 블럭 또는 상기 제2 메모리 블럭에 포함된 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들의 게이트를 플로팅시키기 위한 전압 조절부; 및
    다수의 메모리 셀들과 상기 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들을 포함하는 메모리 셀부를 포함하는 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 제1 메모리 블럭 및 상기 제2 메모리 블럭은 다수의 비트라인들 및 공통 소스 라인을 공유하는 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    상기 전압 제공부는 상기 다수의 동작 전압들을 생성하여 상기 제1 메모리 블럭 및 상기 제2 메모리 블럭 중 선택된 메모리 블럭에 대응하는 상기 제1 글로벌 워드라인들 또는 상기 제2 글로벌 워드라인들에 전송하고, 상기 비 선택된 메모리 블럭에 대응하는 상기 제1 글로벌 워드라인들 또는 상기 제2 글로벌 워드라인들에는 0V의 전압을 전송하는 반도체 메모리 장치.
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