KR20190017514A - 디코더 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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KR20190017514A
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Abstract

글로벌 워드라인 디코더는 전압 스위칭부 및 플레인 스위칭부를 포함한다. 상기 전압 스위칭부는 복수의 동작 전압을 디코딩하여, 선택 전압 및 비선택 전압으로 출력한다. 상기 플레인 스위칭부는 상기 선택 전압 및 비선택 전압을 수신하고, 상기 선택 전압 및 비선택 전압을 디코딩하여 복수의 플레인 중 선택된 플레인에 연결된 글로벌 워드라인으로 출력한다. 상기 선택 전압은 제1 프리 디코딩 전압 및 제2 프리 디코딩 전압을 포함한다. 선택된 워드라인의 위치에 따라, 상기 플레인 스위칭부는 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑(swap)하여 출력한다.

Description

디코더 및 이를 포함하는 반도체 메모리 장치 {DECODER AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 저장 장치에 관한 것으로, 보다 구체적으로는 디코더 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 복수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 칩 사이즈를 줄일 수 있는 디코더를 제공한다.
본 발명의 다른 실시 예는 칩 사이즈를 줄일 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 디코더는 전압 스위칭부(voltage switching unit) 및 플레인 스위칭부(plane switching unit)를 포함한다. 상기 전압 스위칭부는 복수의 동작 전압을 디코딩하여, 선택 전압 및 비선택 전압으로 출력한다. 상기 플레인 스위칭부는 상기 선택 전압 및 비선택 전압을 수신하고, 상기 선택 전압 및 비선택 전압을 디코딩하여 복수의 플레인 중 선택된 플레인에 연결된 글로벌 워드라인으로 출력한다. 상기 선택 전압은 제1 프리 디코딩 전압(first pre-decoded voltage) 및 제2 프리 디코딩 전압(second pre-decoded voltage)을 포함한다. 선택된 워드라인의 위치에 따라, 상기 플레인 스위칭부는 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑(swap)하여 출력한다.
일 실시 예에서, 상기 전압 스위칭부는 선택 전압 스위칭부 및 비선택 전압 스위칭부를 포함할 수 있다. 상기 선택 전압 스위칭부는 상기 복수의 동작 전압을 디코딩하여 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압을 생성할 수 있다. 상기 비선택 전압 스위칭부는 상기 복수의 동작 전압을 디코딩하여 상기 비선택 전압을 생성할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 복수의 글로벌 워드라인, 전압 생성부, 전압 스위칭부, 플레인 스위칭부 및 제어 로직을 포함한다. 상기 전압 생성부는 서로 다른 레벨을 갖는 복수의 동작 전압을 생성한다. 상기 전압 스위칭부는복수의 동작 전압을 디코딩하여, 선택 전압 및 비선택 전압으로 출력한다. 상기 플레인 스위칭부는 상기 선택 전압 및 비선택 전압을 수신하고, 상기 선택 전압 및 비선택 전압을 디코딩하여 복수의 플레인 중 선택된 플레인에 연결된 글로벌 워드라인으로 출력한다. 상기 제어 로직은 상기 전압 생성부, 전압 스위칭부 및 플레인 스위칭부의 동작을 제어한다. 선택된 워드라인의 위치에 따라, 상기 플레인 스위칭부는 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑(swap)하여 출력한다.
본 발명의 일 실시 예에 의하면, 칩 사이즈를 줄일 수 있는 디코더를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 칩 사이즈를 줄일 수 있는 반도체 메모리 장치를 제공할 수 있다.
도 1은 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 2는 글로벌 워드라인 디코더 및 복수의 플레인을 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2에 도시된 선택 전압 스위칭부의 일 예를 나타내는 블록도이다.
도 4a는 도 3의 전압 스위치의 일 예를 나타내는 도면이다.
도 4b는 도 2에 도시된 비선택 전압 스위칭부의 일 예를 나타내는 도면이다.
도 5는 도 2에 도시된 글로벌 워드라인 스위치의 일 예를 나타내는 블록도이다.
도 6은 본 발명의 일 실시 예에 따른 글로벌 워드라인 디코더 및 이를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 7은 도 6에 도시된 선택 전압 스위칭부의 일 예를 나타내는 블록도이다.
도 8은 도 6에 도시된 제1 플레인 스위치의 일 예를 나타내는 블록도이다.
도 9는 도 8에 도시된 제1 플레인 스위치의 구체적인 예시를 나타내는 블록도이다.
도 10은 도 1에 도시된 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 11은 프로그램 동작 시 도 10의 워드 라인에 인가되는 전압을 나타내는 타이밍도이다.
도 12a 내지 도 12f는 도 6에 도시된 글로벌 워드라인 디코더의 동작을 설명하기 위한 표이다.
도 13은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 14는 도 13의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 1에 자세히 도시되지는 않았으나, 메모리 셀 어레이(110)는 복수의 플레인을 포함하고, 상기 복수의 플레인 각각은 복수의 메모리 블록들을 포함할 수 있다. 복수의 플레인과 메모리 블록들의 구성에 대해서는 도 2를 참조하여 후술하기로 한다.
복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다.
실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 다른 실시 예로서, 상기 메모리 셀들은 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있고, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 글로벌 워드라인 디코더(미도시), 플레인 디코더 및 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 쓰기 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 복수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 도 1에 도시되지는 않았으나, 전압 생성부(150)는 읽기 전압(Vread) 및 패스 전압(Vpass) 이외에도 메모리 셀 어레이(110)의 다양한 동작을 위한 다른 전압들을 생성할 수 있다. 예를 들어, 전압 생성부(150)는 프로그램 전압, 검증 전압, 소거 전압 등의 다양한 전압들을 생성할 수 있다.
도 2는 글로벌 워드라인 디코더 및 복수의 플레인을 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치는 전압 스위칭부(210), 글로벌 워드라인 스위치(230), 플레인 스위칭부(250), 제1 블록 스위치(261), 제2 블록 스위치(263), 제1 플레인(271) 및 제2 플레인(273)을 포함한다. 도 1 및 도 2를 비교하면, 도 2의 전압 스위칭부(210), 글로벌 워드라인 스위치(230), 플레인 스위칭부(250), 제1 및 제2 블록 스위치(261, 263)는 도 1의 어드레스 디코더(120)를 구성할 수 있다. 또한, 도 2의 제1 및 제2 플레인(271, 273)은 도 1의 메모리 셀 어레이(110)를 구성할 수 있다. 한편, 전압 스위칭부(210), 글로벌 워드라인 스위치(230) 및 플레인 스위칭부(250)는 "글로벌 워드라인 디코더"를 구성할 수 있다.
전압 스위칭부(210)는 반도체 메모리 장치의 프로그램 동작, 리드 동작, 검증 동작 등에 필요한 다수의 동작 전압(예를 들어 프로그램 전압(VPGM), 패스 전압(VPASS), 리드 전압(VREAD), 소거 전압(VERA), 등등)을 수신하여 이를 스위칭할 수 있다. 도 1을 참조하면, 상기 동작 전압들은 전압 생성부(150)로부터 입력될 수 있다.
전압 스위칭부(210)는 글로벌 워드라인 스위치(230)에 선택 전압(VSEL<1:K>)을 공급하도록 구성되는 선택 전압 스위칭부(211)와, 글로벌 워드라인 스위치(230)에 비선택 전압(VUN)을 공급하도록 구성되는 비선택 전압 스위칭부(213)를 포함한다. 선택 전압 스위칭부(211)는 선택 동작 전압들(VS1, VS2, VS3, …)을 디코딩하여 생성된 한 세트의 선택 전압(VSEL<1:K>)을 K 개의 라인을 통해 글로벌 워드라인 스위치(230)로 전달한다. 예시적으로, 선택 동작 전압들(VS1, VS2, VS3, …)은 프로그램 전압, 프로그램 패스 전압, 로컬 부스팅 전압 등을 포함할 수 있다. 그 외에도 다양한 전압들이 선택 동작 전압들(VS1, VS2, VS3, …)에 포함될 수 있다.
여기에서, K 값은 선택 동작 전압들(VS1, VS2, VS3, …)의 적절한 전달을 위해 선택된 자연수 값일 수 있다. 일 실시 예에서, K 값은 8일 수 있다. 이 경우, 선택 동작 전압들(VS1, VS2, VS3, …)의 조합을 통해 구성되는 한 세트의 선택 전압(VSEL<1:8>)이 8 개의 라인을 통해 글로벌 워드라인 스위치(230)로 전달된다. 다른 실시 예에서, K 값은 16일 수 있다. 이 경우, 선택 동작 전압들(VS1, VS2, VS3, …)의 조합을 통해 구성되는 한 세트의 선택 전압(VSEL<1:16>)이 16 개의 라인을 통해 글로벌 워드라인 스위치(230)로 전달된다. 또 다른 예시에서, K 값은 32개 또는 64개일 수도 있다.
한편, 비선택 전압 스위칭부(213)는 비선택 동작 전압들(VU1, VU2, VU3, …)을 디코딩하여, 디코딩 된 어느 하나의 비선택 전압(VUN)을 글로벌 워드라인 스위치(230)로 전달한다. 예를 들어, 비선택 동작 전압들(VU1, VU2, VU3, …)은 프로그램 동작 시 비선택된 워드라인에 전달되는 프로그램 패스 전압을 포함할 수 있다. 그 외에도 다양한 전압들이 비선택 동작 전압들(VU1, VU2, VU3, …)에 포함될 수 있다.
도 2에서, 글로벌 워드라인 스위치(230)로 전달되는 비선택 전압(VUN)은 하나의 전압인 것으로 도시되었다. 그러나, 실시예에 따라 선택 전압 스위칭부(211)와 마찬가지로 복수의 비선택 전압들이 디코딩되어 글로벌 워드라인 스위치(230)로 전달될 수도 있다.
도 2에 도시된 바에 의하면, 총 K+1 개의 라인을 통해 K개의 선택 전압(VSEL<1:K>)과 1 개의 비선택 전압(VUN)이 글로벌 워드라인 스위치로 전달된다.
글로벌 워드라인 스위치(230)는 전압 스위칭부(210)로부터 전달받은 다수의 전압을 다수의 글로벌 워드라인(GWL<1:n>)에 선택적으로 인가한다. 상세하게는, 선택 전압 스위칭부(211)로부터 입력되는 K 개의 선택 전압(VSEL<1:K>)과 비선택 전압 스위칭부(213)로부터 입력되는 하나의 비선택 전압(VUN)을 디코딩하여 다수의 글로벌 워드라인(GWL<1:n>)에 선택적으로 인가한다.
플레인 스위칭부(250)는 플레인 개수만큼의 플레인 스위치를 포함할 수 있다. 도 2에서, 메모리 셀 어레이는 2 개의 플레인(271, 273)을 포함하고, 따라서 플레인 스위칭부(250) 또한 두 개의 플레인 스위치(251, 253)를 포함한다. 제1 플레인 스위치(251) 및 제2 플레인 스위치(253)는 선택적으로 턴온되어 글로벌 워드라인(GWL<1:n>)을 각각의 블록 스위치(261, 263)에 연결한다. 예를 들어, 제1 플레인(271)에 대한 동작 시에 제1 플레인 스위치(251)가 턴온되고 제2 플레인 스위치(253)는 턴오프된다. 이 경우, 글로벌 워드라인(GWL<1:n>)의 신호는 제1 플레인(271)에 연결되는 글로벌 워드라인(GWL_P1<1:n>)에 연결된다. 제1 블록 스위치(261)는 글로벌 워드라인(GWL_P1<1:n>)을 제1 플레인(271) 내 대응하는 메모리 블록의 로컬 워드라인과 연결시킨다. 다른 예에서, 제2 플레인(273)에 대한 동작 시에 제1 플레인 스위치(251)가 턴오프되고 제2 플레인 스위치(253)는 턴온된다. 이 경우, 글로벌 워드라인(GWL<1:n>)의 신호는 제2 플레인(273)에 연결되는 글로벌 워드라인(GWL_P2<1:n>)에 연결된다. 제2 블록 스위치(263)는 글로벌 워드라인(GWL_P2<1:n>)을 제2 플레인(273) 내 대응하는 메모리 블록의 로컬 워드라인과 연결시킨다. 위와 같은 과정을 통해, 전압 생성부(150)로부터의 동작 전압이 디코딩되어, 선택된 메모리 블록의 로컬 워드라인으로 전달된다.
블록 스위치들(261, 263)은, 블록 어드레스에 기초하여, 글로벌 워드라인(GWL_P1<1:n>, GWL_P2<1:n>)을 각각 플레인들(271, 273) 내 대응하는 메모리 블록과 연결된 로컬 워드라인에 연결시킨다. 예를 들어, 제1 플레인(271)에 대한 동작 시에 제1 플레인 스위치(251)가 턴온되고 제2 플레인 스위치(253)는 턴오프된다. 이 경우, 제1 블록 스위치(261)는 글로벌 워드라인(GWL_P1<1:n>)을 제1 플레인(271) 내 선택된 메모리 블록의 로컬 워드라인과 연결시킨다. 다른 예에서, 제2 플레인(273)에 대한 동작 시에 제1 플레인 스위치(251)가 턴오프되고 제2 플레인 스위치(253)는 턴온된다. 이 경우, 제2 블록 스위치(263)는 글로벌 워드라인(GWL_P2<1:n>)을 제2 플레인(273) 내 선택된 메모리 블록의 로컬 워드라인과 연결시킨다.
도 2의 실시 예에서, 메모리 셀 어레이는 제1 플레인(271) 및 제2 플레인(273)으로 구성되었다. 그러나, 실시 예에 따라 메모리 셀 어레이를 구성하는 플레인들의 개수는 다양하게 결정될 수 있다. 예시적으로, 네 개 또는 그 이상의 개수의 플레인들이 메모리 셀 어레이를 구성할 수 있다. 이에 따라 플레인 스위칭부(250)에 포함되는 플레인 스위치들의 개수 또한 변화할 수 있다.
전술한 바와 같이, 도 2에 도시된 구성 중에서 전압 스위칭부(210), 글로벌 워드라인 스위치(230) 및 플레인 스위칭부(250)는 글로벌 워드라인 디코더를 구성한다. 글로벌 워드라인 디코더는 전압 생성부(150)로부터 전달받은 동작 전압들(VS1, VS2, VS3, …) 및 동작 전압들(VU1, VU2, VU3, …)을 디코딩하여, 선택된 플레인에 연결된 글로벌 워드라인들(GWL_P1<1:n> 또는 GWL_P2<1:n>)에 전달할 수 있다.
도 3은 도 2에 도시된 선택 전압 스위칭부(211)의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 선택 전압 스위칭부(211)는 전압 생성부(150)로부터 전달되는 선택 동작 전압(VS<1:3>)을 디코딩하여, K 개의 라인으로 전달되는 선택 전압(VSEL<1:K>)을 생성한다. 생성된 선택 전압(VSEL<1:K>)은 글로벌 워드라인 스위치(230)로 전달된다. 예시를 위해서, 도 3에서 선택 동작 전압(VS<1:3>)은 세 개의 전압들을 포함하는 것으로 표시되었다. 즉, 선택 동작 전압(VS<1:3>)은 도 2에 도시된 선택 동작 전압(VS1, VS2, VS3)일 수 있다. 선택 전압(VSEL<1:K>)을 생성하기 위해, 선택 전압 스위칭부(211)는 K 개의 전압 스위치들(SSW1, SSW2, …, SSWk)을 포함한다. 각각의 전압 스위치(SSW1, SSW2, …, SSWk)는 선택 동작 전압(VS<1:3>)을 인가 받는다. 또한 각각의 전압 스위치(SSW1, SSW2, …, SSWk)는 대응하는 제어 신호(SSWCTRL<1>, SSWCTRL<2>, …, SSWCTRL<K>)를 인가 받는다. 제1 전압 스위치(SSW1)는 제1 제어 신호(SSWCTRL<1>)에 기초하여, 선택 동작 전압(VS<1:3>) 중 어느 하나의 전압을 제1 선택 전압(VSEL<1>)으로 출력한다. 제2 전압 스위치(SSW2)는 제2 제어 신호(SSWCTRL<2>)에 기초하여, 선택 동작 전압(VS<1:3>) 중 어느 하나의 전압을 제2 선택 전압(VSEL<2>)으로 출력한다. 이런 방식으로, 제K 전압 스위치(SSWK)는 제K 제어 신호(SSWCTRL<K>)에 기초하여, 선택 동작 전압(VS<1:3>) 중 어느 하나의 전압을 제K 선택 전압(VSEL<K>)으로 출력한다. 이와 같이, 선택 전압 스위칭부(211)는 3 개의 선택 동작 전압들을 조합하여 K개의 선택 전압(VSEL<1:K>)을 생성한다. 즉, 선택 전압(VSEL<1:K>)들 각각은 선택 동작 전압(VS<1:3>) 중 어느 하나의 값을 갖는다. 도 3에서, 선택 동작 전압(VS<1:3>)은 세 개의 값인 것으로 도시되었으나, 필요에 따라 이보다 많은 수의 선택 동작 전압이 선택 전압 스위칭부(211)로 입력될 수 있다.
도 4a는 도 3의 전압 스위치의 일 예를 나타내는 도면이다.
도 4a를 참조하면, 도 3의 선택 전압 스위칭부(211)에 포함되는 K 개의 전압 스위치들(SSW1, SSW2, …, SSWk) 중 i 번째 전압 스위치(SSWi)의 구체적 구성이 도시되어 있다. 도 4a에 도시된 바와 같이, 제i 제어 신호(SSWCTRL<i>)에 따라, 선택 동작 전압(VS<1:3>) 중 어느 하나의 전압이 제i 선택 신호(VSEL<i>)로서 출력된다.
도 4b는 도 2에 도시된 비선택 전압 스위칭부(213)의 일 예를 나타내는 도면이다.
도 4a를 참조하면, 비선택 전압 스위칭부(213)는 하나의 스위치로 구성될 수 있다. 비선택 전압 스위칭부의 상기 스위치는 제어 신호(USWCTRL)에 기초하여, 3 개의 비선택 동작 전압(VU1, VU2, VU3) 중 어느 하나를 비선택 전압(VU)으로서 출력한다. 출력된 비선택 전압(VU)는 글로벌 워드라인 스위치(230)로 전달된다. 예시를 위해서, 도 4b에서 비선택 동작 전압(VU1, VU2, VU3)은 세 개의 전압들을 포함하는 것으로 표시되었다. 그러나, 필요에 따라 다른 개수의 비선택 동작 전압이 비선택 전압 스위칭부(213)로 인가될 수 있다.
도 5는 도 2에 도시된 글로벌 워드라인 스위치(230)의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 글로벌 워드라인 스위치(230)는 입력받은 선택 전압(VSEL<1:K>) 및 비선택 전압(VUN)을 디코딩하여 n개의 라인으로 구성되는 글로벌 워드라인(GWL<1:n>)으로 출력한다. 도 5에는 상기 K값이 16이고, 상기 n값이 192인 경우의 실시 예가 도시되었다. 이를 위해, 글로벌 워드라인 스위치(230)는 12개의 선택 스위치(SW_SEL<1:12>) 및 12개의 비선택 스위치(SW_UN<1:12>)를 포함한다. 각각의 선택 스위치(SW_SEL<1:12>)는 선택 전압(VSEL<1:K>)을 대응하는 글로벌 워드라인들(GWL<1:192>)에 선택적으로 연결하기 위한 제어 신호(CTRL_SEL<1:12>)를 인가 받는다. 한편, 각각의 비선택 스위치(SW_UN<1:12>)는 비선택 전압(VUN)을 대응하는 글로벌 워드라인들(GWL<1:192>)에 선택적으로 연결하기 위한 제어 신호(CTRL_UN<1:12>)를 인가 받는다.
이하에서는 도 3 내지 도 5를 참조하여, 도 2에 도시된 글로벌 워드 라인 디코더의 동작을 설명하기로 한다. 이하의 예시에서, 도 3에 도시된 K 값은 16이고, 워드라인의 개수인 n값은 192이다. 예를 들어, 선택된 블록의 로컬 워드 라인 중 5번째 워드 라인에 프로그램 전압을 인가하여야 하는 경우, 도 3의 선택 전압 스위칭부(211) 중 전압 스위치(SSW5)는 선택 동작 전압(VS<1:3>) 중 프로그램 전압을 선택하여 제5 선택 전압(VSEL<5>)으로서 전달할 것이다. 한편, 다른 전압 스위치들(SSW1~SSW4, SSW6~SSW16)은 선택 동작 전압(VS<1:3>) 중 패스 전압을 선택하여 제1 내지 제4 선택 전압(VSEL<1:4>), 그리고 제6 내지 제16 선택 전압(VSEL<6:16>)으로서 전달할 것이다. 또한, 도 4b의 비선택 전압 스위칭부(213)는 비선택 동작 전압(VU<1:3>) 중 패스 전압을 선택하여 비선택 전압(VU)으로서 전달할 것이다.
도 5를 참조하면, 글로벌 워드 라인 스위치(230)는 입력받은 선택 전압(VSEL<1:16>) 및 비선택 전압(VU)을 글로벌 워드 라인(GWL<1:192>)로 전달한다. 프로그램 전압이 제5 글로벌 워드 라인(GWL<5>)에 인가되어야 하므로, 제1 선택 스위치(231, 즉 SWL_SEL<1>)이 활성화되어, 입력받는 제1 내지 제16 선택 전압(VSEL<1:16>)을 제1 내지 제16 글로벌 워드 라인(GWL<1:16>)으로 전달한다. 상술한 바와 같이, 도 3의 선택 스위칭부가 프로그램 전압을 제5 선택 전압(VSEL<5>)으로서 전달하고, 패스 전압을 제1 내지 제4 선택 전압(VSEL<1:4>), 그리고 제6 내지 제16 선택 전압(VSEL<6:16>)으로서 전달한다. 따라서, 제1 선택 스위치가 활성화 됨에 따라 프로그램 전압이 제5 글로벌 워드 라인(GWL<5>)으로 전달되고, 패스 전압이 제1 내지 제4 글로벌 워드 라인(GWL<1:4>), 그리고 제6 내지 제16 글로벌 워드 라인(GWL<6:16>)으로 전달된다. 이 때 비선택 스위치(232, 즉 SW_UN<1>)는 비활성화 된다. 따라서, 비선택 전압(VU)은 제1 내지 제16 글로벌 워드 라인(GWL<1:16>)에 전달되지 않는다.
한편, 제17 내지 제192 글로벌 워드 라인(GWL<17:192>)에는 패스 전압이 인가되어야 한다. 따라서 제2 내지 제12 선택 스위치들(233, …, 237, 즉 SW_SEL<2:12>)은 비활성화 된다. 대신에, 제2 내지 제12 비선택 스위치들(234, …, 238, 즉 SW_UN<2:12>)이 활성화되어, 비선택 전압(VU)을 제17 내지 제192 글로벌 워드 라인(GWL<17:192>)에 전달한다. 전술한 바와 같이, 비선택 전압 스위칭부(213)는 비선택 동작 전압(VU<1:3>) 중 패스 전압을 비선택 전압(VU)으로서 전달하므로, 패스 전압이 제17 내지 제192 글로벌 워드 라인(GWL<17:192>)에 전달된다.
또다른 예시로서, 선택된 블록의 로컬 워드 라인 중 156번째 워드 라인에 프로그램 전압을 인가하여야 하는 경우, 선택 전압 스위칭부(211) 중 전압 스위치(SSW10)이 프로그램 전압을 제10 선택 전압(VSEL<10>)으로서 전달한다. 나머지 선택 전압들(VSEL<1:9>, VSEL<11:16>)에는 패스 전압이 전달된다. 한편, 제10 선택 스위치(SW_SEL<10>)이 활성화되어, 제1 내지 제16 선택 전압(VSEL<1:16>)을 제145 내지 제160 글로벌 워드 라인(GWL<145:160>)에 전달한다. 이 경우, 제10 비선택 스위치(SW_UN<10>)은 비활성화 된다. 또한, 제1 내지 제9 선택 스위치(SW_SEL<1:9>), 제11 내지 제12 선택 스위치(SW_SEL<11:12>)는 비활성화되며, 제1 내지 제9 비선택 스위치(SW_UN<1:9>), 제11 내지 제12 비선택 스위치(SW_UN<11:12>)은 활성화되어, 패스 전압이 제1 내지 제144 글로벌 워드 라인(GWL<1:144>) 및 제161 내지 제192 글로벌 워드 라인(GWL<161:192>)에 전달된다.
다만, 위와 같은 구성을 이용하는 경우, 복수의 로컬 셀프 부스팅 옵션을 적용할 때 문제가 발생할 수 있다. 로컬 셀프 부스팅을 위해 프로그램 전압이 인가되는 워드라인과 인접한 워드 라인들에 셀프 부스팅 전압을 인가하여야 할 필요가 있다. 예를 들어, 제16 글로벌 워드 라인에 프로그램 전압을 인가하여야 하는 경우 제15 및 제17글로벌 워드 라인에 셀프 부스팅 전압을 인가하여야 한다. 그러나 도 5와 같은 구성을 이용하는 경우, 이러한 셀프 부스팅 옵션을 이용하기가 어렵다.
한편, 도 2 내지 도 5와 같이 글로벌 워드라인 디코더를 구성하는 경우, 스위치 및 라인의 개수가 증가함에 따라 반도체 메모리 장치(100)를 구성하는 칩 면적이 증가한다. 특히, 글로벌 워드라인 스위치(230) 및 플레인 스위칭부(250) 사이에 다수의 라인으로 형성되는 글로벌 워드라인(GWL<1:n>)이 존재하고, 플레인 스위칭부(250) 및 블록 스위치들(261, 263) 사이에도 다수의 라인으로 형성되는 글로벌 워드라인(GWL_P1<1:n>, GWL_P2<1:n>)이 존재하므로, 전체 라인의 개수 및 그가 차지하는 면적이 증가한다. 따라서, 스위치 및 라인의 개수를 줄이면서도 동일한 동작을 수행할 수 있는 글로벌 워드라인 디코더가 필요하다. 특히, 글로벌 워드라인 스위치(230) 및 플레인 스위칭부(250) 사이에 다수의 라인으로 형성되는 글로벌 워드라인(GWL<1:n>)이 차지하는 면적을 줄일 필요가 있다.
도 6은 본 발명의 일 실시 예에 따른 글로벌 워드라인 디코더 및 이를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 글로벌 워드라인 디코더는 전압 스위칭부(310) 및 플레인 스위칭부(350)를 포함한다. 또한, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 상기 글로벌 워드라인 디코더, 블록 스위치들(361) 및 플레인들(371, 373)을 포함한다. 도 1 및 도 6을 비교하면, 도 6의 전압 스위칭부(310), 플레인 스위칭부(350), 제1 및 제2 블록 스위치(361, 363)는 도 1의 어드레스 디코더(120)를 구성할 수 있다. 또한, 도 6의 제1 및 제2 플레인(371, 373)은 도 1의 메모리 셀 어레이(110)를 구성할 수 있다. 전술한 바와 같이, 전압 스위칭부(310) 및 플레인 스위칭부(350)는 "글로벌 워드라인 디코더"를 구성할 수 있다. 도 6의 글로벌 워드라인 디코더가 도 2의 글로벌 워드라인 디코더와 다른 점은, 글로벌 워드라인 스위치(230)가 존재하지 않는다는 것이다. 즉, 도 6에 도시된 바와 같이, 전압 스위칭부(310)로부터 출력되는 선택 전압(VSEL<1:L>) 및 비선택 전압(VUN)은 플레인 스위칭부(350)로 바로 전달되며, 플레인 스위칭부(350)가 선택 전압(VSEL<1:L>) 및 비선택 전압(VUN)을 디코딩하여 각각의 글로벌 워드 라인(GWL_P1<1:n>, GWL_P2<1:n>)으로 전달한다. 따라서, 도 2의 글로벌 워드라인 디코더와 비교하여 볼 때, 도 6의 글로벌 워드라인 디코더에는, 글로벌 워드라인 스위치(230) 내에 존재하는 스위치들이 제거된다. 다만, 플레인 스위칭부(350) 내의 스위치 개수는 증가하게 될 것이다. 또한, 도 2의 글로벌 워드라인 디코더에서 글로벌 워드라인 스위치(230)와 플레인 스위칭부(350) 사이에 다수의 라인을 차지하는 글로벌 워드라인(GWL<1:n>)이 존재하는 반면, 도 6의 글로벌 워드라인 디코더에서, 전압 스위칭부(310)와 플레인 스위칭부(350) 사이에는 글로벌 워드라인(GWL<1:n>)이 존재하지 않고, 다만 상대적으로 적은 개수의 라인을 차지하는 선택 전압(VSEL<1:L>) 및 비선택 전압(VUN)의 전달 라인들이 존재하게 된다. 따라서, 도 6에 도시된 글로벌 워드라인 디코더에 의하면 전체적으로 스위치 개수 및 라인 개수가 감소하여, 칩 면적을 줄이고 생산 비용을 절감할 수 있다.
전압 스위칭부(310)는 플레인 스위칭부(350)에 선택 전압(VSEL<1:L>)을 공급하도록 구성되는 선택 전압 스위칭부(311)와, 플레인 스위칭부(350)에 비선택 전압(VUN)을 공급하도록 구성되는 비선택 전압 스위칭부(313)를 포함한다. 선택 전압 스위칭부(311)는 선택 동작 전압들(VS1, VS2, VS3, …)을 디코딩하여 생성된 한 세트의 선택 전압(VSEL<1:L>)을 L 개의 라인을 통해 플레인 스위칭부(350)로 전달한다. 예시적으로, 선택 동작 전압들(VS1, VS2, VS3, …)은 프로그램 전압, 프로그램 패스 전압, 로컬 부스팅 전압 등을 포함할 수 있다. 그 외에도 다양한 전압들이 선택 동작 전압들(VS1, VS2, VS3, …)에 포함될 수 있다.
여기에서, L 값은 선택 동작 전압들(VS1, VS2, VS3, …)의 적절한 전달을 위해 선택된 자연수 값일 수 있다. 일 실시 예에서, L 값은 8일 수 있다. 이 경우, 선택 동작 전압들(VS1, VS2, VS3, …)의 조합을 통해 구성되는 한 세트의 선택 전압(VSEL<1:8>)이 8 개의 라인을 통해 플레인 스위칭부(350)로 전달된다. 다른 실시 예에서, L 값은 16일 수 있다. 이 경우, 선택 동작 전압들(VS1, VS2, VS3, …)의 조합을 통해 구성되는 한 세트의 선택 전압(VSEL<1:16>)이 16 개의 라인을 통해 플레인 스위칭부(350)로 전달된다. 또다른 실시 예에서, L 값은 32일 수 있다. 이 경우, 선택 동작 전압들(VS1, VS2, VS3, …)의 조합을 통해 구성되는 한 세트의 선택 전압(VSEL<1:32>)이 32 개의 라인을 통해 플레인 스위칭부(350)로 전달된다.
플레인 스위칭부(350)는 플레인 개수만큼의 플레인 스위치를 포함할 수 있다. 도 6에서, 메모리 셀 어레이는 2 개의 플레인(371, 373)을 포함하고, 따라서 플레인 스위칭부(350) 또한 두 개의 플레인 스위치(351, 353)를 포함한다. 제1 플레인 스위치(251) 및 제2 플레인 스위치(253)는 선택적으로 턴온되며, 턴온된 플레인 스위치는 선택 전압(VSEL<1:L>) 및 비선택 전압(VUN)을 디코딩하여 대응하는 글로벌 워드라인(GWL_P1<1:n> 또는 GWL_P2<1:n>)으로 출력한다.
예를 들어, 제1 플레인(371)에 대한 동작 시에 제1 플레인 스위치(351)가 턴온되고 제2 플레인 스위치(253)는 턴오프된다. 이 경우, 제1 플레인 스위치(351)는 선택 전압(VSEL<1:L>) 및 비선택 전압(VUN)을 디코딩하여 글로벌 워드라인(GWL_P1<1:n>)으로 출력한다. 글로벌 워드라인(GWL_P1<1:n>)은 제1 블록 스위치(361)와 연결되며, 제1 블록 스위치(361)는 글로벌 워드라인(GWL_P1<1:n>)을 제1 플레인(371) 내 대응하는 메모리 블록의 로컬 워드라인과 연결시킨다. 다른 예에서, 제2 플레인(373)에 대한 동작 시에 제1 플레인 스위치(351)가 턴오프되고 제2 플레인 스위치(253)는 턴온된다. 이 경우, 제2 플레인 스위치(353)는 선택 전압(VSEL<1:L>) 및 비선택 전압(VUN)을 디코딩하여 글로벌 워드라인(GWL_P2<1:n>)으로 출력한다. 글로벌 워드라인(GWL_P2<1:n>)은 제2 블록 스위치(363)와 연결되며, 제2 블록 스위치(363)는 글로벌 워드라인(GWL_P2<1:n>)을 제2 플레인(373) 내 대응하는 메모리 블록의 로컬 워드라인과 연결시킨다.
도 6의 실시 예에서, 메모리 셀 어레이는 제1 플레인(371) 및 제2 플레인(373)으로 구성되었다. 그러나, 실시 예에 따라 메모리 셀 어레이를 구성하는 플레인들의 개수는 다양하게 결정될 수 있다. 예시적으로, 네 개 또는 그 이상의 개수의 플레인들이 메모리 셀 어레이를 구성할 수 있다. 이에 따라 플레인 스위칭부(250)에 포함되는 플레인 스위치들의 개수 또한 변화할 수 있다.
선택 전압 스위칭부(311)로부터 출력되는 선택 전압(VSEL<1:L>)은 제1 프리 디코딩 전압(first pre-decoded voltage) 및 제2 프리 디코딩 전압(second pre-decoded voltage)을 포함할 수 있다. 한편, 플레인 스위칭부(350)는 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑(swap)하여 출력할 수 있다. 이에 따라, 로컬 셀프 부스팅을 이용하여 프로그램하는 경우에, 효율적으로 셀프 부스팅 전압을 전달할 수 있다. 선택 전압 스위칭부(311)와 플레인 스위칭부(350)의 자세한 동작에 대해서는 도 7 내지 도 12a-f를 참조하여 후술하기로 한다.
도 7은 도 6에 도시된 선택 전압 스위칭부(311)의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 선택 전압 스위칭부(311)는 전압 생성부(150)로부터 전달되는 선택 동작 전압(VS<1:3>)을 디코딩하여, L 개의 라인으로 전달되는 선택 전압(VSEL<1:L>)을 생성한다. 생성된 선택 전압(VSEL<1:L>)은 플레인 스위칭부(350)로 전달된다. 예시를 위해서, 도 7에서 선택 동작 전압(VS<1:3>)은 세 개의 전압들을 포함하는 것으로 표시되었다. 즉, 선택 동작 전압(VS<1:3>)은 도 6에 도시된 선택 동작 전압(VS1, VS2, VS3)일 수 있다. 선택 전압(VSEL<1:L>)을 생성하기 위해, 선택 전압 스위칭부(311)는 L 개의 전압 스위치들(SSW1, SSW2, …, SSWL)을 포함한다. 각각의 전압 스위치(SSW1, SSW2, …, SSWL)는 선택 동작 전압(VS<1:3>)을 인가 받는다. 또한 각각의 전압 스위치(SSW1, SSW2, …, SSWL)는 대응하는 제어 신호(SSWCTRL<1>, SSWCTRL<2>, …, SSWCTRL<L>)를 인가 받는다. 제1 전압 스위치(SSW1)는 제1 제어 신호(SSWCTRL<1>)에 기초하여, 선택 동작 전압(VS<1:3>) 중 어느 하나의 전압을 제1 선택 전압(VSEL<1>)으로 출력한다. 제2 전압 스위치(SSW2)는 제2 제어 신호(SSWCTRL<2>)에 기초하여, 선택 동작 전압(VS<1:3>) 중 어느 하나의 전압을 제2 선택 전압(VSEL<2>)으로 출력한다. 이런 방식으로, 제L 전압 스위치(SSWK)는 제L 제어 신호(SSWCTRL<L>)에 기초하여, 선택 동작 전압(VS<1:3>) 중 어느 하나의 전압을 제K 선택 전압(VSEL<L>)으로 출력한다. 이와 같이, 선택 전압 스위칭부(311)는 3 개의 선택 동작 전압들을 조합하여 K개의 선택 전압(VSEL<1:L>)을 생성한다. 즉, 선택 전압(VSEL<1:L>)들 각각은 선택 동작 전압(VS<1:3>) 중 어느 하나의 값을 갖는다. 도 7에서, 선택 동작 전압(VS<1:3>)은 세 개의 값인 것으로 도시되었으나, 필요에 따라 이보다 많은 수의 선택 동작 전압이 선택 전압 스위칭부(311)로 입력될 수 있다.
선택 전압(VSEL<1:L>)은 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)을 포함할 수 있다. 보다 구체적으로, 제1 프리 디코딩 전압(Dec_A)은 선택 전압(VSEL<1:K>)에 대응하고, 제2 프리 디코딩 전압(Dec_B)은 선택 전압(VSEL<K+1:L>)에 대응할 수 있다. 예시적으로, 상기 K값은 상기 L값의 절반에 해당하는 값일 수 있다. 예를 들어, L 값이 32인 경우, K값은 16에 대응한다. 이 경우, 전체 32개의 선택 전압(VSEL<1:32>)은 16개의 선택 전압(VSEL<1:16>)을 포함하는 제1 프리 디코딩 전압(Dec_A) 및 16개의 선택 전압(VSEL<17:32>)을 포함하는 제2 프리 디코딩 전압(Dec_B)으로 구분될 수 있다. 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)을 이용한 글로벌 워드라인 디코딩 방식에 대해서는 도 12a 내지 12b를 참조하여 후술하기로 한다.
도 8은 도 6에 도시된 제1 플레인 스위치(351)의 일 예를 나타내는 블록도이다. 도 6의 제2 플레인 스위치(353)의 구성은 제1 플레인 스위치(351)의 구성과 동일하므로, 중복된 기재를 방지하기 위해 생략하기로 한다.
도 8을 참조하면, 제1 플레인 스위치(351)는 입력받은 선택 전압(VSEL<1:L>) 및 비선택 전압(VUN)을 디코딩하여 n개의 라인으로 구성되는 글로벌 워드 라인(GWL_P1<1:n>)으로 출력한다. 이를 위하여, 제1 플레인 스위치(351)는 m개의 선택 스위치들(SW_SEL<1:m>) 및 m개의 비선택 스위치들(SW_UN<1:m>)을 포함한다. K는 L값의 절반에 해당하는 숫자일 수 있다. 다른 실시예에서, K는 L값의 절반보다 작거나 또는 그보다 큰 값에 해당하는 숫자일 수 있다. 또한, m, L, n은 아래 수학식 1과 같은 관계를 만족할 수 있다.
[수학식 1]
(L×m)÷2＝n
도 8에 도시된 바와 같이, 선택 전압(VSEL<1:L>) 중 제1 내지 제K 선택 전압들(VSEL<1:K>)은 홀수 번째 선택 스위치들(SW_SEL<1>, SW_SEL<3>, SW_SEL<5>, …)과 연결된다. 즉, 제1 프리 디코딩 전압(Dec_A)은 홀수 번째 선택 스위치들과 연결된다. 또한, 선택 전압(VSEL<1:L>) 중 제(K+1) 내지 제L 선택 전압들(VSEL<K+1:L>)은 짝수 번째 선택 스위치들(SW_SEL<2>, SW_SEL<4>, SW_SEL<6>, …)과 연결된다. 즉, 제2 프리 디코딩 전압(Dec_B)은 짝수 번째 선택 스위치들과 연결된다. 비선택 전압(VUN)은 비선택 스위치들(SW_UN<1:m>) 모두에 연결된다. 선택 제어 신호들(CTRL<1:m>) 및 비선택 제어 신호들(CTRL_UN<1:m>)의 제어에 따라, 선택 전압(VSEL<1:L>) 및 비선택 전압(VUN)이 글로벌 워드 라인(GWL_P1<1:n>)으로 전달된다. 이하에서는 도 9를 참조하여, K, L, m, n에 구체적인 숫자를 적용한 예시를 설명하기로 한다.
도 9는 도 8에 도시된 제1 플레인 스위치(351)의 구체적인 예시를 나타내는 블록도이다. 도 9에 도시된 제1 플레인 스위치(351)는 도 8에 도시된 제1 플레인 스위치(351)와 동일한 구성을 가지며, 설명의 편의를 위해 K, L, m, n에 구체적인 숫자가 적용되어 표시되었다. 즉, 도 9의 실시예에서, K값은 16이고, L값은 32이며, m값은 12이고, n값은 192이다.
이에 따라, 제1 플레인 스위치(351)는 입력받은 선택 전압(VSEL<1:32>) 및 비선택 전압(VUN)을 디코딩하여 192개의 라인으로 구성되는 글로벌 워드 라인(GWL_P1<1:192>)으로 출력한다. 이를 위하여, 제1 플레인 스위치(351)는 12개의 선택 스위치들(SW_SEL<1:12>) 및 12개의 비선택 스위치들(SW_UN<1:12>)을 포함한다. 선택 전압(VSEL<1:32>) 중 제1 내지 제16 선택 전압들(VSEL<1:16>)은 홀수 번째 선택 스위치들(SW_SEL<1>, SW_SEL<3>, SW_SEL<5>, …, SW_SEL<11>)과 연결된다. 또한, 선택 전압(VSEL<1:32>) 중 제17 내지 제32 선택 전압들(VSEL<17:32>)은 짝수 번째 선택 스위치들(SW_SEL<2>, SW_SEL<4>, SW_SEL<6>, …, SW_SEL<12>)과 연결된다. 비선택 전압(VUN)은 비선택 스위치들(SW_UN<1:12>) 모두에 연결된다. 선택 제어 신호들(CTRL<1:12>) 및 비선택 제어 신호들(CTRL_UN<1:12>)의 제어에 따라, 선택 전압(VSEL<1:32>) 및 비선택 전압(VUN)이 글로벌 워드 라인(GWL_P1<1:192>)으로 전달된다.
도 7에 도시된 바와 같이, 제1 내지 제K 선택 전압(VSEL<1:K>)은 제1 프리 디코딩 전압(Dec_A)으로서 인가되고, 제(K+1) 내지 제L 선택 전압(VSEL<K+1:L>)은 제2 프리 디코딩 전압(Dec_B)으로서 인가될 수 있다. 제1 플레인 스위치(351)는 선택된 워드라인의 위치에 따라, 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑(swap)하여 출력할 수 있다. 상기 제1 플레인 스위치(351)의 구체적인 디코딩 동작에 대해서는 도 12a 내지 도 12f를 참조하여 후술하기로 한다.
도 10은 도 1에 도시된 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 10을 참조하면, 메모리 셀 어레이는 복수의 셀 스트링(400, 410, …)을 포함하고, 각각의 셀 스트링(400, 410)은 드레인 선택 트랜지스터(401, 411)와 소스 선택 트랜지스터(403, 413) 사이에 직렬로 연결된 다수의 메모리 셀을 포함할 수 있다. 드레인 선택 트랜지스터(401, 411)와 소스 선택 트랜지스터(403, 413)는 각각 드레인 선택 라인(DSL)과 소스 선택 라인(SSL)에 연결되고, 그 사이의 메모리 셀들은 대응하는 각각의 워드라인들(WL<1> ~ WL<n>)을 통해 연결된다. 각각의 셀 스트링(400, 410)은 드레인 선택 트랜지스터(401, 411)를 통해 비트라인(BL)에 선택적으로 접속되고, 소스 선택 트랜지스터(403, 413)를 통해 접지 전압단에 연결된 공통 소스 라인(CSL)에 선택적으로 접속된다. 각 비트라인(BL)에 연결된 다수의 셀 스트링(400, 410, …)은 공통 소스 라인(CSL)에 병렬로 연결되어 하나의 메모리 셀 블록(Block)을 구성할 수 있다.
이러한 반도체 메모리 장치에서 프로그램(Program), 리드(Read), 소거(Erase) 등의 동작을 수행하기 위해서는 선택된 워드라인에 각 동작에 맞는 바이어스 전압을 인가해 주어야 한다. 예를 들어, 프로그램 동작 시 입력된 로우 어드레스(Row address)에 의해 선택된 워드라인에는 프로그램 전압을 인가하고, 나머지 워드라인에는 패스 전압(예를 들어, 10V 이하)을 인가한다. 그런데, 최근 기술의 발달로 메모리 장치의 용량 및 집적도가 더욱 높아지고 있고, 이에 따라 인접한 워드라인 또는 비트라인(또는 그에 연결된 메모리 셀)에 대한 간섭 현상(Disturbance) 등을 줄이기 위해 프로그램 동작 시 선택된 워드라인과 일정 거리 안에 있는 워드라인들에는 서로 다른 레벨의 패스 전압을 인가하는 방식이 사용된다. 이를 부스팅 옵션이라고 한다.
도 11은 프로그램 동작 시 도 10의 워드 라인에 인가되는 전압을 나타내는 타이밍도이다. 도 11에 도시된 바와 같이, 프로그램 동작 시 입력된 로우 어드레스에 의해 예시적으로 제i 워드라인(WL<i>)이 선택되었다고 가정하자. 선택된 워드라인(WL<i>)에는 프로그램 전압(VPGM)이 인가되고, 선택된 워드라인(WL<i>)과 일정 거리 내에 있는 워드라인(WL<i-2> ~ WL<i-1>, WL<i+1> ~ WL<i+2>)에는 상기한 부스팅 옵션이 적용되어, 선택된 워드라인(WL<i>)과의 거리에 따라 서로 다른 전압(VLSB1, VLSB2)이 인가될 수 있다. 반면에, 나머지 워드라인(WL<1> ~ WL<i-3>, WL<i+3> ~ WL<n>)에는 모두 동일한 패스 전압(VPASS)이 인가될 수 있다.
도 12a 내지 도 12f는 도 6에 도시된 글로벌 워드라인 디코더의 동작을 설명하기 위한 표이다.
도 12a를 참조하면, 먼저 제1 플레인(371)에 대하여 제1 글로벌 워드라인(GWL_P1<1>)이 선택된 경우의 디코딩 동작이 도시되어 있다. 보다 상세히, 제1 플레인(371)에 포함된 메모리 블록들 중 선택된 메모리 블록과 연결된 제1 로컬 워드 라인에 대해 프로그램 동작을 수행하기 위한 글로벌 워드라인의 디코딩 동작이 도시되어 있다.
선택된 메모리 블록의 로컬 워드라인들 중 제1 로컬 워드 라인에 프로그램 전압을 인가하기 위해, 글로벌 워드라인(GWL_P1<1:n>) 중 제1 글로벌 워드라인(GWL_P1<1>)에 프로그램 전압(VPGM)이 인가되어야 한다. 한편, 선택된 제1 글로벌 워드라인(GWL_P1<1>)에 인접한 제2 및 제3 글로벌 워드라인(GWL_P1<2>, GWL_P1<3>)에는 로컬 셀프 부스팅(Local self-boosting) 옵션이 적용된다. 이에 따라, 제2 및 제3 글로벌 워드라인(GWL_P1<2>, GWL_P1<3>)에는 각각 제1 로컬 셀프 부스팅 전압(VLSB1) 및 제2 로컬 셀프 부스팅 전압(VLSB2)이 인가된다.
한편, 나머지 글로벌 워드라인들(GWL_P1<4> ~ GWL_P1<192>)에는 패스 전압(VPASS)이 인가된다. 도 12a에는 이러한 상황에서의 글로벌 워드라인의 디코딩 결과가 도시되어 있다.
도 12a에 도시된 디코딩 동작을 수행하기 위해, 도 7의 선택 전압 스위칭부(311)는 선택 전압(VSEL<1:32>)을 디코딩하여 출력한다. 보다 구체적으로 제1 스위치(SSW1)는 프로그램 전압(VPGM)을 제1 선택 전압(VSEL<1>)으로서 출력한다. 제2 스위치(SSW2)는 제1 로컬 셀프 부스팅 전압(VLSB1)을 제2 선택 전압(VSEL<2>)으로서 출력한다. 제3 스위치(SSW3)는 제2 로컬 셀프 부스팅 전압(VLSB2)을 제3 선택 전압(VSEL<3>)으로서 출력한다. 제4 내지 제32 스위치(SSW4 ~ SSW32)는 패스 전압(VPASS)을 제4 내지 제32 선택 전압(VSEL<4> ~ VSEL<32>)으로서 출력한다. 전술한 바와 같이, 제1 내지 제16 선택 전압(VSEL<1:16>)은 제1 프리 디코딩 전압(Dec_A)이고, 제17 내지 제32 선택 전압(VSEL<17:32>)은 제2 프리 디코딩 전압(Dec_B)이다. 또한, 도 4b의 비선택 전압 스위칭부(213)는 패스 전압(VPASS)을 비선택 전압(VU)으로서 출력한다.
한편, 도 12a에 도시된 디코딩 동작을 수행하기 위해, 도 9의 제1 선택 스위치(352, 즉 SW_SEL<1>)는 제어 신호(CTRL_SEL<1>)에 기초하여 활성화되고, 제1 비선택 스위치(SW_UN<1>)는 제어 신호(CTRL_UN<1>)에 기초하여 비활성화된다. 이에 따라, 선택 전압(SEL<1:32>) 중 제1 프리 디코딩 전압(Dec_A, 즉 VSEL<1:16>)이 제1 내지 제16 글로벌 워드 라인(GWL_P1<1:16>)으로 출력된다. 또한, 도 9의 제2 선택 스위치(354, SW_SEL<2>)는 제어 신호(CTRL_SEL<2>)에 기초하여 활성화되고, 제2 비선택 스위치(355, 즉 SW_UN<2>)는 제어 신호(CTRL_UN<2>)에 기초하여 비활성화된다. 이에 따라, 선택 전압(VSEL<1:32>) 중 제2 프리 디코딩 전압(Dec_B, 즉 VSEL<17:32>)이 제1 내지 제16 글로벌 워드 라인(GWL_P1<1:16>)으로 출력된다. 이에 따라, 제1 글로벌 워드 라인(GWL_P1<1>)에는 프로그램 전압(VPGM)이 출력되고, 제2 글로벌 워드 라인(GWL_P1<2>)에는 제1 로컬 셀프 부스팅 전압(VSLB1)이 출력되며, 제3 글로벌 워드 라인(GWL_P1<3>)에는 제2 로컬 셀프 부스팅 전압(VLSB2)이 출력된다. 한편, 제4 내지 제32 글로벌 워드 라인(GWL_P1<3:32>)에는 패스 전압(VPASS)이 출력된다.
한편, 도 9의 제3 내지 제12 선택 스위치(356, …, 358, 즉 SW_SEL<3:12>)는 제어 신호(CTRL_SEL<3:12>)에 기초하여 비활성화되고, 제3 내지 제12 비선택 스위치(357, …, 359, 즉 SW_UN<3:12>)는 제어 신호(CTRL_UN<3:12>)에 기초하여 활성화된다. 이에 따라, 비선택 전압(VU)인 패스 전압(VPASS)이 제 33 내지 제192 글로벌 워드 라인(GWL_P1<33:192>)으로 출력된다.
한편, 도 12a에는 도시되지 않았으나, 제1 로컬 워드라인에 대한 프로그램 동작 이후에, 제2 로컬 워드라인에 대해 프로그램 동작을 수행하는 경우, 글로벌 워드라인(GWL_P1<1:n>) 중 제2 글로벌 워드라인(GWL_P1<2>)에 프로그램 전압(VPGM)이 인가되어야 할 것이다. 한편, 선택된 제2 글로벌 워드라인(GWL_P1<1>)에 인접한 제1, 제3 및 제4 글로벌 워드라인(GWL_P1<1>, GWL_P1<3>, GWL_P1<4>)에는 로컬 셀프 부스팅(Local self-boosting) 옵션이 적용된다. 이에 따라, 제1 및 제3 글로벌 워드라인(GWL_P1<1>, GWL_P1<3>)에는 로컬 셀프 부스팅 전압(VLSB1)이 인가되고, 제4 글로벌 워드라인(GWL_P1<4>)에는 제2 로컬 셀프 부스팅 전압(VLSB2)이 인가될 것이다. 이를 위해, 도 7의 선택 전압 스위칭부(311)에 포함된 제1 스위치(SSW1)는 제1 로컬 셀프 부스팅 전압(VLSB1)을 제1 선택 전압(VSEL<1>)으로서 출력한다. 제2 스위치(SSW2)는 프로그램 전압(VPGM)을 제2 선택 전압(VSEL<2>)으로서 출력한다. 제3 스위치(SSW3)는 제1 로컬 셀프 부스팅 전압(VLSB1)을 제3 선택 전압(VSEL<3>)으로서 출력한다. 제4 스위치(SSW4)는 제2 로컬 셀프 부스팅 전압(VLSB2)을 제4 선택 전압(VSEL<4>)으로서 출력한다. 제5 내지 제32 스위치(SSW5 ~ SSW32)는 패스 전압(VPASS)을 제5 내지 제32 선택 전압(VSEL<5> ~ VSEL<32>)으로서 출력한다. 한편, 도 9의 제1 내지 제12 선택 스위치(SW_SEL<1:12>) 및 제1 내지 제12 비선택 스위치(SW_UN<1:12>) 는 도 12a를 참조하여 설명한, 제1 로컬 워드라인에 대한 프로그램 동작시의 디코딩 동작과 동일하게 동작한다. 즉, 제1 및 제2 선택 스위치(SW_SEL<1:2>)는 제1 내지 제32 선택 전압(VSEL<32>)을 그대로 제1 내지 제32 글로벌 워드라인(GWL_P1<1> ~ GWL_P1<32>)으로 출력한다. 한편, 제3 내지 제12 비선택 스위치(SW_UN<3:12>)는 비선택 전압(VUN)인 패스 전압(VPASS)을 제33 내지 제192 글로벌 워드라인(GWL_P1<33> ~ GWL_P1<192>)으로 출력한다.
위와 같은 방식으로, 제1 내지 제30 로컬 워드라인에 대해 프로그램 동작을 수행하는 동안, 도 7의 선택 전압 스위칭부(311)의 디코딩 동작만이 변동되고, 도 9의 제1 플레인 스위치(351)의 디코딩 동작은 동일하게 유지된다. 설명의 편의를 위해, 프로그램 전압(VPGM), 제1 로컬 셀프 부스팅 전압(VLSB1) 및 제2 로컬 셀프 부스팅 전압(VLSB1)을 공급하는 선택 전압들을 "선택 전압 윈도우 (select voltage window)"라고 지칭하기로 한다. 또한, 제1 프리 디코딩 전압(Dec_A)들에 대응하는 선택 전압들을 "제1 프리 디코딩 윈도우 (first pre-decoding window)"라고 지칭하기로 한다. 한편, 제2 프리 디코딩 전압(Dec_B)들에 대응하는 선택 전압들을 "제2 프리 디코딩 윈도우 (second pre-decoding window)"라고 지칭하기로 한다. 글로벌 워드 라인의 선택 위치가 변경되면, 선택 전압 윈도우도 이동한다. 예를 들어, 도 12a에서 선택 전압 윈도우는 제1 내지 제3 선택 전압들(VSEL<1:3>)에 해당한다. 한편, 제7 로컬 워드 라인에 대한 프로그램 동작을 수행하는 경우, 제7 글로벌 워드 라인(GWL_P1<7>)에 프로그램 전압(VPGM)을 공급하고, 제6 및 제8 글로벌 워드 라인(GWL_P1<6>, GWL_P1<8>)에 제1 로컬 셀프 부스팅 전압(VLSB1)을 공급하며, 제5 및 제9 글로벌 워드 라인(GWL_P1<5>, GWL_P1<9>)에 제2 로컬 셀프 부스팅 전압(VLSB2)을 공급하여야 할 것이다. 따라서, 이 경우 선택 전압 윈도우는 제5 내지 제9 선택 전압들(VSEL<5:9>)에 대응한다.
한편, 글로벌 워드 라인의 선택 위치가 변경되는 경우에도, "제1 프리 디코딩 윈도우 (first pre-decoding window)" 및 "제2 프리 디코딩 윈도우 (second pre-decoding window)"는 이동하지 않는다. 즉, 도시된 실시 예에서 제1 프리 디코딩 윈도우는 제1 내지 제16 선택 전압들(VSEL<1:16>)에 대응하고, 제2 프리 디코딩 윈도우는 제17 내지 제32 선택 전압들(VSEL<17:32>)에 대응한다.
본 발명에 따른 글로벌 워드 라인 디코더의 플레인 스위치들은, 선택 전압 윈도우가 제1 프리 디코딩 윈도우 또는 제2 프리 디코딩 윈도우의 "경계(edge)"에 인접하게 되는 경우, 제1 프리 디코딩 전압 및 제2 프리 디코딩 전압의 순서를 맞바꿔 출력하도록 구성된다. 선택 전압 윈도우가 제1 프리 디코딩 윈도우 또는 제2 프리 디코딩 윈도우의 "경계(edge)"에 인접하게 되는 경우에 대해서는 도 12b를 참조하여 후술하기로 한다.
도 12b를 참조하면, 제30 로컬 워드라인에 대한 프로그램 동작을 수행하기 위해, 글로벌 워드라인(GWL_P1<1:n>) 중 제30 글로벌 워드라인(GWL_P1<30>)에 프로그램 전압(VPGM)이 인가되어야 한다. 한편, 선택된 제30 글로벌 워드라인(GWL_P1<30>)에 인접한 제29 및 제31 글로벌 워드라인(GWL_P1<29>, GWL_P1<31>)에 제1 로컬 셀프 부스팅 전압(VLSB1)이 인가되고, 그와 인접한 제28 및 제32 글로벌 워드라인(GWL_P1<28>, GWL_P1<32>)에 제2 로컬 셀프 부스팅 전압(VLSB2)이 인가된다. 이를 위해, 도 7의 선택 전압 스위칭부(311)에 포함된 제30 스위치(SSW30)는 프로그램 전압(VPGM)을 제30 선택 전압(VSEL<30>)으로서 출력한다. 또한, 제29 및 제31 스위치(SSW29, SSW31)는 제1 로컬 셀프 부스팅 전압(VLSB1)을 제29 및 제31 선택 전압(VSEL<29>, VSEL<31>)으로서 각각 출력한다. 한편, 제28 및 제32 스위치(SSW28, SSW32)는 제2 로컬 셀프 부스팅 전압(VLSB2)을 제28 및 제32 선택 전압(VSEL<28>, VSEL<32>)으로서 각각 출력한다. 한편, 제1 내지 제27 스위치(SSW1 ~ SSW27)는 패스 전압(VPASS)을 제1 내지 제27 선택 전압(VSEL<1:27>)으로서 출력한다. 한편, 도 9에 도시된 제1 및 제2 선택 스위치(SW_SEL<1:2>)는 제1 내지 제32 선택 전압(VSEL<1:32>)을 그대로 제1 내지 제32 글로벌 워드라인(GWL_P1<1> ~ GWL_P1<32>)으로 출력한다. 한편, 제3 내지 제12 비선택 스위치(SW_UN<3:12>)는 비선택 전압(VUN)인 패스 전압(VPASS)을 제33 내지 제192 글로벌 워드라인(GWL_P1<33:192>)으로 출력한다.
도 12b를 참조하면, 선택 전압 윈도우는 제28 내지 제32 선택 전압들(VSEL<28:32>)에 대응하며, 제2 프리 디코딩 윈도우는 제17 내지 제32 선택 전압들(VSEL<17:32>)에 대응한다. 따라서 도 12b 선택 전압 윈도우가 제2 프리 디코딩 윈도우의 경계에 인접한 경우에 해당된다. 이 경우 제1 플레인 스위치(351)는 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서를 맞바꿔 출력하도록 구성된다. 도 12b를 참조하면 제1 프리 디코딩 전압(Dec_A) 다음에 제2 프리 디코딩 전압(Dec_B)이 위치하도록 디코딩 되었다. 그러나 도 12c를 참조하면, 제2 프리 디코딩 전압(Dec_B) 다음에 제1 프리 디코딩 전압(Dec_A)이 위치하도록 디코딩 되었다.
도 12c와 같이 제31 글로벌 워드라인(GWL_P1<31>)에 프로그램 전압을 인가하고, 제29, 제30, 제32, 제33 글로벌 워드라인(GWL_P1<29>, GWL_P1<30>, GWL_P1<32>, GWL_P1<33>)에 로컬 셀프 부스팅 옵션을 적용하고자 하는 경우, 플레인 스위칭부(350)는 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서를 스왑(swap)하여 출력한다. 보다 구체적으로, 제1 플레인이 동작 중인 경우이므로, 제1 플레인 스위치(351)가 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서를 스왑(swap)하여 출력한다.
먼저, 이를 위해 도 8의 선택 전압 스위칭부(311)는 선택 전압(VSEL<1:32>)을 디코딩하여 출력한다. 보다 구체적으로 제1 스위치(SSW1)는 제2 로컬 셀프 부스팅 전압(VLSB2)을 제1 선택 전압(VSEL<1>)으로서 출력한다. 제1 선택 전압(VSEL<1>)은 제33 글로벌 워드 라인(GWL_P1<33>)에 공급되기 위한 것이다. 또한 제2 내지 제28 스위치(SSW2 ~ SSW28)는 패스 전압(VPASS)을 제2 내지 제28 선택 전압(VSEL<2> ~ VSEL<28>)으로서 출력한다. 또한, 제29 스위치(SSW29)는 제2 로컬 셀프 부스팅 전압(VLSB2)을 제29 선택 전압(VSEL<29>)으로서 출력한다. 제30 및 제32 스위치(SSW30, SSW32)는 제1 로컬 셀프 부스팅 전압(VLSB1)을 제30 및 제32 선택 전압(VSEL<30>, VSEL<32>)으로서 출력한다. 한편, 제31 스위치(SSW31)는 프로그램 전압(VPGM)을 제31 선택 전압(VSEL<31>)으로서 출력한다.
한편, 제31 로컬 워드라인에 대한 프로그램 동작 시에, 도 9의 제1 플레인 스위치(351)는 상기 제1 프리 디코딩 전압(Dec_A) 및 상기 제2 프리 디코딩 전압(Dec_B)의 순서를 스왑(swap)하여 출력한다. 제어 신호들(CTRL_SEL<1>, CTRL_UN<1>)에 따라 제1 선택 스위치(SW_SWL<1>)는 비활성화 되고 제1 비선택 스위치(SW_UN<1>)는 활성화된다. 이에 따라, 비선택 전압(UN)인 패스 전압(VPASS)이 제1 내지 제16 글로벌 워드 라인(GWL_P1<1:16>)에 출력된다. 제어 신호들(CTRL_SEL<2>, CTRL_UN<2>)에 따라 제2 선택 스위치(SW_SWL<2>)는 활성화 되고 제2 비선택 스위치(SW_UN<2>)는 비활성화된다. 이에 따라 제17 내지 제32 선택 전압(VSEL<17:32>)은 그대로 제17 내지 제32 글로벌 워드라인(GWL_P1<17:32>)으로 출력된다. 한편, 제어 신호들(CTRL_SEL<3>, CTRL_UN<3>)에 따라 제3 선택 스위치(SW_SWL<3>)는 활성화 되고 제3 비선택 스위치(SW_UN<3>)는 비활성화된다. 이에 따라 제1 내지 제16 선택 전압(VSEL<1:16>)이 제33 내지 제48 글로벌 워드라인(GWL_P1<33:48>)으로 출력된다. 한편, 제어 신호들(CTRL_SEL<4:12>, CTRL_UN<4:12>)에 따라 제4 내지 제12 선택 스위치들(SW_SWL<4:12>)는 비활성화 되고 제4 내지 제12 비선택 스위치(SW_UN<4:12>)는 활성화된다. 이에 따라, 비선택 전압(UN)인 패스 전압(VPASS)이 제49 내지 제192 글로벌 워드 라인(GWL_P1<49:192>)에 출력된다.
도 12b 및 도 12c를 함께 참조하면, 제1 프리 디코딩 전압(Dec_A) 및 상기 제2 프리 디코딩 전압(Dec_B)의 순서가 스왑(swap)되었음을 알 수 있다. 즉, 도 12b에서는 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(DecB)의 순서로 디코딩된 반면, 도 12c에서는 제2 프리 디코딩 전압(Dec_B) 및 제1 프리 디코딩 전압(Dec_A)의 순서로 디코딩되었다. 이에 따라, 도 2 내지 도 5에 도시된 글로벌 워드 라인 디코더와 달리, 도 6 내지 도 9에 도시된 글로벌 워드 라인 디코더는 로컬 셀프 부스팅 옵션을 적용하는 경우에도, 효율적으로 셀프 부스팅 전압을 전달할 수 있다. 한편, 윈도우의 관점에서, 선택 전압 윈도우가 제2 프리 디코딩 윈도우의 경계에 인접하게 될 때 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서가 뒤바뀌는 것을 알 수 있다.
도 12d, 도 12e 및 도 12f는 각각 제34 로컬 워드라인, 제46 로컬 워드라인 및 제47 로컬 워드라인에 대해 프로그램 동작을 수행할 때 글로벌 워드라인의 디코딩 동작을 나타낸다. 도 12d 내지 도 12f를 참조하면, 제47 로컬 워드라인에 대해 프로그램 동작을 수행할 때(도 12f), 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서가 다시 스왑(swap)됨을 알 수 있다. 즉, 도 12e에 도시된 바와 같이 선택 전압 윈도우가 제1 프리 디코딩 윈도우의 경계에 인접하게 되면, 12f에 도시된 바와 같이 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서가 스왑되어 디코딩된다.
도 12a 내지 도 12f를 참조하면, "선택 전압 윈도우"가 "제1 프리 디코딩 윈도우" 또는 "제2 프리 디코딩 윈도우"의 경계에 인접할 때 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서가 스왑되는 것으로 도시되어 있다. 그러나 이는 하나의 예로서, 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서는 다양한 시점에 스왑될 수 있다.
예를 들어, 도 12b 및 도 12c를 참조하여 보면, 선택 전압 윈도우가 제2 프리 디코딩 윈도우의 경계에 인접하게 될 때 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서가 스왑되는 것으로 도시되어 있다. 그러나, 선택 전압 윈도우가 제2 프리 디코딩 윈도우에만 위치하는 동안에만 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서가 스왑되면 된다. 예를 들어, 도 12b와는 달리 선택 전압 윈도우가 제17 내지 제21 선택 전압들(VSEL<17:21>)에 대응하는 경우에 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서가 스왑 될 수도 있다. 즉, 제19 글로벌 워드 라인(GWL_P1<19>)에 프로그램 전압(VPGM)을 공급하고, 제17, 제18, 제20, 제21 글로벌 워드 라인들(GWL_P1<17:18>, GWL_P1<20:21>)에 로컬 셀프 부스팅 전압이 공급되는 경우, 제1 내지 제16 글로벌 워드 라인(GWL_P1<1:16>)에는 비선택 전압(VUN)으로서 패스 전압(VPASS)이 공급될 수 있다. 또한 이 경우 제33 내지 제48 글로벌 워드 라인(GWL_P1<1:16>)에는 제1 프리 디코딩 전압(Dec_A)으로서 제1 내지 제16 선택 전압(VSEL<1:16>)인 패스 전압이 공급될 수 있다.
위의 내용을 참조하여 보면, 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서가 스왑되는 시점은 "선택 전압 윈도우"가 "제1 프리 디코딩 윈도우" 내에만 존재하는 동안의 어느 한 시점, 또는 "선택 전압 윈도우"가 "제2 프리 디코딩 윈도우" 내에만 존재하는 어느 한 시점일 수 있다. 이와 같이, 제1 프리 디코딩 전압(Dec_A) 및 제2 프리 디코딩 전압(Dec_B)의 순서가 스왑되는 시점은 필요에 따라 다양하게 결정될 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 글로벌 워드라인 디코더 및 이를 포함하는 반도체 메모리 장치에 의하면, 전압 스위칭부(310)와 플레인 스위칭부(350) 사이에 위치하는 라인의 수가 줄어든다. 또한 기존에 존재하는 글로벌 워드라인 스위치에 포함된 스위치 개수를 줄일 수 있다. 따라서 전체적으로 스위치 개수 및 라인 개수가 감소하여, 칩 면적을 줄이고 생산 비용을 절감할 수 있다. 한편, 로컬 셀프 부스팅 옵션을 적용하는 경우에도 효율적으로 선택 전압들을 글로벌 워드 라인으로 공급할 수 있다.
도 13은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 13을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치 및 컨트롤러일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 도 13의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 14에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1 또는 도 2를 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 1 또는 도 14를 참조하여 설명된 컨트롤러(200, 1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 15에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 13을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 13 및 도 14를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
210: 전압 스위칭부 230: 글로벌 워드라인 스위치
250: 플레인 스위칭부 261: 제1 블록 스위치
263: 제2 블록 스위치 271: 제1 플레인
273: 제2 플레인 310: 전압 스위칭부
350: 플레인 스위칭부 361: 제1 블록 스위치
363: 제2 블록 스위치 371: 제1 플레인
373: 제2 플레인

Claims (18)

  1. 복수의 동작 전압을 디코딩하여, 선택 전압 및 비선택 전압으로 출력하는 전압 스위칭부; 및
    상기 선택 전압 및 비선택 전압을 수신하고, 상기 선택 전압 및 비선택 전압을 디코딩하여 복수의 플레인 중 선택된 플레인에 연결된 글로벌 워드라인으로 출력하는 플레인 스위칭부를 포함하는 디코더로서,
    상기 선택 전압은 제1 프리 디코딩 전압(first pre-decoded voltage) 및 제2 프리 디코딩 전압(second pre-decoded voltage)을 포함하고,
    선택된 워드라인의 위치에 따라, 상기 플레인 스위칭부는 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑(swap)하여 출력하는, 디코더.
  2. 제1 항에 있어서, 상기 전압 스위칭부는:
    상기 복수의 동작 전압을 디코딩하여 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압을 생성하는 선택 전압 스위칭부; 및
    상기 복수의 동작 전압을 디코딩하여 상기 비선택 전압을 생성하는 비선택 전압 스위칭부를 포함하는 것을 특징으로 하는, 디코더.
  3. 제2 항에 있어서, 상기 선택 전압 스위칭부는, 프로그램 동작 시 부스팅 옵션을 이용하기 위해 상기 복수의 동작 전압을 디코딩하여 출력하는 것을 특징으로 하는, 디코더.
  4. 제2 항에 있어서, 상기 플레인 스위칭부는 복수의 선택 스위치들을 포함하고,
    상기 복수의 선택 스위치들 각각은 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압 중 어느 하나를 수신하는 것을 특징으로 하는, 디코더.
  5. 제4 항에 있어서, 상기 복수의 선택 스위치들 중 홀수번째 선택 스위치들인 제1 선택 스위치들이 상기 제1 프리 디코딩 전압을 수신하고,
    상기 복수의 선택 스위치들 중 짝수번째 선택 스위치들인 제2 선택 스위치들이 상기 제2 프리 디코딩 전압을 수신하는 것을 특징으로 하는, 디코더.
  6. 제5 항에 있어서, 상기 플레인 스위칭부는, 상기 복수의 선택 스위치들에 각각 대응하는 복수의 비선택 스위치들을 더 포함하는 것을 특징으로 하는, 디코더.
  7. 제6 항에 있어서, 선택된 글로벌 워드 라인의 위치가 증가함에 따라, 상기 플레인 스위칭부는 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 반복적으로 스왑하여 출력하는 것을 특징으로 하는, 디코더.
  8. 제1 항에 있어서, 상기 플레인 스위칭부는 선택 전압 윈도우가 제1 프리 디코딩 윈도우의 경계에 인접하게 될 때 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑하고,
    상기 선택 전압 윈도우는 상기 선택 전압에 대응하고, 상기 제1 프리 디코딩 윈도우는 상기 제1 프리 디코딩 전압에 대응하는 것을 특징으로 하는, 디코더.
  9. 제1 항에 있어서, 상기 플레인 스위칭부는 선택 전압 윈도우가 제2 프리 디코딩 윈도우의 경계에 인접하게 될 때 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑하고,
    상기 선택 전압 윈도우는 상기 선택 전압에 대응하고, 상기 제2 프리 디코딩 윈도우는 상기 제2 프리 디코딩 전압에 대응하는 것을 특징으로 하는, 디코더.
  10. 복수의 글로벌 워드라인;
    서로 다른 레벨을 갖는 복수의 동작 전압을 생성하는 전압 생성부;
    복수의 동작 전압을 디코딩하여, 선택 전압 및 비선택 전압으로 출력하는 전압 스위칭부;
    상기 선택 전압 및 비선택 전압을 수신하고, 상기 선택 전압 및 비선택 전압을 디코딩하여 복수의 플레인 중 선택된 플레인에 연결된 글로벌 워드라인으로 출력하는 플레인 스위칭부; 및
    상기 전압 생성부, 전압 스위칭부 및 플레인 스위칭부의 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    선택된 워드라인의 위치에 따라, 상기 플레인 스위칭부는 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑(swap)하여 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 전압 스위칭부는:
    상기 복수의 동작 전압을 디코딩하여 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압을 생성하는 선택 전압 스위칭부; 및
    상기 복수의 동작 전압을 디코딩하여 상기 비선택 전압을 생성하는 비선택 전압 스위칭부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 선택 전압 스위칭부는, 프로그램 동작 시 부스팅 옵션을 이용하기 위해 상기 복수의 동작 전압을 디코딩하여 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
  13. 제11 항에 있어서, 상기 플레인 스위칭부는 복수의 선택 스위치들을 포함하고,
    상기 복수의 선택 스위치들 각각은 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압 중 어느 하나를 수신하는 것을 특징으로 하는, 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 복수의 선택 스위치들 중 홀수번째 선택 스위치들인 제1 선택 스위치들이 상기 제1 프리 디코딩 전압을 수신하고,
    상기 복수의 선택 스위치들 중 짝수번째 선택 스위치들인 제2 선택 스위치들이 상기 제2 프리 디코딩 전압을 수신하는 것을 특징으로 하는, 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 플레인 스위칭부는, 상기 복수의 선택 스위치들에 각각 대응하는 복수의 비선택 스위치들을 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  16. 제15 항에 있어서, 선택된 글로벌 워드 라인의 위치가 증가함에 따라, 상기 플레인 스위칭부는 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 반복적으로 스왑하여 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
  17. 제10 항에 있어서, 상기 플레인 스위칭부는 선택 전압 윈도우가 제1 프리 디코딩 윈도우의 경계에 인접하게 될 때 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑하고,
    상기 선택 전압 윈도우는 상기 선택 전압에 대응하고, 상기 제1 프리 디코딩 윈도우는 상기 제1 프리 디코딩 전압에 대응하는 것을 특징으로 하는, 반도체 메모리 장치.
  18. 제10 항에 있어서, 상기 플레인 스위칭부는 선택 전압 윈도우가 제2 프리 디코딩 윈도우의 경계에 인접하게 될 때 상기 제1 프리 디코딩 전압 및 상기 제2 프리 디코딩 전압의 순서를 스왑하고,
    상기 선택 전압 윈도우는 상기 선택 전압에 대응하고, 상기 제2 프리 디코딩 윈도우는 상기 제2 프리 디코딩 전압에 대응하는 것을 특징으로 하는, 반도체 메모리 장치.
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