KR20200071605A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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KR20200071605A
KR20200071605A KR1020180159503A KR20180159503A KR20200071605A KR 20200071605 A KR20200071605 A KR 20200071605A KR 1020180159503 A KR1020180159503 A KR 1020180159503A KR 20180159503 A KR20180159503 A KR 20180159503A KR 20200071605 A KR20200071605 A KR 20200071605A
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Abstract

반도체 메모리 장치의 동작 방법에 의하여, 프로그램 대상으로 선택된 메모리 셀들을 더미 프로그램하고, 상기 기준 문턱 전압에 기초하여, 상기 더미 프로그램 된 메모리 셀들을 제1 그룹 및 제2 그룹으로 구분하며, 상기 제1 그룹의 메모리 셀들에 제1 비트 라인 전압을 인가하고, 상기 제2 그룹의 메모리 셀들에 제2 비트 라인 전압을 인가하여, 상기 선택된 메모리 셀들을 프로그램한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 프로그램 속도가 향상된 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의하여, 프로그램 대상으로 선택된 메모리 셀들을 더미 프로그램하고, 상기 더미 프로그램 된 메모리 셀들을 미리 결정된 기준 문턱 전압과 비교하여, 상기 기준 문턱 전압보다 작거나 같은 문턱 전압을 갖는 메모리 셀들을 제1 그룹으로 결정하고, 상기 기준 문턱 전압보다 큰 문턱 전압을 갖는 메모리 셀들을 제2 그룹으로 결정하며, 상기 제1 그룹의 메모리 셀들에 제1 비트 라인 전압을 인가하고, 상기 제2 그룹의 메모리 셀들에 제2 비트 라인 전압을 인가하여, 상기 선택된 메모리 셀들을 프로그램한다.
일 실시 예에서, 상기 제2 비트 라인 전압은 상기 제1 비트 라인 전압보다 클 수 있다.
일 실시 예에서, 상기 선택된 메모리 셀들을 프로그램하는 단계는, 상기 제1 그룹의 메모리 셀들과 연결된 비트 라인들에 제1 비트 라인 전압을 인가하는 단계, 상기 제2 그룹의 메모리 셀들과 연결된 비트 라인들에 제2 비트 라인 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 펄스를 인가하는 단계 및 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 메모리 셀들을 제1 및 제N 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램 하기 위해 복수의 프로그램 루프를 포함한다. 상기 프로그램 루프는 상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 펄스를 인가하는 단계, 제i 프로그램 상태에 대응하는 제i 검증 전압을 상기 워드 라인에 인가하는 단계, 상기 제i 프로그램 상태의 검증 패스 여부에 기초하여, 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계를 포함한다. 여기에서, N은 1보다 크거나 같은 자연수이고, i는 1 보다 크거나 같고 N 보다 작거나 같은 자연수이다.
일 실시 예에서, 상기 제i 프로그램 상태의 검증 패스 여부에 기초하여, 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계는, 상기 제i 프로그램 상태의 검증이 패스되지 않은 경우, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계는, 상기 제i 프로그램 상태 내지 상기 제N 프로그램 상태 중 어느 하나로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 제1 비트 라인 전압으로 설정하는 단계 및 제(i+1) 프로그램 상태 내지 상기 제N 프로그램 상태 중 어느 하나로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 제2 비트 라인 전압으로 설정하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제2 비트 라인 전압은 상기 제1 비트 라인 전압보다 클 수 있다.
일 실시 예에서, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계는, 상기 제i 프로그램 상태로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 프로그램 금지 전압으로 설정하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 프로그램 루프는, 상기 제i 프로그램 상태의 검증 패스 여부에 기초하여, 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계 이후에, 프로그램 펄스 값을 증가 시키는 단계를 더 포함할 수 있다.
일 실시 예에서, 제i 프로그램 상태의 검증 패스 여부에 기초하여, 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계는, 상기 제i 프로그램 상태의 검증이 패스된 경우, 모든 프로그램 상태의 검증 패스 여부를 판단하는 단계 및 모든 프로그램 상태의 검증이 패스되지 않은 경우, 상기 i값을 1 증가하고, 상기 선택된 메모리 셀들 중 프로그램이 완료되지 않은 메모리 셀들의 비트 라인 전압을 초기화하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 메모리 셀들을 제1 및 제N 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램 하기 위해 복수의 프로그램 루프를 포함한다. 상기 프로그램 프로그램 루프는 상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 펄스를 인가하는 단계, 제i 프로그램 상태에 대응하는 제i 검증 전압을 상기 워드 라인에 인가하는 단계, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀의 개수를 카운트하는 단계, 상기 카운트 결과를 미리 결정된 기준값과 비교하는 단계 및 상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계를 포함한다. 여기에서, N은 1보다 크거나 같은 자연수이고, i는 1 보다 크거나 같고 N 보다 작거나 같은 자연수이다.
일 실시 예에서, 상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계는, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀의 개수가 상기 기준값보다 작거나 같은 경우, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계는, 상기 제i 프로그램 상태 내지 상기 제N 프로그램 상태 중 어느 하나로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 제1 비트 라인 전압으로 설정하는 단계 및 제(i+1) 프로그램 상태 내지 상기 제N 프로그램 상태 중 어느 하나로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 상기 제1 비트 라인 전압보다 큰 제2 비트 라인 전압으로 설정하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계는. 상기 제i 프로그램 상태로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 프로그램 금지 전압으로 설정하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계는, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀의 개수가 상기 기준값보다 큰 경우, 상기 제i 프로그램 상태로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들 및 제(i+1) 프로그램 상태 내지 상기 제N 프로그램 상태 중 어느 하나로 프로그램 될 메모리 셀들의 비트 라인 전압을 제1 비트 라인 전압으로 설정하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계는, 상기 제i 프로그램 상태로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 프로그램 금지 전압으로 설정하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 프로그램 루프는, 상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계 이후에, 상기 제i 프로그램 상태의 검증 패스 여부를 판단하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 프로그램 루프는, 상기 제i 프로그램 상태가 검증 패스되지 않은 경우, 프로그램 펄스 값을 증가시키는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 포함된 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 프로그램 동작을 제어한다. 상기 제어 로직은 프로그램 동작의 대상으로 선택된 상기 메모리 셀들을 더미 프로그램 하도록 상기 주변 회로를 제어하고, 미리 결정된 기준 문턱 전압에 기초하여, 상기 더미 프로그램 된 메모리 셀들을 제1 그룹 및 제2 그룹으로 구분하며, 상기 제1 그룹의 메모리 셀들에 제1 비트 라인 전압을 인가하고, 상기 제2 그룹의 메모리 셀들에 제2 비트 라인 전압을 인가하여, 상기 선택된 메모리 셀들을 프로그램하도록 상기 주변 회로를 제어한다.
본 발명의 실시 예에 의하면, 프로그램 속도가 향상된 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6은 트리플-레벨 셀(TLC)의 문턱 전압 분포를 나타내는 도면이다.
도 7은 메모리 셀들의 프로그램 속도의 편차에 따른 메모리 셀들의 문턱 전압 분포를 나타내는 도면이다.
도 8은 도 7에 도시된 분포 상태를 갖는 메모리 셀들의 프로그램 동작 중 일부를 나타내는 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 10은 도 9에 도시된 단계(S130)를 보다 상세히 나타내는 순서도이다.
도 11은 도 9의 단계(S150)를 보다 상세히 나타내는 순서도이다.
도 12는 더미 프로그램 된 메모리 셀들의 문턱 전압 분포를 나타내는 도면이다.
도 13은 본 발명의 일 실시 예에 따라 메모리 셀들을 프로그램하는 동안 메모리 셀들의 문턱 전압 분포를 나타내는 도면이다.
도 14는 도 13에 도시된 분포 상태를 갖는 메모리 셀들의 프로그램 동작 중 일부를 나타내는 그래프이다.
도 15는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16은 도 15의 단계(S450)를 보다 상세히 나타내는 순서도이다.
도 17a 및 도 17b는 도 16에 따른 비트 라인 전압 설정을 예시적으로 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 19는 도 18에 기재된 단계(S660)를 설명하기 위한 순서도이다.
도 20은 도 19에 따른 비트 라인 전압 설정을 예시적으로 설명하기 위한 도면이다.
도 21은 도 1에 도시된 반도체 메모리 장치 및 이의 동작을 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 일 예를 나타내는 블록도이다.
도 22는 도 21의 저장 장치의 응용 예를 보여주는 블록도이다.
도 23은 도 22를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100) 및 그 동작 방법에 의하면, 제어 로직(140)은 메모리 셀 어레이(110)의 메모리 셀들 중, 프로그램 대상으로 선택된 메모리 셀들을 더미 프로그램하도록 상기 주변 회로를 제어한다. 한편, 제어 로직(140)은 더미 프로그램된 메모리 셀들을 기준 문턱 전압과 비교하여 제1 그룹 및 제2 그룹으로 구분한다. 이후, 제어 로직(140)은 제1 그룹의 메모리 셀들과 제2 그룹의 메모리 셀들에 서로 다른 비트 라인 전압을 인가하여 프로그램 동작을 수행하도록 상기 주변 회로를 제어한다.
이에 따라, 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 의하면, 선택된 메모리 셀들 중 패스트 셀의 프로그램 속도를 상대적으로 낮추도록 프로그램 동작을 수행한다. 따라서, 메모리 셀들의 문턱 전압 편차를 줄이므로 프로그램 검증 동작의 횟수를 줄일 수 있다. 결과적으로, 반도체 메모리 장치의 프로그램 속도가 향상된다. 선택된 메모리 셀들 중 패스트 셀의 프로그램 속도를 낮춤에 따라 프로그램 검증 동작의 횟수를 줄이는 구성에 대해서는 도 6 내지 도 14를 참조하여 후술하기로 한다.
한편, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 제어 로직(140)은 메모리 셀 어레이(110) 내 선택된 메모리 셀들을 제1 및 제N 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램 하기 위해 복수의 프로그램 루프를 수행하도록 상기 주변 회로를 제어한다. 상기 프로그램 펄스 내에서, 제어 로직(140)은 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 펄스를 인가하도록 상기 주변 회로를 제어하고, 제i 프로그램 상태에 대응하는 제i 검증 전압을 상기 워드 라인에 인가하도록 상기 주변 회로를 제어하며, 상기 제i 프로그램 상태의 검증 패스 여부에 기초하여, 상기 선택된 메모리 셀들의 비트 라인 전압을 설정한다. 여기에서, N은 1보다 크거나 같은 자연수이고, i는 1 보다 크거나 같고 N 보다 작거나 같은 자연수일 수 있다. 상술한 실시 예에 따라, 선택된 메모리 셀들 중 패스트 셀의 프로그램 속도를 낮춤에 따라 프로그램 검증 동작의 횟수를 줄이는 구성에 대해서는 도 15 내지 도 17b를 참조하여 후술하기로 한다.
한편, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 제어 로직(140)은 메모리 셀 어레이(110) 내 선택된 메모리 셀들을 제1 및 제N 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램 하기 위해 복수의 프로그램 루프를 수행하도록 상기 주변 회로를 제어한다. 상기 프로그램 펄스 내에서, 제어 로직(140)은 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 펄스를 인가하도록 상기 주변 회로를 제어하고, 제i 프로그램 상태에 대응하는 제i 검증 전압을 상기 워드 라인에 인가하도록 상기 주변 회로를 제어하며, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀의 개수를 카운트하여 미리 결정된 기준값과 비교하고, 상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정한다. 여기에서, N은 1보다 크거나 같은 자연수이고, i는 1 보다 크거나 같고 N 보다 작거나 같은 자연수일 수 있다. 상술한 실시 예에 따라, 선택된 메모리 셀들 중 패스트 셀의 프로그램 속도를 낮춤에 따라 프로그램 검증 동작의 횟수를 줄이는 구성에 대해서는 도 18 내지 도 20을 참조하여 후술하기로 한다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BLKc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 메모리 셀 어레이(110)의 메모리 셀들은 3차원 구조로 형성될 수 있다. 한편, 도 5에 도시된 바와 같이, 메모리 셀 어레이(110)의 메모리 셀들은 2차원 구조로 형성될 수도 있다.
도 6은 트리플-레벨 셀(TLC)의 문턱 전압 분포를 나타내는 도면이다.
도 6을 참조하면, 3 비트의 데이터를 저장하는 TLC의 경우, 메모리 셀들의 문턱 전압은 8개의 분포 상태 중 어느 하나에 포함된다. 즉, TLC에 저장되는 데이터에 따라, 해당 메모리 셀의 문턱 전압은 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(PV1 ~ PV7) 중 어느 하나에 포함된다.
도 6에 도시된 문턱 전압 상태로 메모리 셀들을 프로그램 하기 위해, 제1 내지 제7 검증 전압들(VR1 ~ VR7)이 사용될 수 있다. 제1 프로그램 상태(PV1)로 프로그램되어야 하는 메모리 셀들의 경우, 프로그램 동작 도중 제1 검증 전압(VR1)에 기초하여 검증 동작이 수행된다. 즉, 검증 결과 제1 프로그램 상태(PV1)로 프로그램되어야 하는 메모리 셀들 중 문턱 전압이 제1 검증 전압(VR1)보다 큰 메모리 셀과 연결된 비트 라인에는 프로그램 금지 전압이 인가되어, 추후 프로그램 펄스가 인가되더라도 문턱 전압이 상승하지 않도록 제어된다. 한편, 제1 프로그램 상태(PV1)로 프로그램되어야 하는 메모리 셀들 중 문턱 전압이 제1 검증 전압(VR1)보다 작은 메모리 셀과 연결된 비트 라인에는 프로그램 허용 전압이 인가되어, 추후 프로그램 펄스가 인가되면 문턱 전압이 상승한다. 이와 같은 방식으로, 제2 프로그램 상태(PV2) 내지 제7 프로그램 상태(PV7)로 프로그램되어야 할 메모리 셀들은 각각 제2 검증 전압(VR2) 내지 제7 검증 전압(VR7)을 통해 검증 동작이 수행된다.
도 7은 메모리 셀들의 프로그램 속도의 편차에 따른 메모리 셀들의 문턱 전압 분포를 나타내는 도면이다.
도 7을 참조하면, 프로그램 동작이 수행되는 도중의 메모리 셀들의 문턱 전압 상태가 도시되어 있다. 즉, 초기에 소거 상태(E)에 있던 메모리 셀들 중, 제1 내지 제7 프로그램 상태(PV1 ~ PV7) 중 어느 하나로 프로그램 될 메모리 셀들에 프로그램 펄스가 인가될 것이다. 이에 따라, 소거 상태(E)에 있던 해당 메모리 셀들의 문턱 전압이 상승하여, 중간 상태(VTD1)의 분포를 갖게 된다. 중간 상태(VTD1)는 프로그램 대상 메모리 셀들이 모두 프로그램 완료되기 이전의 특정 시점에서의 문턱 전압 분포를 나타낸다.
프로그램 동작의 대상이 되는 메모리 셀들은 특성에 따라 프로그램 속도가 서로 다를 수 있다. 이에 따라 프로그램 대상인 메모리 셀들과 연결된 워드 라인에 동일한 크기의 프로그램 펄스가 인가되더라도, 패스트 셀의 경우 문턱 전압이 보다 많이 상승하고 슬로우 셀의 경우 문턱 전압이 보다 적게 상승한다. 이와 같이 선택된 메모리 셀들의 프로그램 속도의 편차가 큰 경우, 도 7에 도시된 것과 같이 중간 상태(VTD1)의 분포 폭이 넓게 형성된다.
도 7의 예시에서, 중간 상태(VTD1)의 분포가 제1 검증 전압(VR1) 내지 제5 검증 전압(VR5)을 포함하도록, 넓게 형성되어 있음을 알 수 있다. 이 경우, 프로그램 펄스가 인가된 직후에 수행되는 검증 동작에서 제1 검증 전압(VR1) 내지 제5 검증 전압(VR5)을 모두 인가하여야 한다. 즉, 중간 상태(VTD1)의 문턱 전압 분포를 갖는 메모리 셀들 중, 제1 프로그램 상태(PV1)로 프로그램 되어야 할 메모리 셀들은 제1 검증 전압(VR1)을 통해 프로그램이 완료되었는지 여부를 판단한다. 또한, 제2 프로그램 상태(PV2)로 프로그램 되어야 할 메모리 셀들은 제2 검증 전압(VR2)을 통해 프로그램이 완료되었는지 여부를 판단한다. 이러한 방식으로, 제5 프로그램 상태(PV5)로 프로그램 되어야 할 메모리 셀들은 제5 검증 전압(VR5)을 통해 프로그램이 완료되었는지 여부를 판단한다. 만약 제5 검증 전압(VR5)을 통한 검증 전압을 생략하는 경우, 제5 프로그램 상태로 프로그램 되어야 할 메모리 셀들이 오버 프로그램 될 수 있다.
다만 중간 상태(VTD1)의 분포가 제6 및 제7 검증 전압(VR6, VR7)은 포함하지 않으므로, 제6 및 제7 검증 전압(VR6, VR7)을 이용한 검증 동작은 생략이 가능하다.
도 8은 도 7에 도시된 분포 상태를 갖는 메모리 셀들의 프로그램 동작 중 일부를 나타내는 그래프이다.
도 8을 참조하면, 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식에 따른 프로그램 동작의 일부가 도시되어 있다. 즉, 프로그램 동작은 복수의 프로그램 루프를 포함하고, 각 프로그램 루프는 프로그램 펄스(VP)를 인가하여 메모리 셀들의 문턱 전압을 상승시키는 단계와, 검증 전압들(VR1 ~ VR5)을 인가하여 메모리 셀들의 프로그램 검증을 수행하는 단계를 포함한다. 도 8에는 3 개의 프로그램 루프가 도시되어 있다.
도 7 및 도 8을 함께 참조하면, 도 7에 도시된 바와 같이 메모리 셀들의 프로그램 속도 편차가 큰 경우, 프로그램 루프마다 제1 내지 제5 검증 전압들(VR1 ~ VR5)을 이용한 검증 동작을 모두 수행하여야 한다. 이와 같이 5 개의 검증 전압들(VR1 ~ VR5)을 이용하여 검증 동작을 수행함에 따라 검증 시간이 오래 소요된다. 그러나 검증 시간을 줄이기 위해 일부 검증 전압, 예를 들어 제5 검증 전압(VR5)을 이용한 검증 동작을 생략하는 경우에는 제5 프로그램 상태(PV5)로 프로그램 될 메모리 셀들 중 일부가 오버 프로그램 될 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 프로그램 대상인 메모리 셀들을 더미 프로그램하고, 기준 문턱 전압에 기초하여, 더미 프로그램 된 메모리 셀들을 제1 그룹 및 제2 그룹으로 구분한다. 이후 제1 그룹의 메모리 셀들에 제1 비트 라인 전압을 인가하고, 제2 그룹의 메모리 셀들에 제2 비트 라인 전압을 인가하여 선택된 메모리 셀들을 프로그램한다. 이에 따라 패스트 셀의 프로그램 속도가 상대적으로 줄어들게 되므로 프로그램 중인 메모리 셀들의 문턱 전압 편차가 줄어든다. 따라서 프로그램 동작 시 검증 동작의 수행 횟수를 줄일 수 있으므로, 프로그램 속도가 향상된다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다. 도 9를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법에 의하여, 선택된 메모리 셀들을 더미 프로그램하고(S110), 기준 문턱에 기초하여, 상기 더미 프로그램된 메모리 셀들을 제1 그룹 및 제2 그룹으로 구분하며(S130), 상기 제1 및 제2 그룹의 메모리 셀들에 각각 제1 및 제2 비트 라인 전압을 인가하여, 선택된 메모리 셀들을 프로그램 한다(S150).
단계(S110)에서는, 프로그램 대상이 되는 물리 페이지에 포함된 메모리 셀들을 더미 프로그램 한다. 도 6을 함께 참조하면, 단계(S110)에서는 프로그램 동작 초기의 소거 상태(E)에 있는 전체 메모리 셀들 중, 제1 내지 제7 프로그램 상태(PV1 ~ PV7)로 프로그램 될 메모리 셀들을 더미 프로그램한다(dummy program). 이에 따라, 초기의 소거 상태(E)에 있는 전체 메모리 셀들 중, 소거 상태(E)를 유지하여야 할 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압이 인가되고, 제1 내지 제7 프로그램 상태(PV1 ~ PV7)로 프로그램 될 메모리 셀들에는 프로그램 허용 전압이 인가되며, 상기 선택된 메모리 셀들과 연결된 워드 라인에는 프로그램 펄스가 인가된다. 따라서 제1 내지 제7 프로그램 상태(PV1 ~ PV7)로 프로그램 될 메모리 셀들의 문턱 전압이 상승한다.
단계(S110)의 더미 프로그램 단계에서는, 상기 선택된 메모리 셀들과 연결된 워드 라인에 적어도 1회의 프로그램 펄스가 인가될 수 있다. 단계(S110)의 더미 프로그램 단계에서 인가되는 프로그램 펄스의 횟수는 설계에 따라 다양하게 변경될 수 있다.
단계(S130)에서는, 단계(S110)의 더미 프로그램 동작에 따라 문턱 전압이 다소 상승한 메모리 셀들을 미리 결정된 기준 문턱 전압을 기준으로 제1 및 제2 그룹으로 구분한다. 상기 제1 그룹 및 제2 그룹은 메모리 셀들의 상대적인 프로그램 속도를 나누는 그룹으로 사용될 수 있다. 보다 구체적으로, 더미 프로그램 된 메모리 셀들과 연결된 워드 라인에 기준 문턱 전압을 인가한 상태에서 더미 프로그램 된 메모리 셀들의 문턱 전압을 센싱한다. 센싱 결과, 온-셀(on-cell)의 경우 제1 그룹으로 결정되고 오프-셀(off-cell)의 경우 제2 그룹으로 결정될 수 있다. 이 경우, 온-셀로 판별된 제1 그룹의 메모리 셀들은 상대적으로 프로그램 속도가 느린 슬로우 셀들일 수 있다. 또한, 오프-셀로 판별된 제2 그룹의 메모리 셀들은 상대적으로 프로그램 속도가 빠른 패스트 셀들일 수 있다. 온-셀인 제1 그룹의 메모리 셀들 및 오프-셀인 제2 그룹의 메모리 셀들에 대해서는 도 12를 참조하여 후술하기로 한다.
단계(S150)에서, 제1 그룹의 메모리 셀들과 연결된 비트 라인에 제1 비트 라인 전압을 인가하고, 제2 그룹의 메모리 셀들과 연결된 비트 라인에 제2 비트 라인 전압을 인가하여, 선택된 메모리 셀들을 프로그램한다. 단계(S150)에서는 프로그램 동작이 완료될 때까지 복수의 프로그램 루프가 반복될 수 있다. 한편, 제1 그룹의 메모리 셀들 및 제2 그룹의 메모리 셀들 중 목표로 하는 프로그램 상태로 프로그램이 완료된 메모리 셀들의 비트 라인에는 프로그램 금지 전압이 인가되어, 해당 메모리 셀의 문턱 전압 상승이 방지될 것이다.
제1 비트 라인 전압은 프로그램 허용 전압일 수 있다. 예를 들어, 제1 비트 라인 전압은 접지 전압(0V)일 수 있다. 한편, 제2 비트 라인 전압은 제1 비트 라인 전압보다 높은 전압일 수 있다. 예를 들어, 제2 비트 라인 전압은 0V보다 크고 프로그램 펄스의 전압 레벨보다 작은 값일 수 있다.
제2 비트 라인 전압이 제1 비트 라인 전압보다 크므로, 이후 프로그램 동작 시 제2 비트 라인 전압이 인가되는 메모리 셀들의 프로그램 속도가 낮아진다. 제2 비트 라인 전압이 인가되는 제2 그룹의 메모리 셀들은 기준 문턱 전압보다 높은 문턱 전압을 갖는 패스트 셀들이다. 이렇듯 패스트 셀에 상대적으로 높은 비트 라인 전압이 인가됨에 따라, 패스트 셀들의 프로그램 속도가 낮아진다. 결과적으로, 프로그램 대상인 메모리 셀들의 프로그램 속도 편차가 작아지며, 프로그램 루프마다 보다 적은 횟수의 검증 동작을 수행할 수 있다. 이에 따라 전체 프로그램 속도가 향상된다.
도 10은 도 9에 도시된 단계(S130)를 보다 상세히 나타내는 순서도이다. 도 10을 참조하면, 더미 프로그램된 메모리 셀들을 제1 그룹 및 제2 그룹으로 구분하는 단계(S130)는, 더미 프로그램 된 메모리 셀의 문턱 전압을 기준 문턱 전압과 비교하는 단계(S210), 메모리 셀의 문턱 전압이 기준 문턱 전압보다 큰지 여부를 판단하는 단계(S230)를 포함한다. 단계(S230)의 판단 결과 메모리 셀의 문턱 전압이 기준 문턱 전압보다 크지 않은 경우, 해당 메모리 셀을 제1 그룹으로 결정한다(S250). 단계(S230)의 판단 결과 메모리 셀의 문턱 전압이 기준 문턱 전압보다 큰 경우, 해당 메모리 셀을 제2 그룹으로 결정한다(S270). 도 10에 도시된 단계들(S210, S230, S250, S270)은 더미 프로그램된 메모리 셀들 각각에 대하여 수행될 수 있다. 도 10의 단계들(S210, S230, S250, S270)을 수행함에 따라, 더미 프로그램 된 메모리 셀들은 슬로우 셀을 나타내는 제1 그룹 및 패스트 셀을 나타내는 제2 그룹 중 어느 하나의 그룹으로 분류될 것이다.
구체적으로, 단계(S210)에서는 더미 프로그램 된 메모리 셀들과 연결된 워드 라인에 기준 문턱 전압을 인가한 상태에서 더미 프로그램 된 메모리 셀들의 문턱 전압을 센싱한다. 센싱 결과, 온-셀(on-cell)의 경우 제1 그룹으로 결정되고 오프-셀(off-cell)의 경우 제2 그룹으로 결정될 수 있다. 기준 문턱 전압은 적절한 값으로 결정될 수 있다. 예를 들어, 기준 문턱 전압은 실험적으로 결정되는 값으로서 결정될 수 있다. 기준 문턱 전압의 결정에 대해서는 도 12를 참조하여 후술하기로 한다.
도 11은 도 9의 단계(S150)를 보다 상세히 나타내는 순서도이다. 도 11을 참조하면, 제1 및 제2 그룹의 메모리 셀들에 각각 제1 및 제2 비트 라인 전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계(S150)는, 제1 그룹의 메모리 셀과 연결된 비트 라인에 제1 비트 라인 전압을 인가하는 단계(S310), 제2 그룹의 메모리 셀과 연결된 비트 라인에 제2 비트 라인 전압을 인가하는 단계(S330), 제1 및 제2 그룹의 메모리 셀과 연결된 워드 라인에 프로그램 펄스를 인가하는 단계(S350) 및 제1 및 제2 그룹의 메모리 셀에 대한 검증 동작을 수행하는 단계(S370)를 포함한다. 단계(S370)의 검증 동작을 수행한 이후에 검증이 패스되었는지 여부를 판단한다(S380). 검증이 패스된 경우 프로그램 동작(S150)을 종료한다. 검증이 패스되지 않은 경우, 프로그램 펄스 값을 증가하고(S390), 다시 단계(S310)로 진행하여 후속 프로그램 루프를 진행한다.
단계(S310)에서, 상대적으로 프로그램 속도가 느린 슬로우 셀로 판별된 제1 그룹의 메모리 셀들 중, 목표로 하는 프로그램 상태로 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인에 제1 비트 라인 전압을 인가한다. 일 실시 예에서, 제1 비트 라인 전압은 프로그램 허용 전압으로서, 접지 전압(0V)일 수 있다.
단계(S320)에서, 상대적으로 프로그램 속도가 빠른 패스트 셀로 판별된 제2 그룹의 메모리 셀들 중, 목표로 하는 프로그램 상태로 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인에 제2 비트 라인 전압을 인가한다. 일 실시 예에서, 제2 비트 라인 전압은 제1 비트 라인 전압보다 크고 프로그램 금지 전압보다 낮은 전압 레벨을 가질 수 있다.
도 11에서 단계(S310) 이후에 단계(S330)가 수행되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 즉, 단계(S330) 이후에 단계(S310)가 수행될 수도 있으며, 단계(S310) 및 단계(S330)는 동시에 수행될 수도 있다.
한편 단계들(S310, S330)에서, 제1 그룹 및 제2 그룹의의 메모리 셀들 중 목표로 하는 프로그램 상태로 프로그램이 완료된 메모리 셀과 연결된 비트 라인에는 프로그램 금지 전압이 인가됨을 알 수 있을 것이다.
제1 그룹의 메모리 셀들과 연결된 비트 라인에 제1 비트 라인 전압이 인가되고 제2 그룹의 메모리 셀들과 연결된 비트 라인에 제2 비트 라인 전압이 인가된 상태에서, 제1 및 제2 그룹의 메모리 셀들과 공통으로 연결된 워드 라인에 프로그램 펄스가 인가된다(S350). 이에 따라, 제1 및 제2 그룹의 메모리 셀들의 문턱 전압이 상승한다. 다만, 패스트 셀인 제2 그룹의 메모리 셀들과 연결된 비트 라인에는 제1 비트 라인 전압보다 높은 제2 비트 라인 전압이 인가되므로, 제2 그룹의 메모리 셀들의 프로그램 속도가 둔화된다. 이에 따라, 전체적으로 제1 그룹의 메모리 셀들과 제2 그룹의 메모리 셀들의 프로그램 속도 편차가 작아지므로, 중간 상태의 문턱 전압 분포가 보다 좁은 범위에 존재하게 된다. 이에 따라 각 프로그램 루프에서 단계(S370)에서 수행되는 검증 동작의 횟수를 줄일 수 있으므로 단일 프로그램 루프에 소요되는 시간이 줄어든다. 결과적으로, 전체 프로그램 속도가 상승하게 된다.
단계(S370)에서는 제1 및 제2 그룹의 메모리 셀들에 대한 검증 동작을 수행한다. 본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 메모리 셀들을 제1 그룹 및 제2 그룹으로 구분하여 비트 라인 전압을 다르게 설정하므로, 프로그램 동작 동안 메모리 셀들의 문턱 전압 분포를 좁힐 수 있다. 이에 따라 단계(S370)에서 수행하여야 하는 검증 동작의 횟수를 줄일 수 있다. 이에 대하여는 도 12 및 도 14를 참조하여 후술하기로 한다.
도 12는 더미 프로그램 된 메모리 셀들의 문턱 전압 분포를 나타내는 도면이다. 도 12를 참조하면, 프로그램 대상인 메모리 셀들 중 소거 상태(E)를 유지하여야 하는 메모리 셀을 제외하고, 제1 내지 제7 프로그램 상태(PV1 ~ PV7)로 프로그램 되어야 하는 메모리 셀들에 대한 더미 프로그램 동작이 수행된 결과 형성되는 문턱 전압 분포(VTD_pre)가 도시되어 있다.
전술한 바와 같이, 도 9의 단계(S110)에서 제1 내지 제7 프로그램 상태(PV1 ~ PV7)로 프로그램 되어야 하는 메모리 셀들을 더미 프로그램 한 결과 형성된 문턱 전압 분포(VTD_pre)에서, 기준 문턱 전압(V_REF)보다 낮은 문턱 전압을 갖는 메모리 셀들을 제1 그룹(Group1)으로 결정하고, 기준 문턱 전압(V_REF)보다 높은 문턱 전압을 갖는 메모리 셀들을 제2 그룹(Group2)으로 결정할 수 있다.
기준 문턱 전압(V_REF)은 실험적으로 결정될 수 있다. 예를 들어, 소거 상태의 메모리 셀들에 대해 더미 프로그램을 다수 회 실시하여, 대체적으로 형성되는 문턱 전압 분포(VTD_pre)를 예상할 수 있다. 이에 기초하여, 제1 그룹과 제2 그룹에 속하는 메모리 셀들의 개수가 대체적으로 같아지도록 기준 문턱 전압(V_REF)을 결정할 수 있다.
도 13은 본 발명의 일 실시 예에 따라 메모리 셀들을 프로그램하는 동안 메모리 셀들의 문턱 전압 분포를 나타내는 도면이다. 도 13을 참조하면, 제1 그룹 및 제2 그룹의 메모리 셀들에 서로 다른 비트 라인 전압을 인가하여 프로그램 동작을 수행하는 경우, 프로그램 대상인 메모리 셀들의 문턱 전압의 분포가 중간 상태(VTD2)를 형성하게 된다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 더미 프로그램 동작의 실시 후, 슬로우 셀 및 패스트 셀을 구분하여 비트 라인 전압을 서로 상이하게 적용한다. 즉, 슬로우 셀인 제1 그룹(Group1)의 메모리 셀들과 연결된 비트 라인에는 제1 비트 라인 전압이 인가되고, 패스트 셀인 제2 그룹(Group2)의 메모리 셀들과 연결된 비트 라인에는 제1 비트 라인 전압보다 큰 제2 비트 라인 전압이 인가된다. 이에 따라 패스트 셀의 프로그램 속도가 저하되며, 전체적으로 메모리 셀들의 문턱 전압 편차가 줄어든다. 이에 따라, 중간 상태(VTD2)의 분포가 제1 검증 전압(VR1) 내지 제3 검증 전압(VR3)을 포함하도록, 상대적으로 좁게 형성되어 있음을 알 수 있다. 도 7과 도 13을 함께 참조하면, 패스트 셀과 슬로우 셀 모두 동일한 비트 라인 전압을 인가하여 프로그램 동작을 수행하는 경우 도 7의 중간 상태(VTD1)로 문턱 전압 분포가 형성되는 한편, 본 발명에 따라 비트 라인 전압을 상이하게 적용하여 프로그램 동작을 수행하는 경우 도 13의 중간 상태(VTD2)로 문턱 전압 분포가 형성된다. 도 13에서 중간 상태(VTD2)의 분포가 제1 검증 전압(VR1) 내지 제3 검증 전압(VR3)을 포함하도록, 상대적으로 좁게 형성되어 있으므로, 프로그램 펄스가 인가된 직후에 수행되는 검증 동작에서 제1 검증 전압(VR1) 내지 제3 검증 전압(VR3)만을 인가하면 된다. 즉, 도 13에 도시된 중간 상태(VTD2) 기준으로 제4 내지 제7 검증 전압(VR4~VR7)을 통한 검증 동작을 생략하더라도, 메모리 셀이 오버 프로그램될 가능성이 낮다. 따라서, 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 프로그램 동작 동안에 패스트 셀의 프로그램 속도가 상대적으로 줄어들게 되므로 프로그램 중인 메모리 셀들의 문턱 전압 편차가 줄어든다. 따라서 프로그램 동작 시 검증 동작의 수행 횟수를 줄일 수 있으므로, 프로그램 속도가 향상된다.
도 14는 도 13에 도시된 분포 상태를 갖는 메모리 셀들의 프로그램 동작 중 일부를 나타내는 그래프이다.
도 14를 참조하면, ISPP 방식에 따른 프로그램 동작의 일부가 도시되어 있다. 즉, 프로그램 동작은 복수의 프로그램 루프를 포함하고, 각 프로그램 루프는 프로그램 펄스(VP)를 인가하여 메모리 셀들의 문턱 전압을 상승시키는 단계와, 검증 전압들(VR1 ~ VR3)을 인가하여 메모리 셀들의 프로그램 검증을 수행하는 단계를 포함한다. 도 14에는 3 개의 프로그램 루프가 도시되어 있다.
도 13 및 도 14를 함께 참조하면, 도 13에 도시된 바와 같이 패스트 셀의 프로그램 속도를 낮추어 프로그램 대상 메모리 셀들의 문턱 전압 분포의 중간 상태(VTD2)를 좁게 형성하므로, 각 프로그램 루프마다 제1 내지 제3 검증 전압들(VR1 ~ VR3)을 이용한 검증 동작만을 수행하면 된다. 도 8 및 도 14를 함께 참조하면, 도 8의 경우 프로그램 루프마다 제1 내지 제5 검증 전압들(VR1 ~ VR5)을 이용한 검증 동작을 모두 수행하여야 하는 반면, 도 14의 경우 제1 내지 제3 검증 전압들(VR1 ~ VR3)을 이용한 검증 동작만을 수행하면 되므로, 검증 동작의 수행 횟수를 줄일 수 있어 반도체 메모리 장치의 프로그램 속도가 향상된다.
도 15는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 15에는 선택된 메모리 셀들을 제1 및 제N 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램 하기 위해 복수의 프로그램 루프를 포함하는 반도체 메모리 장치의 동작 방법이 도시되어 있다. 상기 N 값은 프로그램 대상 메모리 셀에 저장되는 비트 수에 따라 결정되는 값일 수 있다. 예를 들어, 도 6에 도시된 바와 같이 3 비트의 데이터를 저장하는 TLC의 경우, N 값은 7일 수 있다. 다른 예에서, 2 비트의 데이터를 저장하는 MLC의 경우, N 값은 1일 수 있다. 또 다른 예로서, 4 비트의 데이터를 저장하는 QLC의 경우, N 값은 15일 수 있다. 이와 같이, 메모리 셀에 저장되는 비트 수가 "b"개인 경우, 상기 N 값은 "2b - 1"의 값을 가질 수 있다.
도 15를 참조하면, 먼저 선택된 워드 라인에 프로그램 펄스를 인가하고(S410), 제i 프로그램 상태(PVi)에 대응하는 제i 검증 전압(VRi)을 선택된 워드 라인에 인가하여(S420), 선택된 메모리 셀들에 대한 검증 동작을 수행한다. 여기에서, i는 1보다 크거나 같은 자연수일 수 있으며, 메모리 셀들에 저장되는 비트 수에 따라 결정되는 값일 수 있다. 예를 들어, 도 6을 함께 참조하면, 메모리 셀들 각각에 3 비트의 데이터를 저장하는 TLC의 경우, i는 1보다 크거나 같고 7보다 작거나 같은 자연수일 수 있다.
단계(S430)에서, 제i 프로그램 상태(PVi)의 검증이 패스되었는지 여부를 판단한다. 즉, 선택된 메모리 셀들 중 PVi로 프로그램 되어야 할 메모리 셀들의 문턱 전압이 제i 검증 전압(VRi)을 모두 넘는 경우 제i 프로그램 상태(PVi)의 검증이 패스된다.
제i 프로그램 상태(PVi)의 검증이 아직 패스되지 않은 경우에, 검증 결과에 기초하여 선택된 메모리 셀들의 비트 라인 전압을 설정한다(S450). 단계(S450)에서, 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압이 설정된다. 보다 자세하게, 선택된 메모리 셀들을 문턱 전압에 따라 패스트 셀과 슬로우 셀로 구분하여 서로 다른 비트 라인 전압을 설정할 수 있다. 즉, 제i 검증 전압(VRi)보다 높은 문턱 전압을 갖는 메모리 셀들 중 적어도 일부가 패스트 셀로 결정될 수 있다. 패스트 셀로 결정된 메모리 셀들의 비트 라인 전압은 슬로우 셀로 결정된 메모리 셀들의 비트 라인 전압과 상이하게 결정될 수 있다. 단계(S450)의 보다 상세한 구성에 대해서는 도 16, 도 17a 및 도 17b를 참조하여 후술하기로 한다.
단계(S460)에서, ISPP의 프로그램 펄스 값이 증가된다. 이후 단계(S410)로 진행하여 후속 프로그램 루프를 수행한다.
전술한 단계들(S410, S420, S430, S450, S460)은 ISPP 내의 프로그램 루프 중 하나를 구성할 수 있으며, 이는 제i 프로그램 상태(PVi)의 검증 동작이 패스될 때까지 반복 수행할 수 있다.
단계(S430)의 판단 결과, 제i 프로그램 상태(PVi)의 검증 동작이 패스된 경우, 모든 프로그램 상태의 검증이 패스되었는지 판단한다(S440). 단계(S430)에서 검증 패스된 것으로 판단된 프로그램 상태가 도 6에 도시된 제1 내지 제6 프로그램 상태들(PV1 ~ PV6) 중 어느 하나인 경우, 제7 프로그램 상태(PV7)의 검증이 패스되지 않았으므로 단계(S470)로 진행한다.
단계(S470)에서, 검증 패스를 판단하는 대상을 나타내는 인덱스인 i 값을 1 증가시키고, 프로그램이 완료되지 않은 메모리 셀들의 비트 라인 전압을 초기화한다. 프로그램이 완료된 메모리 셀들의 비트 라인 전압은 프로그램 금지 전압을 유지할 것이다. 프로그램이 완료되지 않은 메모리 셀들은 이전의 프로그램 루프 중 단계(S450)에 의해 패스트 셀과 슬로우 셀로 구분되어, 서로 다른 비트 라인 전압이 해당 메모리 셀들로 인가되었을 것이다. 단계(S470)에서는 이러한 패스트 셀과 슬로우 셀의 구분을 초기화하고, 증가된 i에 따라 다시 새롭게 패스트 셀과 슬로우 셀을 구분하여 비트 라인 전압을 적용한다. 이러한 과정에 대해서는 도 16, 도 17a 및 도 17b를 참조하여 후술하기로 한다.
이후 단계(S480)에서, ISPP의 프로그램 펄스 값이 증가된다. 이후 단계(S410)로 진행하여 후속 프로그램 루프를 수행한다.
도 9 내지 도 14를 참조하여 설명한 실시 예에 의하면, 프로그램 대상으로 선택된 메모리 셀들을 더미 프로그램하고, 미리 결정된 기준 문턱 전압에 기초하여 더미 프로그램된 메모리 셀들을 제1 그룹 및 제2 그룹으로 구분한다. 반면, 도 15 및 후술할 도 16, 도 17a, 도 17b에 따른 실시 예에 의하면, 검증 중인 프로그램 상태(PVi)에 대응하는 검증 전압(VRi)을 기준으로 메모리 셀들을 제1 그룹 및 제2 그룹으로 구분한다. 이에 따라 제1 그룹 및 제2 그룹을 구별하는 기준인 검증 전압(VRi)이 프로그램 진행 상태에 따라 가변되며, 더욱 유연성 있게 패스트 셀을 구별하여 비트 라인 전압을 인가할 수 있다.
도 16은 도 15의 단계(S450)를 보다 상세히 나타내는 순서도이다. 도 17a 및 도 17b는 도 16에 따른 비트 라인 전압 설정을 예시적으로 설명하기 위한 도면이다. 이하에서는 도 15, 도 16, 도 17a 및 도 17b를 함께 참조하여, 검증 전압(VRi)을 기준으로 메모리 셀들의 비트 라인 전압을 설정하는 방법을 설명하기로 한다.
설명의 편의를 위하여, 프로그램 동작의 초기인, 제1 프로그램 상태(PV1)에 대해서 아직 프로그램이 완료되지 않은 상황을 설명하기로 한다. 이 경우, i 값은 1이 된다.
단계(S410)에서, 선택된 워드 라인에 프로그램 펄스를 인가하여, 선택된 메모리 셀들의 문턱 전압을 상승시킨다. 이후 단계(S420)에서, 제1 프로그램 상태(PV1)에 대응하는 검증 전압인 제1 검증 전압(VR1)을 선택된 워드 라인에 인가한다. 이에 따라, 제1 프로그램 상태(PV1)의 검증 패스 여부를 판단하게 된다.
한편, 단계(S430)의 판단 결과 제1 프로그램 상태(PV1)의 검증이 패스되지 않은 경우, 단계(S450)로 진행한다.
도 16을 참조하면, 단계(S450)는 단계들(S510, S530, S550)을 포함한다. 제1 프로그램 상태와 관련된 예시를 적용하여 설명하면, 제1 프로그램 상태(PV1)를 타겟으로 하는 메모리 셀들 중, 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 프로그램 금지 전압으로 설정한다(S510). 이에 따라 이후 프로그램 루프에서, 제1 프로그램 상태로 프로그램 되어야 할 메모리 셀들 중 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들, 즉 프로그램 완료된 메모리 셀들의 비트 라인에는 프로그램 금지 전압이 인가될 것이다. 도 17a를 함께 참조하면, 제1 프로그램 상태(PV1)를 타겟으로 하는 메모리 셀들의 문턱 전압 분포가 중간 상태(VTD_PV1)로서 도시되어 있다. 단계(S510)에 의해, 제1 프로그램 상태로 프로그램이 완료된 Group B의 메모리 셀들의 비트 라인 전압(VBL)이 프로그램 금지 전압(Vinh)으로 설정된다.
단계(S530)에서, PV1 내지 PV7을 타겟으로 하는 메모리 셀들 중 제1 검증 전압(VR1)보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 제1 비트 라인 전압으로 설정한다.
도 17a를 함께 참조하면, 단계(S530)에 의해, 제1 프로그램 상태(PV1)를 타겟으로 하는 메모리 셀들 중 아직 프로그램이 완료되지 않은 Group A의 메모리 셀들의 비트 라인 전압(VBL)이 제1 비트 라인 전압(V1) 설정된다. 또한, 도 17b를 함께 참조하면, 제2 내지 제7 프로그램 상태(PV2 ~ PV7)를 타겟으로 하는 메모리 셀들의 문턱 전압 분포가 중간 상태(VTD_PV2-7)로서 도시되어 있다. 단계(S530)에 의해, 제2 내지 제7 프로그램 상태(PV2 ~ PV7)를 타겟으로 하는 메모리 셀들 중 아직 프로그램이 완료되지 않은 Group C의 메모리 셀들의 비트 라인 전압(VBL)이 제1 비트 라인 전압(V1) 설정된다. 도 17a 및 도 17b를 함께 참조하면, 제1 내지 제7 프로그램 상태(PV1 ~ PV7)를 타겟으로 하는 메모리 셀들 중 아직 프로그램이 완료되지 않은 Group A 및 Group C의 메모리 셀들의 비트 라인 전압(VBL)이 제1 비트 라인 전압(V1)으로 설정됨을 알 수 있을 것이다.
단계(S550)에서, PV2 내지 PV7을 타겟으로 하는 메모리 셀들 중 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 제2 비트 라인 전압으로 설정한다. 도 17b를 함께 참조하면, Group D에 속하는 메모리 셀들의 비트 라인 전압(VBL)이 제2 비트 라인 전압(V2)으로 설정된다.
도 16에서는 단계들(S510, S530, S550)이 순차적으로 수행되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 도 16의 순서도는 메모리 셀들을 구분하여 비트 라인 전압을 설정하는 방법을 나타내므로, 단계들(S510, S530, S550)의 순서는 서로 바뀔 수도 있고, 적어도 두 단계 이상이 동시에 수행될 수도 있다.
도 17a 및 도 17b를 함께 참조하면, 제1 프로그램 상태를 타겟으로 하는 메모리 셀들 중 프로그램이 완료된 메모리 셀들(Group B)의 비트 라인 전압은 프로그램 금지 전압(Vinh)으로 설정되고(S510), 제1 내지 제7 프로그램 상태(PV1 ~ PV7)로 프로그램 되어야 할 메모리 셀들 중 제1 검증 전압(VR1)보다 문턱 전압이 낮은 메모리 셀들(Group A, Group C)의 비트 라인 전압은 제1 비트 라인 전압(V1)으로 설정되며(S530), 제2 내지 제7 프로그램 상태(PV2 ~ PV7)로 프로그램 되어야 할 메모리 셀들 중 제1 검증 전압(VR1)보다 문턱 전압이 높은 메모리 셀들(Group D)의 비트 라인 전압은 제2 비트 라인 전압(V2)으로 설정된다(S550). 제2 비트 라인 전압(V2)은 제1 비트 라인 전압(V1)보다 큰 값일 수 있다. 도 16a, 도 17a 및 도 17b에서, Group D에 속하는 메모리 셀들이 패스트 셀로 결정되고, Group A 및 Group C에 속하는 메모리 셀들은 슬로우 셀로 결정될 수 있다. 프로그램 동작 시 패스트 셀로 결정된 Group D의 메모리 셀들에는 상대적으로 높은 제2 비트 라인 전압(V2)이 인가되고, 슬로우 셀로 결정된 Group A 및 Group C에 속하는 메모리 셀들에는 상대적으로 낮은 제1 비트 라인 전압(V1)이 인가될 수 있다.
이에 따라 패스트 셀의 프로그램 속도가 상대적으로 줄어들게 되므로 프로그램 중인 메모리 셀들의 문턱 전압 편차가 줄어든다. 즉, 도 17b에 도시된 중간 상태(VTD_PV2-7)에서, 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 Group D 부분의 문턱 전압 편차가 줄어든다. 따라서, 프로그램 동작 시 검증 동작의 수행 횟수를 줄일 수 있으므로, 프로그램 속도가 향상된다.
프로그램 루프가 반복되고, 단계(S430)의 판단 결과 제1 프로그램 상태(PV1)의 검증이 패스된 경우 단계(S470)에 의해 i 값이 2로 증가되며, 비트 라인 전압이 초기화된다. 이후 프로그램 루프에서, 도 16의 단계들(S510, S530, S550)은 i 값이 2인 상태로 진행된다.
즉, 단계(S510)에서 제2 프로그램 상태(PV2)를 타겟으로 하는 메모리 셀들 중 제2 검증 전압(VR2)보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 프로그램 금지 전압으로 결정한다. 이후 단계(S530)에서, 제2 내지 제7 프로그램 상태(PV2 ~ PV7)를 타겟으로 하는 메모리 셀들 중 VR2보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압(VBL)을 제1 비트 라인 전압(V1)으로 결정한다. 또한 단계(S550)에서, 제3 내지 제7 프로그램 상태(PV3 ~ PV7)를 타겟으로 하는 메모리 셀들 중 VR2보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압(VBL)을 제2 비트 라인 전압(V2)으로 결정한다.
이와 같이, 본 발명의 예시적인 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 프로그램 루프가 수행됨에 따라 프로그램 루프마다 적응적으로 패스트 셀을 결정하여 비트 라인 전압을 조절한다. 도 17a 및 도 17b를 참조하면, 제2 내지 제7 프로그램 상태로 프로그램 될 메모리 셀들 중 제1 검증 전압(VR1)보다 낮은 문턱 전압을 갖는 메모리 셀들(Group C)은 슬로우 셀로 결정되고, 제1 검증 전압(VR1)보다 높은은 문턱 전압을 갖는 메모리 셀들(Group D)은 패스트 셀로 결정되며, 이는 프로그램 루프마다 결정됨을 알 수 있다.
또한, 특정 프로그램 상태의 검증이 패스될 때마다 패스트 셀을 결정하는 기준 전압을 조절한다. 제1 프로그램 상태(PV1)의 검증이 패스되지 않은 경우, 패스트 셀(Group D)과 슬로우 셀(Group A, Group C)을 구분하는 기준이 되는 전압은 제1 검증 전압(VR1)이다. 프로그램 루프가 진행됨에 따라 제1 프로그램 상태(PV1)의 검증이 패스되면, 이후에 패스트 셀과 슬로우 셀을 구분하는 기준이 되는 전압은 제2 검증 전압(VR2)으로 변경된다. 마찬가지로, 제2 프로그램 상태(PV2)의 검증이 패스되면, 이후에 패스트 셀과 슬로우 셀을 구분하는 기준이 되는 전압은 제3 검증 전압(VR3)으로 변경될 것이다.
도 18은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 18을 참조하면, 먼저 선택된 워드 라인에 프로그램 펄스를 인가하고(S610), 제i 프로그램 상태(PVi)에 대응하는 제i 검증 전압(VRi)을 선택된 워드 라인에 인가한다 (S620). 이후 단계(S630)에서 제i 검증 전압(VRi)보다 높은 문턱 전압을 갖는 메모리 셀의 개수(Nc)를 카운트한다.
단계(S640)에서, 카운트 된 메모리 셀의 개수(Nc)가 미리 결정된 기준값(N_ref)보다 큰지 여부를 판단한다. 카운트 된 메모리 셀의 개수(Nc)가 미리 결정된 기준값(N_ref)보다 작거나 같은 경우, 제1 모드에 따라 메모리 셀들의 비트 라인 전압을 설정하고(S650), 카운트 된 메모리 셀의 개수(Nc)가 미리 결정된 기준값(N_ref)보다 큰 경우, 제1 모드와는 상이한 제2 모드에 따라 메모리 셀들의 비트 라인 전압을 설정한다(S660).
제1 모드 또는 제2 모드에 따라 메모리 셀들의 비트 라인 전압이 설정되면, 제i 프로그램 상태(PVi)의 검증 패스가 완료되었는지 여부를 판단한다(S670). 단계(S670)의 판단 결과 제i 프로그램 상태(PVi)의 검증이 패스되지 않은 경우, 프로그램 펄스 값을 증가시키고(S680), 단계(S610)로 진행하여 후속 프로그램 루프를 수행한다. 단계(S670)의 판단 결과 제i 프로그램 상태(PVi)의 검증이 패스된 경우, 상위 프로그램 상태들(PVi+1 ~ PV7)에 대한 프로그램 동작 및 검증 동작을 수행한다(S690).
단계들(S610 ~ S680)은 프로그램 동작 내 하나의 프로그램 루프를 구성할 수 있다. 한편, 단계(S690)은 복수의 프로그램 루프들을 포함할 수 있다. 예를 들어, i값이 2로 증가된 상태에서 단계들(S610 ~ S680)이 프로그램 루프를 구성할 수 있으며, 단계(S690)은 복수의 프로그램 루프를 포함할 수 있다.
i 값이 1인 경우, 도 18의 실시 예에서는 전체 메모리 셀들 중 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수에 따라 제1 모드 또는 제2 모드를 결정한다. 제1 모드에서는 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하고, 제2 모드에서는 선택된 메모리 셀들의 문턱 전압에 따른 구분 없이 비트 라인 전압을 설정한다.
제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수가 적은 경우, 이는 아직 프로그램 동작의 초반에 해당한다. 따라서 프로그램 동작의 초반인 상황에서 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들은 패스트 셀로 판단할 수 있다. 따라서 이 경우 제1 모드에 따라 패스트 셀의 프로그램 속도를 낮추는 비트 라인 전압을 패스트 셀들에 인가하게 된다.
제1 모드의 경우, 패스트 셀들의 프로그램 속도를 낮추기 위해 도 16, 도 17a 및 도 17b를 참조하여 설명한 것과 같이 비트 라인 전압을 설정한다. 즉, 현재 검증 패스되지 않은 제i 프로그램 상태(PVi)를 기준으로하여, PVi+1 내지 PV7를 타겟으로 하는 메모리 셀들 중 제i 검증 전압(VRi)보다 높은 문턱 전압을 갖는 메모리 셀들(패스트 셀들)의 비트 라인 전압을 제2 비트 라인 전압(V2)으로 설정한다(S550). 제1 모드에서, 제i 검증 전압(VRi)보다 낮은 문턱 전압을 갖는 메모리 셀들(슬로우 셀들)의 비트 라인 전압은 제1 비트 라인 전압(V1)으로 설정한다(S530). 도 16, 도 17a 및 도 17b에 도시된 바에 따라 패스트 셀과 슬로우 셀을 구분하여 비트 라인 전압을 설정하는 방법에 대해서는 중복된 설명을 생략하기로 한다.
제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수가 많은 경우, 이는 어느 정도 프로그램 동작이 진행되었음을 의미할 수 있다. 따라서, 어느 정도 프로그램 동작이 진행된 상황에서는 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들을 패스트 셀로 판단하지 않는 것이 바람직할 수 있다. 따라서 이 경우 제2 모드에 따라, 패스트 셀과 슬로우 셀의 구분 없이 프로그램 동작을 수행한다.
제2 모드의 경우, 프로그램 동작 중 패스트 셀과 슬로우 셀을 구분하지 않는다. 따라서 프로그램이 완료되지 않은 메모리 셀들의 비트 라인 전압은 모두 동일하게 설정된다. 이하에서는 도 19 및 도 20을 함께 참조하여 설명하기로 한다.
도 19는 도 18에 기재된 단계(S660)를 설명하기 위한 순서도이다. 도 20은 도 19에 따른 비트 라인 전압 설정을 예시적으로 설명하기 위한 도면이다. 이하에서는 도 19 및 도 20을 함께 참조하여, 제2 모드에 따라 메모리 셀들의 비트 라인 전압을 설정하는 방법을 설명하기로 한다.
설명의 편의를 위하여, 프로그램 동작의 초기인, 제1 프로그램 상태(PV1)에 대해서 아직 프로그램이 완료되지 않은 상황을 설명하기로 한다. 이 경우, i 값은 1이 된다.
도 19를 참조하면, 단계(S660)는 단계들(S710, S730)을 포함한다. 제1 프로그램 상태와 관련된 예시를 적용하여 설명하면, 제1 프로그램 상태(PV1)를 타겟으로 하는 메모리 셀들 중, 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 프로그램 금지 전압으로 설정한다(S710). 이에 따라 이후 프로그램 루프에서, 제1 프로그램 상태로 프로그램 되어야 할 메모리 셀들 중 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들, 즉 프로그램 완료된 메모리 셀들의 비트 라인에는 프로그램 금지 전압이 인가될 것이다. 도 17a에 도시된 바와 같이, 단계(S710)에 의해, 제1 프로그램 상태로 프로그램이 완료된 Group B의 메모리 셀들의 비트 라인 전압(VBL)이 프로그램 금지 전압(Vinh)으로 설정된다.
단계(S730)에서, PV1을 타겟으로 하는 메모리 셀들 중 제1 검증 전압(VR1)보다 낮은 문턱 전압을 갖는 메모리 셀들 및 PV2 내지 PV7를 타겟으로 하는 메모리 셀들의 비트 라인 전압을 제1 비트 라인 전압으로 결정한다. 이에 따라 도 17a에 도시된 Group A의 메모리 셀들, 즉 PV1을 타겟으로 하는 메모리 셀들 중 제1 검증 전압(VR1)보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압(VBL)이 제1 비트 라인 전압(V1)으로 설정된다.
도 20을 참조하면, 제2 내지 제7 프로그램 상태(PV2 ~ PV7)를 타겟으로 하는 메모리 셀들의 문턱 전압 분포가 중간 상태(VTD_PV2-7)로서 도시되어 있다. 단계(S730)에 의해, 제2 내지 제7 프로그램 상태(PV2 ~ PV7)를 타겟으로 하는 메모리 셀들 중 아직 프로그램이 완료되지 않은 Group C의 메모리 셀들 및 프로그램이 완료된 Group D의 비트 라인 전압(VBL)이 모두 제1 비트 라인 전압(V1) 설정된다. 도 17a 및 도 20을 함께 참조하면, 제1 프로그램 상태(PV1)를 타겟으로 하는 메모리 셀들 중 아직 프로그램이 완료되지 않은 Group A의 메모리 셀들과, 제2 내지 제7 프로그램 상태(PV2 ~ PV7)를 타겟으로 하는 Group C 및 Group D의 메모리 셀들의 비트 라인 전압(VBL)이 모두 제1 비트 라인 전압(V1)으로 설정됨을 알 수 있을 것이다. 제1 비트 라인 전압(V1)은 프로그램 허용 전압으로서, 예를 들어 접지 전압(0V)일 수 있다.
즉, 제1 모드의 경우 도 17a 및 도 17b에 도시된 것과 같이 패스트 셀과 슬로우 셀이 구분되어 메모리 셀들의 비트 라인 전압이 설정되고, 제2 모드의 경우 도 17a 및 도 20에 도시된 것과 같이 패스트 셀과 슬로우 셀을 구분하지 않고 메모리 셀들의 비트 라인 전압이 설정된다. 따라서 프로그램 초반에, 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수(Nc)가 기준값(N_ref)보다 작거나 같은 경우 제1 모드에 따라 패스트 셀의 프로그램 속도를 의도적으로 낮출 수 있다. 또한, 이후 어느 정도 프로그램 동작이 진행되어 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수(Nc)가 기준값(N_ref)보다 큰 경우 슬로우 셀과 패스트 셀을 구분하지 않고 동일한 프로그램 허용 전압을 비트 라인 전압으로서 인가할 수 있다.
도 21은 도 1에 도시된 반도체 메모리 장치 및 이의 동작을 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 일 예를 나타내는 블록도이다.
도 21을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함한다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 또한, 램(210)은 반도체 메모리 장치(100)로 전달할 커맨드들을 임시 저장하는 커맨드 큐로서 이용될 수도 있다.
프로세싱 유닛(220)은 메모리 컨트롤러(200)의 제반 동작을 제어한다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다.
메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 22는 도 21의 저장 장치의 응용 예를 보여주는 블록도이다.
도 22를 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 22에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 21을 참조하여 설명된 메모리 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 23은 도 22를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 23에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 23에서, 도 22를 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는, 도 21을 참조하여 설명된 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치(1000)로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (19)

  1. 프로그램 대상으로 선택된 메모리 셀들을 더미 프로그램하는 단계;
    상기 더미 프로그램 된 메모리 셀들을 미리 결정된 기준 문턱 전압과 비교하여, 상기 기준 문턱 전압보다 작거나 같은 문턱 전압을 갖는 메모리 셀들을 제1 그룹으로 결정하고, 상기 기준 문턱 전압보다 큰 문턱 전압을 갖는 메모리 셀들을 제2 그룹으로 결정하는 단계; 및
    상기 제1 그룹의 메모리 셀들에 제1 비트 라인 전압을 인가하고, 상기 제2 그룹의 메모리 셀들에 제2 비트 라인 전압을 인가하여, 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 제2 비트 라인 전압은 상기 제1 비트 라인 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  3. 제2 항에 있어서, 상기 선택된 메모리 셀들을 프로그램하는 단계는:
    상기 제1 그룹의 메모리 셀들과 연결된 비트 라인들에 제1 비트 라인 전압을 인가하는 단계;
    상기 제2 그룹의 메모리 셀들과 연결된 비트 라인들에 제2 비트 라인 전압을 인가하는 단계;
    상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 펄스를 인가하는 단계; 및
    상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  4. 선택된 메모리 셀들을 제1 및 제N 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램 하기 위해 복수의 프로그램 루프를 포함하는 반도체 메모리 장치의 동작 방법으로서, 상기 프로그램 루프는:
    상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 펄스를 인가하는 단계;
    제i 프로그램 상태에 대응하는 제i 검증 전압을 상기 워드 라인에 인가하는 단계;
    상기 제i 프로그램 상태의 검증 패스 여부에 기초하여, 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
    (여기에서, N은 1보다 크거나 같은 자연수이고, i는 1 보다 크거나 같고 N 보다 작거나 같은 자연수)
  5. 제4 항에 있어서, 상기 제i 프로그램 상태의 검증 패스 여부에 기초하여, 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계는:
    상기 제i 프로그램 상태의 검증이 패스되지 않은 경우, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  6. 제5 항에 있어서, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계는:
    상기 제i 프로그램 상태 내지 상기 제N 프로그램 상태 중 어느 하나로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 제1 비트 라인 전압으로 설정하는 단계; 및
    제(i+1) 프로그램 상태 내지 상기 제N 프로그램 상태 중 어느 하나로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 제2 비트 라인 전압으로 설정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  7. 제6 항에 있어서, 상기 제2 비트 라인 전압은 상기 제1 비트 라인 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  8. 제6 항에 있어서, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계는:
    상기 제i 프로그램 상태로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 프로그램 금지 전압으로 설정하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  9. 제4 항에 있어서, 상기 프로그램 루프는:
    상기 제i 프로그램 상태의 검증 패스 여부에 기초하여, 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계 이후에, 프로그램 펄스 값을 증가 시키는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  10. 제4 항에 있어서, 제i 프로그램 상태의 검증 패스 여부에 기초하여, 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계는:
    상기 제i 프로그램 상태의 검증이 패스된 경우, 모든 프로그램 상태의 검증 패스 여부를 판단하는 단계; 및
    모든 프로그램 상태의 검증이 패스되지 않은 경우, 상기 i값을 1 증가하고, 상기 선택된 메모리 셀들 중 프로그램이 완료되지 않은 메모리 셀들의 비트 라인 전압을 초기화하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 선택된 메모리 셀들을 제1 및 제N 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램 하기 위해 복수의 프로그램 루프를 포함하는 반도체 메모리 장치의 동작 방법으로서, 상기 프로그램 루프는:
    상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 펄스를 인가하는 단계;
    제i 프로그램 상태에 대응하는 제i 검증 전압을 상기 워드 라인에 인가하는 단계;
    상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀의 개수를 카운트하는 단계;
    상기 카운트 결과를 미리 결정된 기준값과 비교하는 단계; 및
    상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
    (여기에서, N은 1보다 크거나 같은 자연수이고, i는 1 보다 크거나 같고 N 보다 작거나 같은 자연수)
  12. 제11 항에 있어서, 상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계는:
    상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀의 개수가 상기 기준값보다 작거나 같은 경우, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계는:
    상기 제i 프로그램 상태 내지 상기 제N 프로그램 상태 중 어느 하나로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 제1 비트 라인 전압으로 설정하는 단계; 및
    제(i+1) 프로그램 상태 내지 상기 제N 프로그램 상태 중 어느 하나로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 상기 제1 비트 라인 전압보다 큰 제2 비트 라인 전압으로 설정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 선택된 메모리 셀들의 문턱 전압에 기초하여 비트 라인 전압을 설정하는 단계는:
    상기 제i 프로그램 상태로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 프로그램 금지 전압으로 설정하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제12 항에 있어서, 상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계는:
    상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀의 개수가 상기 기준값보다 큰 경우, 상기 제i 프로그램 상태로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들 및 제(i+1) 프로그램 상태 내지 상기 제N 프로그램 상태 중 어느 하나로 프로그램 될 메모리 셀들의 비트 라인 전압을 제1 비트 라인 전압으로 설정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계는:
    상기 제i 프로그램 상태로 프로그램 될 메모리 셀들 중, 상기 제i 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 비트 라인 전압을 프로그램 금지 전압으로 설정하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제11 항에 있어서, 상기 프로그램 루프는:
    상기 비교 결과에 기초하여 상기 선택된 메모리 셀들의 비트 라인 전압을 설정하는 단계 이후에, 상기 제i 프로그램 상태의 검증 패스 여부를 판단하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제17 항에 있어서, 상기 프로그램 루프는:
    상기 제i 프로그램 상태가 검증 패스되지 않은 경우, 프로그램 펄스 값을 증가시키는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 포함된 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행하는 주변 회로; 및
    상기 주변 회로의 프로그램 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    프로그램 동작의 대상으로 선택된 상기 메모리 셀들을 더미 프로그램 하도록 상기 주변 회로를 제어하고,
    미리 결정된 기준 문턱 전압에 기초하여, 상기 더미 프로그램 된 메모리 셀들을 제1 그룹 및 제2 그룹으로 구분하며,
    상기 제1 그룹의 메모리 셀들에 제1 비트 라인 전압을 인가하고, 상기 제2 그룹의 메모리 셀들에 제2 비트 라인 전압을 인가하여, 상기 선택된 메모리 셀들을 프로그램하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
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