KR20200021821A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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Abstract

메모리 컨트롤러는 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 그룹 리드 카운트 저장부 및 데이터 분산 제어부를 포함한다. 상기 그룹 리드 카운트 저장부는 상기 반도체 메모리 장치에 저장된 데이터에 대응하는 논리 주소들을 복수의 논리 주소 그룹들으로 구분하고, 상기 논리 주소들에 대응하는 데이터의 리드 카운트 값들을 상기 논리 주소 그룹별로 저장한다. 상기 데이터 분산 제어부는 상기 논리 주소 그룹별로 저장되는 리드 카운트 값에 기초하여, 상기 복수의 논리 주소 그룹들 중 선택된 타겟 논리 주소 그룹에 대응하는 데이터를 복수의 메모리 블록으로 분산 저장하도록 상기 반도체 메모리 장치를 제어한다.

Description

메모리 컨트롤러 및 그 동작 방법 {MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 메모리 컨트롤러, 저장 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
메모리 컨트롤러는 메모리 장치의 동작을 제어할 수 있다.
본 발명의 일 실시 예는 반도체 메모리 장치의 동작 수명을 연장시키는 메모리 컨트롤러를 제공한다.
본 발명의 다른 실시 예는 반도체 메모리 장치의 동작 수명을 연장시키는 향상된 메모리 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 그룹 리드 카운트 저장부 및 데이터 분산 제어부를 포함한다. 상기 그룹 리드 카운트 저장부는 상기 반도체 메모리 장치에 저장된 데이터에 대응하는 논리 주소들을 복수의 논리 주소 그룹들으로 구분하고, 상기 논리 주소들에 대응하는 데이터의 리드 카운트 값들을 상기 논리 주소 그룹별로 저장한다. 상기 데이터 분산 제어부는 상기 논리 주소 그룹별로 저장되는 리드 카운트 값에 기초하여, 상기 복수의 논리 주소 그룹들 중 선택된 타겟 논리 주소 그룹에 대응하는 데이터를 복수의 메모리 블록으로 분산 저장하도록 상기 반도체 메모리 장치를 제어한다.
일 실시 예에서, 상기 데이터 분산 제어부는 임계 카운트 저장부, 카운트 값 비교부 및 제어 커맨드 생성부를 포함할 수 있다. 상기 임계 카운트 저장부는 임계 카운트 값을 저장할 수 있다. 상기 카운트 값 비교부는 상기 그룹 리드 카운트 저장부로부터 수신되는, 상기 타겟 논리 주소 그룹의 리드 카운트 값을 상기 임계 카운트 값과 비교할 수 있다. 상기 제어 커맨드 생성부는 상기 카운트 값 비교부의 비교 결과에 기초하여, 상기 타겟 논리 주소 그룹에 대응하는 데이터를 이동시키도록 상기 반도체 메모리 장치를 제어하기 위한 데이터 분산 커맨드를 생성할 수 있다.
일 실시 예에서, 호스트로부터 리드 요청을 수신하는 경우, 상기 그룹 리드 카운트 저장부는 상기 리드 요청에 대응하는 논리 주소를 포함하는 논리 주소 그룹을 상기 타겟 논리 주소 그룹으로 결정하고, 상기 결정된 타겟 논리 주소 그룹의 리드 카운트 값을 갱신할 수 있다.
일 실시 예에서, 상기 카운트 값 비교부는 상기 갱신된 리드 카운트 값을 상기 임계 카운트 값과 비교할 수 있다.
일 실시 예에서, 상기 갱신된 리드 카운트 값이 상기 임계 카운트 값보다 크거나 같은 경우, 상기 제어 커맨드 생성부는 상기 데이터 분산 커맨드를 생성할 수 있다.
일 실시 예에서, 상기 그룹 리드 카운트 저장부는 상기 타겟 논리 주소 그룹의 리드 카운트 값을 초기화할 수 있다.
일 실시 예에서, 상기 데이터 분산 제어부는 타이머, 타겟 그룹 결정부 및 제어 커맨드 생성부를 포함할 수 있다. 상기 타이머는 시간 정보를 생성할 수 있다. 상기 타겟 그룹 결정부는 상기 시간 정보에 기초하여 리드 카운트 확인 주기의 도과 여부를 결정하고, 상기 리드 카운트 확인 주기가 도과한 경우, 상기 그룹 리드 카운트 저장부로부터 수신되는 리드 카운트 값들에 기초하여 상기 타겟 논리 주소 그룹을 결정할 수 있다. 상기 제어 커맨드 생성부는 상기 타겟 그룹 결정부에 의해 결정된 상기 타겟 논리 주소 그룹에 대응하는 데이터를 이동시키도록 상기 반도체 메모리 장치를 제어하기 위한 데이터 분산 커맨드를 생성할 수 있다.
일 실시 예에서, 상기 타겟 그룹 결정부는, 상기 시간 정보에 기초하여 이전 리드 카운트 확인 시점으로부터 현재 시점 사의 도과 시간을 확인하고, 상기 확인 결과에 기초하여 상기 리드 카운트 확인 주기의 도과 여부를 결정할 수 있다.
일 실시 예에서, 상기 리드 카운트 확인 주기가 도과한 경우, 상기 타겟 그룹 결정부는 상기 그룹 리드 카운트 저장부로부터 수신되는 리드 카운트 값들 중 가장 큰 리드 카운트 값에 대응하는 논리 주소 그룹을 상기 타겟 논리 주소 그룹으로 결정할 수 있다.
일 실시 예에서, 상기 그룹 리드 카운트 저장부는 상기 타겟 논리 주소 그룹의 리드 카운트 값을 초기화할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의해 반도체 메모리 장치의 동작이 제어된다. 상기 동작 방법은, 호스트로부터 수신한 리드 요청에 따라 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 리드 요청에 대응하는 논리 주소를 포함하는 논리 주소 그룹의 리드 카운트 값을 갱신하는 단계 및 갱신된 상기 리드 카운트 값에 기초하여, 데이터 분산 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함한다.
일 실시 예에서, 상기 데이터 분산 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계는, 상기 리드 카운트 값이 갱신된 논리 주소 그룹을 타겟 논리 주소 그룹으로 결정하는 단계, 갱신된 상기 리드 카운트 값을 미리 결정된 임계 카운트 값과 비교하는 단계 및 상기 비교 결과에 기초하여 상기 타겟 논리 주소 그룹에 대응하는 데이터의 분산 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 데이터의 분산 동작을 수행하는 단계는, 상기 타겟 논리 주소 그룹에 대응하는 데이터를 저장할 적어도 하나의 타겟 메모리 블록을 결정하는 단계, 상기 타겟 논리 주소 그룹에 대응하는 데이터를 상기 결정된 적어도 하나의 타겟 메모리 블록에 이동하는 단계 및 상기 타겟 논리 주소 그룹의 리드 카운트 값을 초기화하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 데이터 분산 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계는, 리드 카운트 확인 주기의 도과 여부를 판단하는 단계, 상기 리드 카운트 확인 주기가 도과한 경우, 복수의 논리 주소 그룹들 중 리드 카운트 값이 가장 큰 논리 주소 그룹을 타겟 논리 주소 그룹으로 결정하는 단계 및 상기 타겟 그룹에 대응하는 데이터의 분산 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 데이터의 분산 동작을 수행하는 단계는, 상기 타겟 논리 주소 그룹에 대응하는 데이터를 저장할 적어도 하나의 타겟 메모리 블록을 결정하는 단계, 상기 타겟 논리 주소 그룹에 대응하는 데이터를 상기 결정된 적어도 하나의 타겟 메모리 블록에 이동하는 단계 및 상기 타겟 논리 주소 그룹의 리드 카운트 값을 초기화하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 의하면, 반도체 메모리 장치의 동작 수명을 연장시키는 메모리 컨트롤러를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 반도체 메모리 장치의 동작 수명을 연장시키는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)를 나타내는 블록도이다.
도 8a는 도 7의 데이터 분산 제어부(410)의 일 실시 예를 나타내는 블록도이다.
도 8b는 도 7의 데이터 분산 제어부(410)의 다른 실시 예를 나타내는 블록도이다.
도 9는 그룹 리드 카운트 저장부(430)에 저장되는 리드 카운트 값을 설명하기 위한 표이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 11은 도 10의 단계(S150)의 일 실시 예를 나타내는 순서도이다.
도 12a 내지 도 12h는 도 10 및 도 11에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면들이다.
도 13은 도 11의 단계(S270)의 예시적인 실시 예를 나타내는 순서도이다.
도 14는 도 13의 단계들(S310, S330)을 설명하기 위한 블록도이다.
도 15는 도 10의 단계(S150)의 다른 실시 예를 나타내는 순서도이다.
도 16은 도 1에 도시된 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 17은 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함한다. 또한 저장 장치(1000)는 호스트(300)와 통신한다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 반도체 메모리 장치(100)에 저장된 데이터에 대응하는 논리 주소들을 복수의 논리 주소 그룹들으로 구분하고, 복수의 논리 주소 그룹들 각각에 대응하는 리드 카운트 값에 따라 데이터의 분산 동작을 수행하도록 반도체 메모리 장치(100)를 제어한다. 이에 따라, 특정 메모리 블록에 리드 동작이 집중되는 현상을 방지할 수 있으며, 이를 통해 반도체 메모리 장치(100)의 동작 수명이 연장된다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)를 나타내는 블록도이다.
도 7을 참조하면, 메모리 컨트롤러(200)는 데이터 분산 제어부(410) 및 그룹 리드 카운트 저장부(430)를 포함한다. 그룹 리드 카운트 저장부(430)는 반도체 메모리 장치(100)에 저장된 데이터에 대응하는 논리 주소(Logical Block Address; LBA)들을 복수의 논리 주소 그룹들으로 구분하고, 상기 논리 주소들(LBAs)에 대응하는 데이터의 리드 카운트 값들을 상기 논리 주소 그룹별로 저장한다.
데이터 분산 제어부(410)는 그룹 리드 카운트 저장부(430)에 논리 주소 그룹별로 저장되는 리드 카운트 값에 기초하여, 복수의 논리 주소 그룹들 중 선택된 타겟 논리 주소 그룹에 대응하는 데이터를 복수의 메모리 블록으로 분산 저장하도록 상기 반도체 메모리 장치를 제어한다.
리드 빈도가 높은 데이터가 특정 메모리 블록에 집중되어 저장된 경우, 해당 메모리 블록에 대해 리드 동작이 집중적으로 수행된다. 이 경우, 해당 메모리 블록에 대한 리드 리클레임 동작이 빈번하게 발생할 수 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 복수의 논리 주소 그룹들에 대응하는 리드 카운트 값에 기초하여, 리드 빈도가 높은 논리 주소 그룹의 데이터를 복수의 메모리 블록들에 분산 저장한다. 이에 따라, 특정 메모리 블록에 집중되는 리드 동작이 복수의 메모리 블록들로 분산된다. 결과적으로 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치(1000)의 동작 수명이 연장될 수 있다.
논리 어드레스 그룹 및 이에 대응하는 리드 카운트 값에 대하여는 도 9를 참조하여 자세히 후술하기로 한다.
도 8a는 도 7의 데이터 분산 제어부의 일 실시 예를 나타내는 블록도이다.
도 8a를 참조하면, 데이터 분산 제어부(410a)는 임계 카운트 저장부(411), 카운트 값 비교부(413) 및 제어 커맨드 생성부(415)를 포함한다.
임계 카운트 저장부(411)는 임계 카운트 값(CCV)을 저장한다. 임계 카운트 값(CCV)은 카운트 값 비교부(413)로 제공될 수 있다.
카운트 값 비교부(413)는 임계 카운트 저장부로부터 임계 카운트 값(CCV)을 수신한다. 또한, 카운트 값 비교부(413)는 그룹 리드 카운트 저장부(430)로부터 타겟 논리 주소 그룹의 리드 카운트 값(RCV)을 수신한다. 카운트 값 비교부(413)는 임계 카운트 값(CCV)과 리드 카운트 값(RCV)을 비교하여, 타겟 논리 주소 그룹에 대응하는 데이터의 분산 동작 수행 여부를 결정한다.
타겟 논리 주소 그룹에 대응하는 데이터의 분산 동작을 수행할 것으로 결정한 경우, 카운트 값 비교부(413)는 제어 신호(CTRL)를 제어 커맨드 생성부(415)로 전달한다. 제어 신호(CTRL)에 기초하여, 제어 커맨드 생성부(415)는 타겟 논리 주소 그룹에 대응하는 데이터를 복수의 타겟 메모리 블록에 분산시키도록 반도체 메모리 장치(100)를 제어하는 커맨드들(CMDs)을 생성할 수 있다. 예를 들어, 커맨드들(CMDs)은 타겟 논리 주소 그룹에 대응하는 데이터를 리드하기 위한 리드 커맨드 및 상기 리드 커맨드에 의해 리드된 데이터를 복수의 타겟 메모리 블록에 프로그램 하기 위한 프로그램 커맨드를 포함할 수 있다.
도 8a의 실시 예에서, 그룹 리드 카운트 저장부(430)는 호스트(300)로부터 리드 요청을 수신할 때마다, 해당 리드 요청에 대응하는 논리 주소를 포함하는 논리 주소 그룹을 타겟 논리 주소 그룹으로 결정할 수 있다. 또한, 그룹 리드 카운트 저장부(430)는 결정된 타겟 논리 주소 그룹에 대응하는 리드 카운트 값(RCV)을 카운트 값 비교부(413)로 제공할 수 있다.
도 8a에 도시된 메모리 컨트롤러(400)의 동작 방법에 대해서는 도 10 내지 도 14를 참조하여 자세히 후술하기로 한다.
도 8b는 도 7의 데이터 분산 제어부의 다른 실시 예를 나타내는 블록도이다.
도 8b를 참조하면, 데이터 분산 제어부(410b)는 타이머(412), 타겟 그룹 결정부(414) 및 제어 커맨드 생성부(416)를 포함한다. 타이머(412)는 시간 정보(Tinf)를 생성하여 타겟 그룹 결정부(414)로 전달할 수 있다. 타겟 그룹 결정부(414)는 시간 정보(Tinf)에 기초하여 리드 카운트 확인 주기의 도과 여부를 결정할 수 있다. 또한, 상기 리드 카운트 확인 주기가 도과한 경우, 타겟 그룹 결정부(414)는 그룹 리드 카운트 저장부(430)로부터 수신되는 리드 카운트 값들(RCVs)에 기초하여 복수의 논리 주소 그룹들 중 타겟 논리 주소 그룹을 결정할 수 있다. 한편, 타겟 그룹 결정부(414)는 결정된 타겟 논리 주소 그룹에 대응하는 데이터를 분산 시키기 위한 제어 신호(CTRL)를 생성하여 제어 커맨드 생성부(416)로 전달할 수 있다. 제어 신호(CTRL)에 기초하여, 제어 커맨드 생성부(416)는 타겟 논리 주소 그룹에 대응하는 데이터를 복수의 타겟 메모리 블록에 분산시키도록 반도체 메모리 장치(100)를 제어하는 커맨드들(CMDs)을 생성할 수 있다. 전술한 바와 같이, 커맨드들(CMDs)은 타겟 논리 주소 그룹에 대응하는 데이터를 리드하기 위한 리드 커맨드 및 상기 리드 커맨드에 의해 리드된 데이터를 복수의 타겟 메모리 블록에 프로그램 하기 위한 프로그램 커맨드를 포함할 수 있다. 도 8b에 도시된 메모리 컨트롤러(400)의 동작 방법에 대해서는 도 15를 참조하여 자세히 후술하기로 한다.
도 8a의 실시 예에서는 호스트로부터 수신된 리드 요청에 대응하는 논리 주소를 포함하는 논리 주소 그룹이 타겟 논리 주소 그룹으로 결정된다. 반면, 도 8b의 실시 예에서는 복수의 논리 주소 그룹들 중 리드 카운트 값이 가장 큰 논리 주소 그룹이 타겟 논리 주소 그룹으로 결정된다.
도 8a의 실시 예에 의하면, 호스트로부터 리드 요청을 수신할 때마다 데이터 분산 제어부(410a)는 수신된 리드 요청에 대응하는 논리 주소 그룹의 리드 카운트 값을 임계 카운트 값과 비교한다. 리드 카운트 값이 임계 카운트 값보다 크거나 같은 경우, 수신된 리드 요청에 대응하는 논리 주소 그룹의 데이터가 복수의 메모리 블록들로 분산 저장된다.
한편, 도 8b의 실시 예에 의하면, 데이터 분산 제어부(410b)는 미리 결정된 리드 카운트 주기마다 전체 논리 주소 그룹들의 리드 카운트 값을 확인하여, 가장 높은 리드 카운트 값을 갖는 논리 주소 그룹의 데이터를 복수의 메모리 블록에 분산 저장하도록 한다.
도 8a 및 도 8b의 실시 예에 의하면, 리드 카운트 값이 높은 논리 주소 그룹의 데이터가 복수의 메모리 블록들로 분산되어 저장된다. 이에 따라, 일부 메모리 블록에 집중되었던 리드 동작이 복수의 메모리 블록들로 분산될 수 있다. 결과적으로 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치(1000)의 동작 수명이 연장될 수 있다.
도 9는 그룹 리드 카운트 저장부(430)에 저장되는 리드 카운트 값을 설명하기 위한 표이다. 도 9에는 그룹 리드 카운트 저장부(430)에 저장되는 논리 주소 그룹(Address Group)들과 이에 대응하는 리드 카운트 값(RC Value)들이 표의 형태로 도시되어 있다.
도 9를 참조하면, 리드 동작의 단위에 대응하는 논리 주소들(LBA)이 나열되어 있다. 논리 주소들은 주소(Add_1)부터 시작하여 주소(Add_xk)에서 종료된다. 도 9에서 논리 주소들(Add1~Add_xk) 각각은 오름차순으로 정렬될 수 있다.
논리 주소들(Add1~Add_xk) 중 제1 논리 주소들(Add_1~Add_k)은 제1 논리 주소 그룹(Group1)에 포함될 수 있다. 한편, 제2 논리 주소들(Add_(k+1)~Add_2k)은 제2 논리 주소 그룹(Group2)에 포함될 수 있다. 이와 같은 방식으로, 논리 주소들(Add1~Add_xk)은 제1 내지 제x 논리 주소 그룹들(Group1, Group2, …, Groupx)로 그룹화될 수 있다.
한편, 각각의 논리 주소 그룹들(Group1, Group2, …, Groupx)에 대하여, 리드 카운트 값(RC Value)이 그룹 리드 카운트 저장부(430)에 저장될 수 있다. 도 9에서, 제1 논리 주소 그룹(Group1)에 대응하는 리드 카운트 값은 C1이다. 이는 제1 논리 주소 그룹(Group1)에 포함되는 논리 주소들에 대응하는 데이터에 대하여 리드 동작이 C1회 수행되었음을 나타낸다.
한편, 제2 논리 주소 그룹(Group1)에 대응하는 리드 카운트 값은 C2이다. 이는 제2 논리 주소 그룹(Group2)에 포함되는 논리 주소들에 대응하는 데이터에 대하여 리드 동작이 C2회 수행되었음을 나타낸다.
이와 같은 방식으로, 각각의 논리 주소 그룹들(Group1, Group2, …, Groupx)에 대하여, 리드 카운트 값(RC Value)이 그룹 리드 카운트 저장부(430)에 저장될 수 있다. 호스트(300)로부터 리드 요청이 수신되어 대응하는 리드 동작이 수행될 때마다, 논리 주소 그룹들(Group1, Group2, …, Groupx) 중 상기 리드 요청에 대응하는 논리 주소 그룹의 리드 카운트 값(RC Value)이 갱신된다. 논리 주소 그룹의 리드 카운트 값(RC Value)을 갱신하는 방법에 대해서는 도 12a 내지 도 12g를 참조하여 후술하기로 한다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 호스트로부터 수신한 리드 요청에 따라 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어하는 단계(S110), 상기 리드 요청에 대응하는 논리 주소를 포함하는 논리 주소 그룹의 리드 카운트 값을 갱신하는 단계(S130) 및 갱신된 리드 카운트 값에 기초하여, 데이터 분산 동작을 수행하는 단계(S150)를 포함한다.
단계(S110)에서는, 호스트(300)로부터 리드 요청을 수신하고, 이에 대응하는 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어한다. 단계(S110)에서, 메모리 컨트롤러(200)는 호스트(300)로부터 리드 요청을 수신하고, 상기 리드 요청에 대응하는 논리 주소를 물리 주소로 변환할 수 있다. 또한, 단계(S110)에서, 메모리 컨트롤러는 변환된 물리 주소에 대응하는 리드 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 리드 커맨드에 응답하여 리드 동작을 수행할 것이다. 리드 동작의 결과 리드된 데이터는 이후 메모리 컨트롤러(200)로 전달되고, 최종적으로 호스트(300)로 전달될 것이다.
단계(S130)에서, 리드 요청에 대응하는 논리 주소를 포함하는 리드 카운트 값이 갱신된다. 단계(S130)의 구체적인 방법에 대해서는 도 12a 내지 도 12g를 참조하여 후술하기로 한다.
단계(S150)에서, 갱신된 리드 카운트 값에 기초하여, 데이터 분산 동작이 수행될 수 있다. 단계(S150)의 예시적인 실시 예에 대해서는 도 11을 참조하여 후술하기로 한다.
도 11은 도 10의 단계(S150)의 일 실시 예를 나타내는 순서도이다.
도 11을 참조하면, 단계(S150)는 리드 카운트 값이 갱신된 논리 주소 그룹을 타겟 논리 주소 그룹으로 결정하는 단계(S210), 갱신된 리드 카운트 값(RCV)을 임계 카운트 값(CCV)과 비교하는 단계(S230), 리드 카운트 값(RCV)이 임계 카운트 값(CCV)보다 크거나 같은지 여부를 판단하는 단계(S250), 및 상기 판단 결과에 기초하여 상기 타겟 논리 주소 그룹에 대응하는 데이터의 분산 동작을 수행하는 단계(S270)를 포함한다.
도 10의 단계(S130)에서, 호스트(300)로부터 수신된 리드 요청에 대응하는 논리 주소를 포함하는 논리 주소 그룹의 리드 카운트 값이 갱신되고, 단계(S210)에서는 리드 카운트 값이 갱신된 논리 주소 그룹을 타겟 논리 주소 그룹으로 결정한다. 즉, 도 8a를 참조하여 설명한 바와 같이, 호스트(300)부터 수신된 리드 요청에 대응하는 논리 주소를 포함하는 논리 주소 그룹이 타겟 논리 주소 그룹으로 결정된다.
이후 단계(S230)에서, 도 8a를 참조하여 설명한 바와 같이, 카운트 값 비교부(413)가 갱신된 리드 카운트 값(RCV)을 임계 카운트 값(CCV)과 비교한다.
단계(S250)에서, 리드 카운트 값(RCV)을 임계 카운트 값(CCV)보다 크거나 같은지 여부를 판단한다. 리드 카운트 값(RCV)을 임계 카운트 값(CCV)보다 크거나 같은 경우, 단계(S270)로 진행하여 타겟 논리 주소 그룹에 대응하는 데이터의 분산 동작을 수행한다. 리드 카운트 값(RCV)을 임계 카운트 값(CCV)보다 작은 경우, 데이터의 분산 동작을 수행하지 않는다.
도 12a 내지 도 12h는 도 10 및 도 11에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면들이다.
도 12a를 참조하면, 모든 논리 주소 그룹들에 대응하는 리드 카운트 값이 초기화된 상태가 도시되어 있다. 반도체 메모리 장치(100)가 처음 동작하는 경우, 도 12a에 도시된 것과 같이 모든 논리 주소 그룹들에 대응하는 리드 카운트 값이 0의 값을 가질 것이다.
도 12b를 참조하면, 호스트로부터 제2 논리 주소(Add_2)에 대응하는 리드 요청을 수신한 경우의 리드 카운트 업데이트 동작이 도시되어 있다. 제2 논리 주소(Add_2)는 제1 논리 주소 그룹(Group1)에 포함되므로, 제1 논리 주소 그룹(Group1)의 리드 카운트 값(RC Value)이 1 증가한다. 한편, 제1 논리 주소 그룹(Group1)이 타겟 논리 주소 그룹이 된다. 그러나, 타겟 논리 주소 그룹의 리드 카운트 값(RC Value)가 임계 카운트 값보다 작으므로, 데이터 분산 동작은 수행되지 않을 것이다.
도 12c를 참조하면, 이후 호스트로부터 제2k 논리 주소(Add_2k)에 대응하는 리드 요청을 수신한 경우의 리드 카운트 업데이트 동작이 도시되어 있다. 제2k 논리 주소(Add_2k)는 제2 논리 주소 그룹(Group2)에 포함되므로, 제2 논리 주소 그룹(Group2)의 리드 카운트 값(RC Value)이 1 증가한다. 한편, 제2 논리 주소 그룹(Group2)이 타겟 논리 주소 그룹이 된다. 그러나, 타겟 논리 주소 그룹의 리드 카운트 값(RC Value)가 임계 카운트 값보다 작으므로, 데이터 분산 동작은 수행되지 않을 것이다.
도 12d를 참조하면, 이후 호스트로부터 제k 논리 주소(Add_k)에 대응하는 리드 요청을 수신한 경우의 리드 카운트 업데이트 동작이 도시되어 있다. 제k 논리 주소(Add_k)는 제1 논리 주소 그룹(Group1)에 포함되므로, 제1 논리 주소 그룹(Group1)의 리드 카운트 값(RC Value)이 1 증가한다. 한편, 제1 논리 주소 그룹(Group1)이 타겟 논리 주소 그룹이 된다. 그러나, 타겟 논리 주소 그룹의 리드 카운트 값(RC Value)가 임계 카운트 값보다 작으므로, 데이터 분산 동작은 수행되지 않을 것이다.
도 12e를 참조하면, 이후 호스트로부터 제(2k+1) 논리 주소(Add_(2k+1))에 대응하는 리드 요청을 수신한 경우의 리드 카운트 업데이트 동작이 도시되어 있다. 제(2k+1) 논리 주소(Add_(2k+1))는 제3 논리 주소 그룹(Group3)에 포함되므로, 제3 논리 주소 그룹(Group3)의 리드 카운트 값(RC Value)이 1 증가한다. 한편, 제3 논리 주소 그룹(Group3)이 타겟 논리 주소 그룹이 된다. 그러나, 타겟 논리 주소 그룹의 리드 카운트 값(RC Value)가 임계 카운트 값보다 작으므로, 데이터 분산 동작은 수행되지 않을 것이다.
도 12f를 참조하면, 이후 호스트로부터 제2 논리 주소(Add_2)에 대응하는 리드 요청을 수신한 경우의 리드 카운트 업데이트 동작이 도시되어 있다. 제2 논리 주소(Add_2)는 제1 논리 주소 그룹(Group1)에 포함되므로, 제1 논리 주소 그룹(Group1)의 리드 카운트 값(RC Value)이 1 증가한다. 한편, 제1 논리 주소 그룹(Group3)이 타겟 논리 주소 그룹이 된다. 그러나, 타겟 논리 주소 그룹의 리드 카운트 값(RC Value)가 임계 카운트 값보다 작으므로, 데이터 분산 동작은 수행되지 않을 것이다.
도 12g를 참조하면, 이후 호스트로부터 또다시 제2 논리 주소(Add_2)에 대응하는 리드 요청을 수신한 경우의 리드 카운트 업데이트 동작이 도시되어 있다. 제2 논리 주소(Add_2)는 제1 논리 주소 그룹(Group1)에 포함되므로, 제1 논리 주소 그룹(Group1)의 리드 카운트 값(RC Value)이 1 증가한다. 한편, 제1 논리 주소 그룹(Group3)이 타겟 논리 주소 그룹이 된다. 또한, 타겟 논리 주소 그룹의 리드 카운트 값(RC Value)가 임계 카운트 값(CV)에 도달하였다. 도 12g의 예시에서, 임계 카운트 값(CV)은 4이다. 타겟 논리 주소 그룹의 리드 카운트 값(RC Value)가 임계 카운트 값(CV)에 도달하였으므로, 타겟 논리 주소 그룹인 제1 논리 주소 그룹에 대응하는 데이터에 대한 분산 동작이 수행된다. 즉, 제1 내지 제k 논리 주소(Add_1~Add_k)에 대응하는 데이터가 복수의 메모리 블록들에 분산 저장된다.
도 12h를 참조하면, 데이터의 분산 동작이 수행된 이후에, 타겟 논리 주소 그룹인 제1 논리 주소 그룹(Group1)의 리드 카운트 값이 0으로 초기화된다. 제1 논리 주소 그룹(Group1)에 대응하는 데이터가 다른 메모리 블록들로 이전되었기 때문이다.
도 13은 도 11의 단계(S270)의 예시적인 실시 예를 나타내는 순서도이다. 도 14는 도 13의 단계들(S310, S330)을 설명하기 위한 블록도이다. 이하에서는 도 13 및 도 14를 함께 참조하여 설명하기로 한다.
도 13을 참조하면, 도 11의 단계(S270)는 타겟 논리 주소 그룹에 대응하는 데이터를 저장할 타겟 메모리 블록들을 결정하는 단계(S310), 타겟 논리 주소 그룹에 대응하는 데이터를 결정된 타겟 메모리 블록들로 이동하는 단계(S330) 및 타겟 논리 주소 그룹의 리드 카운트 값을 초기화하는 단계(S350)를 포함한다.
도 14에 도시된 바와 같이, 타겟 논리 주소 그룹에 대응하는 데이터는 반도체 메모리 장치(100) 내 메모리 셀 어레이(110)의 제i 블록(BLKi)에 저장되어 있다. 단계(S310)에서 타겟 메모리 블록들(BLK1~Blkh, 520~540)을 결정할 수 있다.
결정된 타겟 메모리 블록들(BLK1~Blkh, 520~540)은 메모리 셀 어레이(110)에 포함된 메모리 블록들 중, 현재 사용 중인 오픈 블록들 중에서 선택될 수 있다. 오픈 블록은 데이터를 저장하고 있으며, 추가적인 데이터가 저장될 수 있는 여유 공간을 가진 메모리 블록을 의미할 수 있다. 다른 실시 예에서, 결정된 타겟 메모리 블록들(BLK1~Blkh, 520~540)은 메모리 셀 어레이(110)에 포함된 메모리 블록들 중, 프리 블록들 중에서 선택될 수 있다. 프리 블록은 현재 데이터가 저장되어 있지 않은 메모리 블록을 의미할 수 있다. 또 다른 실시 예에서, 타겟 메모리 블록들(BLK1~Blkh, 520~540)은 오픈 블록 및 프리 블록을 모두 포함하도록 결정될 수도 있다.
단계(S330)에서, 데이터들(D1, D2, …, Dh)이 제i 블록(BLKi)에서 타겟 메모리 블록들(BLK1~Blkh, 520~540)로 분산 저장될 수 있다. 이후 단계(S350)에서는 도 12h에 도시된 바와 같이 타겟 논리 주소 그룹의 리드 카운트 값을 초기화한다.
도 14의 실시 예에서는, 타겟 논리 주소 그룹에 대응하는 데이터가 하나의 메모리 블록(BLKi, 510)에 저장되어 있는 경우의 데이터 분산 동작이 도시되어 있다. 그러나, 상황에 따라 타겟 논리 주소 그룹에 대응하는 데이터가 둘 이상의 메모리 블록에 저장되어 있을 수 있다. 이 경우, 상기 둘 이상의 메모리 블록에 저장되어 있는 데이터들이 선택된 타겟 메모리 블록들에 분산 저장될 수 있음을 알 수 있을 것이다.
데이터의 분선 동작이 수행된 이후에, 타겟 논리 주소 그룹의 리드 카운트 값이 초기화될 수 있다(S350). 이에 따라, 도 12g 및 도 12h를 참조하여 설명한 바와 같이, 타겟 논리 주소 그룹(Group1)의 리드 카운트 값(RC Value)이 0으로 초기화 될 수 있다.
도 15는 도 10의 단계(S150)의 다른 실시 예를 나타내는 순서도이다.
도 15를 참조하면, 단계(S150)는 이전 리드 카운트 확인 시점으로부터 현재 시점 사이의 도과 시간을 확인하는 단계(S220), 리드 카운트 확인 주기를 도과하였는지 여부를 판단하는 단계(S240), 리드 카운트 값이 가장 큰 논리 주소 그룹을 타겟 주소 그룹으로 결정하는 단계(S260) 및 타겟 논리 주소 그룹에 대응하는 데이터의 분산 동작을 수행하는 단계(S280)를 포함한다. 이에 따라, 주기적으로 리드 카운트 값이 가장 큰 논리 주소 그룹의 데이터가 복수의 메모리 블록들에 분산 저장될 수 있다. 도 15에 도시된 단계들은 도 8b에 도시된 데이터 분산 제어부(410b) 에 의해 수행될 수 있다. 이하에서는 도 15 및 도 8b를 함께 참조하여 설명하기로 한다.
먼저, 단계(S220)에서는 이전 리드 카운트 확인 시점으로부터 현재 시점 사이의 도과 시간을 확인한다. 이는 일정 주기마다 타겟 논리 주소 그룹을 선정하여 데이터 분산 동작을 수행하기 위함이다. 이를 위해, 데이터 분산 제어부(410b)의 타이머(412)는 시간 정보(Tinf)를 반복적으로 생성하여 타겟 그룹 결정부(414)로 전달하여 줄 수 있다. 타겟 그룹 결정부(414)는 수신한 시간 정보(Tinf)에 기초하여, 이전에 리드 카운트 확인 시점으로부터 현재 시점 사이의 도과 시간을 확인 한다. 이전 리드 카운트 확인 시점에, 리드 카운트 값에 기초한 타겟 논리 주소 그룹의 데이터 분산 동작이 수행되었을 것이다. 타겟 그룹 결정부(414)는 시간 정보(Tinf)를 통해 이전 리드 카운트 확인 시점으로부터 리드 카운트 확인 주기가 도과하였는지 여부를 확인할 수 있다. 단계(S240)의 판단 결과 리드 카운트 확인 주기가 도과하지 않은 경우, 타겟 그룹 결정부(414)는 계속하여 도과 시간을 확인한다(S220).
단계(S240)의 판단 결과 리드 카운트 확인 주기가 도과한 경우, 타겟 그룹 결정부(414)는 복수의 논리 주소 그룹들(Group1~Groupx) 중, 리드 카운트 값이 가장 큰 논리 주소 그룹을 타겟 논리 주소 그룹으로 결정한다(S260). 이를 위해, 그룹 리드 카운트 저장부(430)는 각각의 논리 주소 그룹들에 대응하는 리드 카운트 값들(RCVs)을 타겟 그룹 결정부(414)에 제공할 수 있다. 타겟 그룹 결정부(414)는 제공된 리드 카운트 값들(RCVs) 중 가장 큰 리드 카운트 값에 대응하는 논리 주소 그룹을 타겟 논리 주소 그룹으로 결정한다.
단계(S280)에서, 타겟 논리 주소 그룹에 대응하는 데이터의 분산 동작이 수행된다. 이를 위해, 타겟 그룹 결정부(414)는 선택된 타겟 논리 주소 그룹의 데이터 분산 동작을 수행하기 위한 제어 신호(CTRL)를 생성하여 제어 커맨드 생성부(416)로 전달한다. 제어 신호(CTRL)에 기초하여, 제어 커맨드 생성부(416)는 타겟 논리 주소 그룹에 대응하는 데이터를 복수의 타겟 메모리 블록에 분산시키도록 반도체 메모리 장치(100)를 제어하는 커맨드들(CMDs)을 생성할 수 있다. 커맨드들(CMDs)은 타겟 논리 주소 그룹에 대응하는 데이터를 리드하기 위한 리드 커맨드 및 상기 리드 커맨드에 의해 리드된 데이터를 복수의 타겟 메모리 블록에 프로그램 하기 위한 프로그램 커맨드를 포함할 수 있다.
도 16은 도 1에 도시된 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 16을 참조하면, 메모리 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 메모리 컨트롤러(200)는 도 1의 메모리 컨트롤러(200)에 대응된다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 또한, 램(210)은 반도체 메모리 장치(100)로 전달할 커맨드들을 임시 저장하는 커맨드 큐로서 이용될 수도 있다.
프로세싱 유닛(220)은 메모리 컨트롤러(200)의 제반 동작을 제어한다.
호스트 인터페이스(230)는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(200)의 구성 요소로서 제공될 수 있다.
메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 17을 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 17에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 17을 참조하여 설명된 메모리 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 18은 도 17을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙 처리 장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는, 도 16을 참조하여 설명된 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 200: 메모리 컨트롤러
300: 호스트 410: 데이터 분산 제어부
430: 그룹 리드 카운트 저장부 1000: 저장 장치

Claims (15)

  1. 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러로서:
    상기 반도체 메모리 장치에 저장된 데이터에 대응하는 논리 주소들을 복수의 논리 주소 그룹들으로 구분하고, 상기 논리 주소들에 대응하는 데이터의 리드 카운트 값들을 상기 논리 주소 그룹별로 저장하는 그룹 리드 카운트 저장부; 및
    상기 논리 주소 그룹별로 저장되는 리드 카운트 값에 기초하여, 상기 복수의 논리 주소 그룹들 중 선택된 타겟 논리 주소 그룹에 대응하는 데이터를 복수의 메모리 블록으로 분산 저장하도록 상기 반도체 메모리 장치를 제어하는 데이터 분산 제어부를 포함하는, 메모리 컨트롤러.
  2. 제1 항에 있어서, 상기 데이터 분산 제어부는:
    임계 카운트 값을 저장하는 임계 카운트 저장부;
    상기 그룹 리드 카운트 저장부로부터 수신되는, 상기 타겟 논리 주소 그룹의 리드 카운트 값을 상기 임계 카운트 값과 비교하는 카운트 값 비교부; 및
    상기 카운트 값 비교부의 비교 결과에 기초하여, 상기 타겟 논리 주소 그룹에 대응하는 데이터를 이동시키도록 상기 반도체 메모리 장치를 제어하기 위한 데이터 분산 커맨드를 생성하는 제어 커맨드 생성부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  3. 제2 항에 있어서, 호스트로부터 리드 요청을 수신하는 경우,
    상기 그룹 리드 카운트 저장부는 상기 리드 요청에 대응하는 논리 주소를 포함하는 논리 주소 그룹을 상기 타겟 논리 주소 그룹으로 결정하고,
    상기 결정된 타겟 논리 주소 그룹의 리드 카운트 값을 갱신하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. 제3 항에 있어서, 상기 카운트 값 비교부는 상기 갱신된 리드 카운트 값을 상기 임계 카운트 값과 비교하는 것을 특징으로 하는, 메모리 컨트롤러.
  5. 제4 항에 있어서, 상기 갱신된 리드 카운트 값이 상기 임계 카운트 값보다 크거나 같은 경우, 상기 제어 커맨드 생성부는 상기 데이터 분산 커맨드를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. 제5 항에 있어서, 상기 그룹 리드 카운트 저장부는 상기 타겟 논리 주소 그룹의 리드 카운트 값을 초기화하는 것을 특징으로 하는, 메모리 컨트롤러.
  7. 제1 항에 있어서, 상기 데이터 분산 제어부는:
    시간 정보를 생성하는 타이머;
    상기 시간 정보에 기초하여 리드 카운트 확인 주기의 도과 여부를 결정하고, 상기 리드 카운트 확인 주기가 도과한 경우, 상기 그룹 리드 카운트 저장부로부터 수신되는 리드 카운트 값들에 기초하여 상기 타겟 논리 주소 그룹을 결정하는 타겟 그룹 결정부; 및
    상기 타겟 그룹 결정부에 의해 결정된 상기 타겟 논리 주소 그룹에 대응하는 데이터를 이동시키도록 상기 반도체 메모리 장치를 제어하기 위한 데이터 분산 커맨드를 생성하는 제어 커맨드 생성부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  8. 제7 항에 있어서, 상기 타겟 그룹 결정부는, 상기 시간 정보에 기초하여 이전 리드 카운트 확인 시점으로부터 현재 시점 사의 도과 시간을 확인하고, 상기 확인 결과에 기초하여 상기 리드 카운트 확인 주기의 도과 여부를 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  9. 제8 항에 있어서, 상기 리드 카운트 확인 주기가 도과한 경우, 상기 타겟 그룹 결정부는 상기 그룹 리드 카운트 저장부로부터 수신되는 리드 카운트 값들 중 가장 큰 리드 카운트 값에 대응하는 논리 주소 그룹을 상기 타겟 논리 주소 그룹으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  10. 제9 항에 있어서, 상기 그룹 리드 카운트 저장부는 상기 타겟 논리 주소 그룹의 리드 카운트 값을 초기화하는 것을 특징으로 하는, 메모리 컨트롤러.
  11. 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서:
    호스트로부터 수신한 리드 요청에 따라 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계;
    상기 리드 요청에 대응하는 논리 주소를 포함하는 논리 주소 그룹의 리드 카운트 값을 갱신하는 단계; 및
    갱신된 상기 리드 카운트 값에 기초하여, 데이터 분산 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  12. 제11 항에 있어서, 상기 데이터 분산 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계는:
    상기 리드 카운트 값이 갱신된 논리 주소 그룹을 타겟 논리 주소 그룹으로 결정하는 단계;
    갱신된 상기 리드 카운트 값을 미리 결정된 임계 카운트 값과 비교하는 단계; 및
    상기 비교 결과에 기초하여 상기 타겟 논리 주소 그룹에 대응하는 데이터의 분산 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  13. 제12 항에 있어서, 상기 데이터의 분산 동작을 수행하는 단계는:
    상기 타겟 논리 주소 그룹에 대응하는 데이터를 저장할 적어도 하나의 타겟 메모리 블록을 결정하는 단계;
    상기 타겟 논리 주소 그룹에 대응하는 데이터를 상기 결정된 적어도 하나의 타겟 메모리 블록에 이동하는 단계; 및
    상기 타겟 논리 주소 그룹의 리드 카운트 값을 초기화하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  14. 제11 항에 있어서, 상기 데이터 분산 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계는:
    리드 카운트 확인 주기의 도과 여부를 판단하는 단계;
    상기 리드 카운트 확인 주기가 도과한 경우, 복수의 논리 주소 그룹들 중 리드 카운트 값이 가장 큰 논리 주소 그룹을 타겟 논리 주소 그룹으로 결정하는 단계; 및
    상기 타겟 그룹에 대응하는 데이터의 분산 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  15. 제14 항에 있어서, 상기 데이터의 분산 동작을 수행하는 단계는:
    상기 타겟 논리 주소 그룹에 대응하는 데이터를 저장할 적어도 하나의 타겟 메모리 블록을 결정하는 단계;
    상기 타겟 논리 주소 그룹에 대응하는 데이터를 상기 결정된 적어도 하나의 타겟 메모리 블록에 이동하는 단계; 및
    상기 타겟 논리 주소 그룹의 리드 카운트 값을 초기화하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
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