KR20190123990A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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Abstract

메모리 장치의 동작을 제어하는 메모리 컨트롤러는, 시간 정보 버퍼 및 프로세싱 유닛을 포함한다. 상기 시간 정보 버퍼는 상기 메모리 장치로부터 수신된 시간 정보 맵핑 테이블을 저장한다. 상기 프로세싱 유닛은 호스트로부터 수신된 라이트 커맨드로부터 시간 정보를 추출하고, 추출된 상기 시간 정보에 기초하여 상기 시간 정보 맵핑 테이블을 업데이트한다.

Description

메모리 컨트롤러 및 그 동작 방법 {MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명의 전자 장치에 관한 것으로서, 보다 구체적으로는 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 메모리 컨트롤러는 메모리 장치의 제반 동작을 제어한다.
본 발명의 실시 예는 라이트 데이터에 시간 정보를 부가하여 보다 유연하게 동작할 수 있는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따라 메모리 장치의 동작을 제어하는 메모리 컨트롤러는, 시간 정보 버퍼 및 프로세싱 유닛을 포함한다. 상기 시간 정보 버퍼는 상기 메모리 장치로부터 수신된 시간 정보 맵핑 테이블을 저장한다. 상기 프로세싱 유닛은 호스트로부터 수신된 라이트 커맨드로부터 시간 정보를 추출하고, 추출된 상기 시간 정보에 기초하여 상기 시간 정보 맵핑 테이블을 업데이트한다.
일 실시 예에서, 상기 시간 정보는 상기 호스트가 상기 라이트 커맨드를 생성하는 시점을 가리키는 정보일 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 업데이트 된 시간 정보 맵핑 테이블을 저장하도록, 상기 메모리 장치의 프로그램 동작을 제어할 수 있다.
일 실시 예에서, 상기 시간 정보 맵핑 테이블은, 데이터가 저장된 적어도 하나의 블록을 식별하는 블록 식별 정보 및 상기 적어도 하나의 블록에 대응하는 적어도 하나의 상기 시간 정보를 포함할 수 있다.
일 실시 예에서, 상기 시간 정보는, 대응하는 블록에 저장된 데이터 중 최초로 저장된 데이터에 대응하는 라이트 커맨드로부터 추출된 시간 정보일 수 있다.
일 실시 예에서, 상기 시간 정보는, 대응하는 블록에 저장된 데이터 중 마지막으로 저장된 데이터에 대응하는 라이트 커맨드로부터 추출된 시간 정보일 수 있다.
일 실시 예에서, 상기 시간 정보 맵핑 테이블은, 데이터가 저장된 물리 주소를 가리키는 주소 정보, 데이터의 길이를 가리키는 길이 정보 및 상기 데이터에 대응하는 라이트 커맨드로부터 추출된 시간 정보를 포함할 수 있다.
일 실시 예에서, 상기 시간 정보 버퍼는 마지막으로 수신된 라이트 커맨드로부터 추출된 시간 정보인 최종 시간 정보를 더 저장할 수 있다.
일 실시 예에서, 상기 프로세싱 유닛은 상기 시간 정보 맵핑 테이블에 기초하여, 리프레쉬를 수행할 데이터를 결정할 수 있다.
일 실시 예에서, 상기 프로세싱 유닛은 상기 최종 시간 정보와 상기 시간 정보 맵핑 테이블의 시간 정보를 비교하여, 프로그램 도과 시간이 미리 결정된 임계 시간을 초과하는 데이터에 대하여 리프레쉬를 수행할 것으로 결정할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의하여, 호스트로부터 라이트 커맨드 및 이에 대응하는 라이트 데이터를 수신하고, 상기 라이트 커맨드로부터 시간 정보를 추출하며, 상기 추출된 시간 정보에 기초하여, 시간 정보 맵핑 테이블을 업데이트한다. 상기 시간 정보는 상기 호스트가 상기 라이트 커맨드를 생성하는 시점을 가리키는 정보이다.
일 실시 예에서, 상기 메모리 컨트롤러의 동작 방법은 상기 업데이트 된 시간 정보 맵핑 테이블을 프로그램하도록, 메모리 장치를 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러의 동작 방법은 상기 라이트 커맨드에 대응하는 상기 라이트 데이터를 프로그램 하도록, 메모리 장치를 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 시간 정보 맵핑 테이블을 업데이트하는 단계에서는, 상기 라이트 데이터가 프로그램될 물리 어드레스를 결정하고, 상기 라이트 데이터에 대응하는 시간 정보 및 상기 결정된 물리 어드레스에 기초하여 상기 시간 정보 맵핑 테이블을 업데이트할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의하여, 시간 정보 맵핑 테이블에 기초하여, 타겟 데이터에 대응하는 시간 정보를 획득하고, 호스트로부터 마지막으로 수신된 라이트 커맨드로부터 추출된 시간 정보인 최종 시간 정보와, 상기 타겟 데이터의 시간 정보를 비교하여, 상기 타겟 데이터의 프로그램 도과 시간을 계산하며, 상기 프로그램 도과 시간과 미리 결정된 임계 시간에 기초하여 상기 타겟 데이터의 리프레쉬 동작을 수행한다.
일 실시 예에서, 상기 프로그램 도과 시간과 미리 결정된 임계 시간에 기초하여 상기 타겟 데이터의 리프레쉬 동작을 수행하는 단계는, 상기 프로그램 도과 시간을 상기 임계 시간과 비교하는 단계, 상기 프로그램 도과 시간이 상기 임계 시간보다 큰 경우, 상기 타겟 데이터에 대한 리프레쉬 동작을 수행하는 단계 및 상기 리프레쉬 동작에 기초하여 상기 시간 정보 맵핑 테이블을 업데이트하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 리프레쉬 동작에 기초하여 상기 시간 정보 맵핑 테이블을 업데이트하는 단계에서는, 상기 리프레쉬된 타겟 데이터에 대응하는 시간 정보를 상기 최종 시간 정보로 업데이트할 수 있다.
본 발명의 실시 예에 의하면, 라이트 데이터에 시간 정보를 부가하여 보다 유연하게 동작할 수 있는 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 1의 메모리 시스템(1000)의 보다 상세한 구성을 보여주는 블록도이다.
도 8a는 메모리 시스템(1000)의 라이트 동작을 설명하기 위한 도면이다.
도 8b는 메모리 시스템(1000)의 리드 동작을 설명하기 위한 도면이다.
도 9a는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 사용되는 라이트 커맨드(WCMD)의 예시적인 구조를 나타내는 도면이다.
도 9b는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 사용되는 라이트 데이터(WDATA)의 예시적인 구조를 나타내는 도면이다.
도 10a는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 사용되는 라이트 커맨드(WCMD)의 다른 예시적인 구조를 나타내는 도면이다.
도 10b는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 사용되는 라이트 데이터(WDATA)의 다른 예시적인 구조를 나타내는 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 사용되는 라이트 커맨드 및 라이트 데이터(WDATA)의 또다른 예시적인 구조를 나타내는 도면이다.
도 12a는 본 발명의 일 실시 예에 따라 생성되는 시간 정보 맵핑 테이블의 예시적인 구조를 나타내는 도면이다.
도 12b는 본 발명의 일 실시 예에 따라 생성되는 시간 정보 맵핑 테이블의 다른 예시적인 구조를 나타내는 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 14는 메모리 장치(100)의 메모리 셀 어레이(110)에 저장되는 시간 정보 맵핑 테이블을 설명하기 위한 도면이다.
도 15a는 호스트로부터 라이트 커맨드를 수신하여 시간 정보 맵핑 테이블을 업데이트하는 과정을 설명하기 위한 블록도이다.
도 15b는 라이트 데이터 및 업데이트된 시간 정보 맵핑 테이블을 메모리 장치에 저장하는 과정을 설명하기 위한 블록도이다.
도 16은 시간 정보 맵핑 테이블 및 최종 시간 정보를 저장하는 시간 정보 버퍼를 나타내는 도면이다.
도 17은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법을 나타내는 순서도이다.
도 18은 도 7에 도시된 메모리 컨트롤러를 포함하는 시스템의 일 실시 예를 설명하기 위한 도면이다.
도 19는 도 7에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 도 7에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 21은 도 7에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다.
메모리 장치(100)는 메모리 컨트롤러(1100)의 제어에 따라 동작한다. 보다 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(1100)로부터의 기입 요청에 응답하여 메모리 셀 어레이(110)에 데이터를 기입한다. 메모리 컨트롤러(1100)로부터 기입 요청으로서 기입 커맨드, 어드레스 및 데이터가 수신되면, 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들에 데이터를 기입한다.
메모리 컨트롤러(1100)로부터의 읽기 요청에 응답하여, 메모리 장치(100)는 읽기 동작을 수행한다. 메모리 컨트롤러(1100)로부터 읽기 요청으로서 읽기 커맨드 및 어드레스가 수신되면, 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들의 데이터를 읽고, 읽어진 데이터를 메모리 컨트롤러(1100)로 출력한다.
메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
메모리 컨트롤러(1100)는 메모리 장치(100) 및 호스트(2000) 사이에 연결된다. 메모리 컨트롤러(1100)는 호스트(2000)와 메모리 장치(100)를 인터페이싱하도록 구성된다. 메모리 컨트롤러(1100)는 호스트(2000)의 제어에 따라 메모리 장치(100)에 기입 요청을 전송하거나 읽기 요청을 전송할 수 있다.
도 2는 도 1의 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작 시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 7은 도 1의 메모리 시스템(1000)의 보다 상세한 구성을 보여주는 블록도이다.
도 7을 참조하면, 메모리 시스템(1000)은 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 메모리 컨트롤러(1100)는 호스트(Host) 및 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다.
메모리 장치(100)는 도 2를 참조하여 설명한 메모리 장치(100)일 수 있다. 메모리 장치(100)는 시간 정보 맵 테이블(MTP_tINF, 200)을 저장할 수 있다. 시간 정보 맵 테이블(MTP_tINF, 200)는 메모리 컨트롤러(1100)에 의해 생성 또는 업데이트되어, 메모리 장치(100)에 저장될 수 있다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 시간 정보 버퍼(1150)를 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
시간 정보 버퍼(1150)는 시간 정보 맵핑 테이블(MPT_tINF, 200)을 저장할 수 있다. 시간 정보 버퍼(1150)는 SRAM 또는 DRAM으로 구성될 수 있으며, 실시 예에 따라 램(1110)의 일부로서 구성될 수도 있다. 한편, 시간 정보 버퍼(1150)는 메모리 시스템(1000)이 턴-온되어 있는 동안에만 시간 정보 맵핑 테이블(200)을 저장할 수 있다.
프로세싱 유닛(1120)은 호스트(Host)로부터 수신한 라이트 커맨드(write command) 또는 라이트 데이터(write data)로부터 시간 정보를 추출할 수 있다. 한편, 프로세싱 유닛(1120)은 추출한 시간 정보에 기초하여 시간 정보 맵 테이블(MPT_tINF)을 생성 또는 업데이트할 수 있다. 생성 또는 업데이트된 시간 정보 맵 테이블(MPT_tINF)은 시간 정보 버퍼(1150)에 저장될 수 있다. 한편, 메모리 컨트롤러(1100)는 생성 또는 업데이트된 시간 정보 맵 테이블(MPT_tINF)을 저장하도록, 메모리 장치(100)의 프로그램 동작을 제어할 수 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)에 의하면, 호스트로부터 수신한 라이트 커맨드 또는 라이트 데이터로부터 시간 정보를 추출하여 시간 정보 맵 테이블(MPT_tINF)을 작성 및 업데이트한다. 상기 시간 정보는 호스트가 상기 라이트 커맨드를 생성한 시점을 가리키는 정보일 수 있다. 메모리 컨트롤러(1100)는 시간 정보 맵 테이블(MPT_tINF)을 참조함으로써, 메모리 장치(100)에 저장되어 있는 데이터들의 프로그램 시점을 모니터링할 수 있다. 이에 따라, 메모리 컨트롤러(1100) 레벨에서 기입 시간에 따른 데이터의 관리가 가능하게 된다.
메모리 컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(Universal Flash Storage, UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8a는 메모리 시스템(1000)의 라이트 동작을 설명하기 위한 도면이다.
도 8a를 참조하면, 호스트(2000)가 메모리 시스템(1000)으로 라이트 커맨드(write command, WCMD)를 전달한다(S110). 메모리 시스템(1000)이 라이트 데이터(write data)를 전송받을 준비가 완료되면, 메모리 시스템(1000)은 호스트(2000)로 전송 준비 메시지(ready to transfer, RTT)를 전달한다(S120). 호스트(2000)는 전송 준비 메시지(RTT)에 응답하여, 라이트 데이터(write data, WDATA)를 메모리 시스템(1000)으로 전달한다(S130). 메모리 시스템(1000)은 수신한 라이트 데이터(WDATA)에 대하여 라이트 동작을 수행한다(S140). 보다 구체적으로, 메모리 컨트롤러(1100)에 의하여, 메모리 장치(100)가 수신한 라이트 데이터(WDATA)를 프로그램 하도록 제어될 수 있다.
라이트 동작이 완료되면 메모리 시스템(1000)은 응답 메시지(response, RSP)를 호스트(2000)로 전달한다(S150). 도 8a에서, 응답 메시지(RSP)가 라이트 동작이 완료된 후에 전달되는 것으로 도시되어 있으나, 실시 예에 따라 응답 메시지(RSP)는 라이트 동작이 완료되기 전에도 호스트(2000)로 전달될 수 있다.
도 8a에 도시된 과정에 의하여, 호스트(2000)로부터의 요청에 의한 라이트 동작이 수행된다.
도 8b는 메모리 시스템(1000)의 리드 동작을 설명하기 위한 도면이다.
도 8b를 참조하면, 호스트(2000)가 메모리 시스템(1000)으로 리드 커맨드(read command, RCMD)를 전달한다(S210). 메모리 시스템(1000)은 리드 커맨드(RCMD)에 응답하여 리드 동작을 수행한다(S220). 보다 구체적으로, 메모리 컨트롤러(1100)에 의하여, 메모리 장치(100)에 저장되어 있는 데이터에 대한 리드 동작이 수행될 수 있다.
이후 메모리 시스템(1000)은 리드 데이터(RDATA)를 호스트(2000)로 전달한다(S230). 리드 데이터(RDATA)의 전달이 완료된 후에, 메모리 시스템(1000)은 응답 메시지(RSP)를 호스트(2000)로 전달할 수 있다(S240).
도 8b에 도시된 과정에 의하여, 호스트(2000)로부터의 요청에 의한 리드 동작이 수행된다.
도 9a는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 사용되는 라이트 커맨드(WCMD)의 예시적인 구조를 나타내는 도면이다. 도 9b는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 사용되는 라이트 데이터(WDATA)의 예시적인 구조를 나타내는 도면이다. 이하에서는 도 9a 및 도 9b를 함께 참조하여 설명하기로 한다.
도 9a를 참조하면, 도 8a의 단계(S110)에서 전송되는 라이트 커맨드(WCMD, 300)는 헤더(header, 310)를 포함한다. 헤더(310)는 커맨드 헤더 정보(311) 및 시간 정보(313)를 포함할 수 있다. 호스트(2000)는 라이트 커맨드(WCMD, 300)의 생성 시점에 대응하는 시간 정보(313)를 헤더(310)에 삽입하여 라이트 커맨드(WCMD, 300)를 생성할 수 있다. 도 9b를 참조하면, 라이트 데이터(WDATA, 400)는 도 9a의 라이트 커맨드(WCMD)에 대응하는 데이터이다. 도 9b에는 도시되어 있지 않으나, 라이트 데이터(WDATA, 400)는 유저 데이터 및 CRC(cyclic redundancy check) 데이터를 포함할 수 있다. 상기 CRC 데이터는 유저 데이터의 오류 여부를 체크하기 위한 데이터일 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 호스트(2000)는 라이트 커맨드(WCMD, 300)의 헤더(310)에 시간 정보(313)를 삽입할 수 있다. 상기 시간 정보(313)는 라이트 커맨드(WCMD, 300)의 생성 시점을 나타내는 정보일 수 있다. 따라서, 메모리 컨트롤러(1100)는 수신한 라이트 커맨드(WCMD, 300)의 헤더를 분석하여, 라이트 커맨드(WCMD, 300)의 생성 시점을 파악할 수 있다. 이에 더하여, 메모리 컨트롤러(1100)는 라이트 커맨드(WCMD, 300)의 시간 정보(313)에 기초하여, 시간 정보 맵핑 테이블을 생성 또는 업데이트할 것이다. 이에 따라, 메모리 컨트롤러(1100)는 라이트 데이터(WDATA, 400)에 대응하는 시간 정보에 기초하여 보다 유연하고 다양한 동작을 수행할 수 있다.
도 10a는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 사용되는 라이트 커맨드(WCMD)의 다른 예시적인 구조를 나타내는 도면이다. 도 10b는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 사용되는 라이트 데이터(WDATA)의 다른 예시적인 구조를 나타내는 도면이다. 이하에서는 도 10a 및 도 10b를 함께 참조하여 설명하기로 한다.
도 10a를 참조하면, 도 8a의 단계(S110)에서 전송되는 라이트 커맨드(WCMD, 305)는 헤더(header, 320)를 포함한다. 헤더(320)는 커맨드 헤더 정보(321)를 포함할 수 있다. 도 10b를 참조하면, 라이트 데이터(WDATA, 401)는 도 10a의 라이트 커맨드(WCMD)에 대응하는 데이터이다. 도 10b에는 자세히 도시되어 있지 않으나, 라이트 데이터(WDATA, 401)는 유저 데이터 및 CRC(cyclic redundancy check) 데이터를 포함할 수 있다. 상기 CRC 데이터는 유저 데이터의 오류 여부를 체크하기 위한 데이터일 수 있다.
한편, 라이트 데이터(WDATA, 401)는 시간 정보(410)를 포함할 수 있다. 호스트(2000)는 라이트 커맨드(WCMD, 305)의 생성 시점에 대응하는 시간 정보(410)를 라이트 데이터(401)에 삽입할 수 있다.
도 10a 및 도 10b에 도시된 바와 같이, 호스트(2000)는 라이트 데이터(WDATA, 401)에 시간 정보(410)를 삽입할 수 있다. 상기 시간 정보(410)는 라이트 커맨드(WCMD, 305)의 생성 시점을 나타내는 정보일 수 있다. 따라서, 메모리 컨트롤러(1100)는 수신한 라이트 데이터(WDATA, 400)를 분석하여, 라이트 커맨드(WCMD, 305)의 생성 시점을 파악할 수 있다. 이에 더하여, 메모리 컨트롤러(1100)는 라이트 데이터(WDATA, 401)의 시간 정보(410)에 기초하여, 시간 정보 맵핑 테이블을 생성 또는 업데이트할 것이다. 이에 따라, 메모리 컨트롤러(1100)는 라이트 데이터에 대응하는 시간 정보에 기초하여 보다 유연하고 다양한 동작을 수행할 수 있다.
시간 정보 맵핑 테이블의 구성에 대해서는 도 12a 및 도 12b를 참조하여 후술하기로 한다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법에 사용되는 라이트 커맨드 및 라이트 데이터(WDATA)의 또다른 예시적인 구조를 나타내는 도면이다.
도 11을 참조하면, 라이트 커맨드(WCMD, 330)는 헤더(340) 및 라이트 데이터(350)를 포함할 수 있다. 도 11의 실시 예에서, 라이트 커맨드와 라이트 데이터는 분리되지 않고 하나의 데이터로 생성될 수 있다. 이 경우, 헤더(340)는 커맨드 헤더 정보(341) 및 시간 정보(343)를 포함할 수 있다. 호스트(2000)는 라이트 커맨드(WCMD, 330)의 생성 시점에 대응하는 시간 정보(343)를 헤더(340)에 삽입하여 라이트 커맨드(WCMD, 330)를 생성할 수 있다. 한편, 라이트 데이터(WDATA, 350)는 유저 데이터 및 CRC(cyclic redundancy check) 데이터를 포함할 수 있다. 상기 CRC 데이터는 유저 데이터의 오류 여부를 체크하기 위한 데이터일 수 있다. 도 11에 도시된 실시 예에 의하면, 라이트 데이터(350)는 라이트 커맨드와 별개로 전송되는 것이 아니라, 라이트 커맨드(330)와 함께 전송됨을 알 수 있다. 메모리 컨트롤러(1100)는 수신한 라이트 커맨드(330)의 헤더(340)를 분석하여 시간 정보(343)를 추출할 수 있다. 메모리 컨트롤러(1100)는 추출된 시간 정보(343)에 기초하여, 시간 정보 맵핑 테이블을 생성 또는 업데이트할 것이다. 이에 따라, 메모리 컨트롤러(1100)는 라이트 데이터(WDATA, 350)에 대응하는 시간 정보에 기초하여 보다 유연하고 다양한 동작을 수행할 수 있다.
도 12a는 본 발명의 일 실시 예에 따라 생성되는 시간 정보 맵핑 테이블의 예시적인 구조를 나타내는 도면이다.
도 12a를 참조하면, 시간 정보 맵핑 테이블은 블록 아이디(BLK Id.) 필드 및 시간 정보 데이터(tINF_DATA) 필드를 포함한다. 블록 아이디(BLK Id.)는 해당 엔트리가 어느 메모리 블록을 가리키는지를 나타내는 정보이다. 즉, 시간 정보 맵핑 테이블에 포함된 복수의 엔트리들은 각각 블록 아이디(BLK Id.) 및 시간 정보 데이터(tINF_DATA)를 포함한다. 시간 정보 맵핑 테이블의 엔트리는 각각 대응하는 블록의 시간 정보를 나타낸다. 도 12a에는 제1 내지 제z 메모리 블록(BLK1~BLKz)에 대응하는 시간 정보 데이터(tB1~tBz)가 시간 정보 맵핑 테이블에 저장되어 있다.
도 12a에서, 각 메모리 블록에 대하여 시간 정보 데이터(tINF_DATA)가 저장된다. 예를 들어, 첫 번째 엔트리를 참조하면 제1 메모리 블록(BLK1)에 대응하는 시간(tB1)이 저장되어 있다. 이는 제1 메모리 블록(BLK1)에 저장된 데이터에 대응하는 라이트 커맨드(WCMD)가 생성된 시점이 시간(tB1)이 가리키는 시점임을 의미한다.
하나의 블록에 하나의 라이트 커맨드에 대응하는 데이터가 저장되는 경우, 시간 정보 데이터(tINF_DATA)는 상기 하나의 라이트 커맨드가 생성된 시점을 가리킬 수 있다.
그러나, 하나의 블록에 둘 이상의 라이트 커맨드에 각각 대응하는 데이터들이 저장될 수 있다. 이 경우, 하나의 블록에 저장되는 데이터들 중 어느 하나에 대응하는 라이트 커맨드가 생성된 시점이 시간 정보 데이터(tINF_DATA)로 저장될 수 있다.
일 실시 예에서, 블록 아이디(BLK Id.)에 대응하는 메모리 블록에 저장된 복수의 데이터들 중, 최초로 저장된 데이터에 대응하는 라이트 커맨드의 생성 시점이 시간 정보 데이터(tINF_DATA)로 저장될 수 있다. 예를 들어, 제2 메모리 블록(BLK2)에는 복수의 라이트 커맨드에 의해 프로그램된 데이터들이 저장되어 있다고 가정하자. 상기 복수의 데이터들 중에, 최초로 프로그램 된 데이터에 대응하는 라이트 커맨드의 생성 시점이 시점(tB2)로서 저장될 수 있다.
다른 실시 예에서, 블록 아이디(BLK Id.)에 대응하는 메모리 블록에 저장된 복수의 데이터들 중, 마지막으로 저장된 데이터에 대응하는 라이트 커맨드의 생성 시점이 시간 정보 데이터(tINF_DATA)로 저장될 수 있다. 예를 들어, 제2 메모리 블록(BLK2)에는 복수의 라이트 커맨드에 의해 프로그램된 데이터들이 저장되어 있다고 가정하자. 상기 복수의 데이터들 중에, 최후에 프로그램 된 데이터에 대응하는 라이트 커맨드의 생성 시점이 시점(tB2)로서 저장될 수 있다. 도 12a의 예시에 따른 시간 정보 맵핑 테이블에 의하면, 시간 정보는 메모리 블록 별로 관리된다.
도 12b는 본 발명의 일 실시 예에 따라 생성되는 시간 정보 맵핑 테이블의 다른 예시적인 구조를 나타내는 도면이다.
도 12b를 참조하면, 시간 정보 맵핑 테이블은 어드레스(ADDR) 필드, 데이터 길이(D_length) 필드 및 시간 정보 데이터(tINF_DATA) 필드를 포함한다. 도 12a에서는 시간 정보는 메모리 블록 별로 관리되는 반면, 도 12b를 참조하면 시간 정보 맵핑 테이블은 어드레스(ADDR) 및 데이터 길이(D_length)에 의해 정의되는 데이터별로 관리될 수 있다. 도 12b에서, 어드레스(ADDR)는 데이터가 시작하는 물리 어드레스를 의미할 수 있다. 즉, 시간 정보 맵핑 테이블에 포함된 복수의 엔트리들은 각각의 데이터의 시작 어드레스(ADDR), 데이터 길이(D_length) 및 시간 정보 데이터(tINF_DATA)를 포함한다. 시간 정보 맵핑 테이블의 엔트리는 각각 대응하는 블록의 시간 정보를 나타낸다. 도 12b에 도시된 바에 의하면 제1 내지 제n 데이터에 각각 대응하는 시작 어드레스(ADDR1~ADDRn), 데이터 길이(LEN1~LENn) 및 시간 정보 데이터(t1~tn)가 시간 정보 맵핑 테이블에 저장되어 있다.
도 12a 및 도 12b는 예시적인 것으로서, 다른 다양한 형태의 시간 정보 맵핑 테이블이 구성될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 13을 참조하면, 메모리 컨트롤러(1100)는 먼저 호스트(2000)로부터 라이트 커맨드(WCMD) 및 라이트 데이터(WDATA)를 수신한다(S310). 단계(S310)는 도 8a에 도시된 단계들(S110, S120, S130)을 포함할 수 있다.
이후, 메모리 컨트롤러(1100)의 프로세싱 유닛(1120)은 수신한 라이트 커맨드(WCMD)로부터 시간 정보를 추출한다(S320). 단계(S320)에서 추출되는 시간 정보는 도 9a에 도시된 시간 정보(313)일 수 있다. 다른 실시 예에서, 단계(S320)에서 추출되는 시간 정보는 도 10b에 도시된 시간 정보(410)일 수 있다. 또 다른 실시 예에서, 단계(S320)에서 추출되는 시간 정보는 도 11에 도시된 시간 정보(343)일 수 있다. 어느 경우이든, 상기 시간 정보는 호스트(2000)에 의해 생성된 것으로서, 호스트(2000)가 라이트 커맨드(WCMD)를 생성하는 시점을 가리키는 정보일 수 있다.
이후 단계(S330)에서, 프로세싱 유닛(1120)은 추출된 시간 정보에 기초하여, 시간 정보 맵핑 테이블을 업데이트할 수 있다. 전술한 바와 같이, 시간 정보 맵핑 테이블은 도 7에 도시된 시간 정보 버퍼(1150)에 저장될 수 있다. 보다 구체적으로, 메모리 시스템(1000)의 턴-온 시에 메모리 컨트롤러(1100)는 메모리 장치(100)에 저장되어 있는 시간 정보 맵핑 테이블(MPT_tINF, 200)을 리드하여 시간 정보 버퍼(1150)에 저장할 수 있다. 프로세싱 유닛(1120)은 시간 정보 버퍼(1150)에 저장된 시간 정보 맵핑 테이블(MPT_tINF, 200)을 업데이트할 수 있다. 이 경우 도 12a 또는 도 12b에 도시된 시간 정보 맵핑 테이블이 업데이트될 수 있다.
시간 정보 버퍼(1150)에 도 12a에 도시된 시간 정보 맵핑 테이블이 저장되어 있는 경우, 프로세싱 유닛(1120)은 메모리 블록 단위로 시간 정보 맵핑 테이블을 업데이트할 수 있다. 예를 들어, 단계(S310)에서 수신된 라이트 데이터가 프리 블록, 즉 아무런 데이터가 저장되어 있지 않은 메모리 블록에 저장되는 경우, 프로세싱 유닛(1120)은 시간 정보 맵핑 테이블의 새로운 엔트리를 생성하여, 라이트 데이터(WDATA)가 저장되는 블록 아이디(BLK Id.) 및 이에 대응하는 라이트 커맨드(WCMD)로부터 추출한 시간 정보 데이터(tINF_DATA)를 추가할 수 있다.
예를 들어, 단계(S310)에서 수신된 라이트 데이터가 오픈 블록, 즉 유효 데이터가 저장되어 있는 메모리 블록에 저장되는 경우, 프로세싱 유닛(1120)은 시간 정보 데이터(tINF_DATA)의 특성에 따라 시간 정보 맵핑 테이블을 업데이트할 수 있다. 일 예로서, 전술한 바와 같이 메모리 블록에 최초로 프로그램 된 데이터에 대응하는 라이트 커맨드의 생성 시간이 시간 정보 데이터(tINF_DATA)로 저장되는 경우에, 프로세싱 유닛(1120)은 시간 정보 맵핑 테이블을 업데이트하지 않는다. 이미 유효 데이터가 오픈 블록에 저장되어 있어 시간 정보 데이터(tINF_DATA)가 변경되지 않기 때문이다.
다른 예로서, 전술한 바와 같이 메모리 블록에 마지막으로 프로그램 된 데이터에 대응하는 라이트 커맨드의 생성 시간이 시간 정보 데이터(tINF_DATA)로 저장되는 경우에, 프로세싱 유닛(1120)은 시간 정보 맵핑 테이블을 업데이트한다. 이미 유효 데이터가 오픈 블록에 저장되어 있는 상태에서 새로운 데이터를 저장하는 경우, 마지막으로 프로그램 된 데이터가 변경되므로, 대응하는 시간 정보 데이터(tINF_DATA) 또한 변경되기 때문이다.
시간 정보 버퍼(1150)에 도 12b에 도시된 시간 정보 맵핑 테이블이 저장되어 있는 경우, 프로세싱 유닛(1120)은 라이트 커맨드(WCMD)에 의해 구분되는 데이터 단위로 시간 정보 맵핑 테이블을 업데이트할 수 있다.
이 경우, 프로세싱 유닛(1120)은 시간 정보 맵핑 테이블의 새로운 엔트리를 생성하여, 라이트 데이터(WDATA)가 저장되기 시작하는 물리 어드레스(ADDR), 라이트 데이터의 길이(D_length) 및 대응하는 라이트 커맨드(WCMD)로부터 추출한 시간 정보 데이터(tINF_DATA)를 추가할 수 있다.
단계(S340)에서, 메모리 컨트롤러(1100)는 수신한 라이트 데이터(WDATA)를 프로그램하도록, 메모리 장치(100)를 제어할 수 있다. 또한, 단계(S350)에서, 메모리 컨트롤러(1100)는 단계(S330)에서 업데이트된 시간 정보 맵핑 테이블을 프로그램하도록 메모리 장치(100)를 제어할 수 있다.
단계(S350)는 라이트 커맨드(WCMD) 및 라이트 데이터(WDATA)를 수신할 때마다 수행될 수도 있으나, 생략도 가능하다. 메모리 시스템(1000)이 턴-오프되기 전에는 업데이트되는 시간 정보 맵핑 테이블이 시간 정보 버퍼(1150)에 유지된다. 따라서, 단계(S350)는 메모리 시스템(1000)이 턴-오프될 때 수행될 수도 있다.
도 13에 도시된 방법에 의하면, 메모리 컨트롤러(1100)는 라이트 커맨드(WCMD) 및 대응하는 라이트 데이터(WDATA)를 수신하면, 라이트 커맨드(WCMD)에 포함된 시간 정보를 추출하여 시간 정보 맵핑 테이블을 업데이트한다. 따라서, 메모리 장치(100)에 저장되는 데이터의 시간 정보가 테이블의 형태로 메모리 컨트롤러(1100)에 의해 관리될 수 있다. 메모리 컨트롤러(1100)는 시간 정보 맵핑 테이블에 기초하여 다양한 동작을 수행할 수 있다.
도 14는 메모리 장치(100)의 메모리 셀 어레이(110)에 저장되는 시간 정보 맵핑 테이블을 설명하기 위한 도면이다. 도 14를 참조하면, 메모리 셀 어레이(110)는 사용자 영역(111) 및 예비 영역(113)으로 구분될 수 있다. 사용자 영역(user area, 111) 및 예비 영역(reserved area, 113) 각각은 복수의 메모리 블록들을 포함할 수 있다. 사용자 영역(111)에는 호스트(2000)로부터 수신되는 데이터가 저장될 수 있다. 예비 영역(113)에는 그 이외에 다양한 데이터가 저장될 수 있다. 예를 들어, 캠(content-addressable memory; CAM) 데이터가 예비 영역(113)에 저장될 수 있다. 한편, 예비 영역(113)에는 시간 정보 맵핑 테이블(Time information mapping table)(MTP_tINF, 115)이 저장될 수 있다. 시간 정보 맵핑 테이블(MTP_tINF, 115)의 전부 또는 일부는 메모리 컨트롤러(1100)에 의해 로딩되어 시간 정보 버퍼(1150)에 저장될 수 있다.
도 15a는 호스트로부터 라이트 커맨드를 수신하여 시간 정보 맵핑 테이블을 업데이트하는 과정을 설명하기 위한 블록도이다. 도 15a에서, 도시의 편의를 위해 메모리 컨트롤러(1100)의 프로세싱 유닛(1120) 및 시간 정보 버퍼(1150)만이 도시되었고, 그 외 구성 요소의 도시는 생략되었다. 또한, 메모리 장치(100)의 메모리 셀 어레이(110) 중 사용자 영역(111) 및 예비 영역(113)만이 도시되었고, 그 외 구성 요소의 도시는 생략되었다.
메모리 시스템(1000)이 턴-온되면, 메모리 컨트롤러(1100)는 예비 영역(113)에 저장되어 있는 시간 정보 맵핑 테이블(MTP_tINF, 115)을 리드할 것이다. 리드된 시간 정보 맵핑 테이블(MTP_tINF, 115)은 시간 정보 버퍼(1150)에 저장된다. 만약 예비 영역(113)에 시간 정보 맵핑 테이블(MTP_tINF, 115)이 저장되어 있지 않은 경우에, 메모리 컨트롤러(1100)의 프로세싱 유닛(1120)은 비어 있는 시간 정보 맵핑 테이블(MTP_tINF, 115)을 생성하여 시간 정보 버퍼(1150)에 저장할 것이다.
호스트(2000)는 메모리 컨트롤러(1100)로 라이트 커맨드(WCMD) 및 라이트 데이터(WDATA)를 전달할 수 있다(S310). 이 때, 호스트(2000)는 라이트 커맨드(WCMD)가 생성된 시점을 가리키는 시간 정보를 라이트 커맨드(WCMD) 또는 라이트 데이터(WDATA)에 삽입하여 메모리 컨트롤러(1100)로 전달할 수 있다. 이 경우 시간 정보는 호스트(2000)의 운영체제(operating system)에서 사용하는 시간에 기초하여 생성될 수 있다.
프로세싱 유닛(1120)은 수신한 라이트 커맨드(WCMD) 또는 라이트 데이터(WDATA)로부터 시간 정보를 추출할 것이다(S320). 이후에, 프로세싱 유닛(1120)은 추출된 시간 정보에 기초하여, 시간 정보 맵핑 테이블(MTP_tINF, 115)을 업데이트할 것이다(S330).
도 15b는 라이트 데이터 및 업데이트된 시간 정보 맵핑 테이블을 메모리 장치에 저장하는 과정을 설명하기 위한 블록도이다.
도 15b를 참조하면, 프로세싱 유닛(1120)에 의해 업데이트된 시간 정보 맵핑 테이블(MPT_tINF', 116)이 시간 정보 버퍼(1150)에 저장되어 있다. 메모리 컨트롤러(1100)는 수신한 라이트 데이터(WDATA)를 메모리 셀 어레이(110)의 사용자 영역(111)에 프로그램 하도록, 메모리 장치(100)의 동작을 제어할 것이다(S340). 또한 메모리 컨트롤러(1100)는 업데이트된 시간 정보 맵핑 테이블(MPT_tINF', 116)을 메모리 셀 어레이(110)의 예비 영역(113)에 프로그램 하도록 메모리 장치(100)의 동작을 제어할 것이다(S350).
도 16은 시간 정보 맵핑 테이블 및 최종 시간 정보를 저장하는 시간 정보 버퍼를 나타내는 도면이다.
전술한 바와 같이 시간 정보 버퍼(1150)는 시간 정보 맵핑 테이블(MPT_tINF, 115)를 저장할 수 있다. 한편, 도 16에 따른 실시 예에 의하면, 시간 정보 버퍼(1150)는 최종 시간 정보(LST_tINF, 117)를 더 저장할 수 있다.
본 명세서에서, 최종 시간 정보(LST_tINF, 117)는 메모리 컨트롤러(1100)가 호스트(2000)로부터 받은 마지막 라이트 커맨드(WCMD)에 삽입되어 있는 시간 정보를 의미할 수 있다. 따라서, 메모리 컨트롤러(1100)가 호스트(2000)로부터 라이트 커맨드(WCMD)를 받을 때마다, 수신된 라이트 커맨드(WCMD)에 포함된 시간 정보에 기초하여 최종 시간 정보(LST_tINF, 117)가 업데이트될 것이다.
한편, 본 명세서에서는 전체적으로 라이트 커맨드에 대하여만 시간 정보가 삽입되어 메모리 컨트롤러(1100)로 전달되는 것으로 설명하였으나, 실시 예에 따라 리드 커맨드 등 다른 종류의 커맨드에도 시간 정보가 삽입되어 메모리 컨트롤러(1100)로 전달될 수도 있을 것이다. 이 경우, 최종 시간 정보(LST_tINF, 117)는 커맨드의 종류와는 무관하게, 메모리 컨트롤러(1100)가 호스트(2000)로부터 마지막으로 받은 커맨드에 삽입되어 있는 시간 정보를 나타낼 수 있다. 따라서, 메모리 컨트롤러(1100)가 호스트(2000)로부터 커맨드를 받을 때마다, 수신된 커맨드에 포함된 시간 정보에 기초하여 최종 시간 정보(LST_tINF, 117)가 업데이트될 것이다.
통상적으로 메모리 컨트롤러(1100)는 자체적으로 현재 시간을 파악할 수 없으므로, 최종 시간 정보(LST_tINF, 117)를 현재 시간으로 대체하여 사용할 수 있다. 이 경우, 최종 시간 정보(LST_tINF, 117)는 현재 시간에 가장 가까운 시간값의 의미로 사용될 수 있다.
많은 실시 예에서, 최종 시간 정보(LST_tINF, 117)는 시간 정보 맵핑 테이블 (MTP_tINF, 115)에 포함된 각각의 시간 정보가 가리키는 시점으로부터 얼마나 많은 시간이 흘렀는지를 근사적으로 결정하기 위해 사용될 수 있다. 이상적으로는, 정확한 현재 시간과 시간 정보 맵핑 테이블 (MTP_tINF, 115)에 포함된 시간 정보를 비교하여, 라이트 커맨드(WCMD)가 생성된 때로부터 지금까지의 시간 간격을 계산할 수 있을 것이다. 그러나, 전술한 바와 같이, 통상적으로 메모리 컨트롤러(1100)는 자체적으로 현재 시간을 파악할 수 없으므로, 최종 시간 정보(LST_tINF, 117)를 현재 시간으로 대체하여 사용한다. 이 경우, 최종 시간 정보(LST_tINF, 117)와 시간 정보 맵핑 테이블 (MTP_tINF, 115)에 포함된 시간 정보를 비교하여, 라이트 커맨드(WCMD)가 생성된 때로부터 가장 최근 라이트 커맨드(WCMD) 또는 다른 커맨드를 수신한 시점까지의 시간 간격을 계산할 수 있다.
예를 들어, 도 12a의 예시에서 마지막으로 수신한 라이트 커맨드(WCMD)가 생성된 시점이 tBz이고 대응하는 데이터가 제z 메모리 블록(BLKz)에 저장된 것으로 가정하자. 이 경우, 최종 시간 정보(LST_tINF, 117)의 값은 tBz으로 저장되어 있을 것이다.
최종 시간 정보(LST_tINF, 117)의 값인 tBz에 기초하여, 도 12a의 전체 엔트리들 각각에 대하여, 메모리 블록 별로 라이트 커맨드가 생성된 시점에서부터 대략 현재 시점까지의 시간 간격을 결정할 수 있다. 본 명세서에서, 각 라이트 커맨드가 생성된 시점에서부터 최종 시간 정보(LST_tINF, 117)가 가리키는 시점 사이의 시간 간격을 "프로그램 도과 시간"으로 정의하도록 한다. 프로그램 도과 시간은 호스트(2000)가 라이트 커맨드(WCMD)를 생성한 시점에서부터 현재까지의 시점을 근사적으로 계산한 값이다. 도 12a의 예시에서, 제1 메모리 블록(BLK1)에 저장된 데이터에 대한 "프로그램 도과 시간"은 시점(tB1)과 시점(tBz) 사이의 시간 간격으로 결정된다. 한편, 제2 메모리 블록(BLK2)에 저장된 데이터에 대한 "프로그램 도과 시간"은 시점(tB2)과 시점(tBz) 사이의 시간 간격으로 결정된다.
다른 예에서, 도 12b의 예시에서 마지막으로 수신한 라이트 커맨드(WCMD)에 대응하는 라이트 데이터(WDATA)가 저장되는 어드레스가 제n 어드레스(ADDRn)인 것으로 가정하자. 이 경우, 최종 시간 정보(LST_tINF, 117)의 값은 tn으로 저장되어 있을 것이다.
최종 시간 정보(LST_tINF, 117)의 값인 tn에 기초하여, 도 12b의 전체 엔트리들 각각에 대하여, 라이트 커맨드가 생성된 시점에서부터 대략 현재 시점까지의 시간 간격을 결정할 수 있다. 본 명세서에서, 각 라이트 커맨드가 생성된 시점에서부터 최종 시간 정보(LST_tINF, 117)가 가리키는 시점 사이의 시간 간격을 "프로그램 도과 시간"으로 정의하도록 한다. 프로그램 도과 시간은 호스트(2000)가 라이트 커맨드(WCMD)를 생성한 시점에서부터 현재까지의 시점을 근사적으로 계산한 값이다. 도 12b의 예시에서, 제1 어드레스(ADDR1)에서부터 저장된 데이터에 대한 "프로그램 도과 시간"은 시점(t1)과 시점(tn) 사이의 시간 간격으로 결정된다. 한편, 제2 어드레스(ADDR2)에서부터 저장된 데이터에 대한 "프로그램 도과 시간"은 시점(t2)과 시점(tn) 사이의 시간 간격으로 결정된다.
프로그램 도과 시간이 큰 값을 나타낼수록, 이에 대응하는 데이터가 프로그램된 시점으로부터 오랜 시간이 지났음을 의미할 수 있다. 프로그램 도과 시간이 작은 값을 나타낼수록, 이에 대응하는 데이터가 프로그램된 시점으로부터 짧은 시간이 지났음을 의미할 수 있다. 이를 통하여 메모리 컨트롤러(1100)는 다양한 동작을 효율적으로 수행할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 프로그램 도과 시간에 기초하여 데이터의 리프레쉬 수행 여부를 결정할 수 있다. 프로그램 도과 시간에 기초하여 데이터의 리프레쉬 수행 여부를 결정하는 방법에 대해서는 도 17을 참조하여 후술하기로 한다.
도 17은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법을 나타내는 순서도이다.
도 17을 참조하면, 먼저 단계(S410)에서 시간 정보 맵핑 테이블(MTP_tINF)에 기초하여, 데이터가 프로그램 된 시간 정보를 획득한다. 단계(S410)에서 시간 정보 획득의 대상이 되는 데이터를 "타겟 데이터"로 지칭할 수 있다. 도 12b의 실시 예를 함께 참조하면, 타겟 데이터가 어드레스로 구분되고, 어드레스에 의해 구분된 타겟 데이터의 시간 정보 데이터(tINF_DATA)를 획득할 수 있다. 예를 들어, 제3 어드레스(ADDR3)에 대응하는 데이터가 타겟 데이터인 경우, 상기 타겟 데이터가 프로그램 된 시간 정보로서 t3을 획득할 수 있다.
단계(S420)에서, 최종 시간 정보(LST_tINF, 117)와 단계(S410)에서 획득한 시간 정보를 비교하여, "프로그램 도과 시간"을 계산한다(S420). 전술한 바와 같이, 최종 시간 정보(LST_tINF, 117)가 가리키는 시점과 단계(S410)에서 획득한 시간 정보가 가리키는 시점 사이의 시간 간격이 "프로그램 도과 시간"으로서 계산될 수 있다.
단계(S430)에서, 프로그램 도과 시간이 미리 결정된 임계 시간을 비교한다.
프로그램 도과 시간이 임계 시간보다 작거나 같은 경우, 데이터가 프로그램 된 시점으로부터 시간이 많이 흐르지 않았음을 의미하므로, 데이터의 리프레쉬 없이 동작을 종료한다. 반면에, 프로그램 도과 시간이 임계 시간보다 큰 경우, 데이터가 프로그램 된 시점으로부터 시간이 많이 흘렀음을 의미한다. 따라서 이 경우 데이터의 리프레쉬가 필요할 수 있다. 이에, 단계(S440)로 진행하여 타겟 데이터의 리프레쉬 동작을 수행한다. 데이터의 리프레쉬 동작은, 리텐션(retention)이 발생하였거나 발생할 가능성이 높은 데이터를 다시 프로그램하는 동작을 의미할 수 있다. 따라서 데이터 리프레쉬 동작에 의해 데이터의 물리 어드레스가 변경될 수 있다.
또한, 데이터 리프레쉬 동작에 의해, 해당 데이터의 프로그램 시점 또한 변경된다. 따라서 단계(S450)에서, 리프레쉬된 데이터에 대하여 시간 정보 맵핑 테이블을 업데이트한다. 이 경우, 호스트로부터 시간 정보를 얻을 수 없으므로, 최종 시간 정보(LST_tINF, 117)가 가리키는 시점을 시간 정보로 하여 타겟 데이터의 시간 정보를 업데이트하는 방식으로, 시간 정보 맵핑 테이블을 업데이트할 수 있다.
예를 들어, 도 12의 예시에서, 제3 어드레스(ADDR3)에 대응하는 데이터를 업데이트한 경우, 제3 어드레스(ADDR3)를 데이터가 리프레쉬된 물리 어드레스로 변경하고, 대응하는 시간 정보 데이터(tINF_DATA)를 시점(t3)에서 최종 시간 정보(LST_tINF, 117)가 가리키는 시점(예: tn)으로 변경할 수 있다.
이와 같이, 본 발명에 따른 메모리 컨트롤러(1100) 및 그 동작 방법에 의하면, 라이트 커맨드(CMD)의 생성 시점에 관한 시간 정보를 테이블의 형태로 관리할 수 있다. 이에 따라, 개별 데이터의 프로그램 시점을 메모리 컨트롤러(1100)가 관리할 수 있으며, 다양한 방식으로 이를 활용할 수 있다. 이는 메모리 컨트롤러(1100)의 동작 방법에 보다 폭넓은 유연성을 제공하여 준다. 도 17에 도시된 데이터 리프레쉬 방법 이외에도 다양한 분야에 시간 정보 맵핑 테이블이 사용될 수 있음을 알 수 있을 것이다.
도 18은 도 7에 도시된 메모리 컨트롤러를 포함하는 시스템의 일 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 시스템(System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.
시스템(30000)은 메모리 장치(100)와 상기 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(1100)를 포함할 수 있다. 메모리 컨트롤러(1100)는 호스트(2000)의 제어에 따라 메모리 장치(100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다. 도 18의 메모리 컨트롤러(1100) 및 메모리 장치(100)는 도 1 또는 도 7에 도시된 메모리 시스템(1000)을 구성할 수 있다.
메모리 장치(100)에 프로그램된 데이터는 메모리 컨트롤러(1100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 호스트는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1100)는 호스트(2000)에 의하여 처리(process)된 신호를 메모리 장치(100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 호스트로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 호스트의 동작을 제어하기 위한 제어 신호 또는 호스트에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 호스트는 메모리 컨트롤러(1100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
도 19는 도 7에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 시스템(System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
시스템(40000)은 메모리 장치(100)와 상기 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1100)를 포함할 수 있다. 도 19의 메모리 컨트롤러(1100) 및 메모리 장치(100)는 도 1 또는 도 7에 도시된 메모리 시스템(1000)을 구성할 수 있다.
호스트는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
호스트는 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1100)의 동작을 제어할 수 있다.
도 20은 도 7에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20을 참조하면, 시스템(Memory System; 50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
시스템(50000)은 메모리 장치(100)와 상기 메모리 장치(100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1100)를 포함할 수 있다. 도 20의 메모리 컨트롤러(1100) 및 메모리 장치(100)는 도 1 또는 도 7에 도시된 메모리 시스템(1000)을 구성할 수 있다.
시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 호스트로 전송될 수 있다. 호스트의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1100)를 통하여 메모리 장치(100)에 저장될 수 있다. 또한, 메모리 장치(100)에 저장된 데이터는 호스트의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
도 21은 도 7에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 21을 참조하면, 시스템(System)은 호스트(2000) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(100), 메모리 컨트롤러(1100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다. 도 21의 메모리 컨트롤러(1100) 및 메모리 장치(100)는 도 1 또는 도 7에 도시된 메모리 시스템(1000)을 구성할 수 있다.
메모리 컨트롤러(1100)는 메모리 장치(100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한, 카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1100) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방법을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
1000: 메모리 시스템 1100: 메모리 컨트롤러
1110: 램 1120: 프로세싱 유닛
1130: 호스트 인터페이스 1140: 메모리 인터페이스
1150: 시간 정보 버퍼 2000: 호스트

Claims (17)

  1. 메모리 장치의 동작을 제어하는 메모리 컨트롤러로서:
    상기 메모리 장치로부터 수신된 시간 정보 맵핑 테이블을 저장하는 시간 정보 버퍼; 및
    호스트로부터 수신된 라이트 커맨드로부터 시간 정보를 추출하고, 추출된 상기 시간 정보에 기초하여 상기 시간 정보 맵핑 테이블을 업데이트하는 프로세싱 유닛을 포함하는, 메모리 컨트롤러.
  2. 제1 항에 있어서, 상기 시간 정보는 상기 호스트가 상기 라이트 커맨드를 생성하는 시점을 가리키는 정보인 것을 특징으로 하는, 메모리 컨트롤러.
  3. 제2 항에 있어서, 상기 업데이트 된 시간 정보 맵핑 테이블을 저장하도록, 상기 메모리 장치의 프로그램 동작을 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. 제2 항에 있어서, 상기 시간 정보 맵핑 테이블은:
    데이터가 저장된 적어도 하나의 블록을 식별하는 블록 식별 정보; 및
    상기 적어도 하나의 블록에 대응하는 적어도 하나의 상기 시간 정보를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  5. 제4 항에 있어서, 상기 시간 정보는, 대응하는 블록에 저장된 데이터 중 최초로 저장된 데이터에 대응하는 라이트 커맨드로부터 추출된 시간 정보인 것을 특징으로 하는, 메모리 컨트롤러.
  6. 제4 항에 있어서, 상기 시간 정보는, 대응하는 블록에 저장된 데이터 중 마지막으로 저장된 데이터에 대응하는 라이트 커맨드로부터 추출된 시간 정보인 것을 특징으로 하는, 메모리 컨트롤러.
  7. 제2 항에 있어서, 상기 시간 정보 맵핑 테이블은:
    데이터가 저장된 물리 주소를 가리키는 주소 정보;
    데이터의 길이를 가리키는 길이 정보; 및
    상기 데이터에 대응하는 라이트 커맨드로부터 추출된 시간 정보를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  8. 제2 항에 있어서, 상기 시간 정보 버퍼는 마지막으로 수신된 라이트 커맨드로부터 추출된 시간 정보인 최종 시간 정보를 더 저장하는 것을 특징으로 하는, 메모리 컨트롤러.
  9. 제8 항에 있어서, 상기 프로세싱 유닛은 상기 시간 정보 맵핑 테이블에 기초하여, 리프레쉬를 수행할 데이터를 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  10. 제9 항에 있어서, 상기 프로세싱 유닛은 상기 최종 시간 정보와 상기 시간 정보 맵핑 테이블의 시간 정보를 비교하여, 프로그램 도과 시간이 미리 결정된 임계 시간을 초과하는 데이터에 대하여 리프레쉬를 수행할 것으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  11. 호스트로부터 라이트 커맨드 및 이에 대응하는 라이트 데이터를 수신하는 단계;
    상기 라이트 커맨드로부터 시간 정보를 추출하는 단계; 및
    상기 추출된 시간 정보에 기초하여, 시간 정보 맵핑 테이블을 업데이트하는 단계를 포함하고,
    상기 시간 정보는 상기 호스트가 상기 라이트 커맨드를 생성하는 시점을 가리키는 정보인, 메모리 컨트롤러의 동작 방법.
  12. 제11 항에 있어서, 상기 업데이트 된 시간 정보 맵핑 테이블을 프로그램하도록, 메모리 장치를 제어하는 단계를 더 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  13. 제11 항에 있어서, 상기 라이트 커맨드에 대응하는 상기 라이트 데이터를 프로그램 하도록, 메모리 장치를 제어하는 단계를 더 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  14. 제11 항에 있어서, 상기 시간 정보 맵핑 테이블을 업데이트하는 단계에서는,
    상기 라이트 데이터가 프로그램 될 물리 어드레스를 결정하고, 상기 라이트 데이터에 대응하는 시간 정보 및 상기 결정된 물리 어드레스에 기초하여 상기 시간 정보 맵핑 테이블을 업데이트하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  15. 시간 정보 맵핑 테이블에 기초하여, 타겟 데이터에 대응하는 시간 정보를 획득하는 단계;
    호스트로부터 마지막으로 수신된 라이트 커맨드로부터 추출된 시간 정보인 최종 시간 정보와, 상기 타겟 데이터의 시간 정보를 비교하여, 상기 타겟 데이터의 프로그램 도과 시간을 계산하는 단계; 및
    상기 프로그램 도과 시간과 미리 결정된 임계 시간에 기초하여 상기 타겟 데이터의 리프레쉬 동작을 수행하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  16. 제15 항에 있어서, 상기 프로그램 도과 시간과 미리 결정된 임계 시간에 기초하여 상기 타겟 데이터의 리프레쉬 동작을 수행하는 단계는:
    상기 프로그램 도과 시간을 상기 임계 시간과 비교하는 단계;
    상기 프로그램 도과 시간이 상기 임계 시간보다 큰 경우, 상기 타겟 데이터에 대한 리프레쉬 동작을 수행하는 단계; 및
    상기 리프레쉬 동작에 기초하여 상기 시간 정보 맵핑 테이블을 업데이트하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  17. 제16 항에 있어서, 상기 리프레쉬 동작에 기초하여 상기 시간 정보 맵핑 테이블을 업데이트하는 단계에서는,
    상기 리프레쉬된 타겟 데이터에 대응하는 시간 정보를 상기 최종 시간 정보로 업데이트하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
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