KR20200021819A - 메모리 컨트롤러, 저장 장치 및 그 동작 방법 - Google Patents

메모리 컨트롤러, 저장 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 프로그램 동작을 제어하기 위해 제1 프로그램 데이터를 상기 반도체 메모리 장치로 전달하는 메모리 컨트롤러는 버퍼 메모리 및 데이터 변경 판단부를 포함한다. 상기 버퍼 메모리는 상기 제1 프로그램 데이터의 전달 이후에 상기 반도체 메모리 장치로부터 수신되는 제2 프로그램 데이터를 저장한다. 상기 데이터 변경 판단부는 상기 제2 프로그램 데이터를 분석하여 데이터의 변경 여부를 판단한다.

Description

메모리 컨트롤러, 저장 장치 및 그 동작 방법 {MEMORY CONTROLLER, STORAGE SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 메모리 컨트롤러, 저장 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
메모리 컨트롤러는 메모리 장치의 동작을 제어할 수 있다.
본 발명의 일 실시 예는 신뢰성이 향상된 메모리 컨트롤러 및 이를 포함하는 저장 장치를 제공한다.
본 발명의 다른 실시 예는 신뢰성이 향상된 메모리 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따라, 반도체 메모리 장치의 프로그램 동작을 제어하기 위해 제1 프로그램 데이터를 상기 반도체 메모리 장치로 전달하는 메모리 컨트롤러는 버퍼 메모리 및 데이터 변경 판단부를 포함한다. 상기 버퍼 메모리는 상기 제1 프로그램 데이터의 전달 이후에 상기 반도체 메모리 장치로부터 수신되는 제2 프로그램 데이터를 저장한다. 상기 데이터 변경 판단부는 상기 제2 프로그램 데이터를 분석하여 데이터의 변경 여부를 판단한다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 제1 프로그램 데이터를 상기 반도체 메모리 장치로 전달한 이후에 데이터 출력 커맨드를 상기 반도체 메모리 장치로 전달할 수 있다. 상기 제2 프로그램 데이터는 상기 데이터 출력 커맨드에 응답하여 상기 반도체 메모리 장치로부터 수신될 수 있다.
일 실시 예에서, 상기 버퍼 메모리는 원본 데이터 저장부 및 수신 데이터 저장부를 포함할 수 있다. 상기 원본 데이터 저장부는 상기 제1 프로그램 데이터를 저장할 수 있다. 상기 수신 데이터 저장부는 상기 제2 프로그램 데이터를 저장할 수 있다.
일 실시 예에서, 상기 데이터 변경 판단부는 상기 제1 프로그램 데이터 및 상기 제2 프로그램 데이터를 비교하는 데이터 비교부를 포함할 수 있다.
일 실시 예에서, 상기 데이터 비교부는, 상기 제1 프로그램 데이터 및 상기 제2 프로그램 데이터의 상이한 비트 수가 제1 임계값보다 크거나 같은 경우, 데이터가 변경된 것으로 결정할 수 있다.
일 실시 예에서, 상기 버퍼 메모리는 상기 제2 프로그램 데이터를 저장하는 수신 데이터 저장부를 포함할 수 있다. 상기 데이터 변경 판단부는 상기 제2 프로그램 데이터에 대한 에러 정정 동작을 수행하는 에러 정정부를 포함할 수 있다.
일 실시 예에서, 상기 에러 정정부는 상기 제2 프로그램 데이터에 포함된 에러 비트 수를 카운트하고, 상기 에러 비트 수가 제2 임계값보다 크거나 같은 경우, 데이터가 변경된 것으로 결정할 수 있다.
본 발명의 다른 실시 예에 따른 저장 장치는 제1 반도체 메모리 장치, 제2 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 제2 반도체 메모리 장치는 상기 제1 반도체 메모리 장치와 채널을 공유한다. 상기 메모리 컨트롤러는 상기 채널을 통해 상기 제1 및 제2 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 상기 제1 반도체 메모리 장치에 제1 프로그램 커맨드 및 제1 프로그램 데이터를 전송하고, 상기 제2 반도체 메모리 장치에 제2 프로그램 커맨드 및 제2 프로그램 데이터를 전송하며, 상기 제1 프로그램 커맨드에 따른 상기 제1 반도체 메모리 장치의 제1 프로그램 동작 및 상기 제2 프로그램 커맨드에 따른 상기 제2 반도체 메모리 장치의 제2 프로그램 동작이 수행되는 동안, 상기 채널의 유휴 시간에 상기 제1 반도체 메모리 장치 및 상기 제2 반도체 메모리 장치 중 어느 하나에 데이터 출력 커맨드를 전송한다.
일 실시 예에서, 상기 메모리 컨트롤러는 버퍼 메모리 및 데이터 변경 판단부를 포함할 수 있다. 상기 버퍼 메모리는 상기 데이터 출력 커맨드에 대응하는 제3 프로그램 데이터를 저장할 수 있다. 상기 데이터 변경 판단부는 상기 제3 프로그램 데이터를 분석하여 데이터의 변경 여부를 결정할 수 있다.
일 실시 예에서, 상기 버퍼 메모리는 원본 데이터 저장부 및 수신 데이터 저장부를 포함할 수 있다. 상기 원본 데이터 저장부는 상기 제1 프로그램 데이터 및 제2 프로그램 데이터 중 적어도 하나를 저장할 수 있다. 상기 수신 데이터 저장부는 상기 제3 프로그램 데이터를 저장할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 제1 반도체 메모리 장치에 상기 데이터 출력 커맨드를 전송할 수 있다. 이 경우, 상기 원본 데이터 저장부는 상기 제1 반도체 메모리 장치로부터 수신되는 상기 제3 프로그램 데이터를 저장할 수 있다. 또한 상기 데이터 변경 판단부는, 상기 제1 프로그램 데이터 및 상기 제3 프로그램 데이터를 비교하여, 상이한 비트 수가 제1 임계값보다 크거나 같은 경우, 데이터가 변경된 것으로 결정하는 데이터 비교부를 포함할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 제2 반도체 메모리 장치에 상기 데이터 출력 커맨드를 전송할 수 있다. 상기 원본 데이터 저장부는 상기 제2 반도체 메모리 장치로부터 수신되는 상기 제3 프로그램 데이터를 저장할 수 있다. 상기 데이터 변경 판단부는, 상기 제2 프로그램 데이터 및 상기 제3 프로그램 데이터를 비교하여, 상이한 비트 수가 제1 임계값보다 크거나 같은 경우, 데이터가 변경된 것으로 결정하는 데이터 비교부를 포함할 수 있다.
일 실시 예에서, 상기 버퍼 메모리는 상기 제3 프로그램 데이터를 저장하는 수신 데이터 저장부를 포함할 수 있다. 상기 데이터 변경 판단부는 상기 제3 프로그램 데이터에 포함된 에러 비트 수를 카운트하여, 상기 에러 비트 수가 제2 임계값보다 크거나 같은 경우, 데이터가 변경된 것으로 결정하는 에러 정정부를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의해, 반도체 메모리 장치에 프로그램 커맨드 및 제1 프로그램 데이터를 전달하고, 상기 반도체 메모리 장치에 데이터 출력 커맨드를 전달하며, 상기 반도체 메모리 장치로부터 제2 프로그램 데이터를 수신하고, 상기 제2 프로그램 데이터를 분석하여, 프로그램 데이터의 변경 여부를 결정한다.
일 실시 예에서, 상기 프로그램 데이터의 변경 여부를 결정하는 단계는, 상기 제1 프로그램 데이터 및 수신된 상기 제2 프로그램 데이터를 비교하는 단계 및 상기 제1 프로그램 데이터 및 상기 제2 프로그램 데이터의 상이한 비트 수가 제1 임계값보다 크거나 같은 경우, 프로그램 데이터가 변경된 것으로 결정하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 프로그램 데이터의 변경 여부를 결정하는 단계는, 수신된 상기 제2 프로그램 데이터에 대하여 에러 정정 동작을 수행하는 단계 및 상기 에러 정정 동작의 수행 결과, 검출된 에러 비트 수가 제2 임계값보다 크거나 같은 경우, 프로그램 데이터가 변경된 것으로 결정하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의해 채널을 공유하는 복수의 반도체 메모리 장치들의 동작이 제어된다. 상기 동작 방법은 상기 복수의 메모리 장치들에 각각 대응하는 프로그램 데이터 및 프로그램 커맨드를 전달하는 단계, 상기 채널의 상태를 확인하는 단계, 상기 채널이 유휴 상태인 경우, 상기 복수의 반도체 메모리 장치들 중 어느 하나에 데이터 출력 커맨드를 전달하는 단계, 상기 데이터 출력 커맨드에 대응하는 프로그램 데이터를 수신하는 단계 및 상기 수신된 프로그램 데이터를 분석하여 데이터의 변경 여부를 확인하는 단계를 포함한다.
일 실시 예에서, 상기 복수의 반도체 메모리 장치들 중 어느 하나에 데이터 출력 커맨드를 전달하는 단계에서는, 상기 채널을 공유하는 복수의 메모리 장치들이 모두 프로그램 동작을 수행하는 경우에만 상기 데이터 출력 커맨드가 전달될 수 있다.
일 실시 예에서, 상기 수신된 프로그램 데이터를 분석하여 데이터의 변경 여부를 확인하는 단계에서는, 상기 수신된 프로그램 데이터를 원본 데이터와 비교하여, 상이한 비트 수가 제1 임계값보다 크거나 같은 경우 데이터가 변경된 것으로 결정할 수 있다.
일 실시 예에서, 상기 수신된 프로그램 데이터를 분석하여 데이터의 변경 여부를 확인하는 단계에서는, 상기 수신된 프로그램 데이터에 대한 에러 정정 동작을 수행하여, 에러 비트 수가 제2 임계값보다 크거나 같은 경우 데이터가 변경된 것으로 결정할 수 있다.
본 발명의 일 실시 예에 의하면, 신뢰성이 향상된 메모리 컨트롤러 및 이를 포함하는 저장 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 신뢰성이 향상된 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)를 나타내는 블록도이다.
도 8은 도 7의 버퍼 메모리 및 데이터 변경 판단부의 예시적인 실시 예를 나타내는 블록도이다.
도 9a 내지 도 9d는 도 8에 따른 메모리 컨트롤러(200)의 동작을 설명하기 위한 블록도들이다.
도 10은 도 10은 도 7의 버퍼 메모리 및 데이터 변경 판단부의 다른 예시적인 실시 예를 나타내는 블록도이다.
도 11a 내지 도 11e는 도 10에 따른 메모리 컨트롤러(200)의 동작을 설명하기 위한 블록도들이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 13a은 도 12의 단계(S110)의 일 실시 예를 나타내는 순서도이다.
도 13b는 도 12의 단계(S150)의 일 실시 예를 나타내는 순서도이다.
도 13c는 도 12의 단계(S170)의 일 실시 예를 나타내는 순서도이다.
도 13d는 도 12의 단계(S170)의 다른 실시 예를 나타내는 순서도이다.
도 14는 본 발명의 일 실시 예에 따른 저장 장치(1001)를 나타내는 블록도이다.
도 15는 도 14의 저장 장치의 동작을 설명하기 위한 타이밍도이다.
도 16은 도 14의 저장 장치의 동작 방법을 나타내는 순서도이다.
도 17은 도 1에 도시된 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 18은 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 19는 도 18을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함한다. 또한 저장 장치(1000)는 호스트(300)와 통신한다. 또한 메모리 컨트롤러(200)는 호스트(300)로부터 수신한 요청들에 기초하여, 커맨드들(CMDs)을 전달함으로써 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한, 메모리 컨트롤러(200)는 각 커맨드들(CMDs)에 대응하는 데이터(DATA)를 반도체 메모리 장치(100)로 전달하거나, 또는 반도체 메모리 장치(100)로부터 수신한다. 예를 들어, 호스트(300)로부터 프로그램 요청 및 프로그램 데이터를 수신한 경우, 메모리 컨트롤러(200)는 이에 대응하는 프로그램 커맨드 및 프로그램 데이터를 반도체 메모리 장치(100)로 전달한다. 다른 예에서, 호스트(300)로부터 리드 요청을 수신한 경우, 메모리 컨트롤러(200)는 이에 대응하는 리드 커맨드를 반도체 메모리 장치(100)로 전달한다. 이후, 반도체 메모리 장치(100)는 리드 커맨드에 대응하는 리드 데이터를 메모리 컨트롤러(200)로 전달한다.
프로그램 동작을 위해 메모리 컨트롤러(200)로부터 반도체 메모리 장치(100)로 프로그램 데이터가 전달된다. 상기 프로그램 데이터는 반도체 메모리 장치(100)의 페이지 버퍼에 저장된다. 상기 페이지 버퍼는 반도체 메모리 장치(100)의 읽기 및 쓰기 회로에 포함될 수 있다. 읽기 및 쓰기 회로 및 페이지 버퍼에 대해서는 도 2를 참조하여 후술하기로 한다. 이후, 페이지 버퍼에 저장된 프로그램 데이터에 기초하여, 반도체 메모리 장치(100)에 포함된 메모리 셀들이 프로그램 된다.
프로그램 데이터가 메모리 컨트롤러(200)에서 페이지 버퍼로 전달되는 과정에서, 또는 프로그램 데이터가 페이지 버퍼에 저장되는 과정에서 비트 플립(Bit-flip)이 발생할 수 있다. 비트 플립은 데이터 에러의 일종으로, 데이터에 포함된 비트들 중 일부의 값이 변경되는 현상을 의미한다. 프로그램 데이터가 페이지 버퍼로 전달되어 저장되는 과정에서 비트 플립이 발생한 경우에, 에러를 포함하는 데이터가 반도체 메모리 장치의 메모리 셀들에 프로그램된다. 이 경우 반도체 메모리 장치 및 이를 포함하는 저장 장치의 신뢰성이 문제된다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 프로그램 동작을 제어하기 위해, 프로그램 커맨드 및 이에 대응하는 프로그램 데이터를 반도체 메모리 장치(100)로 전달한다. 상기 프로그램 데이터의 전달 이후에, 메모리 컨트롤러(200)는 데이터 출력 커맨드를 반도체 메모리 장치(100)로 전달한다. 상기 데이터 출력 커맨드에 응답하여, 반도체 메모리 장치(100)는 페이지 버퍼에 저장되어 있는 프로그램 데이터를 메모리 컨트롤러(200)로 전달한다.
메모리 컨트롤러(200)는 반도체 메모리 장치(100)로부터 수신되는 프로그램 데이터를 분석하여, 데이터의 변경 여부를 결정한다. 반도체 메모리 장치(100)로부터 수신되는 프로그램 데이터는 반도체 메모리 장치(100)의 페이지 버퍼에 저장되어 있던 데이터이다. 이에 따라, 반도체 메모리 장치(100)로부터 수신되는 프로그램 데이터를 분석함으로써, 비트 플립이 발생하였는지 여부를 알 수 있다. 비트 플립이 발생한 경우, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)로 동일한 데이터를 다시 전송하고, 다시 전송된 데이터를 프로그램하도록 반도체 메모리 장치(100)를 제어할 수 있다. 따라서, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치(1000)의 신뢰성이 향상될 수 있다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)를 나타내는 블록도이다.
도 7을 참조하면, 메모리 컨트롤러(200)는 버퍼 메모리(410) 및 데이터 변경 판단부(430)를 포함한다. 버퍼 메모리(410)는 데이터 출력 커맨드에 응답하여 반도체 메모리 장치(100)로부터 출력되는 수신 프로그램 데이터를 저장한다. 데이터 변경 판단부(430)는 버퍼 메모리(410)에 저장된 수신 프로그램 데이터를 분석하여, 프로그램 데이터의 변경 여부를 결정한다.
프로그램 동작 시, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)로 프로그램 커맨드 및 프로그램 데이터를 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 프로그램 데이터를 읽기 및 쓰기 회로(130)에 저장할 것이다. 보다 구체적으로, 수신된 프로그램 데이터는 읽기 및 쓰기 회로(130) 내 페이지 버퍼들에 저장된다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)로 프로그램 커맨드 및 프로그램 데이터를 전달한 이후에, 반도체 메모리 장치(100)로 데이터 출력 커맨드를 전달할 수 있다. 데이터 출력 커맨드는 주로 반도체 메모리 장치(100)의 리드 동작 시 사용되는 커맨드로서, 읽기 및 쓰기 회로(130) 내 페이지 버퍼들에 저장되어 있는 데이터를 메모리 컨트롤러(200)로 출력하도록 반도체 메모리 장치(100)를 제어하는 커맨드이다.
데이터 출력 커맨드가 전달됨에 따라 반도체 메모리 장치(100)는 프로그램 동작을 위해 읽기 및 쓰기 회로(130) 내 페이지 버퍼들에 저장되어 있던 프로그램 데이터를 메모리 컨트롤러(200)로 출력한다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)로부터 수신되는 프로그램 데이터, 즉 수신 프로그램 데이터를 분석하여, 데이터의 변경 여부를 결정한다.
논의의 편의를 위해, 메모리 컨트롤러(200)로부터 출력되는 프로그램 데이터를 "원본 데이터"로 지칭하고, 상술한 데이터 출력 커맨드에 의해 메모리 컨트롤러(200)로 수신되는 프로그램 데이터를 "수신 데이터"로 지칭할 수 있다. 원본 데이터는 비트 플립이 발생하기 이전의 데이터로서, 에러가 존재하지 않는 데이터일 수 있다. 수신 데이터는 원본 데이터가 반도체 메모리 장치(100)로 전달되어 읽기 및 쓰기 회로(130)의 페이지 버퍼에 저장되었다가 다시 메모리 컨트롤러(200)로 전달된 데이터로서, 에러를 포함하는 데이터일 수 있다.
본 발명의 실시 예에 따른 메모리 컨트롤러(200)는 상기 수신 데이터를 분석함으로써 프로그램 데이터가 읽기 및 쓰기 회로(130) 내 페이지 버퍼에 저장되는 과정에서 비트 플립이 발생하였는지 여부를 결정할 수 있다. 비트 플립이 발생한 경우, 메모리 컨트롤러(200)는 원본 데이터를 다시 반도체 메모리 장치(100)로 전달하고, 프로그램 동작을 다시 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 이에 따라 에러가 포함되지 않은 데이터가 메모리 셀들에 프로그램 될 수 있고, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치(1000)의 신뢰성이 향상된다.
도 7에 도시된 버퍼 메모리(410) 및 데이터 변경 판단부(430)의 예시적인 실시 예들에 대해서는 도 8 및 도 10을 참조하여 후술하기로 한다.
도 8은 도 7의 버퍼 메모리 및 데이터 변경 판단부의 예시적인 실시 예를 나타내는 블록도이다.
도 8을 참조하면, 버퍼 메모리(410a)는 원본 데이터 저장부(411) 및 수신 데이터 저장부(413)를 포함한다. 한편, 데이터 변경 판단부(430)는 데이터 비교부(431)로서 구성될 수 있다.
원본 데이터 저장부(411)는 전술한 원본 데이터를 저장한다. 즉, 원본 데이터 저장부(411)는 프로그램 동작을 위해 반도체 메모리 장치(100)로 출력되는 프로그램 데이터인 원본 데이터를 저장한다. 원본 데이터 저장부(411)에 저장되는 원본 데이터는 비트 플립이 발생하지 않은 데이터로서 이후 수신 데이터와 비교하기 위한 기준 데이터의 역할을 한다.
수신 데이터 저장부(413)는 전술한 수신 데이터를 저장한다. 즉, 수신 데이터 저장부(413)는 데이터 출력 커맨드에 응답하여 반도체 메모리 장치(100)의 읽기 및 쓰기 회로(130)로부터 출력되어 메모리 컨트롤러(200)로 수신되는 데이터인 수신 데이터를 저장한다. 데이터의 전달 과정에서, 또는 읽기 및 쓰기 회로(130) 내 페이지 버퍼의 저장 과정에서 비트 플립이 발생할 수 있으며, 이 경우 수신 데이터는 에러 비트를 포함하는 데이터일 수 있다.
데이터 비교부(431)는 원본 데이터 저장부(411)에 저장되어 있는 원본 데이터를 수신 데이터 저장부(413)에 저장되어 있는 수신 데이터와 비교하여 프로그램 데이터의 변경 여부를 결정한다. 보다 구체적으로, 데이터 비교부(431)는 원본 데이터와 수신 데이터를 비트 단위로 비교할 수 있다. 수신 데이터가 원본 데이터와는 상이한 비트를 포함하는 경우, 비트 플립이 발생한 것으로 결정할 수 있다. 한편, 수신 데이터가 원본 데이터와 상이한 비트를 전혀 포함하지 않는 경우, 비트 플립이 발생하지 않은 것으로 결정할 수 있다.
원본 데이터 및 수신 데이터 모두 반도체 메모리 장치(100)의 프로그램 동작 과정에서 생성되는 데이터라는 점에서, 원본 데이터는 제1 프로그램 데이터로 지칭하고, 수신 데이터는 제2 프로그램 데이터로 지칭할 수 있다. 제1 프로그램 데이터가 제2 프로그램 데이터와 동일한 경우, 비트 플립이 발생하지 않은 것으로 결정할 수 있다. 반면, 제1 프로그램 데이터와 제2 프로그램 데이터가 상이한 경우, 비트 플립이 발생한 것으로 결정할 수 있다.
예시적인 실시 예에서, 데이터 비교부는 미리 결정된 임계값을 기준으로 비트 플립의 발생 여부를 판단할 수 있다. 예를 들어, 수신 데이터와 원본 데이터 사이에서 서로 상이한 비트의 개수가 상기 임계값보다 작은 경우 비트 플립이 발생하지 않은 것으로 결정할 수 있다. 또한, 수신 데이터와 원본 데이터 사이에서 서로 상이한 비트의 개수가 상기 임계값보다 크거나 같은 경우 비트 플립이 발생한 것으로 결정할 수 있다.
이하에서는 도 9a 내지 도 9d를 참조하여, 도 8에 따른 메모리 컨트롤러의 동작 방법을 설명하기로 한다.
도 9a 내지 도 9d는 도 8에 따른 메모리 컨트롤러(200)의 동작을 설명하기 위한 블록도들이다.
먼저, 도 9a를 참조하면, 반도체 메모리 장치(100)의 프로그램 동작을 제어하기 위해, 메모리 컨트롤러(200)는 프로그램 커맨드(CMDPGM) 및 프로그램 데이터(DPGM)를 반도체 메모리 장치(100)로 전달한다. 한편, 메모리 컨트롤러(200)의 원본 데이터 저장부(411)는 출력되는 프로그램 데이터(DPGM), 즉 원본 데이터(501)를 저장한다.
도 9b를 참조하면, 반도체 메모리 장치(100)로 전달된 프로그램 데이터(DPGM', 502)는 읽기 및 쓰기 회로(130) 내 페이지 버퍼들(PB)에 저장된다. 이 과정에서 비트 플립이 발생할 수 있다. 따라서, 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터(DPGM', 502)를 원본 데이터(DPGM, 501)와 구분하여 표시하였다. 비트 플립이 발생한 경우, 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터(DPGM', 502)는 원본 데이터(DPGM, 501)와 상이한 데이터일 것이다. 반대로, 비트 플립이 발생하지 않은 경우, 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터(DPGM', 502)는 원본 데이터(DPGM, 501)와 동일한 데이터일 것이다.
도 9b에서, 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터(DPGM', 502)를 출력하도록 반도체 메모리 장치(100)를 제어하기 위해, 메모리 컨트롤러(200)는 데이터 출력 커맨드(CMDDOUT)를 반도체 메모리 장치(100)로 전달한다.
도 9c를 참조하면, 데이터 출력 커맨드(CMDDOUT)에 응답하여, 읽기 및 쓰기 회로(130)에 저장되어 있던 프로그램 데이터(DPGM')가 메모리 컨트롤러(200)로 전달된다.
도 9d를 참조하면, 메모리 컨트롤러(200)는 수신되는 프로그램 데이터(DPGM", 503)를 수신 데이터 저장부(413)에 저장한다. 읽기 및 쓰기 회로(130)로부터 메모리 컨트롤러(200)로 프로그램 데이터(DPGM', 502)가 전달되는 과정에서 비트 플립이 발생할 수 있다. 따라서 수신 데이터 저장부(413)에 저장되는 프로그램 데이터(DPGM", 503)를 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터(DPGM', 502)와 구분하여 표시하였다.
데이터 비교부(431)는 원본 데이터 저장부(411)에 저장된 프로그램 데이터(DPGM 501)를 수신 데이터 저장부(413)에 저장된 프로그램 데이터(DPGM", 503)와 비교하여 데이터의 변경 여부를 결정한다.
보다 구체적으로, 데이터 비교부(431)는 원본 데이터인 프로그램 데이터(DPGM 501)와 수신 데이터인 프로그램 데이터(DPGM", 503)를 비트 단위로 비교하여, 서로 상이한 비트의 개수를 카운트한다. 상이한 비트의 개수가 미리 결정된 임계값보다 크거나 같은 경우, 프로그램 데이터가 변경된 것으로 결정할 수 있다. 상이한 비트의 개수가 미리 결정된 임계값보다 작은 경우, 프로그램 데이터가 변경되지 않은 것으로 결정할 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 프로그램 동작을 위해 반도체 메모리 장치(100)로 전달된 프로그램 데이터를 다시 출력하여 원본 데이터와 비교한다. 또한, 메모리 컨트롤러(200)는 수신 데이터와 원본 데이터 사이의 상이한 비트의 개수에 따라 프로그램 데이터의 변경 여부를 결정한다. 이에 따라, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 반도체 메모리 장치(100)로 전달된 프로그램 데이터의 비트 플립 발생 여부, 또는 임계값을 넘는 비트 플립의 발생 여부를 결정하고, 이에 기초하여 후속 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 결과적으로, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치(1000)의 동작 신뢰성이 향상될 수 있다.
도 10은 도 10은 도 7의 버퍼 메모리 및 데이터 변경 판단부의 다른 예시적인 실시 예를 나타내는 블록도이다.
도 10을 참조하면, 버퍼 메모리(410)는 수신 데이터 저장부(410b)로서 구성될 수 있다. 한편, 데이터 변경 판단부(430)는 에러 정정부(433)로서 구성될 수 있다. 도 10의 수신 데이터 저장부(410b)는 도 8의 수신 데이터 저장부(413)와 실질적으로 동일하게 구성될 수 있으며, 반도체 메모리 장치(100)로부터 수신되는 프로그램 데이터인 수신 데이터를 저장한다.
에러 정정부(433)는 수신 데이터 저장부(410b)에 저장되어 있는 수신 데이터에 대해 에러 정정 동작을 수행할 수 있다. 에러 정정부(433)는 에러 정정 코드(ECC, Error Correction Code)를 이용하여 수신 데이터에 포함된 에러 비트의 개수를 검출할 수 있다.
원본 데이터에는 에러 비트가 존재하지 않을 것이므로, 수신 데이터에 포함된 에러 비트의 개수가 곧 비트-플립 수를 나타낼 수 있다. 에러 정정부(433)는 수신 데이터에 포함된 에러 비트의 개수를 카운트하고, 에러 비트 수가 미리 결정된 임계값보다 크거나 같은 경우 프로그램 데이터가 변경된 것으로 결정할 수 있다.한편, 에러 비트 수가 미리 결정된 임계값보다 작은 경우, 에러 정정부(433)는 프로그램 데이터가 변경되지 않은 것으로 결정할 수 있다.
이하에서는 도 11a 내지 도 11e를 참조하여, 도 10에 따른 메모리 컨트롤러의 동작 방법을 설명하기로 한다.
도 11a 내지 도 11e는 도 10에 따른 메모리 컨트롤러(200)의 동작을 설명하기 위한 블록도들이다.
먼저, 도 11a를 참조하면, 반도체 메모리 장치(100)의 프로그램 동작을 제어하기 위해, 메모리 컨트롤러(200)는 프로그램 커맨드(CMDPGM) 및 프로그램 데이터(DPGM)를 반도체 메모리 장치(100)로 전달한다.
도 11b를 참조하면, 반도체 메모리 장치(100)로 전달된 프로그램 데이터(DPGM', 502)는 읽기 및 쓰기 회로(130) 내 페이지 버퍼들(PB)에 저장된다. 이 과정에서 비트 플립이 발생할 수 있다. 비트 플립이 발생한 경우, 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터(DPGM', 502)는 원본 데이터(DPGM)와 상이한 데이터일 것이다. 반대로, 비트 플립이 발생하지 않은 경우, 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터(DPGM', 502)는 원본 데이터(DPGM)와 동일한 데이터일 것이다.
도 11b에서, 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터(DPGM', 502)를 출력하도록 반도체 메모리 장치(100)를 제어하기 위해, 메모리 컨트롤러(200)는 데이터 출력 커맨드(CMDDOUT)를 반도체 메모리 장치(100)로 전달한다.
도 11c를 참조하면, 데이터 출력 커맨드(CMDDOUT)에 응답하여, 읽기 및 쓰기 회로(130)에 저장되어 있던 프로그램 데이터(DPGM')가 메모리 컨트롤러(200)로 전달된다.
도 11d를 참조하면, 메모리 컨트롤러(200)는 수신되는 프로그램 데이터(DPGM", 503)를 수신 데이터 저장부(410b)에 저장한다. 읽기 및 쓰기 회로(130)로부터 메모리 컨트롤러(200)로 프로그램 데이터(DPGM', 502)가 전달되는 과정에서 비트 플립이 발생할 수 있다. 따라서 수신 데이터 저장부(410b)에 저장되는 프로그램 데이터(DPGM", 503)를 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터(DPGM', 502)와 구분하여 표시하였다.
도 11e를 참조하면, 에러 정정부(433)는 수신 데이터 저장부(410b)에 저장된 프로그램 데이터(DPGM", 503)에 대해 에러 정정 동작을 수행할 수 있다. 상기 에러 정정 동작을 통해 에러 정정된 프로그램 데이터(ECDPGM)가 생성될 수 있다. 또한, 상기 에러 정정 동작을 통해, 수신 데이터인 프로그램 데이터(DPGM", 503)에 포함된 에러 비트의 개수를 카운트할 수 있다. 에러 정정부(433)는 프로그램 데이터(DPGM", 503)에 포함된 에러 비트의 개수를 미리 결정된 임계값과 비교한다. 검출된 에러 비트의 개수가 미리 결정된 임계값보다 크거나 같은 경우, 프로그램 데이터가 변경된 것으로 결정할 수 있다. 검출된 에러 비트의 개수가 미리 결정된 임계값보다 작은 경우, 프로그램 데이터가 변경되지 않은 것으로 결정할 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 프로그램 동작을 위해 반도체 메모리 장치(100)로 전달된 프로그램 데이터를 다시 출력하여 에러 정정 동작을 수행한다. 또한, 메모리 컨트롤러(200)는 수신 데이터에 포함된 에러 비트의 개수에 따라 프로그램 데이터의 변경 여부를 결정한다. 이에 따라, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 반도체 메모리 장치(100)로 전달된 프로그램 데이터의 비트 플립 발생 여부, 또는 임계값을 넘는 비트 플립의 발생 여부를 결정하고, 이에 기초하여 후속 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 결과적으로, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치(1000)의 동작 신뢰성이 향상될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 동작 방법은, 반도체 메모리 장치(100)에 프로그램 커맨드(CDMPGM) 및 프로그램 데이터(DPGM)를 전달하는 단계(S110), 반도체 메모리 장치(100)에 데이터 출력 커맨드(CMDDOUT)를 전달하는 단계(S130), 반도체 메모리 장치(100)로부터 프로그램 데이터(DPGM")를 수신하는 단계(S150) 및 프로그램 데이터의 변경을 확인하는 단계(S170)를 포함한다.
단계(S110)에서는, 도 9a 또는 도 11a를 참조하여 설명한 바와 같이 메모리 컨트롤러(200)로부터 반도체 메모리 장치(100)로 프로그램 커맨드(CDMPGM) 및 프로그램 데이터(DPGM)가 전달될 수 있다. 단계(S110)의 예시적인 실시 예에 대해서는 도 13a를 참조하여 후술하기로 한다.
단계(S130)에서는, 도 9b 또는 도 11b를 참조하여 설명한 바와 같이 메모리 컨트롤러(200)로부터 반도체 메모리 장치(100)로 데이터 출력 커맨드(CMDDOUT)가 전달될 수 있다. 데이터 출력 커맨드(CMDDOUT)에 응답하여, 반도체 메모리 장치(100)는 읽기 및 쓰기 회로(130) 내 페이지 버퍼에 저장되어 있는 프로그램 데이터(DPGM')를 출력할 것이다.
단계(S150)에서는, 도 9c 또는 도 11c를 참조하여 설명한 바와 같이 반도체 메모리 장치(100)로부터 메모리 컨트롤러(200)로 프로그램 데이터(DPGM')가 전달된다. 단계(S150)의 예시적인 실시 예에 대해서는 도 13b를 참조하여 후술하기로 한다.
단계(S170)에서는, 도 9d 또는 도 11d, 도 11e를 참조하여 설명한 바와 같이 수신 데이터인 프로그램 데이터(DPGM")에 기초하여 데이터의 변경을 확인한다. 단계(S170)의 예시적인 실시 예에 대해서는 도 13c 및 도 13d를 참조하여 후술하기로 한다.
도 13a은 도 12의 단계(S110)의 일 실시 예를 나타내는 순서도이다.
도 13a를 참조하면, 도 12의 단계(S110)는 버퍼 메모리에 원본 데이터를 저장하는 단계(S210) 및 원본 데이터 및 프로그램 커맨드를 반도체 메모리 장치에 전달하는 단계(S220)를 포함한다.
단계(S210)에서는, 도 8에 도시된 원본 데이터 저장부(411)에 원본 데이터인 프로그램 데이터(DPGM)가 저장된다.
한편, 단계(S220)에서는, 도 9a 및 도 11a에 도시된 바와 같이, 프로그램 커맨드(CMDPDM) 및 원본 데이터인 프로그램 데이터(DPGM)가 반도체 메모리 장치(100)로 전달된다.
도 13b는 도 12의 단계(S150)의 일 실시 예를 나타내는 순서도이다.
도 13b를 참조하면, 단계(S150)는, 메모리 컨트롤러(200)로 수신된 수신 데이터를 수신 데이터 저장부(413, 410b)에 저장하는 단계(S230)를 포함한다.
도 13c는 도 12의 단계(S170)의 일 실시 예를 나타내는 순서도이다.
도 13c를 참조하면, 단계(S170)는 원본 데이터와 수신 데이터를 비교하는 단계(S240), 원본 데이터와 수신 데이터 사이에 상이한 비트 수를 미리 결정된 임계값(R1)과 비교하는 단계(S250) 및 상이한 비트 수가 임계값(R1)보다 크거나 같은 경우 프로그램 데이터가 변경된 것으로 결정하는 단계(S260)를 포함한다.
단계(S240)에서는 도 9d에 도시된 실시 예와 같이, 원본 데이터 저장부(411)에 저장된 프로그램 데이터(DPGM)를 수신 데이터 저장부(410a)에 저장된 프로그램 데이터(DPGM")와 비교하여 상이한 비트 수를 카운트한다.
단계(S250)의 비교 결과, 상이한 비트 수가 임계값(R1)보다 크거나 같은 경우, 단계(S260)로 진행하여 프로그램 데이터가 변경된 것으로 결정할 수 있다.
단계(S250)의 비교 결과, 상이한 비트 수가 임계값(R1)보다 작은은 경우, 프로그램 데이터가 변경되지 않은 것으로 결정되며, 프로세스는 종료된다.
도 13d는 도 12의 단계(S170)의 다른 실시 예를 나타내는 순서도이다.
도 13d를 참조하면, 단계(S170)는 수신 데이터에 대하여 에러 정정 동작을 수행하는 단계(S245), 에러 정정 동작의 수행 결과 카운트 된 에러 비트 수를 미리 결정된 임계값(R2)과 비교하는 단계(S255) 및 에러 비트 수가 임계값(R2)보다 크거나 같은 경우 프로그램 데이터가 변경된 것으로 결정하는 단계(S265)를 포함한다.
단계(S245)에서는 도 11d 및 11e에 도시된 실시 예와 같이, 수신 데이터 저장부(410b)에 저장된 프로그램 데이터(DPGM")에 대해 에러 정정 동작을 수행하여, 에러 비트 수를 카운트한다.
단계(S255)의 비교 결과, 프로그램 데이터(DPGM")에 포함된 에러 비트 수가 임계값(R2)보다 크거나 같은 경우, 단계(S265)로 진행하여 프로그램 데이터가 변경된 것으로 결정할 수 있다.
단계(S255)의 비교 결과, 에러 비트 수가 임계값(R2)보다 작은은 경우, 프로그램 데이터가 변경되지 않은 것으로 결정되며, 프로세스는 종료된다.
도 14는 본 발명의 일 실시 예에 따른 저장 장치(1001)를 나타내는 블록도이다.
도 14를 참조하면, 호스트(300)와 통신하는 저장 장치(1000)는 복수의 반도체 메모리 장치들(101, 102, 103, 104) 및 메모리 컨트롤러(200)를 포함한다. 복수의 반도체 메모리 장치들(101, 102, 103, 104)은 하나의 채널(CH)을 공유하여 메모리 컨트롤러(200)와 통신할 수 있다. 복수의 반도체 메모리 장치들(101, 102, 103, 104)이 하나의 채널을 공유하므로, 어느 하나의 반도체 메모리 장치가 메모리 컨트롤러(200)와 데이터를 주고받는 경우, 다른 반도체 메모리 장치들은 메모리 컨트롤러(200)와 통신할 수 없다.
도 14의 실시 예에서, 네 개의 반도체 메모리 장치들(101, 102, 103, 104)이 하나의 채널을 공유하여 메모리 컨트롤러(200)와 통신하는 것으로 도시되어 있다. 그러나 이는 예시적인 것으로서, 다양한 개수의 반도체 메모리 장치들이 하나의 채널을 공유하여 메모리 컨트롤러(200)와 통신할 수 있다. 또한, 메모리 컨트롤러는 복수의 채널을 통해 복수의 반도체 메모리 장치들과 통신할 수도 있다.
도 14의 저장 장치(1001)에 포함된 메모리 컨트롤러(200)는 도 7에 도시된 바와 같이 버퍼 메모리(410) 및 데이터 변경 판단부(430)를 포함할 수 있다. 일 실시 예에서, 도 8에 도시된 바와 같이 버퍼 메모리(410)는 원본 데이터 저장부(411) 및 수신 데이터 저장부(413)를 포함하고, 데이터 변경 판단부(430)는 데이터 비교부(431)로서 구성될 수 있다. 다른 실시 예에서, 도 10에 도시된 바와 같이 버퍼 메모리(410)는 수신 데이터 저장부(410b)로서 구성되고, 데이터 변경 판단부(430)는 에러 정정부(433)로서 구성될 수도 있다.
도 14에 도시된 바와 같이, 하나의 채널을 복수의 반도체 메모리 장치들(101, 102, 103, 104)이 공유하는 구조에서 프로그램 동작의 효율성을 높이기 위해 인터리빙 기법이 사용될 수 있다. 이하에서는 도 15를 참조하여, 프로그램 동작에서의 인터리빙 기법을 설명하기로 한다.
도 15는 도 14의 저장 장치의 동작을 설명하기 위한 타이밍도이다.
도 15를 참조하면, 도 14에 도시된 네 개의 반도체 메모리 장치들(101, 102, 103, 104)에 대한 프로그램 동작이 도시되어 있다. 도시의 편의를 위해, 제1 내지 제 4 반도체 메모리 장치들(101, 102, 103, 104)은 각각 Chip 1, Chip 2, Chip 3, Chip 4로 표시되었다.
먼저, 시간(t0)에서 제1 반도체 메모리 장치(101, Chip 1)로 제1 프로그램 커맨드(CMD1)의 전달이 시작된다. 이후 시간(t1)에서 제1 프로그램 커맨드(CMD1)의 전달이 완료되고 제1 프로그램 데이터(DATA1)의 전달이 시작된다. 이후 시간(t2)에서 제1 프로그램 데이터(DATA1)의 전달이 완료되고, 제1 반도체 메모리 장치(101, Chip 1)의 제1 프로그램 동작(PGM operation 1)이 시작된다.
기간(t0~t2) 동안, 제1 반도체 메모리 장치(101, Chip 1)가 메모리 컨트롤러(200)로부터 제1 프로그램 커맨드(CMD1) 및 제1 프로그램 데이터(DATA1)를 전달받는다. 채널을 공유하는 구조이므로, 기간(t0~t2) 동안 제2 내지 제4 반도체 메모리 장치들(102~104, Chip 2~Chip 4)은 메모리 컨트롤러(200)와 통신할 수 없다.
시간(t2)에서 제1 프로그램 데이터(DATA1)의 전달이 완료되므로, 제2 반도체 메모리 장치(102, Chip 2)로 제2 프로그램 커맨드(CMD2)의 전달이 시작된다. 이후 시간(t3)에서 제2 프로그램 커맨드(CMD2)의 전달이 완료되고 제2 프로그램 데이터(DATA2)의 전달이 시작된다. 이후 시간(t4)에서 제2 프로그램 데이터(DATA2)의 전달이 완료되고, 제2 반도체 메모리 장치(102, Chip 2)의 제2 프로그램 동작(PGM operation 2)이 시작된다.
기간(t2~t4) 동안, 제2 반도체 메모리 장치(102, Chip 2)가 메모리 컨트롤러(200)로부터 제2 프로그램 커맨드(CMD2) 및 제2 프로그램 데이터(DATA2)를 전달받는다. 채널을 공유하는 구조이므로, 기간(t2~t4) 동안 제3 및 제4 반도체 메모리 장치들(103~104, Chip 3~Chip 4)은 메모리 컨트롤러(200)와 통신할 수 없다.
시간(t4)에서 제2 프로그램 데이터(DATA2)의 전달이 완료되므로, 제3 반도체 메모리 장치(103, Chip 3)로 제3 프로그램 커맨드(CMD3)의 전달이 시작된다. 이후 시간(t5)에서 제3 프로그램 커맨드(CMD3)의 전달이 완료되고 제3 프로그램 데이터(DATA3)의 전달이 시작된다. 이후 시간(t6)에서 제3 프로그램 데이터(DATA3)의 전달이 완료되고, 제3 반도체 메모리 장치(103, Chip 3)의 제3 프로그램 동작(PGM operation 3)이 시작된다.
기간(t4~t6) 동안, 제3 반도체 메모리 장치(103, Chip 3)가 메모리 컨트롤러(200)로부터 제3 프로그램 커맨드(CMD3) 및 제3 프로그램 데이터(DATA3)를 전달받는다. 채널을 공유하는 구조이므로, 기간(t4~t6) 동안 제4 반도체 메모리 장치(104, Chip 4)는 메모리 컨트롤러(200)와 통신할 수 없다.
시간(t6)에서 제3 프로그램 데이터(DATA3)의 전달이 완료되므로, 제4 반도체 메모리 장치(104, Chip 4)로 제4 프로그램 커맨드(CMD4)의 전달이 시작된다. 이후 시간(t7)에서 제4 프로그램 커맨드(CMD4)의 전달이 완료되고 제4 프로그램 데이터(DATA4)의 전달이 시작된다. 이후 시간(t8)에서 제4 프로그램 데이터(DATA4)의 전달이 완료되고, 제4 반도체 메모리 장치(104, Chip 4)의 제4 프로그램 동작(PGM operation 2)이 시작된다.
기간(t0~t8) 동안, 제1 내지 제4 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 중 적어도 하나에 대하여, 채널을 통해 프로그램 커맨드 또는 프로그램 데이터가 전달된다. 따라서, 기간(t0~t8) 동안, 채널은 제1 내지 제4 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 중 어느 하나와 메모리 컨트롤러(200) 사이의 데이터 전달에 이용된다.
한편, 시간(t9)에 제1 프로그램 동작이 완료되고, 제1 반도체 메모리 장치(101, Chip 1)로 제5 프로그램 커맨드(CMD5) 및 제5 프로그램 데이터(DATA5)가 전달된다. 또한, 시간(t10)에 제5 프로그램 데이터(DATA5)의 전달이 완료되며, 제2 반도체 메모리 장치(102, Chip 2)로 제6 프로그램 커맨드(CMD6) 및 제6 프로그램 데이터(DATA6)가 전달된다. 또한, 시간(t11)에 제6 프로그램 데이터(DATA5)의 전달이 완료되며, 제3 반도체 메모리 장치(103, Chip 3)로 제7 프로그램 커맨드(CMD7) 및 제7 프로그램 데이터(DATA7)가 전달된다. 마찬가지로, 시간(t12) 이후에는 제4 반도체 메모리 장치(104, Chip 4)로 후속 프로그램 커맨드 및 프로그램 데이터가 채널을 통해 전달될 것이다. 즉, 기간(t9~t12)동안 제1 내지 제4 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 중 적어도 하나에 대하여, 채널을 통해 프로그램 커맨드 또는 프로그램 데이터가 전달된다. 따라서, 기간(t9~t12) 동안, 채널은 제1 내지 제4 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 중 어느 하나와 메모리 컨트롤러(200) 사이의 데이터 전달에 이용된다.
도 15에 도시된 인터리빙된 프로그램 동작 방식에 있어서, 기간(t8~t9) 동안 제1 내지 제4 반도체 메모리 장치들(101~104, Chip 1~Chip 4)은 모두 프로그램 동작 중이며, 채널이 유휴 상태임을 알 수 있다. 따라서, 채널 유휴 상태(Channel Idle State)인 기간(t8~t9) 동안 프로그램 데이터의 변경 여부를 확인하면, 추가적인 동작 시간의 소모 없이 프로그램 데이터의 변경 여부를 확인할 수 있다.
보다 구체적으로, 본 발명의 일 실시 예에 따른 저장 장치에 의하면, 복수의 반도체 메모리 장치들(101~104, Chip 1~Chip 4)이 하나의 채널(CH)을 공유하여 메모리 컨트롤러(200)와 통신한다. 복수의 반도체 메모리 장치들(101~104, Chip 1~Chip 4)에 대한 프로그램 동작이 수행되는 동안, 채널(CH)의 유휴 시간에 메모리 컨트롤러(200)는 복수의 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 중 어느 하나에 데이터 출력 커맨드를 전송할 수 있다.
즉, 도 15의 타이밍도에서, 기간(t8~t9) 동안 메모리 컨트롤러(200)는 복수의 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 중 적어도 하나에 대하여 데이터 출력 커맨드를 전송할 수 있다.
제1 내지 제4 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 각각에 대한 프로그램 동작들에 걸리는 시간이 상대적으로 긴 경우, 채널 유휴 상태가 지속되는 기간(t8~t9)이 길 것이다. 이 경우, 상대적으로 많은 숫자의 반도체 메모리 장치들에 데이터 출력 커맨드를 전송하여, 각 반도체 메모리 장치들로 전송된 프로그램 데이터의 비트 플립 발생 여부를 결정할 수 있다.
반대로, 제1 내지 제4 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 각각에 대한 프로그램 동작들에 걸리는 시간이 상대적으로 짧은 경우, 채널 유휴 상태가 지속되는 기간(t8~t9)이 짧을 것이다. 이 경우, 상대적으로 적은 숫자, 예를 들어 하나의 반도체 메모리 장치에 데이터 출력 커맨드를 전송하여, 해당 반도체 메모리 장치로 전송된 프로그램 데이터의 비트 플립 발생 여부를 결정할 수 있다.
채널 유휴 시간 동안 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 중 적어도 하나에 데이터 출력 커맨드를 전송하고, 메모리 컨트롤러(200) 수신되는 프로그램 데이터를 분석하여 비트 플립 여부를 결정하는 과정은 도 9b 내지 도 9d, 또는 도 11d 내지 도 11e를 참조하여 설명한 것과 마찬가지로 수행될 수 있다.
도 16은 도 14의 저장 장치의 동작 방법을 나타내는 순서도이다.
도 16을 참조하면, 저장 장치(1001)의 동작 방법은 채널(CH)을 공유하는 복수의 반도체 메모리 장치들(101~104, Chip 1~Chip 4)에 프로그램 데이터 및 프로그램 커맨드를 전달하는 단계(S310), 채널(CH)의 상태를 확인하는 단계(S320), 채널(CH) 상태의 확인 결과(S330) 채널이 유휴 상태인 경우 하나 이상의 반도체 메모리 장치에 대한 프로그램 동작의 완료 여부를 판단하는 단계(S340), 모든 반도체 메모리 장치들(101~104, Chip 1~Chip 4)이 프로그램 동작 중인 경우, 복수의 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 중 선택된 메모리 장치에 데이터 출력 커맨드를 전달하는 단계(S350), 선택된 메모리 장치에 대응하는 프로그램 데이터를 수신하는 단계(S360), 선택된 메모리 장치의 프로그램 데이터의 변경을 확인하는 단계(S370)를 포함한다.
단계(S310)에서는 채널(CH)을 공유하는 복수의 반도체 메모리 장치들(101~104, Chip 1~Chip 4)에 프로그램 데이터 및 프로그램 커맨드를 전달된다. 예를 들어, 도 15의 기간(t0~t8) 동안 프로그램 데이터 및 프로그램 커맨드가 채널을 공유하는 복수의 반도체 메모리 장치들(101~104, Chip 1~Chip 4)에 전달될 수 있다.
단계(S320)에서는 채널 상태를 확인한다. 한편, 채널이 유휴 상태인지 확인한 결과(S330), 채널이 유휴 상태가 아닌 경우 단계(S320)로 되돌아간다. 예를 들어, 도 15의 기간(t0~t8)에는 채널이 사용 중이므로 단계(S330)의 판단 결과 단계(S320)로 진행할 수 있다.
채널이 유휴 상태인 경우 단계(S340)로 진행한다. 채널이 유휴 상태이더라도, 채널과 연결된 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 중 어느 하나에 대한 프로그램 동작이 완료되면 단계(S310)로 진행하여 프로그램 동작이 완료된 반도체 메모리 장치에 추가적인 후속 프로그램 커맨드 및 프로그램 데이터를 전달하게 된다. 예를 들어, 도 15의 시간(t9)에서 제1 반도체 메모리 장치(101, Chip 1)에 대한 프로그램 동작이 완료되었으므로, 제5 프로그램 커맨드(CMD5) 및 제5 프로그램 데이터(DATA5)가 채널(CH)을 통해 제1 반도체 메모리 장치(101, Chip 1)로 전달될 것이다.
단계(S340)의 판단 결과 채널과 연결된 모든 반도체 메모리 장치들이 프로그램 동작을 수행하는 중인 것으로 판단되면 단계(S350)로 진행한다. 즉, 도 15의 기간(t8~t9)에서와 같이 채널 유휴 상태이므로, 채널과 연결된 반도체 메모리 장치들(101~104, Chip 1~Chip 4) 중 선택된 반도체 메모리 장치에 데이터 출력 커맨드를 전달할 수 있다.
단계(S350)에서는 하나의 반도체 메모리 장치에 데이터 출력 커맨드가 전달될 수도 있으나, 둘 이상의 반도체 메모리 장치에 데이터 출력 커맨드가 전달될 수도 있고, 채널과 연결된 모든 메모리 장치들에 데이터 출력 커맨드가 전달될 수도 있다. 반도체 메모리 장치들이 채널을 공유하므로, 둘 이상의 반도체 메모리 장치에 데이터 출력 커맨드가 전달되는 경우, 순차적으로 데이터 출력 커맨드가 대응하는 반도체 메모리 장치로 전달될 것이다.
이후 단계(S360)에서는 데이터 출력 커맨드가 전달된 반도체 메모리 장치로부터 프로그램 데이터를 수신한다. 이후 단계(S370)에서는 선택된 메모리 장치의 프로그램 데이터의 변경 여부를 확인한다. 일 실시 예에서, 도 8 및 도 9a 내지 도 9d를 참조하여 설명한 바와 같이 원본 데이터 및 수신 데이터를 비교하여 프로그램 데이터의 변경 여부를 확인할 수 있다. 다른 실시 예에서, 도 10 및 도 11a 내지 도 11e를 참조하여 설명한 바와 같이 수신 데이터에 대해 에러 정정 동작을 수행하여 에러 비트 수를 카운트함으로써 프로그램 데이터의 변경 여부를 확인할 수도 있다.
도 17은 도 1에 도시된 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 17을 참조하면, 메모리 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 메모리 컨트롤러(200)는 도 1의 메모리 컨트롤러(200)에 대응된다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 또한, 램(210)은 반도체 메모리 장치(100)로 전달할 커맨드들을 임시 저장하는 커맨드 큐로서 이용될 수도 있다. 예시적인 실시 예로서, 도 7의 버퍼 메모리(410)는 도 17의 램(210)으로서 구현될 수 있다.
프로세싱 유닛(220)은 메모리 컨트롤러(200)의 제반 동작을 제어한다. 예시적인 실시 예로서, 도 8의 데이터 비교부(431)는 프로세싱 유닛(220)에 의해 실행되는 펌웨어(Firmware)의 형태로서 구현될 수 있다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 도 10의 에러 정정부(433)는 도 17의 에러 정정 블록(250)으로서 구성될 수 있다.
메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 18을 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 18에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 18을 참조하여 설명된 메모리 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 19는 도 18을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙 처리 장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 19에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 19에서, 도 18을 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는, 도 17을 참조하여 설명된 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100~104: 반도체 메모리 장치 200: 메모리 컨트롤러
300: 호스트 410: 버퍼 메모리
430: 데이터 변경 판단부 1000, 1001: 저장 장치

Claims (20)

  1. 반도체 메모리 장치의 프로그램 동작을 제어하기 위해 제1 프로그램 데이터를 상기 반도체 메모리 장치로 전달하는 메모리 컨트롤러로서:
    상기 제1 프로그램 데이터의 전달 이후에 상기 반도체 메모리 장치로부터 수신되는 제2 프로그램 데이터를 저장하는 버퍼 메모리; 및
    상기 제2 프로그램 데이터를 분석하여 데이터의 변경 여부를 결정하는 데이터 변경 판단부를 포함하는, 메모리 컨트롤러.
  2. 제1 항에 있어서, 상기 메모리 컨트롤러는 상기 제1 프로그램 데이터를 상기 반도체 메모리 장치로 전달한 이후에 데이터 출력 커맨드를 상기 반도체 메모리 장치로 전달하고,
    상기 제2 프로그램 데이터는 상기 데이터 출력 커맨드에 응답하여 상기 반도체 메모리 장치로부터 수신되는 것을 특징으로 하는, 메모리 컨트롤러.
  3. 제2 항에 있어서, 상기 버퍼 메모리는:
    상기 제1 프로그램 데이터를 저장하는 원본 데이터 저장부; 및
    상기 제2 프로그램 데이터를 저장하는 수신 데이터 저장부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. 제3 항에 있어서, 상기 데이터 변경 판단부는 상기 제1 프로그램 데이터 및 상기 제2 프로그램 데이터를 비교하는 데이터 비교부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  5. 제4 항에 있어서, 상기 데이터 비교부는, 상기 제1 프로그램 데이터 및 상기 제2 프로그램 데이터의 상이한 비트 수가 제1 임계값보다 크거나 같은 경우, 데이터가 변경된 것으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. 제2 항에 있어서, 상기 버퍼 메모리는 상기 제2 프로그램 데이터를 저장하는 수신 데이터 저장부를 포함하고,
    상기 데이터 변경 판단부는 상기 제2 프로그램 데이터에 대한 에러 정정 동작을 수행하는 에러 정정부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  7. 제6 항에 있어서, 상기 에러 정정부는 상기 제2 프로그램 데이터에 포함된 에러 비트 수를 카운트하고,
    상기 에러 비트 수가 제2 임계값보다 크거나 같은 경우, 데이터가 변경된 것으로 결정하도록 구성되는 것을 특징으로 하는, 메모리 컨트롤러.
  8. 제1 반도체 메모리 장치;
    상기 제1 반도체 메모리 장치와 채널을 공유하는 제2 반도체 메모리 장치; 및
    상기 채널을 통해 상기 제1 및 제2 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하는 저장 장치로서,
    상기 메모리 컨트롤러는:
    상기 제1 반도체 메모리 장치에 제1 프로그램 커맨드 및 제1 프로그램 데이터를 전송하고,
    상기 제2 반도체 메모리 장치에 제2 프로그램 커맨드 및 제2 프로그램 데이터를 전송하며,
    상기 제1 프로그램 커맨드에 따른 상기 제1 반도체 메모리 장치의 제1 프로그램 동작 및 상기 제2 프로그램 커맨드에 따른 상기 제2 반도체 메모리 장치의 제2 프로그램 동작이 수행되는 동안, 상기 채널의 유휴 시간에 상기 제1 반도체 메모리 장치 및 상기 제2 반도체 메모리 장치 중 어느 하나에 데이터 출력 커맨드를 전송하도록 구성되는, 저장 장치.
  9. 제8 항에 있어서, 상기 메모리 컨트롤러는:
    상기 데이터 출력 커맨드에 대응하는 제3 프로그램 데이터를 저장하는 버퍼 메모리; 및
    상기 제3 프로그램 데이터를 분석하여 데이터의 변경 여부를 결정하는 데이터 변경 판단부를 포함하는 것을 특징으로 하는, 저장 장치.
  10. 제9 항에 있어서, 상기 버퍼 메모리는:
    상기 제1 프로그램 데이터 및 제2 프로그램 데이터 중 적어도 하나를 저장하는 원본 데이터 저장부; 및
    상기 제3 프로그램 데이터를 저장하는 수신 데이터 저장부를 포함하는 것을 특징으로 하는, 저장 장치.
  11. 제10 항에 있어서, 상기 메모리 컨트롤러는 제1 반도체 메모리 장치에 상기 데이터 출력 커맨드를 전송하고,
    상기 원본 데이터 저장부는 상기 제1 반도체 메모리 장치로부터 수신되는 상기 제3 프로그램 데이터를 저장하며,
    상기 데이터 변경 판단부는, 상기 제1 프로그램 데이터 및 상기 제3 프로그램 데이터를 비교하여, 상이한 비트 수가 제1 임계값보다 크거나 같은 경우, 데이터가 변경된 것으로 결정하는 데이터 비교부를 포함하는 것을 특징으로 하는, 저장 장치.
  12. 제10 항에 있어서, 상기 메모리 컨트롤러는 제2 반도체 메모리 장치에 상기 데이터 출력 커맨드를 전송하고,
    상기 원본 데이터 저장부는 상기 제2 반도체 메모리 장치로부터 수신되는 상기 제3 프로그램 데이터를 저장하며,
    상기 데이터 변경 판단부는, 상기 제2 프로그램 데이터 및 상기 제3 프로그램 데이터를 비교하여, 상이한 비트 수가 제1 임계값보다 크거나 같은 경우, 데이터가 변경된 것으로 결정하는 데이터 비교부를 포함하는 것을 특징으로 하는, 저장 장치.
  13. 제9 항에 있어서, 상기 버퍼 메모리는 상기 제3 프로그램 데이터를 저장하는 수신 데이터 저장부를 포함하고,
    상기 데이터 변경 판단부는 상기 제3 프로그램 데이터에 포함된 에러 비트 수를 카운트하여, 상기 에러 비트 수가 제2 임계값보다 크거나 같은 경우, 데이터가 변경된 것으로 결정하는 에러 정정부를 포함하는 것을 특징으로 하는, 저장 장치.
  14. 반도체 메모리 장치에 프로그램 커맨드 및 제1 프로그램 데이터를 전달하는 단계;
    상기 반도체 메모리 장치에 데이터 출력 커맨드를 전달하는 단계;
    상기 반도체 메모리 장치로부터 제2 프로그램 데이터를 수신하는 단계; 및
    상기 제2 프로그램 데이터를 분석하여, 프로그램 데이터의 변경 여부를 결정하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  15. 제14 항에 있어서, 상기 프로그램 데이터의 변경 여부를 판단하는 단계는:
    상기 제1 프로그램 데이터 및 수신된 상기 제2 프로그램 데이터를 비교하는 단계; 및
    상기 제1 프로그램 데이터 및 상기 제2 프로그램 데이터의 상이한 비트 수가 제1 임계값보다 크거나 같은 경우, 프로그램 데이터가 변경된 것으로 결정하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  16. 제14 항에 있어서, 상기 프로그램 데이터의 변경 여부를 판단하는 단계는:
    수신된 상기 제2 프로그램 데이터에 대하여 에러 정정 동작을 수행하는 단계; 및
    상기 에러 정정 동작의 수행 결과, 검출된 에러 비트 수가 제2 임계값보다 크거나 같은 경우, 프로그램 데이터가 변경된 것으로 결정하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  17. 채널을 공유하는 복수의 반도체 메모리 장치들의 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서,
    상기 복수의 메모리 장치들에 각각 대응하는 프로그램 데이터 및 프로그램 커맨드를 전달하는 단계;
    상기 채널의 상태를 확인하는 단계;
    상기 채널이 유휴 상태인 경우, 상기 복수의 반도체 메모리 장치들 중 어느 하나에 데이터 출력 커맨드를 전달하는 단계;
    상기 데이터 출력 커맨드에 대응하는 프로그램 데이터를 수신하는 단계; 및
    상기 수신된 프로그램 데이터를 분석하여 데이터의 변경 여부를 확인하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  18. 제17 항에 있어서, 상기 복수의 반도체 메모리 장치들 중 어느 하나에 데이터 출력 커맨드를 전달하는 단계에서는,
    상기 채널을 공유하는 복수의 메모리 장치들이 모두 프로그램 동작을 수행하는 경우에만 상기 데이터 출력 커맨드가 전달되는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  19. 제18 항에 있어서, 상기 수신된 프로그램 데이터를 분석하여 데이터의 변경 여부를 확인하는 단계에서는, 상기 수신된 프로그램 데이터를 원본 데이터와 비교하여, 상이한 비트 수가 제1 임계값보다 크거나 같은 경우 데이터가 변경된 것으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  20. 제18 항에 있어서, 상기 수신된 프로그램 데이터를 분석하여 데이터의 변경 여부를 확인하는 단계에서는, 상기 수신된 프로그램 데이터에 대한 에러 정정 동작을 수행하여, 에러 비트 수가 제2 임계값보다 크거나 같은 경우 데이터가 변경된 것으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
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