KR20220129377A - 반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법 - Google Patents

반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법 Download PDF

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KR20220129377A
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Abstract

본 기술은 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법을 제공한다. 상기 컨트롤러의 동작 방법은, 적어도 하나의 리드 전압을 포함하는 리드 전압 세트를 이용하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 반도체 메모리 장치로부터 리드 데이터를 수신하는 단계 및 상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수를 상기 리드 데이터로부터 카운트하여 상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계를 포함한다.

Description

반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법 {CONTROLLER FOR CONTROLLER SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 리드 성능이 향상된 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 의해, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법이 제공된다. 상기 컨트롤러의 동작 방법은, 적어도 하나의 리드 전압을 포함하는 리드 전압 세트를 이용하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계, 상기 반도체 메모리 장치로부터 리드 데이터를 수신하는 단계 및 상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수를 상기 리드 데이터로부터 카운트하여 상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계를 포함한다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은 상기 수신한 리드 데이터에 대한 에러 정정 동작을 수행하는 단계를 더 포함할 수 있다. 상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계는, 상기 에러 정정 동작의 수행 결과 에러 정정에 실패하였다는 판단에 응답하여 수행될 수 있다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은, 상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계 이후에, 상기 변경된 리드 전압 세트를 이용하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 리드 전압 세트는 제1 내지 제N 리드 전압(여기서, N은 1 이상의 자연수)을 포함할 수 있다. 상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계는, 제1 내지 제N 리드 전압 중 제i 리드 전압(여기서, i는 1보다 크거나 같고 N보다 작거나 같은 자연수)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 카운트하는 단계, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 제i 하방 임계값과 비교하는 단계 및 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 하방 임계값보다 작다는 결정에 응답하여, 상기 제i 리드 전압을 증가시키는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 하방 임계값보다 작다는 결정에 응답하여, 상기 제i 리드 전압을 증가시키는 단계에서는, 미리 결정된 전압값만큼 상기 제i 리드 전압을 증가시킬 수 있다.
일 실시 예에서, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 하방 임계값보다 작다는 결정에 응답하여, 상기 제i 리드 전압을 증가시키는 단계에서는, 상기 제i 하방 임계값과, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수의 차이에 따라 결정되는 전압값만큼 상기 제i 리드 전압을 증가시킬 수 있다.
일 실시 예에서, 상기 리드 전압 세트는 제1 내지 제N 리드 전압(여기서, N은 1 이상의 자연수)을 포함할 수 있다. 상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계는, 제1 내지 제N 리드 전압 중 제i 리드 전압(여기서, i는 1보다 크거나 같고 N보다 작거나 같은 자연수)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 카운트하는 단계, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 제i 상방 임계값과 비교하는 단계 및 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 상방 임계값보다 크다는 결정에 응답하여, 상기 제i 리드 전압을 감소시키는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 상방 임계값보다 크다는 결정에 응답하여, 상기 제i 리드 전압을 감소시키는 단계에서는, 미리 결정된 전압값만큼 상기 제i 리드 전압을 감소시킬 수 있다.
일 실시 예에서, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 상방 임계값보다 크다는 결정에 응답하여, 상기 제i 리드 전압을 감소시키는 단계에서는, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수와, 상기 제i 하방 임계값과의 차이에 따라 결정되는 전압값만큼 상기 제i 리드 전압을 감소시킬 수 있다.
본 발명의 다른 실시 예에 의해, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러가 제공된다. 상기 컨트롤러는 리드 전압 제어부 및 메모리 셀 카운터를 포함한다. 상기 리드 전압 제어부는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 리드 동작시 사용되는 리드 전압 세트에 포함되는 적어도 하나의 리드 전압의 크기를 제어한다. 상기 메모리 셀 카운터는 상기 반도체 메모리 장치로부터 수신되는 리드 데이터에 기초하여, 상기 선택된 메모리 셀들 중 적어도 하나의 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수를 카운트한다. 상기 리드 전압 제어부는, 상기 메모리 셀 카운터부터 수신되는 카운트 결과에 기초하여, 상기 적어도 하나의 리드 전압을 변경한다.
일 실시 예에서, 상기 컨트롤러는 상기 수신된 리드 데이터에 대한 에러 정정 동작을 수행하는 에러 정정 블록을 더 포함할 수 있다. 상기 수신된 리드 데이터에 대한 에러 정정에 실패하였다는 상기 에러 정정 블록의 판단에 응답하여, 상기 메모리 셀 카운터는 상기 선택된 메모리 셀들 중 적어도 하나의 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수를 카운트할 수 있다.
일 실시 예에서, 상기 리드 전압 세트는 제1 내지 제N 리드 전압(여기서, N은 1 이상의 자연수)을 포함할 수 있다. 상기 메모리 셀 카운터는 제1 내지 제N 리드 전압 중 제i 리드 전압(여기서, i는 1보다 크거나 같고 N보다 작거나 같은 자연수)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 카운트할 수 있다.
일 실시 예에서, 상기 리드 전압 제어부는, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 제i 하방 임계값과 비교하고, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 하방 임계값보다 작은 경우, 상기 제i 리드 전압을 증가시킬 수 있다.
일 실시 예에서, 상기 리드 전압 제어부는 미리 결정된 전압값만큼 상기 제i 리드 전압을 증가시킬 수 있다.
일 실시 예에서, 상기 리드 전압 제어부는, 상기 제i 하방 임계값과, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수의 차이에 따라 결정되는 전압값만큼 상기 제i 리드 전압을 증가시킬 수 있다.
일 실시 예에서, 상기 리드 전압 제어부는, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 제i 상방 임계값과 비교하고, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 상방 임계값보다 큰 경우, 상기 제i 리드 전압을 감소시킬 수 있다.
일 실시 예에서, 상기 리드 전압 제어부는 미리 결정된 전압값만큼 상기 제i 리드 전압을 감소시킬 수 있다.
일 실시 예에서, 상기 리드 전압 제어부는, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수와, 상기 제i 하방 임계값과의 차이에 따라 결정되는 전압값만큼 상기 제i 리드 전압을 감소시킬 수 있다.
본 기술은 리드 성능이 향상된 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압 분포를 나타내는 그래프이다.
도 8은 메모리 셀들의 문턱 전압 분포의 변화에 따라 리드 전압 세트를 변경하는 이유를 설명하기 위한 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 10은 도 9의 단계(S170)의 예시적인 실시 예를 나타내는 순서도이다.
도 11a, 도 11b, 도 11c 및 도 11d는 도 10의 실시 예에 따라 리드 전압을 변경하는 방법을 설명하기 위한 그래프들이다.
도 12는 도 9의 단계(S170)의 다른 예시적인 실시 예를 나타내는 순서도이다.
도 13a 및 도 13b는 도 12의 실시 예에 따라 리드 전압을 변경하는 방법을 설명하기 위한 그래프들이다.
도 14는 도 1의 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 15는 도 14의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16은 도 15를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트와 통신한다. 반도체 메모리 장치(100) 및 컨트롤러(200) 각각은 하나의 칩, 하나의 패키지, 하나의 장치로 제공될 수 있다. 또는 메모리 시스템(1000)은 하나의 저장 장치로서 제공될 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트로부터 데이터의 쓰기 요청 또는 읽기 요청 등을 수신하고, 수신한 요청들에 기초하여 반도체 메모리 장치(100)를 제어할 수 있다. 보다 구체적으로, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드들을 생성하고, 이를 반도체 메모리 장치(100)로 전송할 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
컨트롤러(200)는 리드 전압 제어부(210), 에러 정정 블록(230) 및 메모리 셀 카운터(250)를 포함한다.
리드 전압 제어부(210)는 반도체 메모리 장치(100)에 저장된 데이터를 읽기 위한 리드 전압들을 관리 및 조절할 수 있다. 예를 들어, 반도체 메모리 장치(100)로부터 리드된 데이터가 에러 정정 블록(230)에 의해 정정되지 않는 경우, 리드 전압 제어부(210)는 반도체 메모리 장치(100)의 리드 동작에 사용되는 적어도 하나의 리드 전압을 조절할 수 있다. 본 발명에 의하면, 리드 전압 제어부(210)는 메모리 셀 카운터(250)에 의해 카운트되는, 특정 리드 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 기초로, 반도체 메모리 장치(100)의 리드 동작에 사용되는 리드 전압을 조절할 수 있다.
에러 정정 블록(230)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 리드 전압 제어부(210)는 에러 정정 블록(230)의 에러 검출 결과에 따라 리드 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예를 들어, 에러 정정 블록(230)은 반도체 메모리 장치(100)에 저장될 데이터에 대하여 에러 정정 코드를 생성할 수 있다. 생성된 에러 정정 코드는 데이터와 함께 반도체 메모리 장치(100)에 저장될 수 있다. 이 후, 에러 정정 블록(230)은 저장된 에러 정정 코드를 기반으로 반도체 메모리 장치(100)로부터 읽은 데이터의 에러를 검출하고, 정정할 수 있다. 예시적으로, 에러 정정 블록(230)은 소정의 에러 정정 능력을 갖는다. 에러 정정 블록(230)의 에러 정정 능력을 초과하는 에러 비트(또는 페일 비트)를 포함하는 데이터는 'UECC(Uncorrectable ECC) 데이터'라 불린다. 반도체 메모리 장치(100)로부터 읽은 데이터가 UECC 데이터인 경우, 리드 전압 제어부(210)는 리드 전압들을 조절하여 리드 동작을 다시 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다.
메모리 셀 카운터(250)는 반도체 메모리 장치(100)로부터 수신되는 리드 데이터에 기초하여, 특정 리드 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 카운트할 수 있다. 위와 같은 카운트 동작의 결과는 리드 전압 제어부(210)로 전달된다. 리드 전압 제어부(210)는 메모리 셀 카운터(250)로부터 수신되는 카운트 결과에 기초하여, 반도체 메모리 장치(100)의 리드 동작에 사용되는 리드 전압을 조절할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다. 반도체 메모리 장치(100)에 전원이 공급되면, 캠 블록에 저장된 정보들은 주변 회로에 의해 독출되고, 주변 회로는 독출된 정보에 따라 설정된 조건으로 메모리 셀들의 데이터 입출력 동작을 수행하도록 메모리 셀 어레이를 제어할 수 있다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압 분포를 나타내는 그래프이다. 본 발명은 멀티-레벨 셀 뿐만 아니라 싱글 레벨 셀(single-level cell; SCL), 트리플-레벨 셀(triple-level cell; TLC), 쿼드-래벨 셀(quad-level cell; QLC) 등에도 적용 가능하나, 논의의 편의를 위해 멀티-레벨 셀을 기준으로 설명하기로 한다. 도 7을 참조하면, 예시적인 논리 코드에 따라 4개의 문턱 전압 상태가 맵핑되는 실시 예가 도시되어 있다. 도 8의 예시에 의하면, LSB(Least Significant Bit)가 1, MSB(Most Significant Bit)가 1인 메모리 셀의 경우 소거 상태(E)를 유지한다. LSB가 1, MSB가 0인 메모리 셀의 경우 제1 프로그램 상태(PV1)로 프로그램 된다. LSB가 0, MSB가 0인 메모리 셀의 경우 제2 프로그램 상태(PV2)로 프로그램 된다. LSB가 0, MSB가 1인 메모리 셀의 경우 제3 프로그램 스테이트(PV3)로 프로그램 된다. 즉, 도 7에 도시된 논리 코드는 LSB - MSB 순서를 기준으로 “1 1”의 데이터는 소거 상태(E)로, “1 0”의 데이터는 제1 프로그램 상태(PV1)로, “0 0”의 데이터는 제2 프로그램 상태(PV2)로, “0 1”의 데이터는 제3 프로그램 상태(PV3)로 맵핑한다. 다만, 이는 예시적인 것으로서, 도 8에 도시된 것과 다른 다양한 논리 코드가 사용될 수 있다.
도 7의 예시에서, 멀티-레벨 셀에 대한 리드 동작을 위해 제1 내지 제3 리드 전압(R10, R20, R30)이 사용될 수 있다. 즉, 제1 리드 전압(R10)보다 작은 문턱 전압을 갖는 메모리 셀들은 소거 상태(E)의 메모리 셀로 판별되고, 제1 리드 전압(R10)보다 크고 제2 리드 전압(R20)보다 작은 문턱 전압을 갖는 메모리 셀들은 제1 프로그램 상태(PV1)의 메모리 셀로 판별될 수 있다. 한편, 제2 리드 전압(R20)보다 크고 제3 리드 전압(R30)보다 작은 문턱 전압을 갖는 메모리 셀들은 제2 프로그램 상태(PV2)의 메모리 셀로 판별되고, 제3 리드 전압(R30)보다 큰 문턱 전압을 갖는 메모리 셀들은 제3 프로그램 상태(PV3)의 메모리 셀로 판별될 수 있다.
본 명세서에서, 하나의 페이지에 포함된 메모리 셀들에 저장된 데이터를 리드하기 위해 사용되는 리드 전압들의 집합을 “리드 전압 세트”로 지칭할 수 있다. 예를 들어, 도 7에 도시된 것과 같이 멀티-레벨 셀에 저장된 데이터를 리드하기 위해서는 제1 내지 제3 리드 전압(R10, R20, R30)이 필요할 수 있다. 즉, 멀티-레벨 셀에 저장된 데이터를 리드하기 위한 리드 전압 세트는 제1 내지 제3 리드 전압(R10, R20, R30)을 포함할 수 있다. 마찬가지로, 트리플-레벨 셀(TLC)에 저장된 데이터를 리드하기 위한 리드 전압 세트는 제1 내지 제7 리드 전압을 포함할 수 있으며, 쿼드-레벨 셀(QLC)에 저장된 데이터를 리드하기 위한 리드 전압 세트는 제1 내지 제15 리드 전압을 포함할 수 있다.
도 8은 메모리 셀들의 문턱 전압 분포의 변화에 따라 리드 전압 세트를 변경하는 이유를 설명하기 위한 그래프이다.
도 8을 참조하면, 프로그램 동작이 완료된 이후 일정 시간이 지나 메모리 셀들의 문턱 전압 분포가 변경된 상태가 도시되어 있다. 프로그램 동작이 완료된 직후에는, 도 7에 도시된 것과 같이 각 상태들(E, PV1, PV2, PV3)의 문턱 전압 분포가 좁게 형성될 수 있다. 그러나, 도 8에 도시된 바와 같이, 프로그램 동작이 완료되고 일정 시간이 지나면 메모리 셀들의 문턱 전압 분포 상태가 변경될 수 있다. 즉, 도 7에 도시된 소거 상태(E) 및 제1 내지 제3 프로그램 상태(PV1~PV3)의 문턱 전압 분포가 도 8에 도시된 소거 상태(E') 및 제1 내지 제3 프로그램 상태(PV1'~PV3')의 문턱 전압 분포로 변경될 수 있다. 도 8의 경우, 도 7보다 문턱 전압 분포가 열화되어 리드 동작에 에러가 발생할 수 있다. 도 7에서 리드 동작에 사용되는 제1 내지 제3 리드 전압(R10~R30)을 이용하여 도 8에 도시된 문턱 전압 분포를 갖는 메모리 셀들의 데이터를 리드할 때, 리드된 데이터에는 다수의 에러 비트가 포함될 수 있다. 이 경우, 리드된 데이터에 대해 에러 정정 동작을 수행하는 경우, 에러 정정이 불가능한 경우가 발생한다. 이에 따라, 데이터 리드를 위해 리드 전압 세트에 포함된 리드 전압 중 적어도 하나의 리드 전압이 변경될 필요가 있다.
메모리 셀들의 문턱 전압 분포의 열화 양상은 어느 한가지 방식으로만 나타나지 않는다. 즉, 실패없이 리드 동작을 수행하기 위해 리드 전압 세트에 포함된 리드 전압들 중 어느 리드 전압은 증가될 필요가 있고, 다른 어느 리드 전압은 감소될 필요가 있을 수 있다.
본 발명에 따른 컨트롤러 및 그 동작 방법에 의하면, 리드 데이터에 대한 에러 정정 실패 이후 리드 전압 세트의 리드 전압 변경 시, 리드 데이터를 기초로 각 리드 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수를 카운트한다. 한편, 본 발명에 따른 컨트롤러 및 그 동작 방법에 의하면, 카운트 된 메모리 셀들의 개수에 기초하여 리드 전압 세트에 포함된 리드 전압들 중 적어도 하나의 리드 전압을 변경한다. 이에 따라, 빠르고 효율적으로 리드 전압을 변경할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법은, 리드 전압 세트를 이용하여 리드 동작을 수행하도록 반도체 메모리 장치를 제어하는 단계(S110), 반도체 메모리 장치로부터 리드 데이터를 수신하는 단계(S130), 수신한 리드 데이터에 대한 에러 정정 동작을 수행하는 단계(S150), 에러 정정 성공 여부를 판단하는 단계(S170) 및 에러 정정 실패 시(S170: 아니오), 리드 전압 세트에 포함된 적어도 하나의 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수를 카운트하여, 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계를 포함한다(S190).
단계(S110)에서, 컨트롤러(200)는 리드 대상으로 선택된 페이지에 대응하는 어드레스 및 상기 선택된 페이지에 포함된 메모리 셀들에 저장된 데이터를 리드하기 위한 리드 커맨드를 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 리드 커맨드에 응답하여, 어드레스에 대응하는 페이지에 포함된 메모리 셀들에 대한 리드 동작을 수행할 수 있다. 한편, 반도체 메모리 장치(100)는 리드 동작에 의해 생성된 리드 데이터를 컨트롤러(200)로 전달할 것이다. 이에 따라, 컨트롤러(200)는 반도체 메모리 장치(100)로부터 리드 데이터를 수신하게 된다(S130).
단계(S150)에서, 컨트롤러(200)의 에러 정정 블록(230)은 수신한 리드 데이터에 대한 에러 정정 동작을 수행할 수 있다. 에러 정정 동작이 성공하는 경우(S170: 예), 리드 동작이 종료될 수 있다.
한편, 에러 정정 동작이 실패하는 경우(S170: 아니오), 단계(S190)에서 메모리 셀 카운터(250)는 리드 전압 세트에 포함된 적어도 하나의 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수를 카운트하고, 리드 전압 제어부(210)는 카운트 결과에 기초하여 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경할 수 있다. 이후 컨트롤러(200)는 변경된 리드 전압을 포함하는 리드 전압 세트를 이용하여 리드 동작을 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다(S110). 단계(S190)의 구체적인 실시 예들에 대해서는 도 10 및 도 12를 참조하여 후술하기로 한다.
도 9를 참조하면, 단계들(S110, S130, S150, S170, S190)은 에러 정정 동작이 성공할 때까지 반복 수행될 수 있다. 에러 정정 동작이 반복하여 실패하는 경우 도 9의 단계들(S110, S130, S150, S170, S190)이 무한이 반복되는 것을 방지하기 위해, 일정 횟수만큼 리드 전압이 변경되는 경우, 즉 단계(S190)이 일정 횟수만큼 수행되는 경우에는 단계(S170)의 판단 결과 에러 정정 동작이 실패하더라도 리드 동작을 종료하도록 할 수 있다.
도 10은 도 9의 단계(S170)의 예시적인 실시 예를 나타내는 순서도이다.
도 10을 참조하면, 먼저 단계(S210)에서 i 값을 초기화한다. i 값은 리드 전압 세트에 포함된 복수의 리드 전압들 중, 변경 여부를 판단하는 대상이 되는 리드 전압을 가리키는 숫자일 수 있다. 전술한 바와 같이, 멀티-레벨 셀의 리드 동작을 위해 제1 내지 제3 리드 전압이 사용될 수 있다. 이에 따라, 멀티-레벨 셀의 리드 동작의 경우 i 값은 1 내지 3일 수 있다. 따라서, 단계(S210)에서는 i 값을 1로 초기화할 수 있다.
단계(S220)에서는 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NCi)를 카운트한다. i값이 현재 1이므로, 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)를 카운트한다.
제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)는, 반도체 메모리 장치로부터 수신된 리드 데이터에서 LSB와 MSB가 각각 “1 1”인 비트-쌍(Bit-pair)의 개수를 카운트하여 얻을 수 있다. 즉, 리드 데이터의 LSB 페이지 데이터에서 비트 값이 “1”인 컬럼들과, MSB 페이지 데이터에서 비트 값이 “1”인 컬럼들의 교집합의 원소 개수를 카운트하면, 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)를 계산할 수 있다.
논의의 편의를 위해, 리드 대상 페이지에 포함된 메모리 셀들의 개수가 400개인 경우를 가정하기로 한다. 데이터 랜더마이징을 통해, 각 문턱 전압 상태에 포함되는 메모리 셀들의 개수는 서로 거의 동일하다. 즉, 소거 상태(E), 제1 내지 제3 프로그램 상태(PV1~PV3) 각각에 속하는 메모리 셀들의 개수는 이상적으로 100개가 될 것이다.
도 7을 참조하면, 소거 상태(E)의 메모리 셀의 개수가 100개이고, 제1 내지 제3 프로그램 상태(PV1~PV3) 각각에 속하는 메모리 셀들의 개수가 각각 100개인 경우, 제1 리드 전압(R10)보다 낮은 문턱 전압을 갖는 메모리 셀들은 100개가 될 것이다. 도 8에 도시된 것과 같이, 제1 리드 전압(R10)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수가 100개보다 상대적으로 작은 값인 경우, 제1 리드 전압(R10)을 증가시키는 것이 후속 리드 동작의 정확성을 높이는 데에 도움이 된다. 반대로, 제1 리드 전압(R10)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수가 100개보다 상대적으로 큰 값인 경우, 제1 리드 전압(R10)을 감소시키는 것이 후속 리드 동작의 정확성을 높이는 데에 도움이 된다.
그러나, 리드 결과 제1 리드 전압(R10)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수가 100개와 큰 차이가 없는 경우라면, 제1 리드 전압(R10)을 변경시키지 않는 것이 후속 리드 동작의 정확성을 높이는 데에 보다 더 도움이 될수 있다. 예를 들어, 제1 리드 전압(R10)보다 낮은 문턱 전압을 갖는 메모리 셀들의 개수가 98개 또는 99개인 경우, 제1 리드 전압(R10)은 실질적으로 소거 상태(E')와 제1 프로그램 상태(PV1')에 의해 형성되는 밸리(valley) 근방에 있음을 알 수 있다. 따라서, 이 경우에는 제1 리드 전압을 변경하지 않는 것이 후속 리드 동작의 정확성을 높이는 데에 도움이 될 수 있다.
따라서, 본 발명의 실시 예에 따른 컨트롤러(200) 및 그 동작 방법에 의하면, 제i 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수가 하방 임계값(NLTHi)보다 작거나, 상방 임계값(NHTHi)보다 큰 경우에 제i 리드 전압을 변경한다.
예를 들어, 소거 상태(E)의 메모리 셀의 개수가 100개이고, 제1 내지 제3 프로그램 상태(PV1~PV3) 각각에 속하는 메모리 셀들의 개수가 각각 100개인 예시에서, 제1 리드 전압에 대응하는 하방 임계값(NLTH1)은 100보다 10이 작은 90의 값을 가질 수 있고, 상방 임계값(NHTH1)은 100보다 10이 큰 110의 값을 가질 수 있다.
도 10의 단계(S230)에서 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1), 예를 들어 90보다 작은지 여부를 판단한다. 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 작은 경우(S230: 예), 제1 리드 전압을 미리 정해진 전압값(ΔV)만큼 증가시킨다(S240).
제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 작지 않은 경우(S230: 아니오), 단계(S250)로 진행하여 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 상방 임계값(NHTH1), 예를 들어 110보다 큰지 여부를 판단한다. 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 상방 임계값(NHTH1)보다 큰 경우(S250: 예), 제1 리드 전압을 미리 정해진 전압값(ΔV)만큼 감소시킨다(S260).
도 10의 단계들(S230, S240, S250, S260)을 참조하면, 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 작은 경우 제1 리드 전압을 미리 정해진 전압값(ΔV)만큼 증가시키고, 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 크거나 같고 제1 상방 임계값(NHTH1)보다 작거나 같은 경우에는 제1 리드 전압을 변경하지 않는다. 한편, 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 상방 임계값(NHTH1)보다 큰 경우 제1 리드 전압을 미리 정해진 전압값(ΔV)만큼 감소시킨다(S260). 이에 따라, 1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 이상적인 값인 100개를 기준으로, 10 이상의 차이를 갖는 경우에 제1 리드 전압을 변경한다.
이후, 단계(S270)에서 현재의 i값이 리드 전압 세트 내 리드 전압의 개수(NPV)보다 작은지 여부를 판단한다. 멀티-레벨 셀의 경우, 상기 NPV 값은 3이다. 트리플-레벨 셀의 경우 NPV 값은 7이다. 쿼드-레벨 셀의 경우, NPV 값은 15이다. 현재 i값은 1로서 3보다 작으므로, 단계(S280)로 진행하여 i값을 2로 증가 시킨다. 이후 단계(S220)로 진행하여, 제2 리드 전압(R20)에 대하여 단계들(S220, S230, S240, S250, S260)을 수행한다. 즉, 제2 리드 전압(R20)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC2)가 제2 하방 임계값(NLTH2)보다 작은 경우 제2 리드 전압을 미리 정해진 전압값(ΔV)만큼 증가시키고, 제2 리드 전압(R20)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC2)가 제2 하방 임계값(NLTH2)보다 크거나 같고 제2 상방 임계값(NHTH2)보다 작거나 같은 경우에는 제2 리드 전압을 변경하지 않는다. 한편, 제2 리드 전압(R20)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC2)가 제2 상방 임계값(NHTH2)보다 큰 경우 제2 리드 전압을 미리 정해진 전압값(ΔV)만큼 감소시킨다(S260). 이에 따라, 2 리드 전압(R20)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC2)가 이상적인 값인 200개를 기준으로, 10 이상의 차이를 갖는 경우에 제1 리드 전압을 변경한다.
이후, 제3 리드 전압에 대해서도 마찬가지 동작이 수행될 수 있다. 소거 상태(E)의 메모리 셀의 개수가 100개이고, 제1 내지 제3 프로그램 상태(PV1~PV3) 각각에 속하는 메모리 셀들의 개수가 각각 100개인 예시에서, 제1 하방 및 상방 임계값(NLTH1, NHTH1), 제2 하방 및 상방 임계값(NLTH2, NHTH2) 및 제3 하방 및 상방 임계값(NLTH3, NHTH3)의 일 예는 다음 표 1과 같다.
NLTH1 NHTH1 NLTH2 NHTH2 NLTH3 NHTH3
90 110 190 210 290 310
도 10에 도시된 순서도에 의해, 단계(S190)이 수행될 수 있다. 본 발명의 실시 예에 따른 컨트롤러 및 그 동작 방법에 의하면, 이후 변경된 리드 전압 세트를 이용하여 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다(S110). 에러 정정 동작이 또다시 실패하는 경우(S170: 아니오), 단계(S190)이 다시 수행될 수 있다.
도 11a, 도 11b, 도 11c 및 도 11d는 도 10의 실시 예에 따라 리드 전압을 변경하는 방법을 설명하기 위한 그래프들이다.
도 11a를 참조하면, 제1 리드 전압(R10)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 작고, 제2 리드 전압(R20)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC2)가 제2 하방 임계값(NLTH2)보다 작으며, 제3 리드 전압(R30)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC3)가 제3 상방 임계값(NLTH3)보다 크다. 이에 따라, 제1 리드 전압(R10) 및 제2 리드 전압(R20)은 미리 정해진 전압값(ΔV)만큼 증가하고, 제3 리드 전압(R30)은 미리 정해진 전압값(ΔV)만큼 감소한다.
도 11b를 참조하면, 변경된 제1 내지 제3 리드 전압(R11, R21, R31)이 도시되어 있다. 제1 내지 제3 리드 전압(R11, R21, R31)을 이용하여 리드 동작을 다시 수행한 결과 에러 정정 동작에 실패하는 경우(S170: 아니오), 도 10에 도시된 단계들이 다시 수행될 수 있다. 도 11b를 참조하면, 변경된 제1 리드 전압(R11)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 크거나 같고 제1 상방 임계값(NHTH1)보다 작거나 같다. 이에 따라, 제1 리드 전압(R11)은 다시 변경되지는 않는다. 반면, 도 11b를 참조하면, 제2 리드 전압(R21)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC2)가 제2 하방 임계값(NLTH2)보다 작고, 제3 리드 전압(R31)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC3)가 제3 상방 임계값(NLTH3)보다 크다. 이에 따라, 제2 리드 전압(R21)은 미리 정해진 전압값(ΔV)만큼 증가하고, 제3 리드 전압(R31)은 미리 정해진 전압값(ΔV)만큼 감소한다.
도 11c를 참조하면, 제1 리드 전압(R11) 및 변경된 제2 내지 제3 리드 전압(R22, R32)이 도시되어 있다. 제1 내지 제3 리드 전압(R11, R22, R32)을 이용하여 리드 동작을 다시 수행한 결과 에러 정정 동작에 실패하는 경우(S170: 아니오), 도 10에 도시된 단계들이 다시 수행될 수 있다. 도 11c를 참조하면, 제1 리드 전압(R11)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 크거나 같고 제1 상방 임계값(NHTH1)보다 작거나 같다. 이에 따라, 제1 리드 전압(R11)은 다시 변경되지는 않는다. 또한, 변경된 제2 리드 전압(R22)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC2)가 제2 하방 임계값(NLTH2)보다 크거나 같고 제2 상방 임계값(NHTH2)보다 작거나 같다. 이에 따라, 제2 리드 전압(R22)은 다시 변경되지는 않는다. 반면, 도 11c를 참조하면, 변경된 제3 리드 전압(R32)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC3)가 제3 상방 임계값(NLTH3)보다 크다. 이에 따라, 제3 리드 전압(R32)은 미리 정해진 전압값(ΔV)만큼 감소한다.
도 11d를 참조하면, 제1 리드 전압(R11), 제2 리드 전압(R22) 및 변경된 제3 리드 전압(R33)이 도시되어 있다. 제1 내지 제3 리드 전압(R11, R22, R33)을 이용하여 리드 동작을 다시 수행한 결과 에러 정정 동작에 실패하는 경우(S170: 아니오), 도 10에 도시된 단계들이 다시 수행될 수 있다. 도 11d를 참조하면, 제1 리드 전압(R11)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 크거나 같고 제1 상방 임계값(NHTH1)보다 작거나 같다. 이에 따라, 제1 리드 전압(R11)은 다시 변경되지는 않는다. 또한, 제2 리드 전압(R22)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC2)가 제2 하방 임계값(NLTH2)보다 크거나 같고 제2 상방 임계값(NHTH2)보다 작거나 같다. 이에 따라, 제2 리드 전압(R22)은 다시 변경되지는 않는다. 한편, 변경된 제3 리드 전압(R33)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC3)가 제3 하방 임계값(NLTH3)보다 크거나 같고 제3 상방 임계값(NHTH3)보다 작거나 같다. 이에 따라, 제3 리드 전압(R33)은 다시 변경되지는 않는다. 따라서, 리드 전압 세트는 변경되지 않으며, 따라서 전체 리드 동작이 종료될 수 있다.
도 10 및 도 11a 내지 도 11d를 참조하면, 제i 리드 전압보다 작은 문턱 값을 갖는 메모리 셀들의 개수(NCi)가 일정 범위 밖, 즉 제i 하방 임계값(NLTHi)과 제i 상방 임계값(NHTHi)으로 정의되는 범위 밖에 존재하는 경우 제i 리드 전압이 변경된다. 이 때, 도 10 및 도 11a 내지 도 11d에 도시된 실시 예에 의하면, NCi가 범위(NLTHi~NHTHi) 밖으로 벗어나는 정도와 무관하게, 제i 리드 전압은 미리 정해진 전압값(ΔV)만큼 변경된다. 다른 실시 예에서, 보다 정확한 리드 전압 변경을 위해, NCi가 범위(NLTHi~NHTHi) 밖으로 벗어나는 정도에 따라 제i 리드 전압의 변경 정도를 결정할 수 있다. 상기 실시 예에 대해서는 도 12, 도 13 및 도 13b를 참조하여 설명하기로 한다.
도 12는 도 9의 단계(S170)의 다른 예시적인 실시 예를 나타내는 순서도이다. 도 10의 단계(S240, S260)가 도 12에서 단계(S245, S265)로 각각 대체된 것을 제외하면, 도 12의 다른 단계들(S210, S220, S230, S250, S270, S280)은 도 10에서 설명한 것과 동일할 수 있다. 따라서, 중복되는 설명은 생략하기로 한다.
도 12를 참조하면, 먼저 단계(S210)에서 i 값을 초기화한다. 단계(S220)에서는 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NCi)를 카운트한다. i값이 현재 1이므로, 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)를 카운트한다.
도 10의 단계(S230)에서 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1), 예를 들어 90보다 작은지 여부를 판단한다. 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 작은 경우(S230: 예), 제1 하방 임계값(NLTH1)과 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)의 차이, 즉 “NLTH1-NC1” 값에 기초하여 제1 리드 전압을 증가시킨다(S245).
“NLTH1-NC1” 값이 상대적으로 큰 경우, 이는 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)으로부터 벗어난 정도가 상대적으로 크다는 것을 의미한다. 따라서, 이 경우 제1 리드 전압(R10)의 증가 폭을 상대적으로 크게 적용할 수 있다.
“NLTH1-NC1” 값이 상대적으로 작은 경우, 이는 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)으로부터 벗어난 정도가 상대적으로 작다는 것을 의미한다. 따라서, 이 경우 제1 리드 전압(R10)의 증가 폭을 상대적으로 작게 적용할 수 있다.
즉, 단계(S245)에서는, 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)으로부터 벗어난 정도에 대응하는 값만큼 제1 리드 전압을 증가시킬 수 있다.
제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 작지 않은 경우(S230: 아니오), 단계(S250)로 진행하여 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 상방 임계값(NHTH1), 예를 들어 110보다 큰지 여부를 판단한다. 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 상방 임계값(NHTH1)보다 큰 경우(S250: 예), 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)와 제1 상방 임계값(NHTH1)과의 차이, 즉 “NC1-NHTH1” 값에 기초하여 제1 리드 전압을 감소시킨다(S265).
“NC1-NHTH1” 값이 상대적으로 큰 경우, 이는 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 상방 임계값(NHTH1)으로부터 벗어난 정도가 상대적으로 크다는 것을 의미한다. 따라서, 이 경우 제1 리드 전압(R10)의 감소 폭을 상대적으로 크게 적용할 수 있다.
“NC1-NHTH1” 값이 상대적으로 작은 경우, 이는 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 상방 임계값(NHTH1)으로부터 벗어난 정도가 상대적으로 작다는 것을 의미한다. 따라서, 이 경우 제1 리드 전압(R10)의 감소 폭을 상대적으로 작게 적용할 수 있다.
즉, 단계(S265)에서는, 제1 리드 전압(R10)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수(NC1)가 제1 상방 임계값(NHTH1)으로부터 벗어난 정도에 대응하는 값만큼 제1 리드 전압을 감소시킬 수 있다.
도 13a 및 도 13b는 도 12의 실시 예에 따라 리드 전압을 변경하는 방법을 설명하기 위한 그래프들이다.
도 13a를 참조하면, 제1 리드 전압(R10)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 작고, 제2 리드 전압(R20)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC2)가 제2 하방 임계값(NLTH2)보다 작으며, 제3 리드 전압(R30)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC3)가 제3 상방 임계값(NLTH3)보다 크다. 이에 따라, 제1 리드 전압(R10) 및 제2 리드 전압(R20)은 증가하고, 제3 리드 전압(R30)은 감소한다.
도 13a에서, 제1 리드 전압(R10), 제2 리드 전압(R20) 및 제3 리드 전압(R30)의 변동 폭이 서로 상이함을 알 수 있다. 즉, 제1 리드 전압(R10)은 제1 전압(ΔV1)만큼 증가하고, 제2 리드 전압(R20)은 제2 전압(ΔV2)만큼 증가하며, 제3 리드 전압(R30)은 제3 전압(ΔV3)만큼 감소한다. 제1 전압(ΔV1)보다 제2 전압(ΔV2)이 크고, 제2 전압(ΔV2)보다 제3 전압(ΔV3)이 크다.
도 13b를 참조하면, 변경된 제1 내지 제3 리드 전압(R1a, R2a, R3a)이 도시되어 있다. 제1 내지 제3 리드 전압(R1a, R2a, R3a)을 이용하여 리드 동작을 다시 수행한 결과 에러 정정 동작에 실패하는 경우(S170: 아니오), 도 10에 도시된 단계들이 다시 수행될 수 있다. 도 13b를 참조하면, 제1 리드 전압(R1a)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC1)가 제1 하방 임계값(NLTH1)보다 크거나 같고 제1 상방 임계값(NHTH1)보다 작거나 같다. 이에 따라, 제1 리드 전압(R1a)은 다시 변경되지는 않는다. 또한, 제2 리드 전압(R2a)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC2)가 제2 하방 임계값(NLTH2)보다 크거나 같고 제2 상방 임계값(NHTH2)보다 작거나 같다. 이에 따라, 제2 리드 전압(R2a)은 다시 변경되지는 않는다. 한편, 제3 리드 전압(R3a)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수(NC3)가 제3 하방 임계값(NLTH3)보다 크거나 같고 제3 상방 임계값(NHTH3)보다 작거나 같다. 이에 따라, 제3 리드 전압(R3a)은 다시 변경되지는 않는다. 따라서, 리드 전압 세트는 변경되지 않으며, 따라서 전체 리드 동작이 종료될 수 있다.
도 13a 및 도 13b를 도 11a 내지 도 11d와 비교하여 보면, 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수가 하방 임계값 또는 상방 임계값으로부터 벗어난 정도에 따라 리드 전압의 변경 폭을 상이하게 하는 경우, 보다 효율적으로 리드 동작을 수행할 수 있음을 알 수 있다. 즉, 도 12, 도 13a 및 도 13b에 도시된 실시 예에 의하면, 도 10 및 도 11a 내지 도 11d에 도시된 실시 예보다 더욱 빠르게 리드 전압 세트 내 최적의 리드 전압이 설정될 수 있다. 이에 따라, 반도체 메모리 장치(100) 및 컨트롤러(200)에 의한 리드 속도가 향상될 수 있다.
도 14는 도 1의 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다. 반도체 메모리 장치(1100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 컨트롤러(1200)는 도 1을 참조하여 설명한 컨트롤러(200)일 수 있다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세서(1220, processor), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 또한 컨트롤러(1200)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
프로세서(1220)는 컨트롤러(1200)의 제반 동작을 제어한다. 프로세서(1220)는 램(1210)에 의해 로딩되는 펌웨어를 실행할 수 있다. 도 1에 도시된 리드 전압 제어부(210) 및 메모리 셀 카운터(250)는 프로세서(1220)에 의해 실행되는 펌웨어로서 구현될 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1220)은 에러 정정 블록(1250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(1100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 도 1의 에러 정정 블록(230)은 도 14의 에러 정정 블록(1250)과 실질적으로 동일한 구성요소일 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 15는 도 14의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 15에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(1100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 14를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 16은 도 15를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 16에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 16에서, 도 15를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 14를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 14 및 도 15를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러 210: 리드 전압 제어부
230: 에러 정정 블록 250: 메모리 셀 카운터

Claims (18)

  1. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서;
    적어도 하나의 리드 전압을 포함하는 리드 전압 세트를 이용하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계;
    상기 반도체 메모리 장치로부터 리드 데이터를 수신하는 단계; 및
    상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수를 상기 리드 데이터로부터 카운트하여 상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계를 포함하는, 컨트롤러의 동작 방법.
  2. 제1 항에 있어서,
    상기 수신한 리드 데이터에 대한 에러 정정 동작을 수행하는 단계를 더 포함하고,
    상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계는, 상기 에러 정정 동작의 수행 결과 에러 정정에 실패하였다는 판단에 응답하여 수행되는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  3. 제2 항에 있어서, 상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계 이후에,
    상기 변경된 리드 전압 세트를 이용하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  4. 제1 항에 있어서, 상기 리드 전압 세트는 제1 내지 제N 리드 전압(여기서, N은 1 이상의 자연수)을 포함하고,
    상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계는:
    제1 내지 제N 리드 전압 중 제i 리드 전압(여기서, i는 1보다 크거나 같고 N보다 작거나 같은 자연수)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 카운트하는 단계;
    상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 제i 하방 임계값과 비교하는 단계; 및
    상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 하방 임계값보다 작다는 결정에 응답하여, 상기 제i 리드 전압을 증가시키는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  5. 제4 항에 있어서, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 하방 임계값보다 작다는 결정에 응답하여, 상기 제i 리드 전압을 증가시키는 단계에서는,
    미리 결정된 전압값만큼 상기 제i 리드 전압을 증가시키는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  6. 제4 항에 있어서, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 하방 임계값보다 작다는 결정에 응답하여, 상기 제i 리드 전압을 증가시키는 단계에서는,
    상기 제i 하방 임계값과, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수의 차이에 따라 결정되는 전압값만큼 상기 제i 리드 전압을 증가시키는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  7. 제1 항에 있어서, 상기 리드 전압 세트는 제1 내지 제N 리드 전압(여기서, N은 1 이상의 자연수)을 포함하고,
    상기 리드 전압 세트에 포함된 적어도 하나의 리드 전압을 변경하는 단계는:
    제1 내지 제N 리드 전압 중 제i 리드 전압(여기서, i는 1보다 크거나 같고 N보다 작거나 같은 자연수)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 카운트하는 단계;
    상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 제i 상방 임계값과 비교하는 단계; 및
    상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 상방 임계값보다 크다는 결정에 응답하여, 상기 제i 리드 전압을 감소시키는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  8. 제7 항에 있어서, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 상방 임계값보다 크다는 결정에 응답하여, 상기 제i 리드 전압을 감소시키는 단계에서는,
    미리 결정된 전압값만큼 상기 제i 리드 전압을 감소시키는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  9. 제7 항에 있어서, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 상방 임계값보다 크다는 결정에 응답하여, 상기 제i 리드 전압을 감소시키는 단계에서는,
    상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수와, 상기 제i 하방 임계값과의 차이에 따라 결정되는 전압값만큼 상기 제i 리드 전압을 감소시키는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  10. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러로서:
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 리드 동작시 사용되는 리드 전압 세트에 포함되는 적어도 하나의 리드 전압의 크기를 제어하는 리드 전압 제어부; 및
    상기 반도체 메모리 장치로부터 수신되는 리드 데이터에 기초하여, 상기 선택된 메모리 셀들 중 적어도 하나의 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수를 카운트하는 메모리 셀 카운터를 포함하고,
    상기 리드 전압 제어부는, 상기 메모리 셀 카운터부터 수신되는 카운트 결과에 기초하여, 상기 적어도 하나의 리드 전압을 변경하는 것을 특징으로 하는, 컨트롤러.
  11. 제10 항에 있어서,
    상기 수신된 리드 데이터에 대한 에러 정정 동작을 수행하는 에러 정정 블록을 더 포함하고,
    상기 수신된 리드 데이터에 대한 에러 정정에 실패하였다는 상기 에러 정정 블록의 판단에 응답하여, 상기 메모리 셀 카운터는 상기 선택된 메모리 셀들 중 적어도 하나의 리드 전압보다 작은 문턱 전압을 갖는 메모리 셀들의 개수를 카운트하는 것을 특징으로 하는, 컨트롤러.
  12. 제10 항에 있어서, 상기 리드 전압 세트는 제1 내지 제N 리드 전압(여기서, N은 1 이상의 자연수)을 포함하고,
    상기 메모리 셀 카운터는 제1 내지 제N 리드 전압 중 제i 리드 전압(여기서, i는 1보다 크거나 같고 N보다 작거나 같은 자연수)보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 카운트하는 것을 특징으로 하는, 컨트롤러.
  13. 제12 항에 있어서, 상기 리드 전압 제어부는:
    상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 제i 하방 임계값과 비교하고,
    상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 하방 임계값보다 작은 경우, 상기 제i 리드 전압을 증가시키는 것을 특징으로 하는, 컨트롤러.
  14. 제13 항에 있어서, 상기 리드 전압 제어부는 미리 결정된 전압값만큼 상기 제i 리드 전압을 증가시키는 것을 특징으로 하는, 컨트롤러.
  15. 제13 항에 있어서, 상기 리드 전압 제어부는:
    상기 제i 하방 임계값과, 상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수의 차이에 따라 결정되는 전압값만큼 상기 제i 리드 전압을 증가시키는 것을 특징으로 하는, 컨트롤러.
  16. 제12 항에 있어서, 상기 리드 전압 제어부는:
    상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수를 제i 상방 임계값과 비교하고,
    상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수가 상기 제i 상방 임계값보다 큰 경우, 상기 제i 리드 전압을 감소시키는 것을 특징으로 하는, 컨트롤러.
  17. 제16 항에 있어서, 상기 리드 전압 제어부는 미리 결정된 전압값만큼 상기 제i 리드 전압을 감소시키는 것을 특징으로 하는, 컨트롤러.
  18. 제16 항에 있어서, 상기 리드 전압 제어부는:
    상기 제i 리드 전압보다 작은 문턱 전압 값을 갖는 메모리 셀들의 개수와, 상기 제i 하방 임계값과의 차이에 따라 결정되는 전압값만큼 상기 제i 리드 전압을 감소시키는 것을 특징으로 하는, 컨트롤러.
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