KR102452512B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 페이지 버퍼, 캐시 버퍼 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함한다. 상기 페이지 버퍼는 상기 메모리 셀 어레이의 선택된 페이지의 데이터를 센싱한다. 상기 캐시 버퍼는 상기 페이지 버퍼에 센싱된 데이터를 임시 저장한다. 상기 제어 로직은 상기 메모리 셀 어레이에 저장된 데이터를 리드하도록 상기 페이지 버퍼 및 상기 캐시 버퍼의 동작을 제어한다. 또한, 상기 제어 로직은 상기 반도체 메모리 장치의 캐시-노말 상태(Cache-Normal state)에 기초하여 상기 페이지 버퍼 및 상기 캐시 버퍼의 동작을 제어한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 캐시-노말 상태 관리를 효율적으로 할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시 예는 캐시-노말 상태 관리를 효율적으로 할 수 있는 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 페이지 버퍼, 캐시 버퍼 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함한다. 상기 페이지 버퍼는 상기 메모리 셀 어레이의 선택된 페이지의 데이터를 센싱한다. 상기 캐시 버퍼는 상기 페이지 버퍼에 센싱된 데이터를 임시 저장한다. 상기 제어 로직은 상기 메모리 셀 어레이에 저장된 데이터를 리드하도록 상기 페이지 버퍼 및 상기 캐시 버퍼의 동작을 제어한다. 또한, 상기 제어 로직은 상기 반도체 메모리 장치의 캐시-노말 상태(Cache-Normal state)에 기초하여 상기 페이지 버퍼 및 상기 캐시 버퍼의 동작을 제어한다.
일 실시 예에서, 상기 반도체 메모리 장치의 상기 캐시-노말 상태가 캐시 상태(Cache state)인 동안에 노말 커맨드를 수신한 경우, 상기 제어 로직은 캐시 완료 동작(Cache complete operation)을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다. 또한, 상기 제어 로직은 상기 캐시 완료 동작 이후에 상기 노말 커맨드에 따른 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 캐시 완료 동작을 수행한 이후에 상기 반도체 메모리 장치의 상기 캐시-노말 상태를 상기 캐시 상태에서 노말 상태(Normal state)로 변경할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 상기 캐시-노말 상태가 노말 상태(Normal state)인 동안에 캐시 커맨드를 수신한 경우, 상기 제어 로직은 상기 반도체 메모리 장치의 상기 캐시-노말 상태를 상기 노말 상태에서 캐시 상태(Cache state)로 변경할 수 있다. 또한, 상기 제어 로직은 상기 수신한 캐시 커맨드에 따른 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다.
일 실시 예에서, 상기 제어 로직은 상기 반도체 메모리 장치의 상기 캐시-노말 상태를 관리하는 캐시 상태 처리부를 포함할 수 있다. 상기 캐시 상태 처리부는 상기 반도체 메모리 장치의 상기 캐시-노말 상태 및 수신한 커맨드의 타입에 따라 캐시 완료 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다.
일 실시 예에서, 상기 캐시 상태 처리부는 커맨드 저장부, 캐시-노말 상태 저장부 및 커맨드 동작 제어부를 포함할 수 있다. 상기 커맨드 저장부는 상기 반도체 메모리 장치로 수신된 커맨드를 저장할 수 있다. 상기 캐시-노말 상태 저장부는 상기 반도체 메모리 장치의 상기 캐시-노말 상태를 저장할 수 있다. 상기 커맨드 동작 제어부는 상기 커맨드 및 상기 캐시-노말 상태에 기초하여 상기 페이지 버퍼 및 상기 캐시 버퍼의 동작을 제어할 수 있다.
일 실시 예에서, 상기 커맨드 저장부에 저장된 커맨드가 노말 커맨드(Normal command)이고, 상기 캐시-노말 상태 저장부에 저장된 상기 캐시-노말 상태가 캐시 상태(Cache state)인 경우, 상기 커맨드 동작 제어부는 상기 노말 커맨드에 따른 동작을 수행하기 이전에, 캐시 완료 동작(cache complete operation)을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다.
일 실시 예에서, 상기 커맨드 동작 제어부는 상기 캐시 완료 동작을 수행한 이후에 상기 노말 커맨드에 따른 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다.
일 실시 예에서, 상기 커맨드 동작 제어부는 상기 캐시 완료 동작을 수행한 이후에, 상기 캐시-노말 상태 저장부에 저장된 상기 캐시-노말 상태를 노말 상태(Normal state)로 업데이트할 수 있다.
일 실시 예에서, 상기 커맨드 저장부에 저장된 커맨드가 캐시 커맨드(Cache command)이고, 상기 캐시-노말 상태 저장부에 저장된 상기 캐시-노말 상태가 노말 상태(Cache state)인 경우, 상기 커맨드 동작 제어부는 상기 캐시-노말 상태 저장부에 저장된 상기 캐시-노말 상태를 캐시 상태(Normal state)로 업데이트하고, 상기 캐시 커맨드에 따른 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 컨트롤러로부터 제1 커맨드를 수신하는 단계 및 반도체 메모리 장치의 캐시-노말 상태(Cache-Normal state) 및 상기 제1 커맨드의 타입에 기초하여, 페이지 버퍼 및 캐시 버퍼의 동작을 제어하는 단계를 포함한다.
일 실시 예에서, 상기 제1 커맨드가 노말 커맨드(Nomal command)이고, 상기 캐시-노말 상태가 캐시 상태(Cache state)인 경우, 상기 반도체 메모리 장치의 캐시-노말 상태 및 상기 제1 커맨드의 타입에 기초하여, 페이지 버퍼 및 캐시 버퍼의 동작을 제어하는 단계는 캐시 완료 동작을 수행하는 단계 및 상기 제1 커맨드에 따른 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 동작 방법은, 상기 캐시 완료 동작을 수행한 이후에 상기 캐시-노말 상태를 상기 캐시 상태에서 노말 상태(Normal state)로 업데이트하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 제1 커맨드가 캐시 커맨드(Normal command)이고, 상기 캐시-노말 상태가 노말 상태(Normal state)인 경우, 상기 반도체 메모리 장치의 캐시-노말 상태 및 상기 제1 커맨드의 타입에 기초하여, 페이지 버퍼 및 캐시 버퍼의 동작을 제어하는 단계는 상기 제1 커맨드에 따른 동작을 수행하는 단계 및 상기 캐시-노말 상태를 상기 노말 상태에서 캐시 상태(Cache state)로 업데이트하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 주변 회로는 캐시 상태 및 노말 상태 중 어느 하나의 상태에서 상기 메모리 셀 어레이에 대한 리드 동작을 수행하도록 구성된다. 상기 주변 회로는, 캐시 상태에서 상기 메모리 셀 어레이로부터 리드되는 데이터를 파이프 라인 방식으로 순차적으로 버퍼링하는 페이지 버퍼들 및 캐시 버퍼들을 포함한다. 상기 제어 로직은 상기 노말 상태에서 데이터를 리드하기 위한 리드 커맨드에 응답하여, 캐시 상태에서 동작하는 상기 페이지 버퍼 및 상기 캐시 버퍼를 리셋하고, 이후 상기 노말 상태에서 상기 메모리 셀 어레이에 대한 리드 동작을 수행하도록 상기 주변 회로를 제어하도록 구성된다.
일 실시 예에서, 상기 반도체 메모리 장치의 상태가 캐시 상태인 동안, 노말 상태에서 데이터를 리드하기 위한 리드 커맨드가 수신되는 경우, 상기 제어 로직은 캐시 완료 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다. 또한, 상기 제어 로직은, 상기 캐시 완료 동작이 수행된 이후에, 상기 노말 커맨드에 대응하는 동작을 수행하도록 상기 페이지 버퍼와 상기 캐시 버퍼를 제어할 수 있다.
일 실시 예에서, 상기 제어 로직은 상기 반도체 메모리 장치의 캐시 상태와 노말 상태를 관리하는 캐시 상태 처리부를 포함할 수 있다. 상기 캐시 상태 처리부는, 상기 반도체 메모리 장치의 캐시 및 정상 상태 중 상기 반도체 메모리 장치의 상태 및 수신된 커맨드의 타입에 기초하여, 상기 캐시 완료 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다.
일 실시 예에서, 상기 캐시 상태 처리부는 커맨드 저장부, 캐시-노말 상태 저장부 및 커맨드 동작 제어부를 포함할 수 있다. 상기 커맨드 저장부는 상기 반도체 메모리 장치에 의해 수신된 커맨드를 저장하도록 구성될 수 있다. 상기 캐시-노말 상태 저장부는 캐시 상태 및 노말 상태 중 상기 반도체 메모리 장치의 상태를 저장하도록 구성될 수 있다. 상기 커맨드 동작 제어부는 상기 커맨드 및 상기 반도체 메모리 장치의 상태에 기초하여 상기 페이지 버퍼 및 상기 캐시 버퍼의 동작을 제어하도록 구성될 수 있다.
일 실시 예에서, 상기 커맨드 저장부에 저장된 커맨드가 노말 커맨드이고, 상기 캐시-노말 상태 저장부에 저장된 상기 반도체 메모리 장치의 상태가 캐시 상태인 경우, 상기 커맨드 동작 제어부는 상기 노말 커맨드에 대응하는 동작이 수행되기 전에 상기 캐시 완료 동작이 수행되도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다.
일 실시 예에서, 상기 커맨드 동작 제어부는 상기 캐시 완료 동작이 수행 된 이후에 상기 노말 커맨드에 대응하는 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어할 수 있다.
본 발명의 일 실시 예에 의하면, 캐시-노말 상태 관리를 효율적으로 할 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 캐시-노말 상태 관리를 효율적으로 할 수 있는 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 저장 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 2의 페이지 버퍼 및 캐시 버퍼의 동작을 설명하기 위한 블록도이다.
도 8a 및 도 8b는 반도체 메모리 장치의 노말 동작 및 노말 상태를 설명하기 위한 블록도이다.
도 9a, 도 9b, 도 9c, 도 9d 및 9e는 반도체 메모리 장치의 캐시 동작 및 캐시 상태를 설명하기 위한 블록도이다.
도 10은 캐시-노말 상태를 관리하는 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 11은 도 10에 따른 컨트롤러와 연결되어 동작하는 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 12는 본 발명의 일 실시 예에 따라, 캐시-노말 상태를 관리하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 일 실시 예에 따라 캐시-노말 상태를 관리하는 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 14는 도 2의 캐시 상태 처리부의 일 예를 나타내는 블록도이다.
도 15는 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 16은 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 저장 장치를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(10)는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 저장 장치(10)는 호스트(300)와 통신한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110)를 포함하며, 메모리 셀 어레이는 복수의 메모리 블록들(BLK1, BLK2, ??, BLKz)을 포함한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼(130), 제어 로직(140), 전압 생성부(150), 캐시 버퍼(160), 입출력 인터페이스(170) 및 상태 레지스터(180)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 페이지 버퍼(130), 전압 생성부(150), 캐시 버퍼(160) 및 입출력 인터페이스(170)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
페이지 버퍼(130)는 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼(130)는 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 페이지 버퍼(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
페이지 버퍼(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한다. 한편, 페이지 버퍼(130)에 임시 저장된 데이터는 캐시 버퍼(160) 및 입출력 인터페이스(170)를 통해 컨트롤러(200)로 출력될 수 있다.
제어 로직(140)은 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 생성부(150)에 연결된다. 또한 제어 로직(140)은 캐시 버퍼(160) 및 입출력 인터페이스(170)의 동작을 제어할 수 있다. 또한, 제어 로직(140)은 상태 레지스터(180)와 연결될 수 있다.
제어 로직(140)은 반도체 메모리 장치(100)의 커맨드(CMD) 및 제어 신호(CTRL)를 수신한다. 도 2에서, 커맨드(CMD) 및 제어 신호(CTRL)가 입출력 인터페이스(170)를 경유하지 않고 제어 로직(140)으로 전달되는 구성이 도시되어 있다. 그러나, 반도체 메모리 장치(100)는 이에 한정되지 않으며, 커맨드(CMD) 및 제어 신호(CTRL)가 입출력 인터페이스(170)를 경유하여 제어 로직(140)으로 전달될 수도 있다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation) 및 쓰기 동작(write operation)을 수행하도록 페이지 버퍼(130) 및 캐시 버퍼(160)를 제어할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 제어 로직(140)은 캐시 상태 처리부(Cache state processing unit, 145)를 포함한다. 캐시 상태 처리부(145)는 현재 반도체 메모리 장치(100)가 캐시 상태(Cache state)에서 동작하는지, 또는 노말 상태(Normal state)에서 동작하는지 여부를 결정하고, 상기 결정 결과에 따라 반도체 메모리 장치(100)의 전체적인 동작을 제어한다. 반도체 메모리 장치(100)의 캐시-노말 상태(Cache-Normal state)는 캐시 상태(Cache state) 또는 노말 상태(Normal state) 둘 중 어느 하나일 수 있다. 보다 구체적으로, 캐시 상태 처리부(145)는 컨트롤러(200)로부터 수신된 커맨드(CMD)가 노말 커맨드(Normal command)이고, 반도체 메모리 장치(100)의 현재 캐시-노말 상태가 캐시 상태인 경우, 반도체 메모리 장치의 캐시 완료 동작(Cache complete operation)을 먼저 수행한 후 수신한 노말 커맨드에 대응하는 동작을 수행하도록, 주변 회로의 동작을 제어한다. 이에 따라, 반도체 메모리 장치(100)의 캐시-노말 상태(Cache-Normal state)가 반도체 메모리 장치(100) 내부적으로 처리되며, 캐시 완료 동작의 수행 여부 또한 반도체 메모리 장치(100) 자체적으로 결정된다. 이에 따라, 컨트롤러(200)가 반도체 메모리 장치(100)의 캐시-노말 상태를 모니터링할 필요가 없으며, 결과적으로 컨트롤러(200)의 구성이 보다 단순화된다.
본 발명의 일 실시 예에 따른, 반도체 메모리 장치(100) 내부적인 캐시 상태 처리에 대해서는 도 7 내지 도 14를 참조하여 후술하기로 한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
상태 레지스터(180)는 반도체 메모리 장치(100)의 현재 상태를 나타내는 값을 저장할 수 있다. 예를 들어, 반도체 메모리 장치(100)가 특정 동작을 수행하는 동안, 상태 레지스터(180)는 비지 상태(BUSY STATE)를 나타내는 데이터를 저장할 수 있다. 한편, 반도체 메모리 장치(100)가 동작을 수행하지 않는 동안, 상태 레지스터(180)는 레디 상태(READY STATE)를 나타내는 데이터를 저장할 수 있다. 상태 레지스터(180)에 저장된 데이터는 컨트롤러(200)로 전달될 수 있다. 예시적으로, 도 2에 도시된 바와 같이, 상태 레지스터(180)에 저장되어 있는 데이터는 입출력 인터페이스(170)를 경유하여 컨트롤러(200)로 전달될 수 있다. 다른 예에서, 상태 레지스터(180)에 저장되어 있는 데이터는 입출력 인터페이스(170)를 경유하지 않고 별도의 데이터 경로를 통해 컨트롤러(200)로 전달될 수도 있다. 컨트롤러(200)는 상태 레지스터(180)에 저장되어 있는 데이터에 기초하여 반도체 메모리 장치(100)가 현재 동작 중인지 여부를 판단하고, 그에 따라 반도체 메모리 장치(100)의 동작을 적절히 제어할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 도 2의 페이지 버퍼 및 캐시 버퍼의 동작을 설명하기 위한 블록도이다. 도 7을 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 셀들을 포함할 수 있고, 워드라인(WL) 및 비트라인(BL)에 의해서 액세스될 수 있다. 동일 워드 라인에 연결된 메모리 셀들은 페이지(111)를 구성할 수 있다.
컨트롤러(200)는 호스트로부터 커맨드를 수신하여, 반도체 메모리 장치(100)를 제어하기 위한 커맨드(CMD)를 전달한다. 예를 들어, 호스트로부터 페이지(111)에 대응하는 논리 어드레스와 함께 리드 커맨드가 수신된 경우, 컨트롤러(200)는 리드 커맨드(CMD) 및 대응하는 물리 어드레스를 반도체 메모리 장치(100)로 전달한다.
제어 로직(140)은 수신된 커맨드(CMD) 및 어드레스에 기초하여, 페이지(111)의 각 메모리 셀들에 저장된 데이터가 페이지 버퍼(130)에 전달되도록 주변 회로(미도시)를 제어한다. 페이지 버퍼(130)에 전달된 데이터(DATA)는 캐시 버퍼(160)를 경유하여 컨트롤러(200)로 전달된다. 도 7에서, 도 2에 도시된 입출력 인터페이스(170)의 도시는 생략되었다. 그러나, 캐시 버퍼(160)로 전달된 데이터가 입출력 인터페이스를 통해 컨트롤러(200)로 전달됨을 알 수 있을 것이다. 컨트롤러(200)는 반도체 메모리 장치(100)로부터 전달받은 데이터(DATA)를 호스트로 전달한다.
일반적으로 컨트롤러(200)가 데이터를 반도체 메모리 장치(100)와 교환할 때, 하나의 페이지(111)에 대응하는 페이지 데이터는 페이지 버퍼(130)를 통해 메모리 셀 어레이(110)에 기록되거나 또는 메모리 셀 어레이(110)로부터 판독된다.
컨트롤러(200)가 반도체 메모리 장치(100)로 하여금 페이지 데이터를 판독하도록 제어하는 커맨드(CMD)를 전달하면, 페이지 데이터는 메모리 셀 어레이(110)로부터 페이지 버퍼(130)로 전송된다. 캐시 버퍼(160)가 적용되지 않은 반도체 메모리 장치의 경우에, 페이지 버퍼(130)의 데이터가 완전히 컨트롤러(200)로 전달된 이후에만, 반도체 메모리 장치가 새로운 동작을 시작하는 것이 허용된다.
따라서, 저장 장치의 스루풋(throughput)을 증가시키기 위해, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 페이지 버퍼(130) 이외에 캐시 버퍼(160)를 추가적으로 포함한다. 캐시 버퍼(160)를 포함하는 반도체 메모리 장치(100)에 의하면, 메모리 셀 어레이(110)의 페이지 데이터는 페이지 버퍼(130)에 의해 센싱되고, 이후에 즉시 캐시 버퍼(160)로 전달된다. 페이지 버퍼(130)로부터 캐시 버퍼(160)로 페이지 데이터가 전달되면, 다음 페이지 데이터의 판독을 위해 페이지 버퍼(130)가 리셋된다. 이 경우에도 캐시 버퍼(160)에는 페이지 데이터가 저장되어 있다. 이에 따라, 이전 페이지 데이터가 캐시 버퍼(160)로부터 컨트롤러(200)로 전달되는 것이 완료되기 전이더라도, 페이지 버퍼(130)에 의해 메모리 셀 어레이(110)의 다른 페이지 데이터를 센싱하는 것이 가능하게 된다. 따라서, 캐시 버퍼(160)를 채용함으로써, 페이지 데이터의 연속적인 리드 동작에 대한 전송 지연 시간이 감소하고, 결과적으로 저장 장치의 전체 스루풋이 상승한다.
위와 같이, 캐시 버퍼(160)를 이용하는 리드 동작의 경우, 반도체 메모리 장치(100)는 캐시 상태(Cache state)에서 동작한다. 이와 반대로, 일반적인 리드 동작의 경우 반도체 메모리 장치(100)는 노말 상태(Normal state)에서 동작한다. 반도체 메모리 장치(100)가 캐시 상태에서 동작하는지, 또는 노말 상태에서 동작하는지 여부는 컨트롤러(200)에 의해 모니터링될 수 있다. 예를 들어, 컨트롤러(200)는 반도체 메모리 장치(100)로 전송한 커맨드의 유형 및 해당 커맨드에 대한 반도체 메모리 장치(100)의 동작 완료 여부를 기초로 하여 반도체 메모리 장치(100)가 노말 상태인지 또는 캐시 상태인지 여부를 판단한다.
특히, 반도체 메모리 장치(100)가 캐시 상태인 상황에서 노말 커맨드를 수신하는 경우, 반도체 메모리 장치(100)가 오동작을 일으키거나 비정상적인 상태에 돌입할 수 있다. 따라서, 컨트롤러(200)는 반도체 메모리 장치(100)로 커맨드를 전송하기에 앞서, 해당 커맨드의 종류와 반도체 메모리 장치(100)의 현재 캐시-노말 상태(Cache-Normal state)를 확인하여야 한다.
현재 반도체 메모리 장치(100)가 캐시 상태인 상황에서, 반도체 메모리 장치(100)로 노말 커맨드를 전송하려고 하는 경우, 컨트롤러(200)는 먼저 반도체 메모리 장치(100)가 캐시 동작을 완료하고 노말 상태로 전환하도록 하는 캐시 완료 커맨드(Cache complete command)를 전송하여야 한다. 캐시 완료 커맨드를 수신한 반도체 메모리 장치(100)가 캐시 완료 동작을 수행하고 노말 상태로 전환된 이후에, 컨트롤러(200)는 비로소 노말 커맨드를 전송할 수 있다. 이와 같은 과정은 반도체 메모리 장치(100)가 캐시 상태인 상황에서 상태 전환없이 노말 커맨드를 수신하는 경우 일어날 수 있는 오동작을 방지하기 위함이다. 상술한 동작에 대해서는 도 10 및 도 11을 참조하여 자세히 설명하기로 한다.
이와 같이, 컨트롤러(200)가 반도체 메모리 장치(100)의 캐시-노말 상태를 모니터링 하여야 하는 경우, 컨트롤러(200)의 구성이 복잡해지는 문제가 있다. 특히, 하나의 컨트롤러가 다수의 반도체 메모리 장치를 제어하도록 구성되는 저장 장치에 있어서, 다수의 반도체 메모리 장치 각각에 대한 캐시-노말 상태를 모두 모니터링 하여야 하므로 컨트롤러(200)의 복잡도가 더욱 증가한다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 의하면, 반도체 메모리 장치의 캐시-노말 상태를 자체적으로 확인하고, 수신한 커맨드 타입에 따라 캐시 완료 동작을 수행하도록 한다. 이에 따라 컨트롤러(200)는 반도체 메모리 장치(100)의 캐시-노말 상태를 모니터링할 필요 없이, 생성된 커맨드를 전달하기만 하면 된다. 이에 따라 컨트롤러(200)를 보다 단순히 구성할 수 있다.
도 8a 및 도 8b는 반도체 메모리 장치의 노말 동작 및 노말 상태를 설명하기 위한 블록도이다. 특히, 도 8a 및 도 8b에는 노말 리드 동작이 도시되어 있다.
도 8a를 참조하면, 컨트롤러(200)가 반도체 메모리 장치(100)로 페이지 A에 대한 노말 데이터 전달 커맨드(TR_A)를 전송한다. 노말 데이터 전달 커맨드(TR_A)는 "노말 커맨드"에 포함될 수 있다. 노말 데이터 전달 커맨드(TR_A)는, 페이지 A에 저장되어 있는 데이터를 페이지 버퍼(130)로 전달하기 위한 커맨드일 수 있다. 노말 데이터 전달 커맨드(TR_A)가 전달됨에 따라, 제어 로직(140)은 메모리 셀 어레이(110)의 페이지 A에 저장된 데이터를 센싱하도록 페이지 버퍼(130)를 제어한다. 이에 따라, 페이지 A에 저장된 데이터(PD_A)는 페이지 버퍼(130)에 의해 센싱된다. 이후에, 페이지 A에 저장된 데이터(PD_A)는 캐시 버퍼(160)로 전달된다.
도 8b를 참조하면, 노말 데이터 전달 커맨드(TR_A)에 따른 동작이 완료된 후에, 데이터 출력 커맨드(Dout)가 컨트롤러(200)로부터 반도체 메모리 장치(100)로 전달된다. 데이터 출력 커맨드(Dout)는 캐시 버퍼(160)에 저장되어 있는 데이터를 컨트롤러(200)로 출력하기 위한 커맨드일 수 있다. 데이터 출력 커맨드(Dout)가 전달됨에 따라, 제어 로직(140)은 캐시 버퍼(160)에 저장되어 있는 데이터(PD_A)가 입출력 인터페이스(미도시)를 통해 컨트롤러(200)로 전달되도록, 캐시 버퍼(160)를 제어한다. 도 8a에 도시된 노말 데이터 전달 커맨드(TR_A)와 도 8b에 도시된 데이터 출력 커맨드(Dout)에 의해, 페이지 A에 대한 리드 동작이 완료된다. 이후에 다른 페이지 데이터에 대한 리드 동작 또한 도 8a 및 도 8b에 도시된 과정과 같이 진행될 것이다.
도 8a 및 도 8b에 의하면, 노말 데이터 전달 커맨드(TR_A) 및 데이터 출력 커맨드(Dout)가 반도체 메모리 장치(100)로 전달되었으므로 반도체 메모리 장치(100)가 노말 상태에서 동작함을 알 수 있다. 노말 상태에서, 반도체 메모리 장치(100)의 페이지 버퍼(130)와 캐시 버퍼(160)에 저장되어 있는 데이터는 대체로 동일할 수 있다.
도 9a, 도 9b, 도 9c, 도 9d 및 9e는 반도체 메모리 장치의 캐시 동작 및 캐시 상태를 설명하기 위한 블록도이다. 특히, 도 9a 내지 도 9d에는 캐시 리드 동작이 도시되어 있다.
도 9a를 참조하면, 컨트롤러(200)가 반도체 메모리 장치(100)로 페이지 A에 대한 노말 데이터 전달 커맨드(TR_A)를 전송한다. 이는 도 8a에 도시된 과정과 실질적으로 동일하므로 반복된 설명은 생략하기로 한다.
도 9b를 참조하면, 데이터(PD_A)가 캐시 버퍼(160)에 저장된 상태에서, 페이지 B에 대한 캐시 리드 동작을 수행하고 자하는 경우, 컨트롤러(200)가 반도체 메모리 장치(100)로 페이지 B에 대한 캐시 데이터 전달 커맨드(CTR_B)를 전송한다. 캐시 데이터 전달 커맨드(CTR_B)는 "캐시 커맨드"에 포함될 수 있다. 캐시 데이터 전달 커맨드(CTR_B)는 캐시 버퍼(160)에 저장된 데이터(PD_A)는 유지한 상태에서, 페이지 B에 저장되어 있는 데이터를 페이지 버퍼(130)로 전달하기 위한 커맨드일 수 있다. 캐시 데이터 전달 커맨드(CTR_B)가 전달됨에 따라, 제어 로직(140)은 메모리 셀 어레이(110)의 페이지 B에 저장된 데이터를 센싱하도록 페이지 버퍼(130)를 제어한다. 이에 따라, 페이지 B에 저장된 데이터(PD_B)는 페이지 버퍼(130)에 의해 센싱된다. 페이지 버퍼(130)에 데이터(PD_B)가 저장되더라도, 캐시 버퍼(160)의 데이터(PD_A)는 유지된다.
도 9c를 참조하면, 캐시 데이터 전달 커맨드(CTR_B)에 따른 동작이 완료된 후에, 데이터 출력 커맨드(Dout)가 컨트롤러(200)로부터 반도체 메모리 장치(100)로 전달된다. 데이터 출력 커맨드(Dout)는 캐시 버퍼(160)에 저장되어 있는 데이터를 컨트롤러(200)로 출력하기 위한 커맨드일 수 있다. 데이터 출력 커맨드(Dout)가 전달됨에 따라, 제어 로직(140)은 캐시 버퍼(160)에 저장되어 있는 데이터(PD_A)가 입출력 인터페이스(미도시)를 통해 컨트롤러(200)로 전달되도록, 캐시 버퍼(160)를 제어한다.
도 9c에서 데이터(PD_A)가 컨트롤러(200)로 전송되는 것이 완료되면, 도 9d에 도시된 것과 같이, 캐시 버퍼(160)는 페이지 버퍼(130)에 저장된 데이터(PD_B)를 저장할 것이다. 도 9d를 참조하면, 데이터(PD_B)가 캐시 버퍼(160)에 저장된 상태에서, 컨트롤러(200)가 반도체 메모리 장치(100)로 페이지 C에 대한 캐시 데이터 전달 커맨드(CTR_C)를 전송한다. 캐시 데이터 전달 커맨드(CTR_C)는 캐시 버퍼(160)에 저장된 데이터(PD_B)는 유지한 상태에서, 페이지 C에 저장되어 있는 데이터를 페이지 버퍼(130)로 전달하기 위한 커맨드일 수 있다. 캐시 데이터 전달 커맨드(CTR_C)가 전달됨에 따라, 제어 로직(140)은 메모리 셀 어레이(110)의 페이지 C에 저장된 데이터를 센싱하도록 페이지 버퍼(130)를 제어한다. 이에 따라, 페이지 C에 저장된 데이터(PD_C)는 페이지 버퍼(130)에 의해 센싱된다. 페이지 버퍼(130)에 데이터(PD_C)가 저장되더라도, 캐시 버퍼(160)의 데이터(PD_B)는 유지된다.
도 9e를 참조하면, 캐시 데이터 전달 커맨드(CTR_C)에 따른 동작이 완료된 후에, 데이터 출력 커맨드(Dout)가 컨트롤러(200)로부터 반도체 메모리 장치(100)로 전달된다. 데이터 출력 커맨드(Dout)는 캐시 버퍼(160)에 저장되어 있는 데이터를 컨트롤러(200)로 출력하기 위한 커맨드일 수 있다. 데이터 출력 커맨드(Dout)가 전달됨에 따라, 제어 로직(140)은 캐시 버퍼(160)에 저장되어 있는 데이터(PD_B)가 입출력 인터페이스(미도시)를 통해 컨트롤러(200)로 전달되도록, 캐시 버퍼(160)를 제어한다.
도 9a 내지 도 9e에 도시된 바와 같이, 캐시 데이터 전달 커맨드들(CTR_B, CTR_C)에 의해 반도체 메모리 장치가 동작하는 경우, 반도체 메모리 장치는 "캐시 상태"를 유지하게 된다. 캐시 상태에서 페이지 버퍼(130)와 캐시 버퍼(160)에 저장되어 있는 데이터는 상이할 수 있다. 반도체 메모리 장치(100)가 캐시 상태인 상황에서, 노말 커맨드를 수신하는 경우 반도체 메모리 장치(100)가 오동작할 수 있다. 따라서, 이 경우 먼저 반도체 메모리 장치(100)가 캐시 완료 동작을 수행한 후에 노말 커맨드를 수신하여야 한다.
일 실시 예에서, 상기 캐시 완료 동작은, 예를 들어 도 9e의 상황에서, 페이지 버퍼(130)의 추가적인 데이터 센싱 없이, 캐시 버퍼(160)에 저장된 데이터(PD_B) 및 페이지 버퍼(130)에 저장된 데이터(PD_C)를 모두 컨트롤러(200)로 전달하는 동작을 포함할 수 있다. 예를 들어, 먼저 캐시 버퍼(160)에 저장된 데이터(PD_B)가 컨트롤러(200)로 전송될 수 있다. 데이터(PD_B)의 전송이 완료되면, 캐시 버퍼(160)는 페이지 버퍼(130)에 저장된 데이터(PD_C)를 저장한다. 이후에 캐시 버퍼(160)에 저장된 데이터(PD_C)가 컨트롤러(200)로 전송될 수 있다. 이후에 캐시 버퍼(160)와 페이지 버퍼(130)는 리셋될 수 있다. 상술한 것과 같은 방식으로 캐시 완료 동작을 수행할 수 있으며, 캐시 완료 동작이 수행된 이후에는 반도체 메모리 장치(100)에 노말 커맨드가 전달될 수 있다.
다른 실시 예에서, 상기 캐시 완료 동작은, 예를 들어 도 9e의 상황에서, 페이지 버퍼(130)의 추가적인 데이터 센싱 없이, 캐시 버퍼(160)에 저장된 데이터(PD_B)를 컨트롤러(200)로 전달하고 캐시 버퍼(160) 및 페이지 버퍼(130)를 리셋하는 동작을 포함할 수 있다. 예를 들어, 캐시 버퍼(160)에 저장된 데이터(PD_B)가 컨트롤러(200)로 전송될 수 있다. 데이터(PD_B)의 전송이 완료된 후에 캐시 버퍼(160)와 페이지 버퍼(130)가 리셋될 수 있다. 이 경우에 페이지 버퍼(130)에 저장되어 있던 데이터(PD_C)는 컨트롤러(200)로 전달되지 않고 폐기될 것이다. 상술한 것과 같은 방식으로 캐시 완료 동작을 수행할 수 있으며, 캐시 완료 동작이 수행된 이후에는 반도체 메모리 장치(100)에 노말 커맨드가 전달될 수 있다.
또다른 실시 예에서, 상기 캐시 완료 동작은, 예를 들어 도 9e의 상황에서, 데이터의 출력없이 캐시 버퍼(160) 및 페이지 버퍼(130)를 리셋하는 동작을 포함할 수 있다. 이 경우 데이터(PD_B, PD_C)는 컨트롤러(200)로 전달되지 않고 캐시 버퍼(160) 및 페이지 버퍼(130)가 리셋된다. 상술한 것과 같은 방식으로 캐시 완료 동작을 수행할 수 있으며, 캐시 완료 동작이 수행된 이후에는 반도체 메모리 장치(100)에 노말 커맨드가 전달될 수 있다.
도 10은 캐시-노말 상태를 관리하는 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 단계(S110)에서 컨트롤러(200)는 반도체 메모리 장치(100)로 전달할 제1 커맨드를 생성한다.
이후, 단계(S115)에서 반도체 메모리 장치(100)의 캐시-노말 상태에 따른 제어 동작을 수행한다. 보다 상세히, 단계(S120)에서 생성된 제1 커맨드가 캐시 커맨드인지 또는 노말 커맨드인지 판단한다.
제1 커맨드가 캐시 커맨드인 경우, 반도체 메모리 장치(100)의 캐시-노말 상태와 무관하게, 캐시 완료 동작 없이 제1 커맨드가 반도체 메모리 장치(100)로 전달되어도 무방하다. 따라서 이 경우 단계(S160)로 진행하여 캐시 커맨드인 제1 커맨드를 반도체 메모리 장치(100)로 전달할 것이다.
제1 커맨드가 노말 커맨드인 경우, 반도체 메모리 장치(100)의 캐시-노말 상태에 따라 캐시 완료 동작의 수행 여부가 결정된다. 먼저, 단계(S130)에서, 반도체 메모리 장치(100)의 캐시-노말 상태를 확인한다.
예시적으로, 이전에 반도체 메모리 장치(100)로 전달하였던 커맨드들을 통해 판단할 수 반도체 메모리 장치(100)의 캐시-노말 상태를 확인할 수 있다. 예를 들어, 제1 커맨드 전에 마지막으로 전달하였던 커맨드가 캐시 커맨드인 경우 반도체 메모리 장치(100)는 캐시 상태일 것이다. 한편, 제1 커맨드 전에 마지막으로 전달하였던 커맨드가 노말 커맨드인 경우 반도체 메모리 장치(100)는 노말 커맨드일 것이다.
다른 예시에서, 반도체 메모리 장치(100)의 캐시-노말 상태를 저장하는 레지스터를 참조할 수 있다. 이 경우, 컨트롤러(200) 내 별도의 레지스터에 반도체 메모리 장치(100)의 캐시-노말 상태를 저장할 수 있다.
이후 단계(S140)의 판단 결과, 반도체 메모리 장치가 캐시 상태인 경우, 노말 커맨드인 제1 커맨드를 반도체 메모리 장치(100)로 전달하기 이전에 반도체 메모리 장치(100)가 캐시 완료 동작을 수행하도록 제어하여야 한다. 이에 따라 제1 커맨드와 상이한 제2 커맨드인 "캐시 완료 커맨드"를 생성하여 반도체 메모리 장치(100)로 전달한다(S150). 캐시 완료 커맨드를 수신함에 따라 반도체 메모리 장치(100)는 캐시 완료 동작을 수행할 것이다.
반도체 메모리 장치(100)의 캐시 완료 동작이 수행되면, 이제 노말 커맨드인 제1 커맨드를 반도체 메모리 장치(100)로 전달한다(S160).
단계(S140)의 판단 결과 반도체 메모리 장치(100)가 노말 상태인 경우, 바로 단계(S160)로 진행하여 제1 커맨드를 반도체 메모리 장치(100)로 전달하게 된다.
이후 단계(S170)에서, 반도체 메모리 장치의 캐시-노말 상태를 업데이트한다. 전술한 바와 같이 컨트롤러(200) 내부의 레지스터에 반도체 메모리 장치(100)의 캐시-노말 상태를 저장하는 경우, 상기 레지스터의 값을 업데이트함으로써 반도체 메모리 장치(100)의 캐시-노말 상태를 업데이트할 수 있다.
도 10을 참조하면, 단계들(S120, S130, S140, S150, S170)은 반도체 메모리 장치(100)의 캐시-노말 상태에 따른 제어 동작을 수행하는 단계(S115)에 해당한다. 통상적인 경우, 도 10에 도시된 바와 같이 컨트롤러(200)가 반도체 메모리 장치(100)의 캐시-노말 상태에 따른 제어 동작을 수행하는 단계(S115)를 수행함에 따라, 컨트롤러(200)의 구성이 복잡하게 되며 생산 비용이 증가하게 된다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 캐시-노말 상태에 따른 제어 동작을 수행하는 단계(S115)에 대응하는 동작을 반도체 메모리 장치(100) 내부적으로 수행하게 된다. 이에 따라 컨트롤러(200)의 동작을 단순화시킬 수 있으며, 결과적으로 컨트롤러(200)를 보다 단순히 구성할 수 있다.
도 11은 도 10에 따른 컨트롤러와 연결되어 동작하는 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, 컨트롤러(200)가 도 10에 도시된 단계들을 수행함에 따른, 반도체 메모리 장치(100)의 동작이 도시되어 있다. 단계(S210)에서, 컨트롤러(200)로부터 제1 커맨드를 수신한다. 상기 제1 커맨드는 노말 커맨드일 수도 있고, 캐시 커맨드일 수도 있다. 한편, 단계(S230)에서 수신한 제1 커맨드에 따른 동작을 수행한다. 즉, 도 10에 따른 동작을 수행하는 컨트롤러와 연결된 반도체 메모리 장치의 경우 수신한 커맨드에 따른 동작을 수행하며 별도의 모니터링 동작을 수행하지 않는다.
도 12는 본 발명의 일 실시 예에 따라, 캐시-노말 상태를 관리하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 12를 참조하면, 컨트롤러(200)는 반도체 메모리 장치(100)로 전달할 제1 커맨드를 생성한다(S310). 상기 제1 커맨드는 노말 커맨드일 수도 있고, 캐시 커맨드일 수도 있다. 이후 단계(S330)에서, 생성된 제1 커맨드를 반도체 메모리 장치(100)로 전달한다. 즉, 컨트롤러(200)는 생성된 커맨드의 유형과 무관하게, 반도체 메모리 장치(100)의 캐시-노말 상태를 확인하지 않고 생성된 커맨드를 반도체 메모리 장치(100)로 전달한다. 도 12에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)와 연결된 컨트롤러는 도 10에 도시된 것과 같은 단계(S115)를 수행할 필요가 없다. 이에 따라 컨트롤러(200)를 보다 단순히 구성할 수 있다.
도 13은 본 발명의 일 실시 예에 따라 캐시-노말 상태를 관리하는 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 13을 참조하면, 먼저 반도체 메모리 장치(100)는 컨트롤러(200)로부터 제1 커맨드를 수신한다. 이후 단계(S415)에서 반도체 메모리 장치(100)의 캐시-노말 상태에 따른 동작을 수행한다. 보다 상세히, 단계(S420)에서 수신된 제1 커맨드가 캐시 커맨드인지 또는 노말 커맨드인지 판단한다.
제1 커맨드가 캐시 커맨드인 경우, 반도체 메모리 장치(100)의 캐시-노말 상태와 무관하게, 캐시 완료 동작 없이 제1 커맨드에 따른 동작을 수행하여도 무방하다. 따라서 이 경우 단계(S460)로 진행하여 제1 커맨드에 따른 동작을 수행한다.
제1 커맨드가 노말 커맨드인 경우, 반도체 메모리 장치(100)의 캐시-노말 상태에 따라 캐시 완료 동작의 수행 여부가 결정된다. 먼저, 단계(S430)에서, 반도체 메모리 장치(100)의 캐시-노말 상태를 확인한다.
예시적으로, 반도체 메모리 장치(100)의 캐시-노말 상태를 저장하는 레지스터를 참조할 수 있다. 이 경우, 반도체 메모리 장치(100) 내 별도의 레지스터에 반도체 메모리 장치(100)의 캐시-노말 상태를 저장할 수 있다.
이후 단계(S440)의 판단 결과, 반도체 메모리 장치가 캐시 상태인 경우, 노말 커맨드인 제1 커맨드에 따른 동작을 수행하기 이전에 캐시 완료 동작을 수행하여야 한다. 이에 따라 제1 커맨드는 임시 저장되고, 먼저 캐시 완료 동작을 수행한다(S450).
반도체 메모리 장치(100)의 캐시 완료 동작이 수행되면, 이제 노말 커맨드인 제1 커맨드에 따른 동작이 수행된다(S460).
단계(S440)의 판단 결과 반도체 메모리 장치(100)가 노말 상태인 경우, 바로 단계(S460)로 진행하여 제1 커맨드에 따른 동작을 수행한다.
이후 단계(S470)에서, 반도체 메모리 장치의 캐시-노말 상태를 업데이트한다. 전술한 바와 같이 반도체 메모리 장치(100) 내부의 레지스터에 반도체 메모리 장치(100)의 캐시-노말 상태를 저장하는 경우, 상기 레지스터의 값을 업데이트함으로써 반도체 메모리 장치(100)의 캐시-노말 상태를 업데이트할 수 있다.
도 13을 참조하면, 단계들(S420, S430, S440, S450, S470)은 반도체 메모리 장치(100)의 캐시-노말 상태에 따른 동작을 수행하는 단계(S415)에 해당한다. 본 발명의 일 실시 예에 따르면, 반도체 메모리 장치(100) 내부적으로 캐시-노말 상태를 관리하여 수신한 커맨드에 따른 동작을 적절히 수행한다. 이에 따라 도 12에 도시된 바와 같이 컨트롤러(200)의 동작이 단순화되며, 보다 적은 비용으로 컨트롤러(200)를 구성할 수 있다.
도 13에 도시된 실시 예에서는, 제1 커맨드에 따른 동작을 수행하는 단계(S460) 이후에 반도체 메모리 장치의 캐시-노말 상태를 업데이트 하는 단계(S415)가 수행되는 것으로 도시되어 있다. 그러나, 이는 예시적인 것으로서 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 이에 한정되지 않는다.
예를 들어, 제1 커맨드가 노말 커맨드이고 반도체 메모리 장치의 캐시-노말 상태가 캐시 상태인 경우, 단계(S450)에 따른 캐시 완료 동작을 수행(S450)한 이후에, 먼저 반도체 메모리 장치의 캐시-노말 상태를 캐시 상태에서 노말 상태로 업데이트하고, 이후에 제1 커맨드에 따른 동작을 수행할 수도 있다.
다른 예로서, 제1 커맨드가 캐시 커맨드이고 반도체 메모리 장치의 캐시-노말 상태가 노말 상태인 경우, 단계(S420)에 따른 판단 이후에 먼저 반도체 메모리 장치의 캐시-노말 상태를 노말 상태에서 캐시 상태로 업데이트하고, 이후에 제1 커맨드에 따른 동작을 수행할 수 있다.
도 14는 도 2의 캐시 상태 처리부의 일 예를 나타내는 블록도이다.
도 14를 참조하면, 캐시 상태 처리부(145)는 커맨드 저장부(146), 캐시-노말 상태 저장부(147) 및 커맨드 동작 제어부(148)를 포함할 수 있다. 커맨드 저장부(146)는 컨트롤러(200)로부터 반도체 메모리 장치(100)로 전달된 커맨드(CMD)를 저장할 수 있다. 캐시-노말 상태 저장부(147)는 현재 반도체 메모리 장치(100)의 캐시-노말 상태(CNS)를 저장한다. 전술한 바와 같이, 캐시-노말 상태 저장부(147)는 반도체 메모리 장치(100)의 캐시-노말 상태를 저장하는 레지스터로 구현될 수 있다.
커맨드 저장부(146)에 저장된 커맨드(CMD)는 커맨드 동작 제어부(148)로 전달되며, 캐시-노말 상태 저장부(147)에 저장된 캐시-노말 상태(CNS)는 커맨드 동작 제어부(148)로 전달된다. 커맨드 동작 제어부(148)는 수신된 커맨드(CMD) 및 캐시-노말 상태(CNS)에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다. 보다 구체적으로, 커맨드 동작 제어부(148)는 제어 신호(CTR)를 생성하여 캐시 버퍼(160) 및 페이지 버퍼(130)의 동작을 제어할 수 있다. 이에 더하여, 커맨드 동작 제어부(148)는 도 1에 도시된 전압 생성부(150), 어드레스 디코더(120), 입출력 인터페이스(170)의 동작을 제어할 수 있다.
보다 구체적으로, 수신한 커맨드(CMD)가 노말 커맨드이고, 수신한 캐시-노말 상태(CNS)가 캐시 상태를 나타내는 경우, 커맨드 동작 제어부(148)는 캐시 완료 동작을 수행하도록, 캐시 버퍼(160), 페이지 버퍼(130)의 동작을 제어할 수 있다. 캐시 완료 동작이 수행된 이후에, 커맨드 동작 제어부(148)는 수신한 커맨드(CMD)에 대응하는 동작을 수행하도록, 캐시 버퍼(160) 및 페이지 버퍼(130)의 동작을 제어할 수 있다.
수신한 커맨드(CMD)가 캐시 커맨드인 경우, 커맨드 동작 제어부(148)는 캐시-노말 상태(CNS)와 무관하게 수신한 커맨드(CMD)에 대응하는 동작을 수행하도록 캐시 버퍼(160) 및 페이지 버퍼(130)의 동작을 제어할 수 있다. 한편, 수신한 커맨드(CMD)가 노말 커맨드이고, 캐시-노말 상태(CNS)가 노말 상태인 경우에도 커맨드 동작 제어부(148)는 수신한 커맨드(CMD)에 대응하는 동작을 수행하도록 캐시 버퍼(160) 및 페이지 버퍼(130)의 동작을 제어할 수 있다.
한편, 수신한 커맨드(CMD)를 처리함에 따라 반도체 메모리 장치(100)의 캐시-노말 상태가 변경되는 경우, 커맨드 동작 제어부(148)는 업데이트 신호(CUP)를 캐시-노말 상태 저장부(147)로 전달한다. 이에 따라, 캐시-노말 상태 저장부(147)에 저장된 현재 반도체 메모리 장치(100)의 캐시-노말 상태(CNS)가 업데이트 된다.
도 2 및 도 14에 의하면, 캐시 상태 처리부(145)가 제어 로직(140) 내에 포함되도록 구성되는 실시 예가 도시되어 있다. 그러나 이는 예시적인 것으로서, 제어 로직(140)과 별도로 캐시 상태 처리부(145)가 구성될 수도 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 제어 로직(140)은, 반도체 메모리 장치(100)의 캐시-노말 상태(Cache-Normal state)에 기초하여 페이지 버퍼(130) 및 캐시 버퍼(160)의 동작을 제어한다. 보다 구체적으로, 제어 로직(140)에 포함된 캐시 상태 처리부(145)는 반도체 메모리 장치(100)의 현재 캐시-노말 상태(CNS) 및 수신한 커맨드(CMD)의 타입에 따라, 캐시 완료 동작을 수행하도록 페이지 버퍼(130) 및 캐시 버퍼(160)의 동작을 제어한다.
이에 따라, 컨트롤러(200)가 반도체 메모리 장치(100)의 캐시-노말 상태(Cache-normal state)를 모니터링할 필요가 없으며, 결과적으로 컨트롤러(200)의 구성을 단순화할 수 있다.
도 15는 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 15를 참조하면, 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 컨트롤러(200)는 도 1의 컨트롤러(200)에 대응된다. 이하, 중복되는 설명은 생략된다.
컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus)프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(200)의 구성 요소로서 제공될 수 있다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimediaplayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic DualIn Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic DualIn Line Package(CERDIP), Plastic Metric QuadFlat Pack(MQFP), Thin QuadFlatpack(TQFP), Small Outline(SOIC),Shrink Small OutlinePackage(SSOP), Thin Small Outline(TSOP),Thin QuadFlatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 16을 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 17에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 17은 도 16을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 17에서, 도 16을 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는, 도 15를 참조하여 설명된 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 페이지 버퍼
140: 제어 로직 150: 전압 생성부
160: 캐시 버퍼 170: 입출력 인터페이스
180: 상태 레지스터 200: 컨트롤러
210: 램 220: 프로세싱 유닛
230: 호스트 인터페이스 240: 메모리 인터페이스
250: 에러 정정 블록 300: 호스트

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 선택된 페이지의 데이터를 센싱하는 페이지 버퍼;
    상기 페이지 버퍼에 센싱된 데이터를 임시 저장하는 캐시 버퍼; 및
    상기 메모리 셀 어레이에 저장된 데이터를 리드하도록 상기 페이지 버퍼 및 상기 캐시 버퍼의 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    상기 제어 로직은 상기 반도체 메모리 장치의 캐시-노말 상태(Cache-Normal state)에 기초하여 상기 페이지 버퍼 및 상기 캐시 버퍼의 동작을 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 반도체 메모리 장치의 상기 캐시-노말 상태가 캐시 상태(Cache state)인 동안에 노말 커맨드를 수신한 경우, 상기 제어 로직은:
    캐시 완료 동작(Cache complete operation)을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하고,
    상기 캐시 완료 동작 이후에 상기 노말 커맨드에 따른 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 제어 로직은:
    상기 캐시 완료 동작을 수행한 이후에, 상기 반도체 메모리 장치의 상기 캐시-노말 상태를 상기 캐시 상태에서 노말 상태(Normal state)로 변경하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 반도체 메모리 장치의 상기 캐시-노말 상태가 노말 상태(Normal state)인 동안에 캐시 커맨드를 수신한 경우, 상기 제어 로직은:
    상기 반도체 메모리 장치의 상기 캐시-노말 상태를 상기 노말 상태에서 캐시 상태(Cache state)로 변경하고,
    상기 수신한 캐시 커맨드에 따른 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 제어 로직은 상기 반도체 메모리 장치의 상기 캐시-노말 상태를 관리하는 캐시 상태 처리부를 포함하고,
    상기 캐시 상태 처리부는 상기 반도체 메모리 장치의 상기 캐시-노말 상태 및 수신한 커맨드의 타입에 따라 캐시 완료 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서, 상기 캐시 상태 처리부는:
    상기 반도체 메모리 장치로 수신된 커맨드를 저장하는 커맨드 저장부;
    상기 반도체 메모리 장치의 상기 캐시-노말 상태를 저장하는 캐시-노말 상태 저장부; 및
    상기 커맨드 및 상기 캐시-노말 상태에 기초하여 상기 페이지 버퍼 및 상기 캐시 버퍼의 동작을 제어하는 커맨드 동작 제어부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 커맨드 저장부에 저장된 커맨드가 노말 커맨드(Normal command)이고, 상기 캐시-노말 상태 저장부에 저장된 상기 캐시-노말 상태가 캐시 상태(Cache state)인 경우,
    상기 커맨드 동작 제어부는 상기 노말 커맨드에 따른 동작을 수행하기 이전에, 캐시 완료 동작(cache complete operation)을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 커맨드 동작 제어부는 상기 캐시 완료 동작을 수행한 이후에 상기 노말 커맨드에 따른 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 커맨드 동작 제어부는 상기 캐시 완료 동작을 수행한 이후에, 상기 캐시-노말 상태 저장부에 저장된 상기 캐시-노말 상태를 노말 상태(Normal state)로 업데이트하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 커맨드 저장부에 저장된 커맨드가 캐시 커맨드(Cache command)이고, 상기 캐시-노말 상태 저장부에 저장된 상기 캐시-노말 상태가 노말 상태(Cache state)인 경우,
    상기 커맨드 동작 제어부는 상기 캐시-노말 상태 저장부에 저장된 상기 캐시-노말 상태를 캐시 상태(Normal state)로 업데이트하고, 상기 캐시 커맨드에 따른 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 컨트롤러로부터 제1 커맨드를 수신하는 단계; 및
    반도체 메모리 장치의 캐시-노말 상태(Cache-Normal state) 및 상기 제1 커맨드의 타입에 기초하여, 페이지 버퍼 및 캐시 버퍼의 동작을 제어하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 제1 커맨드가 노말 커맨드(Nomal command)이고, 상기 캐시-노말 상태가 캐시 상태(Cache state)인 경우,
    상기 반도체 메모리 장치의 캐시-노말 상태 및 상기 제1 커맨드의 타입에 기초하여, 페이지 버퍼 및 캐시 버퍼의 동작을 제어하는 단계는:
    캐시 완료 동작을 수행하는 단계; 및
    상기 제1 커맨드에 따른 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 캐시 완료 동작을 수행한 이후에, 상기 캐시-노말 상태를 상기 캐시 상태에서 노말 상태(Normal state)로 업데이트하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 제1 커맨드가 캐시 커맨드(Normal command)이고, 상기 캐시-노말 상태가 노말 상태(Normal state)인 경우,
    상기 반도체 메모리 장치의 캐시-노말 상태 및 상기 제1 커맨드의 타입에 기초하여, 페이지 버퍼 및 캐시 버퍼의 동작을 제어하는 단계는:
    상기 제1 커맨드에 따른 동작을 수행하는 단계; 및
    상기 캐시-노말 상태를 상기 노말 상태에서 캐시 상태(Cache state)로 업데이트하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 메모리 셀 어레이;
    캐시 상태 및 노말 상태 중 어느 하나의 상태에서 상기 메모리 셀 어레이에 대한 리드 동작을 수행하도록 구성되는 주변 회로로서, 캐시 상태에서 상기 메모리 셀 어레이로부터 리드되는 데이터를 파이프 라인 방식으로 순차적으로 버퍼링하는 페이지 버퍼들 및 캐시 버퍼들을 포함하는, 상기 주변 회로; 및
    상기 노말 상태에서 데이터를 리드하기 위한 리드 커맨드에 응답하여, 캐시 상태에서 동작하는 상기 페이지 버퍼 및 상기 캐시 버퍼를 리셋하고, 이후 상기 노말 상태에서 상기 메모리 셀 어레이에 대한 리드 동작을 수행하도록 상기 주변 회로를 제어하도록 구성되는 제어 로직을 포함하는, 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서, 상기 반도체 메모리 장치의 상태가 캐시 상태인 동안, 노말 상태에서 데이터를 리드하기 위한 리드 커맨드가 수신되는 경우, 상기 제어 로직은:
    캐시 완료 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하고;
    상기 캐시 완료 동작이 수행된 이후에, 상기 리드 커맨드에 대응하는 동작을 수행하도록 상기 페이지 버퍼와 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서, 상기 제어 로직은 상기 반도체 메모리 장치의 캐시 상태와 노말 상태를 관리하는 캐시 상태 처리부를 포함하고,
    상기 캐시 상태 처리부는, 상기 반도체 메모리 장치의 캐시 및 정상 상태 중 상기 반도체 메모리 장치의 상태 및 수신된 커맨드의 타입에 기초하여, 상기 캐시 완료 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 캐시 상태 처리부는:
    상기 반도체 메모리 장치에 의해 수신된 커맨드를 저장하도록 구성되는 커맨드 저장부;
    캐시 상태 및 노말 상태 중 상기 반도체 메모리 장치의 상태를 저장하도록 구성되는 캐시-노말 상태 저장부; 및
    상기 커맨드 및 상기 반도체 메모리 장치의 상태에 기초하여 상기 페이지 버퍼 및 상기 캐시 버퍼의 동작을 제어하도록 구성되는 커맨드 동작 제어부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18 항에 있어서, 상기 커맨드 저장부에 저장된 커맨드가 노말 커맨드이고, 상기 캐시-노말 상태 저장부에 저장된 상기 반도체 메모리 장치의 상태가 캐시 상태인 경우,
    상기 커맨드 동작 제어부는 상기 노말 커맨드에 대응하는 동작이 수행되기 전에 상기 캐시 완료 동작이 수행되도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19 항에 있어서, 상기 커맨드 동작 제어부는 상기 캐시 완료 동작이 수행 된 이후에 상기 노말 커맨드에 대응하는 동작을 수행하도록 상기 페이지 버퍼 및 상기 캐시 버퍼를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
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