KR102121951B1 - 반도체 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 동작 방법에 관한 것으로, 특히 반도체 장치의 파워 업 전류를 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 내부 동작 조건용 데이터를 저장하는 캠 셀 어레이와 메모리 셀 어레이를 포함하는 메모리 블록, 메모리 블록에 데이터를 프로그램하거나 메모리 블록에 프로그램된 데이터를 리드하는 페이지 버퍼, 리셋 동작시 페이지 버퍼를 초기화시키기 위한 리셋 인에이블신호를 활성화시켜 출력하는 제어 로직, 및 리셋 인에이블신호의 활성화시 페이지 버퍼를 초기화시키기 위한 리셋 제어신호를 출력하고, 페이지 버퍼의 초기화 동작 이후에 페이지 버퍼에 페이지 버퍼 전원을 공급하는 전원 제어부를 포함한다.

Description

반도체 장치 및 그 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 그 동작 방법에 관한 것으로, 특히 반도체 장치의 파워 업 전류를 줄일 수 있도록 하는 기술이다.
일반적으로 반도체 메모리 시스템은 호스트로부터 라이트 명령 또는 리드 명령이 입력된다. 그러면, 메모리 컨트롤러는 메모리 셀 영역의 해당 셀에 해당 데이터를 프로그램하거나 리드하도록 제어한다.
반도체 메모리 장치는 전원이 공급되지 않는 상태에서 데이터를 보존할 수 있는지에 따라 휘발성 메모리 장치와 비휘발성 메모리 장치로 분류될 수 있다. 최근 전자 기기가 저전력화 및 소형화됨에 따라 비휘발성 메모리 장치 중에서 플래시 메모리 장치가 널리 사용되고 있다.
플래시 메모리 장치는 복수의 메모리 영역들이 한 번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM(Electrically Erasable and Programmable ROM)이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 한다.
이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모 없이 정보가 유지됨을 의미한다.
추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들 때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 사용되고 있다.
플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, 노어 플래시 메모리 장치와 낸드 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
이러한 플래시 메모리 장치의 메모리 셀 영역은 다수 개의 스트링(string)들을 포함한다. 각각의 스트링은 직렬 연결된 메모리 셀 들의 양단에 형성된 셀렉트 트랜지스터(select transistor)들을 포함한다. 서로 다른 스트링에 형성된 메모리 셀 들은 워드라인(word line)을 통하여 전기적으로 각각 연결된다.
또한, 스트링들 각각은 비트라인(bit line)을 통하여 데이터를 센싱(sensing)하는 페이지 버퍼(page buffer)와 전기적으로 연결된다. 이러한 메모리 셀에 데이터를 기록하기 위해서 페이지 버퍼에 임시 저장된 데이터가 선택된 메모리 셀에 프로그램될 때까지 프로그램 동작 및 검증 동작을 미리 설정된 횟수 내에서 반복한다.
메모리 셀의 컨트롤 게이트(Control Gate)에 프로그래밍 전압이 인가되면 플로팅 게이트(Floating Gate)에 터널링(tunneling) 현상이 발생하여 프로그래밍 동작이 수행된다. 또한, 메모리 셀의 벌크(bulk)에 소거 전압이 인가되면 플로팅 게이트(Floating Gate)에 터널링(tunneling) 현상이 발생하여 소거(eraser) 동작이 수행된다. 참고적으로 프로그래밍 전압은 워드라인을 통해서 메모리 셀에 전달된다.
이러한 구성을 갖는 비휘발성 메모리 장치에서 파워 업 동작이 이루어지는 경우 페이지 버퍼에 포함된 래치들은 쇼트 전류를 방지하기 위해 초기화 동작을 수행한다. 그러면, 수많은 래치들이 초기화되면서 파워 업 동작시 페이지 버퍼에 피크(Peak) 전류가 흐르게 된다.
즉, 전원이 먼저 인가된 이후에 리셋 신호가 인가되어 큰 피크 전류가 발생하게 된다. 페이지 버퍼에 불필요하게 많은 전류가 흐르게 되면 전원이 불안정해져 반도체 장치가 오동작을 일으킬 수 있다.
전원이 상승할 때 피크 전류가 발생하게 되면 오동작을 일으킬 위험성이 커지게 되며, 이러한 이유로 인해 파워 업 전류는 칩에 치명적인 영향을 줄 수 있다. 이에 따라, 파워 업 동작시 페이지 버퍼에서 저 전류 상태를 유지시켜야 피크 전류로 인한 오동작을 방지할 수 있다.
본 발명은 반도체 장치에서 페이지 버퍼에 전원이 인가되는 타이밍을 제어하여 파워 업 동작시 페이지 버퍼 래치의 피크 전류를 줄일 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 반도체 장치는, 내부 동작 조건용 데이터를 저장하는 캠 셀 어레이와 메모리 셀 어레이를 포함하는 메모리 블록; 메모리 블록에 데이터를 프로그램하거나 메모리 블록에 프로그램된 데이터를 리드하는 페이지 버퍼; 리셋 동작시 리셋 인에이블신호를 활성화시켜 출력하는 제어 로직; 및 리셋 인에이블신호의 활성화시 외부 전원에 대응하여 페이지 버퍼를 초기화시키기 위한 리셋 제어신호를 활성화시키고, 리셋 제어신호가 활성화된 이후에 외부 전원에 대응하여 생성된 페이지 버퍼 전원을 페이지 버퍼에 제공하는 전원 제어부를 포함하고, 전원 제어부는 페이지 버퍼의 초기화 이후에 페이지 버퍼에 상기 페이지 버퍼 전원을 공급하며, 페이지 버퍼의 래치가 초기화되는 시점으로부터 일정시간 이후에 페이지 버퍼에 페이지 버퍼 전원이 인가된다.
본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법은, 외부 전원에 대응하여 파워 온 리셋신호가 인가되고, 파워 온 리셋신호가 디스에이블되는 단계; 리셋 명령에 대응하여 리셋 인에이블신호를 활성화시키는 단계; 내부 동작 조건용 데이터를 저장하는 캠 셀 어레이의 캠 데이터를 리드하는 단계; 외부 전원에 따라 활성화된 리셋 제어신호에 대응하여 페이지 버퍼의 래치를 초기화시키는 단계; 및 리셋 제어신호가 활성화된 이후에 외부 전원에 대응하여 생성된 페이지 버퍼 전원을 페이지 버퍼에 인가하는 단계를 포함하고, 페이지 버퍼의 래치가 초기화되는 시점으로부터 일정시간 이후에 페이지 버퍼에 페이지 버퍼 전원이 인가된다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 동작 방법은, 외부 전원에 대응하여 파워 온 리셋신호가 인가되는 단계; 파워 온 리셋신호가 디스에이블되는 시점에서 리셋 인에이블신호를 활성화시키는 단계; 내부 동작 조건용 데이터를 저장하는 캠 셀 어레이의 캠 데이터를 리드하는 단계; 외부 전원에 따라 활성화된 리셋 제어신호에 대응하여 페이지 버퍼의 래치를 초기화시키는 단계; 및 리셋 제어신호가 활성화된 이후에 외부 전원에 대응하여 생성된 페이지 버퍼 전원을 페이지 버퍼에 인가하는 단계를 포함하고, 페이지 버퍼의 래치가 초기화되는 시점으로부터 일정시간 이후에 페이지 버퍼에 페이지 버퍼 전원이 인가된다.
본 발명은 반도체 장치에서 페이지 버퍼에 전원이 인가되는 타이밍을 제어하여 파워 업 동작시 페이지 버퍼 래치의 피크 전류를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 전원 제어부에 관한 상세 구성도.
도 3은 도 1의 페이지 버퍼 래치에 관한 상세 회로도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법에 관한 흐름도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 동작 방법에 관한 동작 타이밍도.
도 6은 본 발명의 실시예에 따른 반도체 장치의 동작 방법에 관한 다른 실시예.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 개략적으로 나타낸 블록도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 메모리 블록(100), 페이지 버퍼(200), 컬럼 디코더(300), 제어 로직(400), 로오 디코더(500), 전압 발생기(600) 및 전원 제어부(700)를 포함한다.
메모리 블록(100)은 메모리 셀 어레이(110)와 캠(CAM; Content Addressable Memory) 셀 어레이(120)를 포함한다. 여기서, 메모리 셀 어레이(110)와 캠 셀 어레이(120)는 동일한 구조 및 특성을 갖는다.
메모리 셀 어레이(110)는 프로그렘 데이터를 저장하는 다수의 메모리 셀 들을 포함한다. 다수의 메모리 셀 들은 워드라인과 비트라인으로 연결된다. 메모리 셀 어레이(110)는 낸드 스트링 구조를 가질 수 있다.
그리고, 캠 셀 어레이(120)는 비휘발성 메모리 소자의 정보 데이터가 저장된다. 즉, 캠 셀 어레이(120)는 반도체 메모리 장치가 동작하기 위해 필요한 옵션 정보, 예를 들면 프로그램 전압 정보와, 리드전압 정보, 소거 전압 정보 또는 셀의 게이트 산화막 두께 정보 등이 저장되는 회로이다. 그리고, 캠 셀 어레이(120)에는 리페어 정보 및 배드 블록의 어드레스 정보가 저장될 수 있다.
반도체 메모리 장치는, 동작에 있어서 필요한 각종 부가 정보를 저장하기 위하여 퓨즈부 등을 사용하였다. 위의 부가 정보로는 메모리 셀의 특성에 따른 고유 특성 값, 프로그램 동작, 소거 동작 등에 사용되는 프로그램 펄스, 소거 펄스값에 대한 정보, 리페어 정보 등 반도체 메모리 장치의 동작에 필수적인 각종 정보 등이 포함된다.
그러나, 퓨즈부는 그 사이즈가 비대하고, 데이터를 한번 저장한 후 패키지 공정을 수행한 후에는 해당 데이터를 다시 수정할 수 없는 단점이 있다. 이에 따라, 퓨즈부를 대신하여 메모리 셀 어레이(110)와 동일한 구조를 갖는 캠 셀 어레이(120)를 사용한다. 캠 셀 어레이(120)에 부가정보를 저장하면, 패키지 공정 이후에도 부가정보의 추가가 용이하다.
페이지 버퍼(200)는 메모리 셀 어레이(110)의 다수의 비트라인과 연결된다. 페이지 버퍼(200)는 메모리 셀 어레이(110)의 리드 동작시 다수의 비트라인 전위를 센싱하고, 센싱 전위에 대응하는 리드 데이터를 컬럼 디코더(300)에 출력한다. 즉, 페이지 버퍼(200)는 선택된 메모리 셀 어레이(110)에 프로그램할 데이터를 임시 저장하거나, 선택된 메모리 셀 어레이(110)에 프로그램된 데이터를 독출하여 저장한다.
페이지 버퍼(200)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 예를 들면, 페이지 버퍼(200)는 읽기 동작 모드에서 감지 증폭기로서 동작하고 프로그램 동작 모드에서 기입 드라이버로서 동작한다.
여기서, 페이지 버퍼(200)는 1 비트 데이터를 읽거나 프로그램하는데 적합하게 구성될 수 있다. 또는, 페이지 버퍼(200)는 2 비트 데이터를 읽거나 프로그램하는데 적합하게 구성될 수 있다.
하지만, 페이지 버퍼(200)가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 페이지 버퍼(200)는 3 비트 이상의 데이터를 읽거나 프로그램하기에 적합하게 구성될 수 있다.
또한, 페이지 버퍼(200)는 전원 제어부(700)로부터 인가되는 페이지 버퍼 전원 V_PB과 리셋 제어신호 RST에 따라 동작한다. 즉, 페이지 버퍼(200)는 리셋신호의 활성화시 페이지 버퍼(200) 내부의 래치들을 초기화시키고, 페이지 버퍼 전원 V_PB에 따라 동작하게 된다.
이때, 페이지 버퍼(200)는 캠 셀 어레이(120)의 오토 리드 동작이 수행된 이후에 리셋 제어신호 RST에 따라 초기화된다. 그리고, 페이지 버퍼(200)의 래치를 초기화시키기 위한 리셋 제어신호 RST가 인가되고 일정 시간 이후에 페이지 버퍼 전원 V_PB에 따라 동작한다. 이에 따라, 본 발명의 실시예는 내부 전원이 칩에 인가된 이후에 페이지 버퍼(200)가 별도의 전원에 따라 동작하게 되어 페이지 버퍼(200)의 래치에서 발생되는 피크 전류를 줄일 수 있게 된다.
컬럼 디코더(300)는 페이지 버퍼(200)들을 미리 결정된 단위로 선택하도록 한다. 즉, 컬럼 디코더(300)는 컬럼 어드레스에 응답하여 선택되는 열들을 일정 단위로 선택한다.
제어 로직(400)은 외부로부터 인가되는 명령 신호 CMD에 따라 반도체 장치를 비지(BUSY) 상태, 준비(Ready) 상태로 제어하도록 한다. 그리고, 제어 로직(400)은 전원 제어부(700)로부터 파워 온 리셋신호 POR를 입력받아 리셋 인에이블신호 RST_EN를 전원 제어부(700)에 출력한다. 또한, 제어 로직(400)은 외부로부터 인가되는 리셋신호 RESET에 따라 리셋 인에이블신호 RST_EN를 전원 제어부(700)에 출력할 수도 있다.
즉, 제어 로직(400)은 파워 온 리셋신호 POR의 디스에이블시 리셋 인에이블신호 RST_EN를 활성화시켜 전원 제어부(700)에 출력한다. 또한, 제어 로직(400)은 리셋신호 RESET의 활성화시 리셋 인에이블신호 RST_EN를 활성화시켜 전원 제어부(700)에 출력할 수도 있다.
로오 디코더(500)는 메모리 블록들 중 하나를 선택하고 선택된 메모리 블록(100)의 행들(또는 페이지들) 중 하나를 선택하도록 한다. 즉, 로오 디코더(500)는 로오 어드레스에 응답하여 메모리 블록(100)의 워드라인을 선택한다.
그리고, 로오 디코더(500)는 전압 발생기(600)의 구동 전압에 따라 선택된 워드라인으로 프로그램 및 검증 전압들을 제공한다. 즉, 로오 디코더(500)는 프로그램 동작시 선택된 워드라인에 프로그램 전압을 공급하고, 비선택된 워드라인에 패스 전압을 전달한다.
또한, 로오 디코더(500)는 리드 동작시 읽기 전압들을 선택된 워드라인에 제공한다. 선택된 행(페이지)은 전압 발생기(600)로부터 제공되는 구동전압에 따라 로오 디코더(500)에 의해 구동된다.
전압 발생기(600)는 다양한 구동전압들을 발생하도록 구성된다. 여기서, 구동전압은 프로그램 전압, 소거 전압, 읽기 전압, 프로그램/소거 검증 전압, 리프레쉬 검증 전압 등을 포함할 수 있다.
전압 발생기(600)는 제어 로직(400)의 제어에 따라 상이한 레벨을 갖는 전압을 발생할 수 있다. 예를 들면, 리프레쉬 동작이 요구되는 메모리 블록(100)이 어떤 메모리 영역에 속하는 지의 여부에 따라 리프레쉬 검증 전압이 결정될 수 있다.
전원 제어부(700)는 제어 로직(400)의 제어에 따라 캠 셀 어레이(120)가 오토 리드 동작을 수행한 이후에 페이지 버퍼(200)에 전원을 인가한다. 즉, 전원 제어부(700)는 외부 전원 VCCE를 입력받아 파워 온 리셋신호 POR를 제어 로직(400)에 출력한다.
그리고, 전원 제어부(700)는 제어 로직(400)으로부터 인가되는 리셋 인에이블신호 RST_EN에 따라 페이지 버퍼(200)의 래치를 초기화시키기 위한 리셋 제어신호 RST를 출력한다. 또한, 전원 제어부(700)는 페이지 버퍼(200)의 래치를 초기화시키기 위한 리셋 제어신호 RST를 활성화시킨 이후에 페이지 버퍼 전원 V_PB을 페이지 버퍼(200)에 공급한다.
이와 같이, 본 발명의 실시예는 페이지 버퍼(200)의 초기화에 사용되는 파워 업 피크 전류를 줄이기 위해 페이지 버퍼(200)의 전원을 따로 분리한다. 여기서, 파워 업이란 반도체 장치를 동작시키기 위하여 외부 전원 VCCE를 인가하는 것을 말한다. 이에 따라, 페이지 버퍼(200)는 외부 전원 VCCE의 인가시 파워 업 동작을 수행하지 않는다.
그리고, 캠 셀 어레이(120)의 오토 리드 동작 이후에 페이지 버퍼(200)에 전원을 인가한다. 따라서, 외부의 파워 업 동작시에는 페이지 버퍼(200)의 초기화로 인한 피크 전류가 발생하지 않도록 한다.
도 2는 도 1의 전원 제어부(700)에 관한 상세 구성도이다.
전원 제어부(700)는 파워 온 리셋 제어부(710), 전원 발생부(720) 및 리셋 제어부(730)를 포함한다.
먼저, 파워 온 리셋 제어부(710)는 외부 전원 VCCE를 입력받아 파워 온 리셋신호 POR를 제어 로직(400), 전원 발생부(720) 및 리셋 제어부(730)에 출력한다. 여기서, 파워 온 리셋신호 POR는 초기 동작시 외부 전원 VCCE에 따라 그 전압 레벨이 상승하다가 외부 전원 VCCE가 특정 안정화 레벨에 도달하게 되면 디스에이블 상태로 천이한다.
그리고, 전원 발생부(720)는 파워 온 리셋신호 POR, 외부 전원 VCCE 및 리셋 인에이블신호 RST_EN를 입력받아 페이지 버퍼 전원 V_PB을 페이지 버퍼(200)에 공급한다. 이때, 전원 발생부(720)는 리셋 인에이블신호 RST_EN가 인가되어 페이지 버퍼(200)의 래치 초기화 동작이 시작된 이후에 페이지 버퍼(200)에 페이지 버퍼 전원 V_PB을 공급한다.
리셋 제어부(730)는 파워 온 리셋신호 POR와 리셋 인에이블신호 RST_EN에 따라 페이지 버퍼(200)의 래치를 초기화시키기 위한 리셋 제어신호 RST를 출력한다. 리셋 제어부(730)는 리셋 인에이블 신호 RST_EN가 하이 레벨로 인에이블 되면 리셋 제어신호 RST를 활성화시켜 페이지 버퍼(200)에 출력한다.
도 3은 도 1의 페이지 버퍼(200)에 관한 상세 회로도이다.
페이지 버퍼(200)는 제 1 내지 제 14 NMOS 트랜지스터(N1 내지 N14)와, 제 1 PMOS 트랜지스터(P1)와, 제 1 내지 제 4 래치(L1 내지 L4)를 포함한다. 여기서, 제 1 내지 제 4 래치(L1 내지 L4)는 반도체 장치가 동작하는 데 있어 데이터의 임시 저장을 위해 페이지 버퍼(200)에 내부에 포함된 래치 회로를 나타낸다.
여기서, 제 1 NMOS 트랜지스터(N1)는 비트라인(BL)과 센싱노드(SO)의 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 센싱신호(PBSENSE)가 입력된다. 제 1 PMOS 트랜지스터(P1)는 페이지 버퍼 전원(V_PB)과 센싱노드(SO)의 사이에 연결되고, 프리차지 신호(PRECH)가 입력된다.
제 2 NMOS 트랜지스터(N2)는 센싱노드(SO)와 노드(QC_N)의 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 1 전송신호(TRANC)가 입력된다. 그리고, 제 1 래치(L1)는 노드(QC)와 노드(QC_N)의 사이에 연결되는 캐시 래치이다. 제 1 래치(L1)는 센싱노드(SO)로부터 데이터를 입력받는 래치이다.
제 3 NMOS 트랜지스터(N3)는 노드(QC)와 노드(K)의 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)는 노드(QC_N)와 노드(K)의 사이에 연결된다. 제 3 NMOS 트랜지스터(N3)의 게이트에는 제 1 리셋 신호(CRST)가 입력되고, 제 4NMOS 트랜지스터(N4)의 게이트에는 제 1 세트 신호(CSET)가 입력된다. 제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 제 1 래치(L1)의 데이터를 변경하기 위해 동작한다.
제 5 NMOS 트랜지스터(N5)는 센싱노드(SO)와 노드(QM_N)의 사이에 연결된다. 제 5 NMOS 트랜지스터(N5)의 게이트에는 제 2 전송신호(TRANM)가 입력된다. 그리리고, 제 2 래치(L2)는 노드(QM)와 노드(QM_N)의 사이에 연결되는 메인 래치이다. 제 2 래치(L2)는 프로그램 동작을 위해서 사용된다.
제 6 NMOS 트랜지스터(N6)는 노드(QM)와 노드(K)의 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)는 노드(QM_N)와 노드(K)의 사이에 연결된다. 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 2 리셋 신호(MRST)가 입력되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 제 2 세트 신호(MSET)가 입력된다. 제 6 및 제 7 NMOS 트랜지스터(N6, N7)는 제 2 래치(L2)의 데이터를 변경하기 위해 동작한다.
제 8 NMOS 트랜지스터(N8)는 센싱노드(SO)와 노드(QT_N)의 사이에 연결된다. 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 3 전송신호(TRANT)가 입력된다. 그리고, 제 3 래치(L3)는 노드(QT)와 노드(QT_N)의 사이에 연결되는 임시(temp) 래치이다. 제 3 래치(L3)는 프로그램 동작을 위해서 사용된다.
제 9 NMOS 트랜지스터(N9)는 노드(QT)와 노드(K)의 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)는 노드(QT_N)와 노드(K)의 사이에 연결된다. 제 9 NMOS 트랜지스터(N9)의 게이트에는 제 3 리셋 신호(TRST)가 입력되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 3 세트 신호(TSET)가 입력된다. 제 9 및 제 10 NMOS 트랜지스터(N9, N10)는 제 3 래치(L3)의 데이터 변경을 위해서 사용된다.
제 11 NMOS 트랜지스터(N11)는 센싱노드(SO)와 노드(QF)에 연결된다. 제 11 트랜지스터(N11)의 게이트에는 제 4 전송신호(TRANTF)가 입력된다. 그리고, 제 4 래치(L4)는 노드(QF)와 노드(QF_N)의 사이에 연결되는 플래그 래치이다.
제 12 NMOS 트랜지스터(N12)는 노드(QF)와 노드(K)의 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)는 노드(QF_N)와 노드(K)의 사이에 연결된다. 제 12 NMOS 트랜지스터(N12)의 게이트에는 제 4 리셋 신호(FRST)가 입력되고, 제 13 NMOS 트랜지스터(N13)의 게이트에는 제 4 세트 신호(FSET)가 입력된다. 제 12 NMOS 트랜지스터(N12, N13)는 제 4래치(L4)의 플래그 데이터 변경을 위해서 사용된다.
이러한 구성을 갖는 본 발명의 실시예의 동작 과정을 도 4의 흐름도 및 도 5의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다. 그리고, 도 5는 본 발명의 실시예에 따른 반도체 장치의 동작 방법에 관한 동작 타이밍도이다.
먼저, 파워 온 동작이 수행되면, 반도체 장치의 내부 동작이 시작되어 메모리 블록(100)이 동작을 수행하는 비지(BUSY) 상태가 된다. 여기서, 파워 온 동작은 반도체 장치를 초기화시키기 위한 동작이다. 그리고, 비지(BUSY) 상태는 유저(User)가 동작 명령 신호 CMD를 입력하지 않는 상태를 나타낸다.
그러면, 외부 전원 VCCE가 파워 온 리셋 제어부(710)에 인가된다.(단계 S1) 그러면, 파워 온 리셋 제어부(710)는 파워 온 리셋신호 POR를 제어 로직(400)과 전원 발생부(720), 리셋 제어부(730)에 출력한다.(단계 S2)
이때, 파워 온 리셋신호 POR는 외부 전원 VCCE를 따라 전압 레벨이 상승하기 시작한다. 파워 업 동작시 외부 전원 VCCE가 반도체 장치로 인가되는 순간 곧바로 반도체 장치가 외부 전원 VCCE에 의해서 동작하는 것이 아니라, 일정한 레벨로 상승한 후 동작하기 위한 안정화 시간이 필요하게 된다.
이후에, 제어 로직(400)은 파워 온 리셋신호 POR에 따라 페이지 버퍼(200)를 제어한 나머지 주변 회로에 내부전원을 공급한다.(단계 S3) 리셋 명령이 인가되기 전에는 페이지 버퍼(200)가 어떠한 알고리즘도 수행하지 않으므로 굳이 페이지 버퍼(200)에 전원을 인가하지 않아도 된다. 이에 따라, 제어 로직(400)은 리셋 인에이블신호 RST_EN를 비활성화 상태로 유지시킨다. 그리고, 전원 발생부(720)는 페이지 버퍼 전원 V_PB을 페이지 버퍼(200)에 공급하지 않는다.
이어서, 파워 온 리셋 제어부(710)는 외부 전원 VCCE가 안정화되어 최소전압 레벨에 도달하였는지의 여부를 판단한다.(단계 S4) 여기서, 외부 전원 VCCE의 최소전압 레벨은, 외부 전원이 로직 문턱전압 레벨에 도달한 경우를 나타낸다. 만약, 외부 전원 VCCE가 최소전압 레벨에 도달한 경우 파워 온 리셋 제어부(710)는 파워 온 리셋신호 POR를 디스에이블시킨다.(단계 S5)
이후에, 전원이 안정화되어 칩이 대기(Ready) 상태가 되면 제어 로직(400)에 리셋 명령이 인가된다. 여기서, 대기(Ready) 상태는 내부의 동작이 종료되어 외부의 명령신호 CMD를 기다리는 아이들(IDLE) 상태를 나타낸다. 리셋 명령에 따라 리셋신호 RESET가 활성화되면, 제어 로직(400)은 리셋 동작을 수행하게 된다.(단계 S6)
그리고, 리셋신호 RESET가 활성화되면, 캠 셀 어레이(120)의 데이터를 리드하는 오토 리드 동작이 수행된다.(단계 S7) 오토 리드 동작이 수행되면 캠 셀 어레이(120)에서 내부 동작 조건용 데이터가 리드된다. 즉, 내부 동작 조건용 데이터는 로직 퓨즈, 리던던시 컬럼, 배드 블록 등의 정보를 포함할 수 있다.
이를 위해, 제어 로직(400)은 리셋 명령이 인가되면 리셋 인에이블신호 RST_EN를 활성화시켜 출력한다. 제어 로직(400)으로부터 리셋 인에이블신호 RST_EN가 활성화되어 인가되면 리셋 제어부(730)는 리셋 제어신호 RST를 활성화시켜 페이지 버퍼(200)의 래치를 초기화시킨다.(단계 S8)
여기서, 리셋 제어신호 RST는 페이지 버퍼(200)의 래치에 인가되는 리셋신호 CRST, MRST, TRST, FRST를 의미한다. 리셋신호 CRST는 페이지 버퍼(200)의 캐시 래치를 초기화시키기 위한 신호이다. 리셋신호 MRST는 페이지 버퍼(200)의 메인 래치를 초기화시키기 위한 신호이다. 리셋신호 TRST는 페이지 버퍼(200)의 임시 래치를 초기화시키기 위한 신호이다. 리셋신호 FRST는 페이지 버퍼(200)의 내부 동작에 관련되는 플래그 래치를 초기화시키기 위한 신호이다.
이후에, 전원 발생부(720)는 페이지 버퍼 전원 V_PB를 페이지 버퍼(200)에 인가하여 페이지 버퍼(200)를 동작시킨다.(단계 S9) 페이지 버퍼(200)에 페이지 버퍼 전원 V_PB이 인가되면 래치의 양쪽 노드(예를 들면, 래치 L1의 노드 QM, QM_N)에 전압이 인가된다.
이때, 페이지 버퍼(200)의 래치가 초기화되지 않은 상태에서 페이지 버퍼 전원 V_PB이 인가되면 래치의 양쪽 노드 바이어스가 한꺼번에 상승하게 된다. 이 상태에서 페이지 버퍼(200)의 래치에서 리셋 동작이 수행되면 피크(Peak) 전류가 발생할 수 있다.
이에 따라, 본 발명의 실시예에 따른 전원 제어부(700)는 리셋 인에이블신호 RST_EN가 활성화되면 리셋 제어신호 RST에 따라 페이지 버퍼(200)를 초기화시킨 이후에 페이지 버퍼 전원 V_PB을 인가한다. 이와 같이 파워 업 동작을 수행하게 되면 페이지 버퍼(200)의 초기화 전류가 과도하게 상승하지 않게 된다. 이에 따라, 도 5의 동작 타이밍도에서와 같이 파워 업 피크 전류(ICC)가 불필요하게 발생하지 않게 된다.
다음에, 리셋 인에이블신호 RST_EN가 비활성화되면 페이지 버퍼(200)의 래치 초기화 동작을 종료한다.(단계 S10)
캠 셀 어레이(120)에서 리드된 캠 데이터는 페이지 버퍼(200), 컬럼 디코더(300)를 통해 제어 로직(400)에 전달된다. 제어 로직(400)은 내부 동작 조건용 셀 데이터를 근거로 하여 전압 발생기(600)의 구동 전압이 결정된다. 그리고, 전압 발생기(600)에서 생성된 고전압에 대응하여 로오 디코더(500)는 메모리 블록(100)에서 선택된 로오 라인에 구동 전압을 공급된다.
도 6은 본 발명의 실시예에 따른 반도체 장치의 동작 방법에 관한 다른 실시예이다.
먼저, 파워 온 동작이 수행되면, 반도체 장치의 내부 동작이 시작되어 메모리 블록(100)이 동작을 수행하는 비지(BUSY) 상태가 된다. 도 5의 실시예에서는 비지(BUSY) 상태와 파워 온 리셋신호 POR가 연동되어 외부 전원 VCCE이 최소 안정화 레벨에 도달하게 되면 자동으로 파워 온 리셋신호 POR가 디스에이블 상태가 되도록 준비(Ready) 상태가 된다.
하지만, 도 6의 실시예에서는 칩의 준비(Ready) 상태가 파워 온 리셋신호 POR와 연동되지 않는다. 즉, 제어 로직(400)은 파워 온 리셋신호 POR가 디스에이블 되는 시점에서 리셋 인에이블신호 RST_EN를 활성화시켜 출력한다.
그리고, 리셋 인에이블신호 RST_EN가 인가되고 일정시간 이후에 페이지 버퍼(200)에 페이지 버퍼 전원 V_PB을 인가하게 된다. 이후에, 제어 로직(400)에 칩의 준비(Ready) 상태를 나타내는 명령신호 CMD가 인가되면 제어 로직(400)은 리셋 인에이블신호 RST_EN를 디스에이블시킨다.
한편, 본 발명의 실시예에 따른 반도체 장치는 플래시 메모리 장치를 포함할 수 있다. 플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다.
셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템이 도 7에 개략적으로 도시되어 있다. 본 발명의 실시예에 따른 컴퓨팅 시스템은 버스(1001)에 전기적으로 연결된 마이크로프로세서, 중앙처리장치, 등과 같은 프로세싱부(3000), 사용자 인터페이스(4000), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(5000), 메모리 컨트롤러(2000), 그리고 플래시 메모리 장치(1000)를 포함한다.
플래시 메모리 장치(1000)는 앞서 언급된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(1000)에는 프로세싱부(3000)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(2000)를 통해 저장될 것이다.
본 발명의 실시예에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(6000)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명의 실시예에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

Claims (14)

  1. 내부 동작 조건용 데이터를 저장하는 캠 셀 어레이와 메모리 셀 어레이를 포함하는 메모리 블록;
    상기 메모리 블록에 데이터를 프로그램하거나 상기 메모리 블록에 프로그램된 데이터를 리드하는 페이지 버퍼;
    리셋 동작시 리셋 인에이블신호를 활성화시켜 출력하는 제어 로직; 및
    상기 리셋 인에이블신호의 활성화시 외부 전원에 대응하여 상기 페이지 버퍼를 초기화시키기 위한 리셋 제어신호를 활성화시키고, 상기 리셋 제어신호가 활성화된 이후에 상기 외부 전원에 대응하여 생성된 페이지 버퍼 전원을 상기 페이지 버퍼에 제공하는 전원 제어부를 포함하고,
    상기 전원 제어부는
    상기 페이지 버퍼의 초기화 이후에 상기 페이지 버퍼에 상기 페이지 버퍼 전원을 공급하며,
    상기 페이지 버퍼의 래치가 초기화되는 시점으로부터 일정시간 이후에 상기 페이지 버퍼에 상기 페이지 버퍼 전원이 인가되는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제어 로직은 상기 리셋 동작시 상기 캠 셀 어레이의 리드 동작이 완료된 이후에 상기 리셋 인에이블신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제어 로직은 리셋신호에 대응하여 상기 리셋 인에이블신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제어 로직은 상기 전원 제어부로부터 인가되는 파워 온 리셋신호에 대응하여 상기 리셋 인에이블신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 제어 로직은 상기 파워 온 리셋신호가 디스에이블되는 시점에서 상기 리셋 인에이블신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 제어 로직은 외부의 명령신호에 따라 상기 리셋 인에이블 신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 전원 제어부는
    외부 전원에 대응하여 파워 온 리셋신호를 출력하는 파워 온 리셋 제어부;
    상기 리셋 인에이블신호의 활성화시 상기 페이지 버퍼의 초기화 동작 이후에 상기 페이지 버퍼 전원을 공급하는 전원 발생부; 및
    상기 리셋 인에이블신호의 활성화시 상기 리셋 제어신호를 상기 페이지 버퍼에 출력하는 리셋 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 페이지 버퍼는 상기 리셋 제어신호에 따라 캐시 래치, 메인 래치, 임시 래치 및 플래그 래치 중 적어도 어느 하나 이상의 래치를 초기화시키는 것을 특징으로 하는 반도체 장치.
  9. 외부 전원에 대응하여 파워 온 리셋신호가 인가되고, 상기 파워 온 리셋신호가 디스에이블되는 단계;
    리셋 명령에 대응하여 리셋 인에이블신호를 활성화시키는 단계;
    내부 동작 조건용 데이터를 저장하는 캠 셀 어레이의 캠 데이터를 리드하는 단계;
    상기 외부 전원에 따라 활성화된 리셋 제어신호에 대응하여 페이지 버퍼의 래치를 초기화시키는 단계; 및
    상기 리셋 제어신호가 활성화된 이후에 상기 외부 전원에 대응하여 생성된 페이지 버퍼 전원을 상기 페이지 버퍼에 인가하는 단계를 포함하고,
    상기 페이지 버퍼의 래치가 초기화되는 시점으로부터 일정시간 이후에 상기 페이지 버퍼에 상기 페이지 버퍼 전원이 인가되는 반도체 장치의 동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 페이지 버퍼의 초기화시 캐시 래치, 메인 래치, 임시 래치 및 플래그 래치 중 적어도 어느 하나 이상의 래치가 초기화되는 단계; 및
    상기 페이지 버퍼 전원에 따라 상기 래치에 데이터가 저장되는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  11. 외부 전원에 대응하여 파워 온 리셋신호가 인가되는 단계;
    상기 파워 온 리셋신호가 디스에이블되는 시점에서 리셋 인에이블신호를 활성화시키는 단계;
    내부 동작 조건용 데이터를 저장하는 캠 셀 어레이의 캠 데이터를 리드하는 단계;
    상기 외부 전원에 따라 활성화된 리셋 제어신호에 대응하여 페이지 버퍼의 래치를 초기화시키는 단계; 및
    상기 리셋 제어신호가 활성화된 이후에 상기 외부 전원에 대응하여 생성된 페이지 버퍼 전원을 상기 페이지 버퍼에 인가하는 단계를 포함하고,
    상기 페이지 버퍼의 래치가 초기화되는 시점으로부터 일정시간 이후에 상기 페이지 버퍼에 상기 페이지 버퍼 전원이 인가되는 반도체 장치의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 외부의 명령신호에 따라 상기 리셋 인에이블신호를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 페이지 버퍼 전원이 인가된 이후에 리셋신호가 인가되는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 페이지 버퍼의 초기화시 캐시 래치, 메인 래치, 임시 래치 및 플래그 래치 중 적어도 어느 하나 이상의 래치가 초기화되는 단계; 및
    상기 페이지 버퍼 전원에 따라 상기 래치에 데이터가 저장되는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
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