KR20190114312A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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Abstract

메모리 컨트롤러는 호스트로부터 수신되는 기입 커맨드에 기초하여 메모리 장치의 기입 동작을 제어한다. 상기 메모리 컨트롤러는 호스트 인터페이스, 버퍼 및 제1 프로세서를 포함한다. 상기 호스트 인터페이스는 상기 기입 커맨드에 대응하는 기입 데이터를 상기 호스트로부터 수신한다. 상기 버퍼는 상기 기입 데이터를 저장한다. 상기 제1 프로세서는 상기 호스트 인터페이스 및 상기 버퍼의 동작을 제어한다. 상기 제1 프로세서는 상기 기입 커맨드를 수신하는 경우 상기 메모리 컨트롤러의 동작 상태에 기초하여 동작 모드를 결정한다.

Description

메모리 컨트롤러 및 그 동작 방법 {MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 메모리 컨트롤러는 메모리 장치의 동작을 제어할 수 있다.
본 발명의 일 실시 예는 동작 속도가 향상된 메모리 컨트롤러를 제공한다.
본 발명의 다른 실시 예는 동작 속도가 향상된 메모리 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는 호스트로부터 수신되는 기입 커맨드에 기초하여 메모리 장치의 기입 동작을 제어한다. 상기 메모리 컨트롤러는 호스트 인터페이스, 버퍼 및 제1 프로세서를 포함한다. 상기 호스트 인터페이스는 상기 기입 커맨드에 대응하는 기입 데이터를 상기 호스트로부터 수신한다. 상기 버퍼는 상기 기입 데이터를 저장한다. 상기 제1 프로세서는 상기 호스트 인터페이스 및 상기 버퍼의 동작을 제어한다. 상기 제1 프로세서는 상기 기입 커맨드를 수신하는 경우 상기 메모리 컨트롤러의 동작 상태에 기초하여 동작 모드를 결정한다.
본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법은 호스트로부터 기입 커맨드를 수신하는 단계, 상기 기입 커맨드의 수신에 응답하여, 제1 펌웨어의 동작 모드를 결정하는 단계, 호스트 인터페이스를 통해 상기 기입 커맨드에 대응하는 기입 데이터를 수신하는 단계 및 상기 결정된 동작 모드에 기초하여 비지 신호를 비활성화하는 단계를 포함한다.
본 발명의 일 실시 예에 의하면, 동작 속도가 향상된 메모리 컨트롤러를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 동작 성능이 향상된 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 보다 상세히 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 1의 메모리 컨트롤러(1200) 보다 상세히 나타내는 블록도이다.
도 7은 노말 모드에 따른 기입 동작 시의 프로토콜을 나타내는 타이밍도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 9는 도 8에 도시된 제1 펌웨어의 동작 모드 결정 단계(S130)를 예시적으로 나타내는 순서도이다.
도 10a는 노말 모드에 따른 비지 신호 비활성화 단계(S170)를 예시적으로 나타내는 순서도이다.
도 10b는 인터럽트 모드에 따른 비지 신호 비활성화 단계(S170)를 예시적으로 나타내는 순서도이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 타이밍도이다.
도 12는 도 1 및 도 6에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 도 1 및 도 6에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 1 및 도 6에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 1 및 도 6에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시 예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다. 메모리 컨트롤러(1200)의 자세한 구성에 대해서는 도 6을 참조하여 예시적으로 설명하기로 한다.
한편, 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다. 메모리 장치(1100)의 자세한 구성 및 동작에 대해서는 도 2 내지 도 5를 참조하여 예시적으로 설명하기로 한다.
도 2는 도 1의 메모리 장치를 보다 상세히 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다. 도 2의 메모리 장치(100)는 도 1의 메모리 장치(1100)일 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다. 메모리 장치(100)에 전원이 공급되면, 캠 블록에 저장된 정보들은 주변 회로에 의해 독출되고, 주변 회로는 독출된 정보에 따라 설정된 조건으로 메모리 셀들의 데이터 입출력 동작을 수행하도록 메모리 셀 어레이를 제어할 수 있다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 1의 메모리 컨트롤러(1200) 보다 상세히 나타내는 블록도이다.
도 6을 참조하면, 메모리 컨트롤러(1200)는 호스트 인터페이스(Host I/F, 1201), 프로세싱부(1205), 버퍼(1206) 및 메모리 인터페이스(Memory I/F, 1207)를 포함한다.
프로세싱부(1205)는 메모리 컨트롤러(1200)의 제반 동작을 제어할 수 있다. 버퍼(1206)는 메모리 컨트롤러(1200)의 동작 메모리로서 구성될 수 있으며, 캐시 메모리로도 이용될 수 있다. 예시적인 실시 예에서, 버퍼(1206)는 SRAM으로 구성될 수 있다. 다른 실시 예에서, 버퍼(1206)는 DRAM으로 구성될 수도 있다.
한편, 프로세싱부(1205)는 제1 프로세서(1202) 및 제2 프로세서(1203)를 포함한다. 도 6에 도시된 바와 같이, 제1 프로세서(1202)는 제1 펌웨어(FW1)를 구동할 수 있다. 또한, 제2 프로세서(1203)는 제2 펌웨어(FW2)를 구동할 수 있다.
제1 펌웨어(FW1)에 의해, 제1 프로세서(1202)는 호스트 인터페이스(1201)를 통해 호스트(2000)로부터 전달되는 기입 데이터의 수신 동작을 제어할 수 있다. 보다 구체적으로, 제1 프로세서(1202)는 호스트 인터페이스(1201) 및 버퍼(1206)를 제어하여, 호스트(2000)로부터 수신되는 기입 데이터를 버퍼(1206)에 저장하도록 할 수 있다. 또한, 제1 펌웨어(FW1)에 의해, 제1 프로세서(1202)는 버퍼(1206)에 저장된 판독 데이터를 호스트 인터페이스(1201)를 통해 호스트(2000)로 전달할 수 있다.
제2 프로세서(1203)에 의해 구동되는 제2 펌웨어(FW2)는 플래시 변환 계층(Flash Translation Layer, 이하에서 'FTL'이라 칭한다.)을 포함할 수 있다. FTL은 메모리 장치(1100)가 효율적으로 사용되도록 외부 장치 및 메모리 장치(1100) 사이의 인터페이스를 제공한다. 예를 들어, FTL은 외부 장치, 예를 들어 호스트(2000)로부터 수신된 논리 어드레스를 메모리 장치(1100)에서 사용하는 물리 어드레스로 변환하는 역할을 수행할 수 있다. FTL은 맵핑 테이블을 통해 상술된 어드레스 변환 동작을 수행할 수 있다. 예시적으로, 논리 어드레스는 호스트(2000)에 의해 관리되는 저장 영역의 논리적 위치를 가리키고, 물리 어드레스는 메모리 컨트롤러(1200)에 의해 관리되는 메모리 장치(1100)의 물리적 위치를 가리킨다.
FTL은 메모리 장치(1100)가 효율적으로 사용될 수 있도록 마모도 관리(wear-leveling), 가비지 컬렉션(GC; garbage collection) 등과 같은 동작을 수행할 수 있다. [0039] 예시적으로, 마모도 관리는 메모리 장치(1100)에 포함된 복수의 메모리 블록들의 프로그램/소거 횟수가 균일해지도록 복수의 메모리 블록들의 프로그램/소거 횟수를 관리하는 동작을 가리킨다. 예시적으로, 가비지 컬렉션(GC)은 메모리 장치(1100)에 포함된 복수의 메모리 블록들 중 일부 메모리 블록들의 유효 페이지들을 다른 메모리 블록으로 이동시킨 후, 일부 메모리 블록들을 소거하는 동작을 가리킨다. 소거된 일부 메모리 블록들은 자유 블록(Free block)들로서 사용될 수 있다. FTL은 가비지 컬렉션을 수행하여 메모리 장치(1100)의 자유 블록을 확보할 수 있다.
제1 프로세서(1202) 및 제2 프로세서(1203)는 서로 다른 별개의 장치로서 구성될 수도 있으나, 하나의 프로세서로 통합되어 구성될 수도 있다. 이 경우, 프로세싱부(1205)는 하나의 프로세서로서 구성되며, 제1 펌웨어(FW1) 및 제2 펌웨어(FW2)를 구동할 수 있다.
메모리 컨트롤러(1200)는 호스트 인터페이스(1201)를 통해 외부 장치(또는 호스트(2000))와 통신할 수 있다. 예시적으로, 호스트 인터페이스(1201)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나를 포함할 수 있다.
일 실시 예에서, 호스트 인터페이스(1201)는 직접 메모리 접근(direct memory access; DMA) 제어부를 포함할 수 있다. 직접 메모리 접근 방식을 이용함에 따라, 호스트(2000)의 CPU(미도시)는 데이터 전송의 초기에만 개입을 하고, 전송 과정에서는 개입하지 않는다. 이에 따라 호스트(2000)의 CPU는 데이터가 전송되는 동안 다른 작업을 수행할 수 있어 동작 효율성이 높아질 수 있다. 한편, 호스트 인터페이스(1201)가 직접 메모리 접근 방식을 통해 데이터를 전송하는 경우, 데이터 전송 완료 시 호스트 인터페이스(1201)의 DMA 제어부는 제1 프로세서(1202)로 전송 완료 신호를 전달할 수 있다.
한편, 메모리 컨트롤러(1200)는 커맨드 라인(CMD)을 통해 호스트(2000)로부터 커맨드를 수신할 수 있다. 또한, 메모리 컨트롤러(1200)는 커맨드 라인(CMD)을 통해 호스트(2000)로 응답 신호(Response)를 전달할 수 있다.
한편, 메모리 컨트롤러(1200)는 데이터 라인들(DAT0~DAT7)을 통해 호스트(2000)로부터 데이터(DATA)를 수신하거나, 호스트(2000)로 데이터를 전달할 수 있다. 호스트(2000)부터 수신된 데이터는 호스트 인터페이스(1201)를 통해 버퍼(1206)에 저장될 수 있다.
메모리 컨트롤러(1200)는 메모리 인터페이스(1207)를 통해 메모리 장치(1100)와 통신할 수 있다. 예시적으로, 메모리 인터페이스(1207)는 낸드(NAND) 인터페이스를 포함할 수 있다. 메모리 장치(1100)로부터 수신된 데이터(DATA)는 메모리 인터페이스(1207)를 통해 버퍼(1206)에 저장될 수 있다. 즉, 호스트 인터페이스(1201), 버퍼(1206), 메모리 인터페이스(1207)는 메모리 컨트롤러(1200) 내에서 데이터 경로를 구성할 수 있다.
비록 도 6에 도시되지는 않았으나, 메모리 컨트롤러(1200)는 데이터 랜더마이징(Data Randomizing)을 위한 랜더마이저(미도시), 데이터 에러 정정을 위한 에러 정정 회로(미도시) 등과 같은 구성 요소들을 더 포함할 수 있다. 한편, 도 6에 도시되지는 않았으나, 메모리 컨트롤러(1200)는 롬(ROM)을 더 포함할 수 있다. 상기 롬은 메모리 컨트롤러(1200)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다.
도 7은 노말 모드(normal mode)에 따른 기입 동작을 나타내는 타이밍도이다. 이하에서는 도 6 및 도 7을 함께 참조하여 노말 모드에서의 기입 동작을 설명하기로 한다.
도 7을 참조하면, 시간(t1)에 커맨드 라인(CMD)을 통해 기입 커맨드(Write CMD)가 호스트(2000)로부터 메모리 컨트롤러(1200)로 전달된다. 시간(t2)에, 메모리 컨트롤러(1200)는 기입 커맨드(Write CMD)에 대한 응답 신호(response)를 커맨드 라인(CMD)을 통해 호스트(2000)로 전달한다. 이후, 시간(t3)에서부터 기입 데이터가 호스트(2000)로부터 데이터 라인들(DAT0-DAT7)을 통해 메모리 컨트롤러(1200)로 전달된다.
보다 구체적으로, 기입 데이터는 도 6의 호스트 인터페이스(1201)를 통해 호스트(2000)로부터 버퍼(1206)로 전달된다. 제1 프로세서(1202)는 제1 펌웨어(FW1)에 따른 동작을 통해 호스트 인터페이스(1201) 및 버퍼(1206)의 동작을 제어한다. 기입 데이터의 전달이 시작되면, 노말 모드에서 제1 프로세서(1202)는 호스트 인터페이스(1201)를 폴링(polling)하여 기입 데이터의 전달이 완료되었는지 여부를 확인한다. 폴링(polling)이란 하나의 장치(또는 프로그램, 펌웨어)가 충돌 회피 또는 동기화 처리 등을 목적으로 다른 장치(또는 프로그램, 펌웨어)의 상태를 주기적으로 검사하여 일정한 조건을 만족할 때 송수신 등의 자료처리를 하는 방식을 의미할 수 있다.
즉, 노말 모드에서 제1 프로세서(1202)는 호스트 인터페이스(1201)의 상태를 주기적으로 확인하는 방식으로 기입 데이터의 전달이 완료되었는지 여부를 확인한다. 이를 위해, 기입 데이터의 전달이 완료되면, 시간(t4)에서부터 비지 신호(Busy)가 활성화된다. 상기 비지 신호(Busy)는 데이터 라인들(DATA0-DAT7) 중 첫 번째 데이터 라인(DAT0)을 통해 메모리 컨트롤러(1200)로부터 호스트(2000)로 전달될 수 있다. 이 경우, 나머지 데이터 라인들(DATA1-DAT7)은 데이터를 전달하지 않거나, 또는 더미 데이터를 전달할 수 있다. 이후 비지 신호(Busy)의 활성화가 종료되면(Busy Release), 호스트(2000)는 다시 시간(t6)에 커맨드 라인(CMD)을 통해 기입 커맨드(Write CMD)를 메모리 컨트롤러(1200)로 전달할 수 있다. 이후 시간(t7)에, 메모리 컨트롤러(1200)는 기입 커맨드(Write CMD)에 대한 응답 신호(response)를 커맨드 라인(CMD)을 통해 호스트(2000)로 전달한다. 이후, 시간(t8)에서부터 기입 데이터가 호스트(2000)로부터 데이터 라인들(DAT0-DAT7)을 통해 메모리 컨트롤러(1200)로 전달된다. 기입 데이터의 전달이 완료되면, 시간(t9)에서부터 시간(t10)까지 비지 신호(Busy)가 활성화된다.
도 7에 도시된 노말 모드에 따른 동작 방법에 의하면, 비지 신호(Busy)는 메모리 컨트롤러(1200)의 내부적인 동작 수행을 위해 활성화될 수 있다. 예를 들어, 기입 데이터의 수신이 완료된 경우에, 메모리 컨트롤러(1200) 내부적으로 다른 백그라운드 동작이 수행될 수 있다. 이후 제1 프로세서(1202)에 의해 실행되는 제1 펌웨어(FW1)는 호스트 인터페이스(1201)의 상태를 폴링하여 기입 데이터의 전달이 완료되었는지 여부를 확인한다. 제1 펌웨어(FW1)는 기입 데이터의 전달이 완료되었음을 확인한 후에, 버퍼(1206)의 상태를 확인하여 추가 데이터를 버퍼(1206)에 저장할 수 있는지, 또는 버퍼(1206)에 데이터가 축적되어 해당 데이터를 메모리 장치(1100)로 플러시(flush)하여야 하는지 결정한다.
기입 데이터의 수신이 완료된 경우에, 메모리 컨트롤러(1200) 내부의 버퍼(1206)가 데이터로 가득 차 후속 기입 커맨드를 수신하지 못할 수 있다. 이 경우, 제1 프로세서(1202)에 의해 구동되는 제1 펌웨어(FW1)는 제2 프로세서(1203)에 의해 구동되는 제2 펌웨어(FW2)로 메시지를 전달하여, 버퍼(1206)에 저장되어 있는 기입 데이터들을 메모리 장치(1100)로 플러시(Flush)할 것을 요청할 수 있다. 상기 플러시 요청에 의해, 제2 프로세서(1203)에 의해 구동되는 제2 펌웨어(FW2)는 버퍼(1206)에 저장되어 있는 기입 데이터의 적어도 일부를 프로그램 하도록 메모리 장치(1100)에 기입 커맨드 및 데이터(DATA)를 전달할 수 있다. 위와 같은 과정에 의해 버퍼(1206)에 여유 공간이 생길 때까지, 제1 펌웨어(FW1)는 비지 신호(Busy)의 활성화 상태를 유지할 수 있다. 데이터의 플러시가 수행되어 버퍼(1206)의 여유 공간이 확보되면, 제1 펌웨어(FW1)는 비지 신호(Busy)의 활성화 상태를 종료할 수 있다(Busy Release).
한편, 기입 데이터의 수신이 완료된 시점에 버퍼(1206)의 여유 공간이 충분히 남아 있는 경우, 제1 펌웨어(FW1)는 플러시 요청 없이 비지 신호(Busy)의 활성화 상태를 종료할 수 있다(Busy Release). 버퍼(1206)의 여유 공간이 충분한 경우이더라도, 기입 데이터 전송이 완료되는 시점인 시간(t4 또는 t9)부터 제1 펌웨어(FW1)가 호스트 인터페이스(1201)를 폴링하여 기입 데이터의 전송 완료를 확인하기까지 지연 시간이 발생하며, 이러한 지연 시간 동안 비지 신호(Busy)는 활성화 상태를 유지한다. 이 경우에, 비지 신호(Busy)가 유지될 필요가 없는 경우이더라도, 폴링에 따른 오버헤드가 발생하여 비지 신호(Busy)가 유지되는 시간(t4~t5)이 다소 길어질 수 있다.
기입 데이터(Write Data)의 사이즈가 큰 경우, 예를 들어 시퀀셜 기입(sequential write) 동작의 경우에, 비율적으로 비지 신호(Busy)의 유지 시간(t4~t5, 또는 t9~t10)은 데이터 전송 시간(t3~t4, 또는 t8~t9)에 비하여 짧으므로, 프로그램 동작 속도에 큰 영향을 미치지 않는다. 그러나, 랜덤 기입(random write)의 경우 기입 데이터의 크기가 작으므로 데이터 전송 시간(t3~t4, 또는 t8~t9)에 비하여 비지 신호(Busy)의 유지 시간(t4~t5, 또는 t9~t10)이 상대적으로 길다. 이에 따라, 반복적으로 랜덤 기입 동작을 수행하는 경우에, 호스트 인터페이스(1201)의 폴링에 따라 발생하는 비지 신호(Busy)의 유지 시간(t4~t5, 또는 t9~t10)은 메모리 시스템(1000)의 동작 속도를 저하하게 된다.
본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 기입 커맨드(Write CMD)의 수신 시에 제2 펌웨어(FW2)의 동작 상태에 따라 제1 펌웨어(FW1)의 동작 모드를 노말 모드 또는 인터럽트 모드 중 어느 하나로 결정한다. 제1 펌웨어(FW1)의 동작 모드가 인터럽트 모드로 결정되는 경우, 기입 데이터(Write Data)의 전달이 완료되면 호스트 인터페이스(1201)는 제1 프로세서(1202)로 인터럽트 신호를 전달한다. 상기 인터럽트 신호는 직접 메모리 접근이 완료되었음을 의미하는 신호일 수 있다. 제1 프로세서(1202)가 상기 인터럽트 신호를 수신하는 경우, 제1 프로세서(1202)는 수행하던 작업을 중단하고, 비지 신호의 활성화의 종료를 우선적으로 처리한다. 즉, 제1 펌웨어(FW1)가 인터럽트 모드에서 동작하는 경우, 기입 데이터(Write Data)의 전달이 완료되면 지체없이 비지 신호의 활성화가 종료되므로(Busy Release), 메모리 시스템의 동작 속도가 향상된다.
제1 펌웨어(FW1)가 노말 모드(Normal Mode)로 동작하는 경우, 제1 펌웨어(FW1)는 호스트 인터페이스(1201)를 폴링(polling)하여 기입 데이터의 전달이 완료되었는지 여부를 확인한다. 이에 따라 폴링 주기에 따른 오버헤드 기간 및 기입 데이터 전달 완료 후 추가적인 동작(예: 버퍼 플러시)의 수행 여부에 따른 오버헤드 기간이 발생할 수 있다. 위와 같은 오버헤드 기간의 도과 후에 비지 신호(Busy)의 활성화가 종료된다. 제1 펌웨어(FW1)가 인터럽트 모드(Interrupt Mode)로 동작하는 경우, 제1 펌웨어(FW1)는 호스트 인터페이스(1201)의 폴링 없이 인터럽트 신호에 기초하여 우선적으로 비지 신호(Busy)의 활성화를 종료한다. 따라서, 제1 펌웨어(FW1)가 인터럽트 모드로 동작하는 경우, 상술한 오버헤드 기간에 따라 유지되는 비지 신호(Busy)의 지연 시간을 단축시킬 수 있으므로 메모리 시스템의 동작 속도가 향상된다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 8을 참조하면, 단계(S110)에서 메모리 컨트롤러(1200)는 호스트(2000)로부터 기입 커맨드(Write CMD)를 수신한다. 도 7에 도시된 바와 같이, 메모리 컨트롤러(1200)는 시간(t1~t2, 또는 t6~t7) 동안 커맨드 라인(CMD)을 통해 기입 커맨드(Write CMD)를 수신할 수 있다. 도 8에는 도시되지 않았으나, 단계(S110)에서 메모리 컨트롤러(1200)는 호스트(2000)로 응답 신호(response)를 전달할 수 있다. 도 7에 도시된 바와 같이, 메모리 컨트롤러(1200)는 수신된 기입 커맨드(Write CMD)에 응답하여, 시간(t2~t3, 또는 t7~t8)동안 커맨드 라인(CMD)을 통해 응답 신호(response)를 호스트(2000)로 전달할 수 있다.
이후 단계(S130)에서, 메모리 컨트롤러(1200)는 제1 펌웨어(FW1)의 동작 모드를 결정한다. 보다 구체적으로, 메모리 컨트롤러(1200)의 제1 프로세서(1202)는 제1 펌웨어(FW1)의 동작 모드를 결정할 수 있다. 보다 구체적으로, 단계(S130)에서 제1 펌웨어(FW1)의 동작 모드를 인터럽트 모드(interrupt mode)로 결정하거나, 또는 제1 펌웨어(FW1)의 동작 모드를 노말 모드(normal mode)로 결정할 수 있다. 단계(S130)의 구체적인 구성에 대해서는 도 9를 참조하여 후술하기로 한다.
이후 단계(S150)에서, 메모리 컨트롤러(1200)는 호스트(2000)로부터 기입 커맨드(Write CMD)에 대응하는 기입 데이터(Write Data)를 수신한다. 도 7의 시간(t3~t4, 또는 t8~t9)동안 기입 데이터(Write Data)가 호스트(2000)로부터 메모리 컨트롤러(1200)로 전달된다.
이후 단계(S170)에서, 기입 데이터의 수신 완료 시, 메모리 컨트롤러(1200)는 단계(S130)에서 결정된 동작 모드에 기초하여 비지 신호를 비활성화한다. 단계(S170)의 구체적인 구성에 대해서는 도 10을 참조하여 후술하기로 한다.
도 9는 도 8에 도시된 제1 펌웨어의 동작 모드 결정 단계(S130)를 예시적으로 나타내는 순서도이다.
도 9를 참조하면, 단계(S210)에서 메모리 컨트롤러(1200)의 동작 상태를 확인한다. 예시적으로, 제1 펌웨어(FW1)를 구동하는 제1 프로세서(1202)에 의해, 버퍼(1206)의 상태가 확인될 수 있다.
이후 단계(S230)에서, 상기 메모리 컨트롤러(1200)의 동작 상태에 기초하여 인터럽트 모드가 사용가능한지 여부를 판단한다.
예를 들어, 버퍼(1206)의 여유 공간이 부족하여 추가적인 기입 데이터(Write Data)를 수신할 수 없는 경우에 비지 신호(Busy)를 유지하여야 할 필요가 있다. 이 경우 단계(S230)의 판단 결과 인터럽트 모드를 사용할 수 없으므로, 제1 펌웨어의 동작 모드를 노말 모드로 결정할 수 있다(S270).
다른 예로서, 버퍼(1206)의 여유 공간이 충분한 경우에는 기입 데이터(Write Data)의 수신이 완료된 때에 추가적으로 수행될 동작이 없으므로, 비지 신호(Busy)를 유지할 필요가 없다. 이 경우 단계(S230)의 판단 결과 인터럽트 모드를 사용할 수 있으므로, 제1 펌웨어의 동작 모드를 인터럽트 모드로 결정할 수 있다(S250).
보다 상세하게, 버퍼(1206)의 미사용 공간이 미리 결정된 임계값보다 크거나 같은 경우, 인터럽트 모드가 사용 가능한 것으로 판단하여 제1 펌웨어의 동작 모드를 인터럽트 모드로 결정할 수 있다(S250). 한편, 버퍼(1206)의 여유 공간이 미리 결정된 임계값보다 작은 경우, 인터럽트 모드가 사용 가능하지 않은 것으로 판단하여 제1 펌웨어의 동작 모드를 노말 모드로 결정할 수 있다(S270).
도 10a는 노말 모드에 따른 비지 신호 비활성화 단계(S170)를 예시적으로 나타내는 순서도이다.
도 10a를 참조하면, 제1 펌웨어(FW1)가 노말 모드에서 동작하는 경우, 단계(S310)에서 기입 데이터의 수신이 완료되었는지 여부를 판단한다. 단계(S310)는 호스트 인터페이스(1201)에 의해 수행될 수 있다. 수신이 완료되지 않은 경우 호스트 인터페이스(1201)는 계속해서 기입 데이터를 수신할 것이다.
기입 데이터(Write Data)의 수신이 완료된 경우, 비지 신호를 활성화한다(S320). 상기 비지 신호의 활성화 단계(S320)는 호스트 인터페이스(1201)에 의해 수행될 수 있다. 이후 단계(S330)에서, 제1 펌웨어(FW1)가 기입 데이터의 수신 완료를 확인하였는지 판단한다. 도 10a는 노말 모드에서의 비지 신호 비활성화 단계를 나타내는 것으로서, 상기 단계(S330)는 제1 펌웨어(FW1)가 호스트 인터페이스(1201)를 폴링함으로써 수행될 수 있다. 제1 펌웨어(FW1)가 기입 데이터의 수신 완료를 확인하지 못하는 경우에, 제1 펌웨어(FW1)는 일정 주기에 따라 반복적으로 호스트 인터페이스(1201)를 폴링하여 단계(S330)를 수행할 것이다.
제1 펌웨어(FW1)가 기입 데이터의 수신 완료를 확인하는 경우, 제1 펌웨어(FW1)는 버퍼(1206)의 상태를 확인할 수 있다. 이후 단계(S350)에서 버퍼에 저장된 데이터의 플러시가 필요한지 여부를 판단한다. 플러시가 필요한 경우, 단계(S360)로 진행하여 버퍼(1206)의 데이터를 메모리 장치(1100)로 플러시할 것이다. 이후 플러시가 완료되어 버퍼(1206)의 여유 공간이 확보되면, 제1 펌웨어(FW1)는 비지 신호를 비활성화(S370)하여 호스트(2000)로부터 후속 커맨드 및 데이터를 수신할 것이다.
플러시가 필요하지 않은 경우, 단계(S360)를 수행하지 않고 단계(S370)로 진행하여 비지 신호를 비활성화한다.
전술한 바와 같이, 제1 펌웨어(FW1)가 노말 모드에서 동작하는 경우, 버퍼(1206)의 여유 공간이 존재하는 경우이더라도, 호스트 인터페이스(1201)의 폴링을 위한 단계(S330) 및 버퍼 상태 확인을 위한 단계(S340) 등의 수행에 따른 딜레이가 발생할 것이다.
도 10b는 인터럽트 모드에 따른 비지 신호 비활성화 단계(S170)를 예시적으로 나타내는 순서도이다.
도 10b를 참조하면, 제1 펌웨어(FW1)가 인터럽트 모드에서 동작하는 경우, 단계(S410)에서 기입 데이터의 수신이 완료되었는지 여부를 판단한다. 단계(S410)는 호스트 인터페이스(1201)에 의해 수행될 수 있다. 수신이 완료되지 않은 경우 호스트 인터페이스(1201)는 계속해서 기입 데이터를 수신할 것이다.
기입 데이터(Write Data)의 수신이 완료된 경우, 비지 신호를 활성화한다(S320). 상기 비지 신호의 활성화 단계(S320)는 호스트 인터페이스(1201)에 의해 수행될 수 있다. 한편, 단계(S430)에서, 호스트 인터페이스(1201)는 제1 펌웨어로 DMA 인터럽트 신호를 전달한다. 단계(S430)의 DMA 인터럽트 신호는 직접 메모리 접근에 의한 데이터 전송이 완료되었음을 의미하는 신호일 수 있다.
도 10b에서, 단계(S420)의 수행 이후에 단계(S430)가 수행되는 것으로 도시되었다. 그러나 이는 예시적인 것으로서, 단계(S420) 및 단계(S430)는 동시에 수행될 수도 있다.
이후, 단계(S440)에서, DMA 인터럽트 신호에 응답하여, 제1 펌웨어(FW1)는 비지 신호를 비활성화 할 수 있다. 제1 펌웨어(FW1)는 DAM 인터럽트 신호 수신 시 수행 중이던 다른 동작을 중단하고, 단계(S440)에 따른 비지 신호 비활성화 동작을 우선적으로 처리할 수 있다.
도 10a를 참조하여 설명한 바와 같이, 제1 펌웨어(FW1)가 노말 모드에서 동작하는 경우, 제1 펌웨어(FW1)는 폴링에 의해 기입 데이터의 수신 완료를 확인한 이후에 비지 신호를 비활성화 한다. 반면, 도 10b에 도시된 바와 같이, 제1 펌웨어(FW1)가 인터럽트 모드에서 동작하는 경우, 제1 펌웨어(FW1)는 호스트 인터페이스(1201)로부터의 DMA 인터럽트 신호에 의하여 비지 신호를 비활성화한다(S440). 이에 따라 폴링 주기에 따른 오버헤드 기간을 제거하여 비지 신호의 활성화 구간을 단축할 수 있다. 이에 따라 전체적인 메모리 시스템(1000)의 동작 속도가 향상될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 시간(t11)에 커맨드 라인(CMD)을 통해 기입 커맨드(Write CMD)가 호스트(2000)로부터 메모리 컨트롤러(1200)로 전달된다(S110). 시간(t12)에, 메모리 컨트롤러(1200)는 기입 커맨드(Write CMD)에 대한 응답 신호(response)를 커맨드 라인(CMD)을 통해 호스트(2000)로 전달한다. 이후, 시간(t13)에 메모리 컨트롤러(1200)는 제1 펌웨어(FW1)의 동작 모드를 결정한다(S130). 도 11에서는 시간(t13)에 제1 펌웨어(FW1)의 동작 모드가 인터럽트 모드로 결정되는 시나리오가 도시되어 있다.
보다 구체적으로, 메모리 컨트롤러(1200)로 기입 커맨드(Write CMD)가 전달되면, 제1 펌웨어(FW1)는 메모리 컨트롤러(1200)의 상태를 확인하여(S210) 인터럽트 모드가 사용 가능한지 여부를 판단할 수 있다(S230). 예시적으로, 버퍼(1206)에 여유 공간이 충분히 존재하는 경우, 기입 데이터의 수신 완료 시점에 플러시 동작을 할 필요가 없으며, 즉시 비지 신호를 비활성화할 수 있다. 이 경우 제1 펌웨어(FW1)는 인터럽트 모드로 동작 가능하다. 이와 같이, 인터럽트 모드가 사용 가능한 경우, 수신되는 기입 데이터(Write Data)에 대응하는 제1 펌웨어(FW1)의 동작 모드를 인터럽트 모드로 결정한다(S250).
도 11에서, 시간(t13)에 제1 펌웨어(FW1)의 동작 모드가 인터럽트 모드로 결정되는 것으로 도시되어 있다. 그러나 이는 예시적인 것으로서, 기입 커맨드(Write CMD)의 수신이 완료되는 시점인 시간(t12) 이후부터 기입 데이터의 전송(Write Data Transfer)이 완료되는 시점인 시간(t14) 이전까지, 도 8의 단계(S130)가 수행될 수 있다. 즉, 제1 펌웨어의 동작 모드를 결정하는 단계(S130)는 응답 신호(response)의 전달과 병행하여 수행될 수도 있고, 기입 데이터(Write Data)의 수신과 병행하여 수행될 수도 있다.
이후, 시간(t13)에서부터 기입 데이터가 호스트(2000)로부터 데이터 라인들(DAT0-DAT7)을 통해 메모리 컨트롤러(1200)로 전달된다(S150). 시간(t14)에서 기입 데이터의 전달이 완료되면, 호스트 인터페이스(1201)는 제1 펌웨어(FW1)에 DMA 인터럽트 신호를 전달할 것이다(S430). 상기 DMA 인터럽트 신호에 응답하여, 제1 펌웨어(FW1)는 비지 신호를 비활성화한다(S440).
이에 따라, 기입 데이터(Write Data)의 전달이 완료되는 것과 거의 동시에 비지 신호의 활성화가 종료된다(Busy Release). 결과적으로, 도 7의 기간(t4~t5)과 같은 지연 시간이 발생하지 않으므로 메모리 시스템(1000)의 동작 속도가 향상된다.
이후 시간(t15)에 커맨드 라인(CMD)을 통해 기입 커맨드(Write CMD)가 다시 호스트(2000)로부터 메모리 컨트롤러(1200)로 전달된다(S110). 시간(t16)에, 메모리 컨트롤러(1200)는 기입 커맨드(Write CMD)에 대한 응답 신호(response)를 커맨드 라인(CMD)을 통해 호스트(2000)로 전달한다. 이후, 시간(t17)에 메모리 컨트롤러(1200)는 제1 펌웨어(FW1)의 동작 모드를 결정한다(S130). 도 11에서는 시간(t17)에 제1 펌웨어(FW1)의 동작 모드가 노말 모드로 결정되는 시나리오가 도시되어 있다.
보다 구체적으로, 메모리 컨트롤러(1200)로 기입 커맨드(Write CMD)가 전달되면, 메모리 컨트롤러(1200)의 동작 상태를 확인하여(S210) 인터럽트 모드가 사용 가능한지 여부를 판단할 수 있다(S230). 판단 결과, 인터럽트 모드가 사용 가능하지 않은 경우, 수신되는 기입 데이터(Write Data)에 대응하는 제1 펌웨어(FW1)의 동작 모드를 노말 모드로 결정한다(S270). 예를 들어, 버퍼(1206)에 여유 공간이 부족하여 데이터의 플러시가 필요한 경우 제1 펌웨어(FW1)의 동작 모드를 노말 모드로 결정할 수 있다.
이후, 시간(t17)에서부터 기입 데이터가 호스트(2000)로부터 데이터 라인들(DAT0-DAT7)을 통해 메모리 컨트롤러(1200)로 전달된다(S150). 시간(t18)에서 기입 데이터의 전달이 완료되면, 단계(S310)의 판단 결과 호스트 인터페이스(1201)는 비지 신호를 활성화한다(S320). 이 과정에서 제1 펌웨어(FW1)는 호스트 인터페이스(1201)를 주기적으로 폴링하여, 기입 데이터의 수신이 완료되었는지 여부를 확인할 것이다(S330).
호스트 인터페이스(1201)의 폴링 결과 기입 데이터의 수신 완료가 확인되면, 제1 펌웨어(FW1)는 버퍼(1206)의 상태를 확인한다(S340). 단계(S350)의 판단 결과 버퍼에 저장된 데이터의 플러시가 필요한 경우, 버퍼의 데이터를 플러시한다(S360). 데이터의 플러시가 완료되면, 제1 펌웨어(FW1)는 비지 신호를 비활성화할 것이다(S370). 한편, 단계(S350)의 판단 결과 버퍼에 저장된 데이터의 플러시가 필요없는 경우, 제1 펌웨어(FW1)는 버퍼의 데이터 플러시 없이 비지 신호를 비활성화할 것이다(S370).
이와 같이, 시간(t18)에 기입 데이터의 수신이 완료되면 비지 신호가 활성화되고, 단계들(S330 내지 S260)이 수행되는 동안(t18~t19) 비지 신호의 활성화가 유지된다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 기입 커맨드(Write CMD)의 수신 시에 메모리 컨트롤러(1200) 의 상태에 따라 제1 펌웨어(FW1)의 동작 모드를 결정한다. 제1 펌웨어(FW1)의 동작 모드가 인터럽트 모드로 결정되는 경우, 기입 데이터(Write Data)의 전달이 완료되면 지체없이 인터럽트 신호에 의해 비지 신호의 활성화가 종료되므로(Busy Release), 메모리 시스템의 동작 속도가 향상된다.
도 12는 도 1 및 도 6에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 3000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(3000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램 할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 13은 도 1 및 도 6에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 4000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(4000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(4000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 14는 도 1 및 도 6에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(5000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(5000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(5000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 15는 도 1 및 도 6에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 7000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(7000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 6000)의 프로토콜에 따라 호스트(6000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(6000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(7000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(6000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
도 15에서는 메모리 시스템(7000)이 메모리 카드(memory card)로서 구현되는 실시 예가 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 컨트롤러(1200), 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1201: 호스트 인터페이스
1202: 제1 프로세서 1203: 제2 프로세서
1205: 프로세싱부 1206: 버퍼
1207: 메모리 인터페이스

Claims (20)

  1. 호스트로부터 수신되는 기입 커맨드에 기초하여 메모리 장치의 기입 동작을 제어하는 메모리 컨트롤러로서:
    상기 기입 커맨드에 대응하는 기입 데이터를 상기 호스트로부터 수신하는 호스트 인터페이스;
    상기 기입 데이터를 저장하는 버퍼; 및
    상기 호스트 인터페이스 및 상기 버퍼의 동작을 제어하는 제1 프로세서를 포함하고,
    상기 제1 프로세서는 상기 기입 커맨드를 수신하는 경우 상기 메모리 컨트롤러의 동작 상태에 기초하여 동작 모드를 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  2. 제1 항에 있어서, 상기 제1 프로세서는
    상기 메모리 컨트롤러의 동작 상태에 기초하여, 인터럽트 모드 및 노말 모드 중 어느 하나를 상기 동작 모드로서 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  3. 제2 항에 있어서, 상기 제1 프로세서가 노말 모드에서 동작하는 경우,
    상기 기입 데이터의 수신이 완료되는 경우, 상기 호스트 인터페이스는 비지 신호를 활성화하고,
    상기 제1 프로세서는:
    상기 호스트 인터페이스를 폴링하여 상기 기입 데이터의 수신을 확인하고,
    상기 버퍼의 상태에 기초하여 상기 비지 신호를 비활성화하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. 제2 항에 있어서, 상기 제1 프로세서가 인터럽트 모드에서 동작하는 경우,
    상기 기입 데이터의 수신이 완료되는 경우, 상기 호스트 인터페이스는:
    비지 신호를 활성화하고,
    상기 제1 프로세서로 인터럽트 신호를 출력하며,
    상기 제1 프로세서는:
    상기 인터럽트 신호에 기초하여 상기 비지 신호의 활성화 상태를 종료시키는 것을 특징으로 하는, 메모리 컨트롤러.
  5. 제4 항에 있어서,
    상기 호스트 인터페이스는 직접 메모리 접근(direct memory access; DMA) 방식에 의해 기입 데이터를 수신하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. 제5 항에 있어서,
    상기 호스트 인터페이스는 직접 메모리 접근 제어기(DMA controller)를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  7. 제6 항에 있어서,
    상기 기입 데이터의 수신이 완료되는 경우, 상기 직접 메모리 접근 제어기가 상기 인터럽트 신호를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  8. 제7 항에 있어서,
    상기 인터럽트 신호는 상기 직접 메모리 접근 방식에 의해 상기 기입 데이터의 수신이 완료되었음을 나타내는 신호인 것을 특징으로 하는, 메모리 컨트롤러.
  9. 호스트로부터 기입 커맨드를 수신하는 단계;
    상기 기입 커맨드의 수신에 응답하여, 제1 펌웨어의 동작 모드를 결정하는 단계;
    호스트 인터페이스를 통해 상기 기입 커맨드에 대응하는 기입 데이터를 수신하는 단계; 및
    상기 결정된 동작 모드에 기초하여 비지 신호를 비활성화하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  10. 제9 항에 있어서,
    상기 호스트 인터페이스를 통해 상기 기입 커맨드에 대응하는 기입 데이터를 수신하는 단계에서는,
    상기 메모리 컨트롤러의 버퍼에 상기 기입 데이터를 저장하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  11. 제10 항에 있어서, 상기 제1 펌웨어의 동작 모드를 결정하는 단계는:
    상기 메모리 컨트롤러의 상태를 확인하는 단계;
    상기 메모리 컨트롤러의 상태에 기초하여 인터럽트 모드의 사용 가능 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여 상기 동작 모드를 결정하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  12. 제11 항에 있어서, 상기 판단 결과에 기초하여 상기 동작 모드를 결정하는 단계에서는, 상기 버퍼의 미사용 공간이 미리 결정된 임계값보다 작은 경우, 상기 제1 펌웨어의 동작 모드를 노말 모드로 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  13. 제11 항에 있어서, 상기 판단 결과에 기초하여 상기 동작 모드를 결정하는 단계에서는, 상기 버퍼의 미사용 공간이 미리 결정된 임계값보다 크거나 같은 경우, 상기 제1 펌웨어의 동작 모드를 인터럽트 모드로 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  14. 제12 항에 있어서, 상기 제1 펌웨어의 동작 모드가 상기 노말 모드인 경우, 상기 결정된 동작 모드에 기초하여 비지 신호를 비활성화하는 단계는,
    상기 기입 데이터 수신의 완료에 응답하여, 비지 신호를 활성화하는 단계;
    제1 펌웨어에 의해, 상기 호스트 인터페이스를 폴링하여 기입 데이터의 수신 완료를 확인하는 단계; 및
    상기 메모리 컨트롤러의 버퍼 상태에 기초하여 비지 신호를 비활성화하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  15. 제14 항에 있어서, 상기 메모리 컨트롤러의 버퍼 상태에 기초하여 비지 신호를 비활성화하는 단계는:
    상기 버퍼의 현재 상태를 확인하여, 버퍼에 저장된 데이터의 플러시가 필요한지 여부를 판단하는 단계;
    상기 판단 결과 데이터의 플러시가 필요한 경우, 제2 펌웨어에 의해, 상기 버퍼의 데이터를 플러시하는 단계; 및
    상기 플러시가 완료된 후에 상기 제1 펌웨어에 의해 상기 비지 신호를 비활성화하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  16. 제14 항에 있어서, 상기 메모리 컨트롤러의 버퍼 상태에 기초하여 비지 신호를 비활성화하는 단계는:
    상기 버퍼의 현재 상태를 확인하여, 버퍼에 저장된 데이터의 플러시가 필요한지 여부를 판단하는 단계; 및
    상기 판단 결과 데이터의 플러시가 필요없는 경우, 상기 제1 펌웨어에 의해 상기 비지 신호를 비활성화하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  17. 제13 항에 있어서, 상기 제1 펌웨어의 동작 모드가 상기 인터럽트 모드인 경우, 상기 결정된 동작 모드에 기초하여 비지 신호를 비활성화하는 단계는,
    상기 기입 데이터 수신의 완료에 응답하여, 비지 신호를 활성화하는 단계;
    상기 호스트 인터페이스에 의해, 인터럽트 신호를 생성하여 상기 제1 펌웨어로 전달하는 단계; 및
    상기 제1 펌웨어에 의해, 상기 인터럽트 신호에 응답하여 상기 비지 신호를 비활성화하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  18. 제15 항에 있어서, 상기 제1 펌웨어는 제1 프로세서에 의해 구동되고, 상기 제2 펌웨어는 제2 프로세서에 의해 구동되는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  19. 제9 항에 있어서, 상기 제1 펌웨어는 상기 호스트로부터의 기입 데이터 수신을 제어하도록 구성되는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  20. 제15 항에 있어서, 상기 제2 펌웨어는 플래시 변환 계층(Flash Translation Layer)을 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
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