KR20190099879A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

Info

Publication number
KR20190099879A
KR20190099879A KR1020180019906A KR20180019906A KR20190099879A KR 20190099879 A KR20190099879 A KR 20190099879A KR 1020180019906 A KR1020180019906 A KR 1020180019906A KR 20180019906 A KR20180019906 A KR 20180019906A KR 20190099879 A KR20190099879 A KR 20190099879A
Authority
KR
South Korea
Prior art keywords
response time
write
response message
host
buffer
Prior art date
Application number
KR1020180019906A
Other languages
English (en)
Inventor
정승완
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180019906A priority Critical patent/KR20190099879A/ko
Priority to US16/123,657 priority patent/US20190258593A1/en
Priority to CN201811138802.3A priority patent/CN110174995A/zh
Publication of KR20190099879A publication Critical patent/KR20190099879A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System (AREA)
  • Information Transfer Systems (AREA)

Abstract

호스트로부터 수신되는 기입 요청에 기초하여 메모리 장치의 기입 동작을 제어하는 메모리 컨트롤러는, 기입 버퍼 및 응답 메시지 제어부를 포함한다. 버퍼 메모리 및 프로세서를 포함한다. 상기 기입 버퍼는 상기 기입 요청과 함께 상기 호스트로부터 수신되는 기입 데이터를 저장한다. 상기 응답 메시지 제어부는 상기 기입 요청에 대응하는 응답 메시지를 생성하여 상기 호스트로 전달한다. 또한, 상기 응답 메시지 제어부는 상기 기입 버퍼의 사용률에 기초하여, 상기 응답 메시지를 전달하기 위해 적용되는 응답 시간을 결정한다.

Description

메모리 컨트롤러 및 그 동작 방법 {MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 메모리 컨트롤러는 메모리 장치의 동작을 제어할 수 있다.
본 발명의 일 실시 예는 기입 응답 지연 시간의 편차를 줄일 수 있는 메모리 컨트롤러를 제공한다.
본 발명의 다른 실시 예는 기입 응답 지연 시간의 편차를 줄일 수 있는 메모리 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따라, 호스트로부터 수신되는 기입 요청에 기초하여 메모리 장치의 기입 동작을 제어하는 메모리 컨트롤러는, 기입 버퍼 및 응답 메시지 제어부를 포함한다. 버퍼 메모리 및 프로세서를 포함한다. 상기 기입 버퍼는 상기 기입 요청과 함께 상기 호스트로부터 수신되는 기입 데이터를 저장한다. 상기 응답 메시지 제어부는 상기 기입 요청에 대응하는 응답 메시지를 생성하여 상기 호스트로 전달한다. 또한, 상기 응답 메시지 제어부는 상기 기입 버퍼의 사용률에 기초하여, 상기 응답 메시지를 전달하기 위해 적용되는 응답 시간을 결정한다.
일 실시 예에서, 상기 기입 버퍼의 사용률은 상기 기입 버퍼의 전체 용량과 현재 사용 용량과의 비율로 정의될 수 있다. 또한, 상기 응답 시간은, 상기 기입 데이터가 상기 기입 버퍼에 저장된 때부터, 상기 응답 메시지를 상기 호스트로 발송하기까지의 시간 간격으로 정의될 수 있다.
일 실시 예에서, 상기 기입 버퍼의 사용률이 상대적으로 높을수록 상기 응답 시간이 상대적으로 길게 결정될 수 있다.
일 실시 예에서, 상기 기입 버퍼의 사용률이 미리 결정된 제1 임계값보다 작거나 같은 경우, 상기 응답 메시지 제어부는 상기 기입 데이터가 상기 기입 버퍼에 저장되는 즉시 상기 응답 메시지를 상기 호스트로 전달할 수 있다. 또한, 상기 기입 버퍼의 사용률이 미리 결정된 제1 임계값보다 큰 경우, 상기 응답 메시지 제어부는 미리 결정된 제1 시간을 상기 응답 시간으로 결정할 수 있다.
일 실시 예에서, 상기 응답 메시지 제어부는 버퍼 모니터부, 응답 시간 저장부 및 응답 메시지 생성부를 포함할 수 있다. 상기 버퍼 모니터부는 상기 기입 버퍼의 사용률을 모니터링하여 상기 응답 시간을 결정할 수 있다. 상기 응답 시간 저장부는 결정된 상기 응답 시간을 저장할 수 있다. 상기 응답 메시지 생성부는 상기 기입 요청에 대응하는 응답 메시지를 생성하고, 상기 응답 시간 저장부에 저장된 상기 응답 시간에 기초하여 상기 응답 메시지를 출력하는 응답 메시지 생성부를 포함할 수 있다.
일 실시 예에서, 상기 버퍼 모니터부는, 상기 기입 버퍼의 사용률에 비례하여 증가하도록 상기 응답 시간을 결정할 수 있다.
일 실시 예에서, 상기 버퍼 모니터부는, 상기 기입 버퍼의 사용률이 증가함에 따라 스텝-증가하도록 상기 응답 시간을 결정할 수 있다.
일 실시 예에서, 상기 기입 버퍼의 사용률이 미리 결정된 제2 임계값보다 작거나 같은 경우, 상기 버퍼 모니터부는 0의 값을 상기 응답 시간으로 결정할 수 있다. 또한, 상기 기입 버퍼의 사용률이 미리 결정된 제2 임계값보다 큰 경우, 상기 버퍼 모니터부는 상기 기입 버퍼의 사용률에 따라 선형적으로 증가하도록 상기 응답 시간을 결정할 수 있다.
일 실시 예에서, 상기 기입 버퍼의 사용률이 미리 결정된 제3 임계값보다 작거나 같은 경우, 상기 버퍼 모니터부는 0의 값을 상기 응답 시간으로 결정할 수 있다. 또한, 상기 기입 버퍼의 사용률이 상기 제3 임계값보다 크고 미리 결정된 제4 임계값보다 작은 경우, 상기 버퍼 모니터부는 미리 결정된 제2 시간을 상기 응답 시간으로 결정할 수 있다. 한편, 상기 기입 버퍼의 사용률이 상기 제4 임계값보다 큰 경우, 상기 버퍼 모니터부는 상기 기입 버퍼의 사용률에 따라 선형적으로 증가하도록 상기 응답 시간을 결정할 수 있다.
본 발명의 다른 실시 예에 따라 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법은, 호스트로부터 기입 요청 및 이에 대응하는 기입 데이터를 수신하는 단계, 상기 기입 데이터를 기입 버퍼에 저장하는 단계 및 상기 기입 버퍼의 사용률에 기초한 응답 시간을 적용하여, 상기 기입 요청에 대응하는 응답 메시지를 상기 호스트로 전송하는 단계를 포함한다.
일 실시 예에서, 상기 기입 버퍼의 사용률에 기초한 응답 시간을 적용하여, 상기 기입 요청에 대응하는 응답 메시지를 상기 호스트로 전송하는 단계는, 상기 기입 버퍼로부터 상기 사용률을 수신하는 단계, 상기 사용률이 미리 결정된 제1 임계값보다 큰지 여부를 판단하는 단계 및 상기 판단 결과에 기초하여 응답 메시지를 상기 호스트로 전송하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 판단 결과에 기초하여 응답 메시지를 상기 호스트로 전송하는 단계에서는, 상기 사용률이 상기 제1 임계값보다 큰 경우 미리 결정된 제1 응답 시간동안 대기한 이후에 상기 응답 메시지를 상기 호스트로 전송하고, 상기 사용률이 상기 제1 임계값보다 작거나 같은 경우, 즉시 상기 응답 메시지를 상기 호스트로 전송할 수 있다.
일 실시 예에서, 상기 기입 버퍼의 사용률에 기초한 응답 시간을 적용하여, 상기 기입 요청에 대응하는 응답 메시지를 상기 호스트로 전송하는 단계는, 상기 기입 버퍼로부터 상기 사용률을 수신하는 단계, 상기 사용률에 대응하는 응답 시간을 결정하는 단계, 상기 결정된 응답 시간 동안 대기하는 단계 및 상기 응답 시간이 도과한 후에 상기 응답 메시지를 상기 호스트로 전송하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 응답 시간을 결정하는 단계에서는, 상기 사용률에 비례하여 증가하도록 상기 응답 시간을 결정할 수 있다.
일 실시 예에서, 상기 응답 시간을 결정하는 단계에서는, 상기 사용률이 증가함에 따라 스텝-증가하도록 상기 응답 시간을 결정할 수 있다.
일 실시 예에서, 상기 응답 시간을 결정하는 단계에서는, 상기 사용률이 미리 결정된 제2 임계값보다 작거나 같은 경우, 0의 값을 상기 응답 시간으로 결정할 수 있다. 또한, 상기 사용률이 상기 제2 임계값보다 큰 경우, 상기 사용률에 따라 선형적으로 증가하도록 상기 응답 시간을 결정할 수 있다.
일 실시 예에서, 상기 응답 시간을 결정하는 단계에서는, 상기 사용률이 미리 결정된 제3 임계값보다 작거나 같은 경우, 0의 값을 상기 응답 시간으로 결정할 수 있다. 또한, 상기 사용률이 상기 제3 임계값보다 크고 미리 결정된 제4 임계값보다 작은 경우, 미리 결정된 제2 시간을 상기 응답 시간으로 결정할 수 있다. 한편, 상기 사용률이 상기 제4 임계값보다 큰 경우, 상기 사용률에 따라 선형적으로 증가하도록 상기 응답 시간을 결정할 수 있다.
본 발명의 일 실시 예에 의하면 기입 응답 지연 시간의 편차를 줄일 수 있는 메모리 컨트롤러를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 기입 응답 지연 시간의 편차를 줄일 수 있는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 3은 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)를 나타내는 블록도이다.
도 5는 도 4의 응답 메시지 제어부의 예시적인 실시 예를 나타내는 블록도이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 일 실시 예에 따라 결정되는 응답 시간을 설명하기 위한 그래프이다.
도 8은 도 7에 도시된 실시 예에 따라 응답 메시지를 전송하는 방법을 나타내는 순서도이다.
도 9는 또 다른 실시 예에 따라 응답 메시지를 전송하는 방법을 나타내는 순서도이다.
도 10은 예시적인 일 실시 예에 따라, 기입 버퍼의 사용률에 비례하여 증가하는 응답 시간을 나타내는 그래프이다.
도 11은 예시적인 실시 예에 따라, 기입 버퍼의 사용률에 따라 스텝-증가하는 응답 시간을 나타내는 그래프이다.
도 12는 예시적인 실시 예에 따라, 기입 버퍼 사용률의 일정 구간 내에서 선형적으로 증가하는 응답 시간을 나타내는 그래프이다.
도 13은 예시적인 실시 예에 따라, 기입 버퍼의 사용률을 세 구간으로 구분하여 응답 시간을 적용하는 그래프이다.
도 14는 메모리 시스템의 또 다른 예시를 보여주는 블록도이다.
도 15는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus),MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시 예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다. 메모리 컨트롤러(1200)의 자세한 구성에 대해서는 도 2를 참조하여 예시적으로 설명하기로 한다.
메모리 컨트롤러(1200)는 버퍼 메모리(1220)를 포함할 수 있다. 버퍼 메모리(1220)는 호스트(2000)로부터 수신한 데이터(DATA) 또는 메모리 장치(1100)로부터 수신한 데이터(DATA)를 저장하도록 구성될 수 있다.
예를 들어, 호스트(2000)로부터 기입 요청(write request) 및 이에 대응하는 기입 데이터를 수신하는 경우 메모리 컨트롤러(1200)는 상기 기입 데이터를 버퍼 메모리(1220)에 저장한다. 이후에, 메모리 컨트롤러(1200)는 호스트(2000)로부터 기입 요청과 함께 수신한 논리 어드레스를 물리 어드레스로 변환한다. 또한, 메모리 컨트롤러(1200)는 변환된 상기 물리 어드레스와 버퍼 메모리(1220)에 저장된 기입 데이터를 기입 커맨드와 함께 메모리 장치(1100)에 전달한다. 메모리 장치(1100)는 수신한 기입 데이터 및 물리 어드레스에 기초하여 기입 동작을 수행한다.
다른 예에서, 호스트(2000)로부터 판독 요청(read request)을 수신하는 경우, 메모리 컨트롤러(1200)는 상기 판독 요청과 함께 수신한 논리 어드레스를 물리 어드레스로 변환한다. 또한, 메모리 컨트롤러(1200)는 변환된 물리 어드레스를 판독 커맨드와 함께 메모리 장치(1100)에 전달한다. 메모리 장치(1100)는 수신한 물리 어드레스에 기초하여 판독 동작을 수행한다. 이에 따라 판독 데이터가 메모리 장치(1100)로부터 메모리 컨트롤러(1200)로 전달된다. 메모리 컨트롤러(1200)는 수신한 판독 데이터를 버퍼 메모리(1220)에 저장한다. 이후에, 메모리 컨트롤러(1200)는 버퍼 메모리(1220)에 저장되어 있는 판독 데이터를 호스트(2000)로 전달한다.
위와 같은 과정에서, 호스트(2000)와 메모리 컨트롤러(1200) 사이의 데이터 전달 속도와, 메모리 장치(1100)의 데이터 처리 속도가 상이할 수 있다. 일반적으로, 호스트(2000)와 메모리 컨트롤러(1200) 사이의 데이터 전달 속도는 상대적으로 빠르나, 메모리 장치(1100)의 데이터 처리 속도는 상대적으로 느릴 수 있다. 예를 들어, 메모리 장치(1100)의 데이터 기입 속도는 상대적으로 느리다. 이에 따라, 호스트(2000)로부터 연속된 기입 요청(write request) 및 기입 데이터를 수신한 경우, 메모리 장치(1100)가 이를 한꺼번에 처리하지 못할 수 있다. 메모리 컨트롤러(1200)는 버퍼 메모리(1220)를 두어 호스트(2000)와 메모리 장치(1100) 사이에서 데이터 흐름의 완충 역할을 수행하도록 구성될 수 있다.
기입 동작의 경우에, 기입 데이터가 저장될 기입 버퍼가 버퍼 메모리(1220) 내에 포함될 수 있다. 기입 버퍼는 버퍼 메모리(1220)의 일부 영역이 할당되어 구성될 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)로부터 기입 요청 및 기입 데이터를 수신한 경우, 수신된 기입 데이터를 상기 기입 버퍼에 저장하고, 저장이 완료된 후에 응답 메시지를 호스트(2000)로 전달한다. 호스트(2000)는 기입 요청 및 기입 데이터를 메모리 컨트롤러(1200)로 전달한 이후에 응답 메시지를 받기 위해 대기한다. 호스트(2000)가 추가적으로 기입 요청 및 기입 데이터를 메모리 컨트롤러(1200)로 전달하여야 하는 상황이더라도, 응답 메시지를 받기 전까지 호스트(2000)는 기입 요청 및 기입 데이터를 메모리 컨트롤러(1200)로 전달하지 않는다. 호스트(2000)가 메모리 컨트롤러(1200)로부터 응답 메시지를 받으면, 비로소 호스트(2000)는 후속 기입 요청 및 기입 데이터를 메모리 컨트롤러(1200)로 전달한다.
한편, 일반적인 경우 메모리 컨트롤러(1200)는 수신된 기입 데이터를 기입 버퍼에 저장한 후에 즉시 응답 메시지를 호스트(2000)로 전달한다. 이에 따라, 호스트(2000)로부터 연속적인 기입 요청이 있는 경우, 기입 버퍼의 전체 용량이 데이터로 가득 차게 된다. 기입 버퍼가 가득 차 있는 경우, 메모리 컨트롤러(1200)는 호스트(2000)로부터 기입 요청 및 기입 데이터를 수신하더라도, 수신한 데이터를 기입 버퍼에 저장할 수 없게 된다. 이 경우, 메모리 컨트롤러(1200)는 호스트(2000)로 응답 메시지를 전달하지 않는다. 기입 버퍼에 저장되어 있는 데이터의 적어도 일부가 메모리 장치(1100)로 전달되어 기입 버퍼의 일부 공간이 비워지는 경우에 메모리 컨트롤러(1200)는 응답 메시지를 호스트(2000)로 전달할 것이다.
따라서, 이와 같은 상황에서 주기적으로 호스트(2000)와 메모리 컨트롤러(1200) 사이의 "기입 응답 지연 시간(write latency)"이 크게 증가하게 된다. 본 명세서에서, "기입 응답 지연 시간"은 호스트(2000)가 메모리 컨트롤러(1200)로 기입 요청을 전달한 시점부터, 메모리 컨트롤러(1200)로부터 응답 메시지를 수신한 시점까지의 시간 간격을 의미할 수 있다.
기입 버퍼에 데이터가 가득 차게 되어 일정 시간 동안 메모리 컨트롤러(1200)가 응답 메시지를 호스트(2000)로 전달하지 못하게 되는 상황이 반복적으로 발생한다. 결과적으로, 호스트(2000)와 메모리 컨트롤러(1200) 사이의 기입 응답 지연 시간의 편차가 크게 나타나게 되고, 이는 메모리 시스템(1000)의 동작 성능을 하락하게 하는 결과를 낳게 된다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)는, 기입 버퍼의 사용률에 기초하여 "응답 시간(response time)"을 결정한다. 상기 "응답 시간"은, 기입 데이터가 기입 버퍼에 저장되는 것이 완료된 때로부터 응답 메시지를 호스트(2000)로 발송하기까지 대기하는 기간을 의미할 수 있다. 상기 기입 버퍼의 "사용률"은 상기 기입 버퍼의 전체 용량 대 현재 사용 용량의 비(ratio)로써 정의될 수 있다.
예를 들어, 기입 버퍼의 사용률이 낮은 경우 응답 시간을 짧게 결정하고, 기입 버퍼의 사용률이 높은 경우 응답 시간을 길게 결정한다. 이에 따라, 호스트(2000)의 입장에서 "기입 응답 지연 시간(write latency)"의 편차가 줄어들게 된다. 결과적으로, 메모리 시스템(1000)의 동작 성능이 향상된다. 본 발명의 실시 예들에 따라, 기입 요청에 따른 응답 시간을 제어하는 구성에 대해서는 도 4 내지 도 13을 참조하여 후술하기로 한다.
메모리 컨트롤러(1200)는 플래시 변환 계층(Flash Translation Layer, 이하에서 'FTL'이라 칭한다.)을 포함한다. FTL은 메모리 장치(1100)가 효율적으로 사용되도록 외부 장치 및 메모리 장치(1100) 사이의 인터페이스를 제공한다. 예를 들어, FTL은 외부 장치, 예를 들어 호스트(2000)로부터 수신된 논리 어드레스를 메모리 장치(1100)에서 사용하는 물리 어드레스로 변환하는 역할을 수행할 수 있다. FTL은 맵핑 테이블을 통해 상술된 어드레스 변환 동작을 수행할 수 있다. 예시적으로, 논리 어드레스는 호스트(2000)에 의해 관리되는 저장 영역의 논리적 위치를 가리키고, 물리 어드레스는 메모리 컨트롤러(1200)에 의해 관리되는 메모리 장치(1100)의 물리적 위치를 가리킨다.
FTL은 메모리 장치(1100)가 효율적으로 사용될 수 있도록 마모도 관리(wear-leveling), 가비지 컬렉션(GC; garbage collection) 등과 같은 동작을 수행할 수 있다. 예시적으로, 마모도 관리는 메모리 장치(1100)에 포함된 복수의 메모리 블록들의 프로그램/소거 횟수가 균일해지도록 복수의 메모리 블록들의 프로그램/소거 횟수를 관리하는 동작을 가리킨다. 예시적으로, 가비지 컬렉션(GC)은 메모리 장치(1100)에 포함된 복수의 메모리 블록들 중 일부 메모리 블록들의 유효 페이지들을 다른 메모리 블록으로 이동시킨 후, 일부 메모리 블록들을 소거하는 동작을 가리킨다. 소거된 일부 메모리 블록들은 자유 블록(Free block)들로서 사용될 수 있다. FTL은 가비지 컬렉션을 수행하여 메모리 장치(1100)의 자유 블록을 확보할 수 있다.
한편, 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다. 메모리 장치(1100)의 자세한 구성 및 동작에 대해서는 도 3을 참조하여 예시적으로 설명하기로 한다.
도 2는 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 함께 참조하면, 메모리 컨트롤러(1200)는 프로세서(1210), 버퍼 메모리(1220), ROM(1230), 호스트 인터페이스(1260), 응답 메시지 제어부(140) 및 메모리 인터페이스(1280)를 포함한다.
프로세서(1210)는 메모리 컨트롤러(1200)의 제반 동작을 제어할 수 있다. 버퍼 메모리(1220)는 메모리 컨트롤러(1200)의 동작 메모리로서 구성될 수 있으며, 캐시 메모리로도 이용될 수 있다. 예시적인 실시 예에서, 버퍼 메모리(1220)는 SRAM으로 구성될 수 있다. 다른 실시 예에서, 버퍼 메모리(1220)는 DRAM으로 구성될 수도 있다.
버퍼 메모리(1220)는 소프트웨어 형태로 제공되는 FTL을 저장할 수 있다. 버퍼 메모리(1220)에 저장된 FTL은 프로세서(1210)에 의해 구동될 수 있다. 또한, 전술한 바와 같이 버퍼 메모리(1220)는 기입 버퍼(미도시)를 포함할 수 있다. 상기 기입 버퍼에는 호스트로부터의 기입 데이터가 임시 저장될 수 있다. 한편, 메모리 장치(1100)로부터 읽은 데이터 또한 버퍼 메모리(1220)에 임시 저장될 수 있다.
ROM(1230)은 메모리 컨트롤러(1200)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다.
예시적으로, 외부 장치, 즉 호스트(2000)의 데이터 관리 단위는 메모리 장치(1100)의 데이터 관리 단위와 다를 수 있다. 예를 들어, 호스트(2000)는 섹터(sector) 단위를 기반으로 데이터를 관리할 수 있다. 즉, 호스트(2000)는 섹터 단위를 기반으로 데이터를 기입하고 판독할 수 있다. 반면에, 메모리 장치(1100)는 페이지 단위를 기반으로 데이터를 관리할 수 있다. 즉, 메모리 장치(1100)는 페이지 단위를 기반으로 데이터를 기입하고 판독할 수 있다. 예시적으로, 페이지 단위는 섹터 단위보다 클 수 있다. 버퍼 메모리(1220)는 기입 동작 시 호스트(2000)로부터 수신된 섹터 단위의 데이터가 메모리 장치(1100)에 기입될 수 있도록 수신된 데이터를 페이지 단위로 관리할 수 있다.
응답 메시지 제어부(1240)는 버퍼 메모리(1220)를 모니터링하여, 호스트로부터 수신한 기입 요청에 대응하는 응답 메시지의 출력 시간을 제어할 수 있다. 전술한 바와 같이, 버퍼 메모리(1220) 내 기입 버퍼의 사용률이 낮은 경우, 응답 메시지 제어부(1240)는 상대적으로 짧은 응답 시간을 적용하여, 응답 메시지를 호스트로 전달할 수 있다. 반대로, 버퍼 메모리(1220) 내 기입 버퍼의 사용률이 높은 경우, 응답 메시지 제어부(1240)는 상대적으로 긴 응답 시간을 적용하여, 응답 메시지를 호스트로 전달할 수 있다. 상기 응답 메시지는 호스트 인터페이스(1260)를 통해 호스트로 전달될 수 있다. 응답 메시지 제어부(1240)의 구체적인 동작 및 구성에 대해서는 도 4 및 도 5를 참조하여 후술하기로 한다.
메모리 컨트롤러(1200)는 호스트 인터페이스(1260)를 통해 외부 장치(또는 호스트(2000))와 통신할 수 있다. 예시적으로, 호스트 인터페이스(1260)는 USB (Universal Serial Bus),MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 인터페이스(1280)를 통해 메모리 장치(1100)와 통신할 수 있다. 예시적으로, 메모리 인터페이스(1280)는 낸드(NAND) 인터페이스를 포함할 수 있다.
예시적으로, 호스트(2000)부터 수신되는 기입 요청 및 판독 요청은 상술된 호스트 인터페이스(1260)에 의해 정의된 커맨드 또는 신호일 수 있다. 메모리 컨트롤러(1200)로부터 메모리 장치(1100)로 제공되는 기입 커맨드 및 판독 커맨드는 상술한 메모리 인터페이스(1280)에 의해 정의된 커맨드 또는 신호일 수 있다.
비록 도 2에 도시되지는 않았으나, 메모리 컨트롤러(1200)는 데이터 랜더마이징(Data Randomizing)을 위한 랜더마이저(미도시), 데이터 에러 정정을 위한 에러 정정 회로(미도시) 등과 같은 구성 요소들을 더 포함할 수 있다.
도 3은 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines, SL)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffergroup; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지(discharge)할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)를 나타내는 블록도이다. 도 4에서, 본 발명에 따른 응답 메시지의 제어를 설명하기 위한 구성 요소들이 중점적으로 도시되어 있다. 편의상, 메모리 컨트롤러(1200)의 여러 구성 요소들 중, 응답 메시지의 제어와 관련성이 적은 구성 요소들에 대한 도시 및 설명은 생략하기로 한다.
도 4를 참조하면, 메모리 컨트롤러(1200)는 호스트 인터페이스(1260), 기입 버퍼(1225), 응답 메시지 제어부(1240) 및 메모리 인터페이스(1280)를 포함한다. 전술한 바와 같이, 메모리 컨트롤러(1200)는 호스트 인터페이스(1260)를 통해 호스트(2000)와 통신할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 인터페이스(1280)를 통해 메모리 장치(1100)와 통신할 수 있다.
호스트(2000)는 기입 요청(WRQ) 및 기입 데이터(WDATA)를 호스트 인터페이스(1260)로 전달한다. 호스트 인터페이스(1260)는 기입 데이터(WDATA)를 기입 버퍼(1225)로 전달한다. 한편, 호스트 인터페이스(1260)는 기입 요청(WRQ)을 응답 메시지 제어부(1240)로 전달할 수 있다.
기입 버퍼(1225)는 호스트 인터페이스(1260)로부터 수신된 기입 데이터(WDATA)를 저장한다. 기입 데이터(WDATA)가 기입 버퍼(1225)에 저장됨에 따라, 응답 메시지 제어부(1240)는 응답 메시지(MSG_re)를 생성하여 호스트 인터페이스(1260)로 전달한다. 호스트 인터페이스(1260)는 수신한 응답 메시지(MSG_re)를 호스트로 전달한다.
한편 기입 버퍼(1225)는 저장되어 있는 기입 데이터(WDATA)를 메모리 인터페이스(1280)로 전달한다. 메모리 인터페이스(1280)는 수신된 기입 데이터(WDATA)를 기입 커맨드(WCMD)와 함께 메모리 장치로 전달한다. 메모리 장치는 수신된 기입 커맨드(WCMD) 및 기입 데이터(WDATA)에 따라 기입 동작을 수행할 것이다.
한편, 응답 메시지 제어부(1240)는 버퍼 제어 신호(Bff_ctr)를 기입 버퍼(1225)로 전달한다. 기입 버퍼(1225)는 수신한 버퍼 제어 신호(Bff_ctr)에 기초하여, 버퍼 사용 정보(Bff_inf)를 응답 메시지 제어부(1240)로 전달한다. 상기 버퍼 사용 정보(Bff_inf)는 기입 버퍼(1225)의 사용률에 관한 정보를 포함할 수 있다. 응답 메시지 제어부(1240)는 상기 사용률에 기초하여, 응답 메시지(MSG_re)를 출력하기 위해 적용되는 응답 시간을 결정한다. 응답 메시지 제어부(1240)의 보다 자세한 구성에 대해서는 도 5를 참조하여 후술하기로 한다.
전술한 바와 같이, 기입 버퍼(1225)의 "사용률"은 기입 버퍼(1225) 전체 용량과 현재 사용 용량 사이의 비율로 정의될 수 있다. 또한, 응답 시간은 기입 데이터(WDATA)가 기입 버퍼(1225)에 저장된 때부터, 응답 메시지(MSG_re)를 호스트(2000)로 발송하기까지의 시간 간격으로 정의될 수 있다.
본 발명의 일 실시 예에 따른 응답 메시지 제어부(1240)는 기입 버퍼(1225)의 사용률이 상대적으로 높을수록, 상기 응답 시간을 상대적으로 길게 결정할 수 있다. 이에 따라, 기입 버퍼의 사용률이 증가함에 따라 호스트(2000)가 새로운 기입 요청(WRQ)을 발송하는 시점을 지연시킴으로써 기입 버퍼(12225)의 사용률을 유지시킬 수 있다. 결과적으로, 호스트(2000)와 메모리 컨트롤러(1200) 사이의 기입 응답 지연 시간(write latency)의 편차를 줄일 수 있으며, 따라서 메모리 시스템(1000)의 성능을 향상시킬 수 있다.
도 5는 도 4의 응답 메시지 제어부의 예시적인 실시 예를 나타내는 블록도이다.
도 5를 참조하면, 응답 메시지 제어부(1240)는 버퍼 모니터부(1241), 응답 시간 저장부(1243) 및 응답 메시지 생성부(1245)를 포함한다. 버퍼 모니터부(1241)는 기입 버퍼(1225)의 사용률을 모니터링하여 응답 시간(tRSP)을 결정한다. 응답 시간 저장부(1243)는 결정된 응답 시간(tRSP)을 저장한다. 응답 메시지 생성부(1245)는 기입 요청(WRQ)에 대응하는 응답 메시지(MSG_re)를 생성한다. 또한 응답 메시지 생성부(1245)는 응답 시간(tRSP)에 기초하여 생성된 응답 메시지(MSG_re)를 출력한다. 보다 상세히, 응답 메시지 생성부(1245)는 응답 시간(tRSP)만큼 대기하였다가 응답 메시지(MSG_re)를 출력할 것이다. 이를 위해, 응답 메시지 생성부(1245)는 타이머(timer)를 포함하고 있을 수 있다. 응답 메시지 생성부(1245)는 상기 타이머에 기초하여 기입 요청(WRQ)을 수신한 시간을 체크하고, 기입 요청(WRQ)을 수신한 시점으로부터 응답 시간(tRSP)만큼이 도과된 때에 응답 메시지(MSG_re)를 출력할 것이다. 도 4에 도시된 바와 같이, 출력된 응답 메시지(MSG_re)는 호스트 인터페이스(1260)를 통해 호스트로 전달된다.
도 6은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다. 도 6을 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의해, 호스트로부터 수신된 기입 요청에 대응하는 응답 메시지를 호스트로 전송한다. 이하 도 4 및 도 6을 함께 참조하여 설명하기로 한다.
단계(S110)에서, 호스트(2000)로부터 기입 요청(WRQ) 및 기입 데이터(WDATA)를 수신한다. 도 4에 도시된 바와 같이, 메모리 컨트롤러(1200)는 호스트 인터페이스(1260)를 통해 기입 요청(WRQ) 및 기입 데이터(WDATA)를 수신할 것이다.
단계(S130)에서, 수신된 기입 데이터(WDATA)를 기입 버퍼(1225)에 저장한다. 이후 기입 버퍼(1225)에 저장된 기입 데이터(WDATA)는 기입 커맨드(WCMD)와 함께 메모리 장치(1100)로 전달될 것이다.
단계(S150)에서, 기입 버퍼(1225)의 사용률에 기초한 응답 시간(tRSP)을 적용하여, 응답 메시지(MSG_re)를 호스트(2000)로 전달한다. 전술한 바와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)는, 기입 버퍼(1225)의 사용률이 상대적으로 높을수록 상대적으로 긴 응답 시간(tRSP)을 결정할 것이다.
도 7은 본 발명의 일 실시 예에 따라 결정되는 응답 시간을 설명하기 위한 그래프이다.
도 7에 도시된 그래프를 참조하면, 가로축은 기입 버퍼(1225)의 사용량을 나타내고, 세로축은 상기 사용량에 따라 결정되는 응답 시간(tRSP)을 나타낸다. 기입 버퍼의 사용량의 범위는 0에서부터 기입 버퍼의 전체 용량까지이다. 도 7에 도시된 실시 예에 의하면, 기입 버퍼(1225)의 사용량이 제1 값(VL1)보다 작거나 같은 경우 0의 값을 갖는 응답 시간이 결정된다. 즉, 기입 버퍼(1225)의 사용량이 제1 값(VL1)보다 작거나 같은 경우에, 응답 메시지 생성부(1245)는 대기 시간 없이 즉시 응답 메시지(MSG_re)를 출력하도록 한다.
한편, 기입 버퍼(1225)의 사용량이 제1 값(VL1)보다 큰 경우, 미리 결정된 제1 시간(t1)이 응답 시간(tRSP)으로 결정된다. 상기 제1 시간(t1)은 실험적으로 결정되는 값일 수 있다. 예를 들어, 반복적인 시뮬레이션에 의하여, 호스트(2000)와 메모리 컨트롤러(1200) 사이의 기입 응답 지연 시간(write latency)의 편차를 최소화하도록 하는 값이 제1 시간(t1)으로 결정될 수 있다.
도 8은 도 7에 도시된 실시 예에 따라 응답 메시지를 전송하는 방법을 나타내는 순서도이다.
도 8을 참조하면, 먼저 단계(S210)에서 기입 버퍼(1225)로부터 버퍼 사용 정보(Bff_Inf)를 수신한다. 단계(S210)는 도 4의 응답 메시지 제어부(1240)에 의해, 보다 상세하게는 도 5의 버퍼 모니터부(1241)에 의해 수행될 수 있을 것이다.
단계(S220)에서, 버퍼 사용률이 제1 임계값보다 큰지 여부를 판단한다. 버퍼 사용률이 제1 임계값보다 큰 경우, 이는 도 7의 제1 값(VL1)과 전체 용량 사이의 범위에 기입 버퍼의 사용량이 위치함을 의미한다. 이에 따라, 제1 시간(t1)이 응답 시간(tRSP)으로 결정될 것이다. 따라서 단계(S230)로 진행한다.
단계(S230)에서 응답 메시지 전송을 대기한다. 이후 단계(S240)로 진행하여 제1 응답 시간(tRSP)이 도과하였는지 여부를 판단한다. 제1 응답 시간(tRSP)이 도과하지 않은 경우, 단계(S230)로 돌아가서 다시 응답 메시지 전송을 대기한다.
단계(S240)의 판단 결과 제1 응답 시간(tRSP)이 도과한 경우, 단계(S250)로 진행하여, 호스트(2000)로 응답 메시지(MSG_re)를 전송한다. 이에 따라, 제1 시간(t1)만큼 지연된 후에 응답 메시지(MSG_re)가 호스트(2000)로 전달될 것이다.
단계(S220)의 판단 결과, 버퍼 사용률이 제1 임계값보다 작거나 같은 경우, 바로 단계(S250)로 진행한다. 이 경우, 응답 시간을 대기하지 않고 즉시 응답 메시지(MSG_re)를 호스트(2000)로 전송하게 된다.
도 9는 또 다른 실시 예에 따라 응답 메시지를 전송하는 방법을 나타내는 순서도이다.
단계(S310)에서, 기입 버퍼(1225)로부터 버퍼 사용 정보(Bff_Inf)를 수신한다. 단계(S310)는 도 4의 응답 메시지 제어부(1240)에 의해, 보다 상세하게는 도 5의 버퍼 모니터부(1241)에 의해 수행될 수 있을 것이다.
단계(S320)에서, 버퍼 사용률에 대응하는 응답 시간(tRSP)을 결정한다. 상기 응답 시간(tRSP)은 도 7에 도시된 그래프와 같이 결정될 수도 있으나, 다른 다양한 방식으로 결정될 수 있다. 각 버퍼 사용률에 대응하는 응답 시간(tRSP)을 결정하는 방식에 대해서는 도 10 내지 도 13을 참조하여 더욱 자세히 후술하기로 한다.
단계(S330)에서, 결정된 응답 시간(tRSP)이 도과하였는지 여부를 판단한다. 응답 시간(tRSP)이 도과한 경우, 호스트(2000)로 응답 메시지(MSG_re)를 전송한다(S350). 응답 시간(tRSP)이 도과하지 않은 경우, 일정 시간 동안 응답 메시지 전송을 대기하고 다시 단계(S330)로 진행하여 응답 시간(tRSP)을 도과하였는지 판단하게 된다.
도 10은 예시적인 일 실시 예에 따라, 기입 버퍼의 사용률에 비례하여 증가하는 응답 시간을 나타내는 그래프이다. 도 10을 참조하면, 버퍼 모니터부(1241)는 1차식에 기초하여, 기입 버퍼(1225)의 현재 사용량에 비례하는 응답 시간(tRSP)을 결정할 수 있다.
도 11은 예시적인 실시 예에 따라, 기입 버퍼의 사용률에 따라 스텝-증가하는 응답 시간을 나타내는 그래프이다. 도 11을 참조하면, 기입 버퍼(1225)의 사용량을 복수의 구간으로 나누어, 각 구간 내에서는 동일한 응답 시간(tRSP)을 적용하되, 인접한 구간으로 기입 버퍼의 사용량이 증가하는 경우 스텝-증가하는 응답 시간(tRSP)을 적용하도록 할 수 있다.
도 12는 예시적인 실시 예에 따라, 기입 버퍼 사용률의 일정 구간 내에서 선형적으로 증가하는 응답 시간을 나타내는 그래프이다. 도 12를 참조하면, 기입 버퍼(1225)의 사용량이 미리 결정된 제2 값(VL2)보다 작거나 같은 경우에는 0의 값을 응답 시간(tRSP)으로 적용하도록 한다. 또한, 기입 버퍼(1225)의 사용량이 제2 값(VL2)보다 큰 구간에서는, 기입 버퍼 사용량에 따라 선형적으로 증가하는 응답 시간(tRSP)을 적용하도록 한다.
도 13은 예시적인 실시 예에 따라, 기입 버퍼의 사용률을 세 구간으로 구분하여 응답 시간을 적용하는 그래프이다. 도 13을 참조하면, 기입 버퍼(1225)의 사용량이 미리 결정된 제3 값(VL3)보다 작거나 같은 경우에는 0의 값을 응답 시간(tRSP)으로 적용하도록 한다. 한편, 기입 버퍼(1225)의 사용량이 제3 값(VL3)보다 크고, 미리 결정된 제4 값(VL4)보다 작거나 같은 경우에는 미리 결정된 제2 시간(t2)을 응답 시간(tRSP)으로 적용하도록 한다. 또한, 기입 버퍼(1225)의 사용량이 제4값보다 큰 구간에서는, 기입 버퍼 사용량에 따라 선형적으로 증가하는 응답 시간(tRSP)을 적용하도록 한다.
도 7, 도 10, 도 11, 도 12 및 도 13에 도시된 바와 같이, 기입 버퍼(1225)의 사용률에 따라 다양한 방식으로 응답 시간(tRSP)을 결정할 수 있다. 한편, 본 발명의 실시 예에 따른 메모리 컨트롤러 및 그 동작 방법은 이에 한정되지 않으며, 도 7, 도 10, 도 11, 도 12 및 도 13에 도시되지 않은 다른 다양한 방식으로 응답 시간(tRSP)이 결정될 수 있음을 알 수 있을 것이다.
도 14는 메모리 시스템의 또 다른 예시를 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(1001)은 메모리 컨트롤러(1201) 및 제1 내지 제4 메모리 장치들(1101~1104)을 포함한다. 호스트(2001)와 메모리 컨트롤러(1201)는 도 1을 참조하여 설명되었으므로, 이에 대한 반복된 설명은 생략하기로 한다. 한편, 버퍼 메모리(1220) 또한 도 1을 참조하여 설명한 버퍼 메모리(1220) 과 실질적으로 동일할 수 있다.
제1 내지 제4 메모리 장치들(1101~1104) 각각은 도 1 및 도 3을 참조하여 설명된 메모리 장치(1100)일 수 있다. 제1 내지 제4 메모리 장치들(1101~1104) 각각은 제1 내지 제4 채널들(CH1~CH4) 각각을 통해 메모리 컨트롤러(1201)와 연결되고, 메모리 컨트롤러(1201)의 제어에 따라 독립적으로 동작할 수 있다. 예를 들어, 복수의 메모리 장치들(1101~1104)은 각각 서로 다른 데이터를 동시에 프로그램할 수 있다. 예시적으로, 복수의 메모리 장치들(1101~1104) 각각은 별개의 칩으로 구성되고, 복수의 메모리 장치들(1101~1104)은 멀티-칩 패키지(MCP; multi-chip package)로 제공될 수 있다.
예시적으로, 메모리 시스템(1001)은 제1 내지 제4 메모리 장치들(1101~1104) 이외에 다른 메모리 장치들을 더 포함할 수도 있다.
도 14에 도시된 메모리 컨트롤러(1201) 또한 제1 내지 제4 메모리 장치들(1101~1104)에 기입될 데이터를 버퍼 메모리(1220) 내 기입 버퍼에 저장할 수 있다. 한편, 메모리 컨트롤러(1201)는 버퍼 메모리(1220) 내 기입 버퍼의 사용률에 기초하여, 호스트로부터 수신한 기입 요청(write request)에 대한 응답 시간을 결정한다. 이에 따라, 기입 응답 지연 시간(write latency)의 편차를 줄일 수 있다. 결과적으로, 메모리 시스템(1001)의 동작 성능을 향상시킬 수 있다.
도 15는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 3000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(3000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램 할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 16은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 4000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimediaplayer), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(4000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(4000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 17은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(5000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(5000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(5000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 18은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 7000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(7000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 6000)의 프로토콜에 따라 호스트(6000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus)프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(6000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(7000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(6000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
도 18에서는 메모리 시스템(7000)이 메모리 카드(memory card)로서 구현되는 실시 예가 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 컨트롤러(1200), 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 셀 어레이 110: 메모리 블록
200: 주변 회로 210: 전압 생성 회로
220: 로우 디코더 230: 페이지 버퍼 그룹
240: 컬럼 디코더 250: 입출력 회로
260: 센싱 회로 300: 제어 로직
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1210: 프로세서
1220: 버퍼 메모리 1230: ROM
1240: 응답 메시지 제어부 1260: 호스트 인터페이스
1280: 메모리 인터페이스

Claims (17)

  1. 호스트로부터 수신되는 기입 요청에 기초하여 메모리 장치의 기입 동작을 제어하는 메모리 컨트롤러로서:
    상기 기입 요청과 함께 상기 호스트로부터 수신되는 기입 데이터를 저장하는 기입 버퍼; 및
    상기 기입 요청에 대응하는 응답 메시지를 생성하여 상기 호스트로 전달하는 응답 메시지 제어부를 포함하고,
    상기 응답 메시지 제어부는 상기 기입 버퍼의 사용률에 기초하여, 상기 응답 메시지를 전달하기 위해 적용되는 응답 시간을 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  2. 제1 항에 있어서,
    상기 기입 버퍼의 사용률은 상기 기입 버퍼의 전체 용량과 현재 사용 용량과의 비율로 정의되고,
    상기 응답 시간은, 상기 기입 데이터가 상기 기입 버퍼에 저장된 때부터, 상기 응답 메시지를 상기 호스트로 발송하기까지의 시간 간격으로 정의되는 것을 특징으로 하는, 메모리 컨트롤러.
  3. 제2 항에 있어서,
    상기 기입 버퍼의 사용률이 상대적으로 높을수록 상기 응답 시간이 상대적으로 길게 결정되는 것을 특징으로 하는, 메모리 컨트롤러.
  4. 제3 항에 있어서,
    상기 기입 버퍼의 사용률이 미리 결정된 제1 임계값보다 작거나 같은 경우, 상기 응답 메시지 제어부는 상기 기입 데이터가 상기 기입 버퍼에 저장되는 즉시 상기 응답 메시지를 상기 호스트로 전달하고,
    상기 기입 버퍼의 사용률이 미리 결정된 제1 임계값보다 큰 경우, 상기 응답 메시지 제어부는 미리 결정된 제1 시간을 상기 응답 시간으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  5. 제2 항에 있어서, 상기 응답 메시지 제어부는:
    상기 기입 버퍼의 사용률을 모니터링하여 상기 응답 시간을 결정하는 버퍼 모니터부;
    상기 응답 시간을 저장하는 응답 시간 저장부; 및
    상기 기입 요청에 대응하는 응답 메시지를 생성하고, 상기 응답 시간 저장부에 저장된 상기 응답 시간에 기초하여 상기 응답 메시지를 출력하는 응답 메시지 생성부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. 제5 항에 있어서, 상기 버퍼 모니터부는, 상기 기입 버퍼의 사용률에 비례하여 증가하도록 상기 응답 시간을 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  7. 제5 항에 있어서, 상기 버퍼 모니터부는, 상기 기입 버퍼의 사용률이 증가함에 따라 스텝-증가하도록 상기 응답 시간을 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  8. 제5 항에 있어서, 상기 버퍼 모니터부는,
    상기 기입 버퍼의 사용률이 미리 결정된 제2 임계값보다 작거나 같은 경우, 0의 값을 상기 응답 시간으로 결정하고,
    상기 기입 버퍼의 사용률이 미리 결정된 제2 임계값보다 큰 경우, 상기 기입 버퍼의 사용률에 따라 선형적으로 증가하도록 상기 응답 시간을 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  9. 제5 항에 있어서, 상기 버퍼 모니터부는,
    상기 기입 버퍼의 사용률이 미리 결정된 제3 임계값보다 작거나 같은 경우, 0의 값을 상기 응답 시간으로 결정하고,
    상기 기입 버퍼의 사용률이 상기 제3 임계값보다 크고 미리 결정된 제4 임계값보다 작은 경우, 미리 결정된 제2 시간을 상기 응답 시간으로 결정하며,
    상기 기입 버퍼의 사용률이 상기 제4 임계값보다 큰 경우, 상기 기입 버퍼의 사용률에 따라 선형적으로 증가하도록 상기 응답 시간을 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  10. 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서,
    호스트로부터 기입 요청 및 이에 대응하는 기입 데이터를 수신하는 단계;
    상기 기입 데이터를 기입 버퍼에 저장하는 단계; 및
    상기 기입 버퍼의 사용률에 기초한 응답 시간을 적용하여, 상기 기입 요청에 대응하는 응답 메시지를 상기 호스트로 전송하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  11. 제10 항에 있어서, 상기 기입 버퍼의 사용률에 기초한 응답 시간을 적용하여, 상기 기입 요청에 대응하는 응답 메시지를 상기 호스트로 전송하는 단계는:
    상기 기입 버퍼로부터 상기 사용률을 수신하는 단계;
    상기 사용률이 미리 결정된 제1 임계값보다 큰지 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여 응답 메시지를 상기 호스트로 전송하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  12. 제11 항에 있어서, 상기 판단 결과에 기초하여 응답 메시지를 상기 호스트로 전송하는 단계에서는,
    상기 사용률이 상기 제1 임계값보다 큰 경우 미리 결정된 제1 응답 시간동안 대기한 이후에 상기 응답 메시지를 상기 호스트로 전송하고,
    상기 사용률이 상기 제1 임계값보다 작거나 같은 경우, 즉시 상기 응답 메시지를 상기 호스트로 전송하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  13. 제10 항에 있어서, 상기 기입 버퍼의 사용률에 기초한 응답 시간을 적용하여, 상기 기입 요청에 대응하는 응답 메시지를 상기 호스트로 전송하는 단계는:
    상기 기입 버퍼로부터 상기 사용률을 수신하는 단계;
    상기 사용률에 대응하는 응답 시간을 결정하는 단계;
    상기 결정된 응답 시간 동안 대기하는 단계; 및
    상기 응답 시간이 도과한 후에 상기 응답 메시지를 상기 호스트로 전송하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  14. 제13 항에 있어서, 상기 응답 시간을 결정하는 단계에서는,
    상기 사용률에 비례하여 증가하도록 상기 응답 시간을 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  15. 제13 항에 있어서, 상기 응답 시간을 결정하는 단계에서는,
    상기 사용률이 증가함에 따라 스텝-증가하도록 상기 응답 시간을 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  16. 제13 항에 있어서, 상기 응답 시간을 결정하는 단계에서는,
    상기 사용률이 미리 결정된 제2 임계값보다 작거나 같은 경우, 0의 값을 상기 응답 시간으로 결정하고,
    상기 사용률이 상기 제2 임계값보다 큰 경우, 상기 사용률에 따라 선형적으로 증가하도록 상기 응답 시간을 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  17. 제13 항에 있어서, 상기 응답 시간을 결정하는 단계에서는,
    상기 사용률이 미리 결정된 제3 임계값보다 작거나 같은 경우, 0의 값을 상기 응답 시간으로 결정하고,
    상기 사용률이 상기 제3 임계값보다 크고 미리 결정된 제4 임계값보다 작은 경우, 미리 결정된 제2 시간을 상기 응답 시간으로 결정하며,
    상기 사용률이 상기 제4 임계값보다 큰 경우, 상기 사용률에 따라 선형적으로 증가하도록 상기 응답 시간을 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
KR1020180019906A 2018-02-20 2018-02-20 메모리 컨트롤러 및 그 동작 방법 KR20190099879A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180019906A KR20190099879A (ko) 2018-02-20 2018-02-20 메모리 컨트롤러 및 그 동작 방법
US16/123,657 US20190258593A1 (en) 2018-02-20 2018-09-06 Memory controller and operating method thereof
CN201811138802.3A CN110174995A (zh) 2018-02-20 2018-09-28 存储器控制器及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180019906A KR20190099879A (ko) 2018-02-20 2018-02-20 메모리 컨트롤러 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20190099879A true KR20190099879A (ko) 2019-08-28

Family

ID=67617936

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180019906A KR20190099879A (ko) 2018-02-20 2018-02-20 메모리 컨트롤러 및 그 동작 방법

Country Status (3)

Country Link
US (1) US20190258593A1 (ko)
KR (1) KR20190099879A (ko)
CN (1) CN110174995A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11099981B2 (en) 2018-05-08 2021-08-24 SK Hynix Inc. Memory system and operating method thereof

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10534551B1 (en) * 2018-06-22 2020-01-14 Micron Technology, Inc. Managing write operations during a power loss
KR20220099848A (ko) * 2021-01-07 2022-07-14 에스케이하이닉스 주식회사 컨트롤러 및 이를 포함하는 메모리 시스템

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561823A (en) * 1994-03-14 1996-10-01 Conner Peripherals, Inc. Monitor system for determining the available capacity of a READ buffer and a WRITE buffer in a disk drive system
US6892283B2 (en) * 2002-12-05 2005-05-10 International Business Machines Corporation High speed memory cloner with extended cache coherency protocols and responses
US9747048B2 (en) * 2014-06-02 2017-08-29 Micron Technology, Inc. Systems and methods for packing data in a scalable memory system protocol
US10824553B2 (en) * 2015-04-24 2020-11-03 Toshiba Memory Corporation Memory device that controls timing of receiving write data from a host

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11099981B2 (en) 2018-05-08 2021-08-24 SK Hynix Inc. Memory system and operating method thereof

Also Published As

Publication number Publication date
CN110174995A (zh) 2019-08-27
US20190258593A1 (en) 2019-08-22

Similar Documents

Publication Publication Date Title
KR102536637B1 (ko) 메모리 컨트롤러 및 그 동작 방법
US10304539B2 (en) Method of performing a write operation based on an idle time
US11294814B2 (en) Memory system having a memory controller and a memory device having a page buffer
US11567685B2 (en) Storage controller and storage device including the same
US10684798B2 (en) Memory controller and memory system having the same
US20200218653A1 (en) Controller, data storage device, and operating method thereof
US11468119B2 (en) Memory system and method of operating the same
US11442664B2 (en) Memory system and method of operating the same
KR20190023433A (ko) 메모리 시스템 및 그것의 동작 방법
KR20200114212A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200114052A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20190099879A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20190006677A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200114086A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR102516539B1 (ko) 메모리 컨트롤러 및 그 동작 방법
US11520519B2 (en) Storage device and method of operating the same
US11593023B2 (en) Memory controller and method of operating the same
KR20190107504A (ko) 메모리 컨트롤러 및 그 동작 방법
US20230244402A1 (en) Storage device and operating method of storage device
US20240095181A1 (en) Storage device, host device, and electronic device
KR102526256B1 (ko) 데이터 출력 버퍼
US20210141750A1 (en) System and method for operating system
KR20200114208A (ko) 컨트롤러, 메모리 시스템 및 컨트롤러의 동작 방법
KR20210006163A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법