KR20190023433A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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김진수
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Abstract

본 기술은 호스트로부터 리드 커맨드를 수신하는 단계; 컨트롤러 메모리 버퍼부에서 상기 리드 커맨드에 대응하는 데이터를 검색하는 제1 검색 단계; 및 상기 데이터를 상기 호스트로 전달하는 제1 전달 단계를 포함하고, 상기 컨트롤러 메모리 버퍼부는 상기 호스트에 의해 접근 가능한 것을 특징으로 하는 메모리 시스템 및 그것의 동작 방법을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 리드 레이턴시(read latency)를 감소시키기 위한 메모리 시스템의 동작 방법에 관한 것이다.
메모리 시스템은 비휘발성(non-volatile) 메모리 장치와 메모리 컨트롤러, 그리고 메모리 버퍼를 포함할 수 있다. 메모리 시스템이 호스트로부터 리드 커맨드를 입력 받은 때, 메모리 시스템은 비휘발성(non-volatile) 메모리 장치로부터 리드 커맨드에 대응하는 데이터를 리드하여 호스트로 출력할 수 있다.
비휘발성 메모리 장치는 플래시 메모리 장치가 자주 사용되고 있다. 플래시 메모리 장치에 프로그램된 다수개의 메모리 셀들의 문턱 전압들(threshold voltages)은 여러 가지 원인, 예컨대 플로팅 게이트 커플링 (floating gate coupling), 시간의 경과에 따른 전하 손실(chargeloss) 등에 따라 변할 수 있다. 다수의 메모리 셀들의 문턱 전압들의 변화는 리드 동작의 페일(fail)을 유발할 수 있다. 이러한 리드 동작의 페일을 복구하기 위하여 최적의 리드 전압을 검색하고, 검색된 최적의 리드 전압을 이용하여 리드 동작이 재시도 될 수 있다. 이러한 리드 재시도 동작은 비휘발성 메모리 장치의 리드 성능을 저하시키는 원인이 되고 있다.
이러한 비휘발성 메모리 장치의 긴 리드 시간은 종종 메모리 시스템의 전체적인 리드 성능을 감소시키는 원인이 될 수 있다. 따라서 이러한 메모리 시스템의 리드 성능을 개선하기 위한 기술이 요구되고 있다.
본 발명의 실시예는 메모리 시스템의 리드 레이턴시를 개선할 수 있는 메모리 시스템의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 호스트로부터 리드 커맨드를 수신하는 단계; 컨트롤러 메모리 버퍼부에서 상기 리드 커맨드에 대응하는 데이터를 검색하는 제1 검색 단계; 및 상기 데이터를 상기 호스트로 전달하는 제1 전달 단계를 포함하고, 상기 컨트롤러 메모리 버퍼부는 상기 호스트에 의해 접근 가능하다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 호스트로부터 리드 커맨드를 수신하는 단계; 컨트롤러 메모리 버퍼부에서 상기 리드 커맨드에 대응하는 데이터를 검색하는 제1 검색 단계; 디바이스 메모리 버퍼부에서 상기 데이터를 검색하는 제2 검색 단계; 메모리 장치로부터 상기 데이터를 독출하는 독출 단계; 및 상기 데이터를 상기 호스트로 출력하는 출력 단계를 포함하고, 상기 컨트롤러 메모리 버퍼부는 상기 호스트에 의해 점유된다.
본 발명의 실시예에 따른 메모리 시스템은, 메모리 장치; 및 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 컴플리션 큐와 커맨드 큐를 포함하는 컨트롤러 메모리 버퍼부; 및 디바이스 메모리 버퍼부를 포함하고, 상기 메모리 컨트롤러는 호스트로부터 리드 커맨드가 입력된 때 상기 컴플리션 큐에서 상기 리드 커맨드에 대응하는 데이터를 검색하도록 구성되고, 상기 컨트롤러 메모리 버퍼부는 상기 호스트와 상기 메모리 컨트롤러에 의해 공유되도록 구성된다.
본 기술은 호스트로부터 리드 커맨드가 입력된 때 먼저 컨트롤러 메모리 버퍼에서 리드 커맨드에 대응하는 데이터가 있는지 여부를 검색하는 동작을 수행하여 메모리 시스템의 리드 레이턴시를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 버퍼부를 상세하게 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 기입 커맨드를 처리하는 벙법을 설명하기 위한 흐름도이다.
도 6은 본 발명의 실시예에 따른 리드 커맨드를 처리하는 벙법을 설명하기 위한 흐름도이다.
도 7은 본 발명의 다른 실시예에 따른 리드 커맨드를 처리하는 벙법을 설명하기 위한 흐름도이다.
도 8은 도 2에 도시된 메모리 컨트롤러 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9는 도 2에 도시된 메모리 컨트롤러 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 도 2에 도시된 메모리 컨트롤러 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 도 2에 도시된 메모리 컨트롤러 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device, MD; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 교신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 메모리 컨트롤러(1200)는 프로세서부(Processor; 710), 메모리 버퍼부(Memory Buffer; 720), 에러 정정부(ECC; 730), 호스트 인터페이스(Host Interface; 740), 버퍼 제어부(Buffer Control Circuit; 750), 메모리 인터페이스(Memory Interface; 760) 그리고 버스(Bus; 780)를 포함할 수 있다.
버스(780)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(710)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(710)는 호스트 인터페이스(740)를 통해 외부의 호스트(2000)와 통신하고, 메모리 인터페이스(760)를 통해 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 제어부(750)를 통해 메모리 버퍼부(720)와 통신할 수 있다. 프로세서부(710)는 메모리 버퍼부(720)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
프로세서부(710)은 호스트(2000)로부터 입력된 다수의 커맨드들을 큐잉(queuing)할 수 있다. 이러한 동작을 멀티-큐(multi-queue)라고 부른다. 이때 큐잉된 커맨드를 태그(Tag)라고 부를 수 있다. 프로세서부(710)은 큐잉된 다수의 태그들을 순차적으로 메모리 장치(1100)에 전달할 수 있다. 또한 프로세서부(710)은 큐잉된 다수의 태그들의 순서를 변경하여 메모리 장치(1100)에 전달할 수 있다. 다시 말해 프로세서부(710)은 큐잉된 다수의 태그들을 효율적으로 처리하기 위하여 우선 순위 부여 또는 상호 참조 등의 다양한 방법을 활용할 수 있다.
메모리 버퍼부(720)는 프로세서부(710)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(720)는 프로세서부(710)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(720)는 프로세서부(710)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(720)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(730)는 에러 정정을 수행할 수 있다. 에러 정정부(730)는 메모리 인터페이스(760)를 통해 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(760)를 통해 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(730)는 메모리 장치(1100)로부터 메모리 인터페이스(760)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(730)는 메모리 인터페이스(760)의 구성 요소로서 메모리 인터페이스(760)에 포함될 수 있다.
호스트 인터페이스(740)는 프로세서부(710)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 호스트 인터페이스(740)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(750)는 프로세서부(710)의 제어에 따라, 메모리 버퍼부(720)를 제어하도록 구성된다.
메모리 인터페이스(760)는 프로세서부(710)의 제어에 따라, 메모리 장치(1100)와 통신하도록 구성된다. 메모리 인터페이스(760)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치(1100)와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1200)는 메모리 버퍼부(720) 및 버퍼 제어 회로(126)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(710)는 코드들을 이용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 프로세서부(710)는 메모리 컨트롤러(1200)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(710)는 메모리 장치(1100)로부터 메모리 인터페이스(760)를 통해 코드들을 로드(load)할 수 있다.
데이터 랜더마이저(Data Randomizer; 770)는 데이터를 랜덤화(randomizing) 하거나 랜덤화 된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 데이터 랜더마이저(770)는 메모리 인터페이스(760)를 통해 메모리 장치(1100)에 기입될 데이터에 대해 데이터 랜덤화 동작을 수행할 수 있다. 랜덤화 된 데이터는 메모리 인터페이스(760)를 통해 메모리 장치(1100)로 전달될 수 있다. 데이터 랜더마이저(770)는 메모리 장치(1100)로부터 메모리 인터페이스(760)를 통해 수신되는 데이터에 대해 데이터 디랜덤화 동작을 수행할 수 있다. 예시적으로, 데이터 랜더마이저(770)는 메모리 인터페이스(760)의 구성 요소로서 메모리 인터페이스(760)에 포함될 수 있다.
예시적으로, 메모리 컨트롤러(1200)의 버스(780)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(740), 버퍼 제어부(750), 에러 정정부(730) 및 메모리 인터페이스(760)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(740), 프로세서부(710), 버퍼 제어부(750), 메모리 버퍼부(720) 및 메모리 인터페이스(760)에 연결될 수 있다.
도 3은 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines, SL)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다. 메모리 셀들은 전원이 꺼져도 저장된 데이터가 소실되지 않는 비휘발성 메모리 셀들 일 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(volTage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 버퍼부를 상세하게 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 버퍼부(720)는 컨트롤러 메모리 버퍼부(721)와 디바이스 메모리 버퍼부(722)를 포함할 수 있다.
컨트롤러 메모리 버퍼부(721)는 호스트(2000)에 할당된 메모리 공간으로 호스트(2000)에 의해 접근 가능한 메모리 공간이다. 다시 말해 컨트롤러 메모리 버퍼부(721)는 메모리 시스템(1000)내에 존재하고 호스트(2000)가 점유하는 메모리 공간이다. 즉 호스트(2000)는 컨트롤러 메모리 버퍼부(721)에 기입 동작을 위한 데이터를 일시적으로 버퍼링 할 수 있고, 또한 컨트롤러 메모리 버퍼부(721)에 버퍼링 된 데이터를 전달 받을 수 있다.
컨트롤러 메모리 버퍼부(721)는 메모리 시스템(1000)의 메모리 컨트롤러(1200)에 의해 접근 가능할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)의 커맨드에 응답하여 컨트롤러 메모리 버퍼부(721)에 특정 데이터가 저장되어 있는지 여부를 검색할 수 있다. 또한 메모리 컨트롤러(1200)는 디바이스 메모리 버퍼부(722)에 저장된 데이터를 컨트롤러 메모리 버퍼부(721)로 전달할 수 있다. 메모리 컨트롤러(1200)는 컨트롤러 메모리 버퍼부(721)에 저장된 데이터를 디바이스 메모리 버퍼부(722)로 전달할 수 있다. 다시 말해 컨트롤러 메모리 버퍼부(721)는 호스트(2000)와 메모리 시스템(1000)에 의해 공유된 공간일 수 있다.
디바이스 메모리 버퍼부(722)는 메모리 시스템(1000)에 의해 점유된 메모리 공간이다. 다시 말해 디바이스 메모리 버퍼부(722)는 호스트(2000)가 접근할 수 없는 메모리 공간으로 메모리 시스템(1000)이 호스트(2000)에 대해 배타적으로 점유하는 공간일 수 있다.
컨트롤러 메모리 버퍼부(721)는 커맨드 큐(7211)와 컴플리션 큐(7212)를 포함할 수 있다. 커맨드 큐(7211)는 호스트(2000)로부터 입력된 다수의 커맨드들을 큐잉(queuing)할 수 있다. 메모리 시스템(1000)은 커맨드 큐(7211)에 큐잉된 다수의 커맨드들을 순차적으로 또는 우선 순위 부여 등의 방법으로 순서를 가변하여 처리할 수 있다. 메모리 컨트롤러(1200)는 처리가 완료된 커맨드에 대해 컴플리션 큐(7212)를 세팅할 수 있다. 또한 호스트(2000)는 컴플리션 큐(7212)를 확인하여 해당 커맨드에 대한 처리 완료 여부를 확인할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 기입 커맨드(write command)를 입력하기 전 기입 데이터를 컨트롤러 메모리 버퍼부(721)에 저장할 수 있다. 메모리 시스템(1000)가 호스트(2000)로부터 기입 커맨드를 입력 받은 때, 메모리 컨트롤러(1200)의 프로세서부(710)는 컨트롤러 메모리 버퍼부(721)에서 기입 데이터를 검색할 수 있다. 이때 기입 커맨드는 커맨드 큐(7211)에 큐잉될 수 있다. 또한 프로세서부(710)는 컨트롤러 메모리 버퍼부(721)에서 검색된 기입 데이터를 디바이스 메모리 버퍼부(722)로 전달하도록 제어할 수 있다. 그리고 나서 프로세서부(710)는 커맨드 큐(7211)에 큐잉된 기입 커맨드와 컨트롤러 메모리 버퍼부(721)에서 디바이스 메모리 버퍼부(722)로 전달된 기입 데이터를 메모리 장치(1000)에 전달하고, 메모리 장치(1000)가 기입 커맨드 및 기입 데이터에 기초하여 프로그램 동작을 수행하도록 제어할 수 있다. 다른 예시로서 프로세서부(710)는 컨트롤러 메모리 버퍼부(721)에 저장된 기입 데이터를 바로 메모리 장치(1100)에 전달하고, 메모리 장치(1100)는 컨트롤러 메모리 버퍼부(721)로부터 전달 받은 기입 데이터에 기초하여 프로그램 동작을 수행할 수 있다. 메모리 장치(1000)가 프로그램 동작을 완료한 후 메모리 컨트롤러(1200)의 프로세서부(710)는 기입 커맨드에 대한 처리가 완료되었음을 컴플리션 큐(7212)에 세팅 할 수 있다. 호스트(2000)는 컴플리션 큐(7212)를 확인하여 메모리 시스템(1000)에 입력한 기입 커맨드에 대한 처리의 완료 여부를 확인할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 리드 커맨드(read command)를 입력할 수 있다. 메모리 시스템(1000)의 메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 리드 커맨드에 응답하여 먼저 리드 커맨드에 대응하는 데이터가 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)에 저장되어 있는지 여부를 확인할 수 있다. 즉 메모리 컨트롤러(1200)는 리드 커맨드에 대응하는 데이터가 저장되어 있는지를 확인하기 위하여 컴플리션 큐(7212)를 검색할 수 있다. 다시 말해 메모리 시스템(1000)은 컨트롤러 메모리 버퍼(721)을 제1 캐쉬 버퍼(cache buffer)로 활용 할 수 있다. 만일 리드 커맨드에 대응하는 데이터가 컴플리션 큐(7212)에서 검색된 경우, 즉 제1 캐시 히트(cache hit)인 경우 메모리 컨트롤러(1200)는 바로 리드 커맨드에 대한 처리 완료를 의미하는 컴플리션 큐(7212)를 세팅하고, 호스트(2000)는 컴플리션 큐(7212)로부터 리드 커맨드에 대응하는 데이터를 전달 받을 수 있다.
메모리 컨트롤러(1200)가 컴플리션 큐(7212)에서 리드 커맨드에 대응하는 데이터 검색을 실패한 경우, 즉 제1 캐시 미스(cache miss)인 경우, 메모리 컨트롤러(1200)는 디바이스 메모리 버퍼부(722)에서 상기 리드 커맨드에 대응하는 데이터를 검색할 수 있다. 다시 말해 메모리 시스템(1000)은 디바이스 메모리 버퍼부(722)를 제2 캐시 버퍼(cache buffer)로 활용할 수 있다. 메모리 컨트롤러(1200)가 디바이스 메모리 버퍼부(722)에서 리드 커맨드에 대응하는 데이터 검색을 성공한 경우, 다시 말해 제2 캐시 히트(cache hit)인 경우, 메모리 컨트롤러(1200)는 디바이스 메모리 버퍼부(722)에 저장된 리드 커맨드에 대응하는 데이터를 컴플리션 큐(7212)에 전달하고, 리드 커맨드에 대한 처리 완료를 의미하는 컴플리션 큐(7212)를 세팅할 수 있다. 이후 호스트(2000)는 컴플리션 큐(7212)로부터 리드 커맨드에 대응하는 데이터를 전달 받을 수 있다.
메모리 컨트롤러(1200)가 디바이스 메모리 버퍼부(722)에서 리드 커맨드에 대응하는 데이터 검색을 실패한 경우, 다시 말해 제2 캐시 미스(cache miss)인 경우, 메모리 컨트롤러(1200)는 메모리 장치(1000)로부터 에서 상기 리드 커맨드에 대응하는 데이터를 리드 할 수 있다. 다시 말해 메모리 컨트롤러(1200)가 컴플리션 큐(7212)와 디바이스 메모리 버퍼부(722)에서 리드 커맨드에 대응하는 데이터 검색을 모두 실패한 경우, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 저장되어 있는 리드 커맨드에 대응하는 데이터를 리드 할 수 있다. 메모리 컨트롤러(1200)는 메모리 장치(1100)로부터 출력 받은 리드 커맨드에 대응하는 데이터를 컴플리션 큐(7212)로 전달되도록 제어하고, 리드 커맨드에 대한 처리 완료를 의미하는 컴플리션 큐(7212)를 세팅할 수 있다. 이후 호스트(2000)는 컴플리션 큐(7212)로부터 리드 커맨드에 대응하는 데이터를 전달 받을 수 있다.
다시 말해 호스트(2000)로부터 리드 커맨드가 입력된 때, 메모리 컨트롤러(1200)는 먼저 리드 커맨드에 대응하는 데이터가 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)에 저장되어 있는지 여부를 확인하기 위하여 컴플리션 큐(7212)를 검색할 수 있다. 만일 메모리 컨트롤러(1200)가 컴플리션 큐(7212)에서 리드 커맨드에 대응하는 데이터 검색을 성공한 경우, 리드 커맨드에 대한 처리 완료를 나타내는 컴플리션 큐(7212)를 세팅할 수 있다. 이후 호스트(2000)는 컴플리션 큐(7212)로부터 리드 커맨드에 대응하는 데이터를 전달 받을 수 있다. 만일 메모리 컨트롤러(1200)가 컴플리션 큐(7212)에서 리드 커맨드에 대응하는 데이터 검색을 실패한 경우, 메모리 컨트롤러(1200)는 디바이스 메모리 버퍼부(722)에 리드 커맨드에 대응하는 데이터가 저장되어 있는지 여부를 확인하기 위하여 디바이스 메모리 버퍼부(722)를 검색할 수 있다. 만일 메모리 컨트롤러(1200)가 디바이스 메모리 버퍼부(722)에서 리드 커맨드에 대응하는 데이터 검색을 성공한 경우, 메모리 컨트롤러(1200)는 디바이스 메모리 버퍼부(722)에 저장된 리드 커맨드에 대응하는 데이터를 컴플리션 큐(7212)로 전달한 후 리드 커맨드에 대한 처리 완료를 나타내는 컴플리션 큐(7212)를 세팅할 수 있다. 이후 호스트(2000)는 컴플리션 큐(7212)로부터 리드 커맨드에 대응하는 데이터를 전달 받을 수 있다. 만일 메모리 컨트롤러(1200)가 디바이스 메모리 버퍼부(722)에서 리드 커맨드에 대응하는 데이터 검색을 실패한 경우, 메모리 컨트롤러(1200)는 메모리 장치(1100)로부터 리드 커맨드에 대응하는 데이터를 독출할 수 있다. 메모리 장치(1100)로부터 독출된 리드 커맨드에 대응하는 데이터는 컴플리션 큐(7212)로 전달되고, 메모리 컨트롤러(1200)는 리드 커맨드에 대한 처리 완료를 나타내는 컴플리션 큐(7212)를 세팅할 수 있다. 이후 호스트(2000)는 컴플리션 큐(7212)로부터 리드 커맨드에 대응하는 데이터를 전달 받을 수 있다. 통상적으로 컨트롤러 메모리 버퍼부(721) 및 디바이스 메모리 버퍼부(722)는 디램(DRAM) 또는 에스램(SRAM)을 포함할 수 있다. 다시 말해 메모리 장치(1100)에 비해 빠른 속도로 데이터를 독출할 수 있다. 따라서 메모리 컨트롤러(1200)는 먼저 컴플리션 큐(7212) 내지 디바이스 메모리 버퍼부(722)에서 리드 커맨드에 대응하는 데이터 검색을 수행한 후, 검색 실패한 경우에 메모리 장치(1100)로부터 리드 커맨드에 대응하는 데이터를 독출하는 동작을 수행할 수 있다.
도 5는 본 발명의 실시예에 따른 기입 커맨드를 처리하는 벙법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 메모리 시스템(1000)은 호스트(2000)로부터 기입 커맨드(write command)를 수신할 수 있다(단계 S501). 메모리 컨트롤러(1200)는 기입 커맨드에 응답하여 기입 커맨드에 대응하는 데이터를 컨트롤러 메모리 버퍼부(721)에서 검색하는 단계를 수행할 수 있다(단계 S502). 그리고 나서 메모리 컨트롤러(1200)는 컨트롤러 메모리 버퍼부(721)에서 검색된 데이터를 디바이스 메모리 버퍼부(722)에 전달하는 단계를 수행할 수 있다(단계 S503). 단계 S503 수행 후 메모리 컨트롤러(1200)는 메모리 장치(1100)에 기입 커맨드 및 디바이스 메모리 버퍼부(722)에 저장된 데이터를 전달하는 단계를 수행할 수 있다(단계 S504). 다른 예시로서 메모리 컨트롤러(1200)는 단계 S503 내지 단계 S504를 수행하는 대신 컨트롤러 메모리 버퍼부(721)에서 검색된 데이터를 바로 메모리 장치(1100)로 전달하는 단계를 수행할 수 있다. 이후 메모리 장치(1100)는 전달 받은 기입 커맨드에 응답하여 데이터를 프로그램 하는 단계를 수행할 수 있다(단계 S505). 메모리 장치(1100)가 데이터 프로그램을 완료한 후 메모리 컨트롤러(1200)는 기입 커맨드에 대한 처리가 완료되었다는 컴플리션 큐(7212)를 세팅하는 단계를 수행할 수 있다(단계 S506).
도 6은 본 발명의 실시예에 따른 리드 커맨드를 처리하는 벙법을 설명하기 위한 흐름도이다.
도 6을 참조하면, 메모리 시스템(1000)은 호스트(2000)로부터 리드 커맨드(read command)를 수신할 수 있다(단계 S601). 리드 커맨드는 컨트롤러 메모리 버퍼부(721)의 커맨드 큐(7211)에 큐잉될 수 있다(단계 S602). 메모리 컨트롤러(1200)는 큐잉된 리드 커맨드에 응답하여 리드 커맨드에 대응하는 데이터를 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)에서 검색하는 단계를 수행할 수 있다(단계 S603). 만일 메모리 컨트롤러(1200)가 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)에서 리드 커맨드에 대응하는 데이터 검색을 성공한 경우, 메모리 컨트롤러(1200)는 컴플리션 큐(7212)에 리드 커맨드에 대한 처리가 완료되었음을 세팅할 수 있다(단계 S609). 이후 호스트(2000)는 컴플리션 큐(7212)로부터 리드 커맨드에 대한 처리가 완료되었음을 확인하고, 컴플리션 큐(7212)에 저장된 리드 커맨드에 대응하는 데이터를 메모리 시스템(1000)으로부터 전달 받을 수 있다. 다시 말해 메모리 시스템(1000)은 컴플리션 큐(7212)에 저장된 리드 커맨드에 대응하는 데이터를 호스트(2000)로 출력하는 단계를 수행할 수 있다(단계 S610).
단계 S603에서 만일 메모리 컨트롤러(1200)가 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)에서 리드 커맨드에 대응하는 데이터 검색을 실패한 경우, 메모리 컨트롤러(1200)의 프로세서부(710)는 디바이스 메모리 버퍼부(722)에서 리드 커맨드에 대응하는 데이터를 검색하는 단계를 수행할 수 있다(단계 S604). 만일 메모리 컨트롤러(1200)가 디바이스 메모리 버퍼부(722)에서 리드 커맨드에 대응하는 데이터 검색을 성공한 경우, 메모리 컨트롤러(1200)는 디바이스 메모리 버퍼부(722)에 저장된 리드 커맨드에 대응하는 데이터를 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)로 전달하는 단계를 수행할 수 있다(단계 S608). 그리고 나서 메모리 컨트롤러(1200)는 컴플리션 큐(7212)에 리드 커맨드에 대한 처리가 완료되었음을 세팅할 수 있다(단계 S609). 이후 호스트(2000)는 컴플리션 큐(7212)로부터 리드 커맨드에 대한 처리가 완료되었음을 확인하고, 컴플리션 큐에 저장된 리드 커맨드에 대응하는 데이터를 메모리 시스템(1000)으로부터 전달 받을 수 있다.
단계 S604에서 만일 메모리 컨트롤러(1200)가 디바이스 메모리 버퍼부(722)에서 리드 커맨드에 대응하는 데이터 검색을 실패한 경우, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 리드 커맨드에 대응하는 데이터를 리드하는 커맨드를 입력하는 단계를 수행할 수 있다(단계 S605). 메모리 장치(1100)는 리드 커맨드에 응답하여 리드 커맨드에 대응하는 데이터를 메모리 셀 어레이(100)로부터 독출하는 동작을 수행하고, 독출된 데이터를 출력할 수 있다(단계 606). 또한 메모리 컨트롤러(1200)는 메모리 장치(1100)로부터 출력된 데이터를 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)로 전달하는 단계를 수행할 수 있다(단계 S607). 그리고 나서 메모리 컨트롤러(1200)는 컴플리션 큐(7212)에 리드 커맨드에 대한 처리가 완료되었음을 세팅할 수 있다(단계 S609). 이후 호스트(2000)는 컴플리션 큐(7212)로부터 리드 커맨드에 대한 처리가 완료되었음을 확인하고, 컴플리션 큐(7212)에 저장된 리드 커맨드에 대응하는 데이터를 메모리 시스템(1000)으로부터 전달 받을 수 있다.
다른 예시로서 메모리 컨트롤러(1200)는 메모리 장치(1100)로부터 출력된 데이터를 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)로 바로 전달하지 않고, 먼저 디바이스 메모리 버퍼부(722)로 전달할 수 있다. 그리고 나서 메모리 컨트롤러(1200)는 디바이스 메모리 버퍼부(722)에 저장된 데이터를 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)로 전달할 수 있다. 그리고 나서 메모리 컨트롤러(1200)는 컴플리션 큐(7212)에 리드 커맨드에 대한 처리가 완료되었음을 세팅할 수 있다(단계 S609). 이후 호스트(2000)는 컴플리션 큐(7212)로부터 리드 커맨드에 대한 처리가 완료되었음을 확인하고, 컴플리션 큐(7212)에 저장된 리드 커맨드에 대응하는 데이터를 메모리 시스템(1000)으로부터 전달 받을 수 있다.
도 7은 본 발명의 다른 실시예에 따른 리드 커맨드를 처리하는 벙법을 설명하기 위한 흐름도이다.
도 7을 참조하면, 메모리 시스템(1000)은 호스트(2000)로부터 제1 리드 커맨드를 수신할 수 있다(단계 S701). 제1 리드 커맨드는 컨트롤러 메모리 버퍼부(721)의 커맨드 큐(7211)에 큐잉될 수 있다(단계 S702). 메모리 컨트롤러(1200)는 큐잉된 제1 리드 커맨드에 응답하여 제1 리드 커맨드에 대응하는 제1 데이터를 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)에서 검색하는 단계를 수행할 수 있다(단계 S703). 만일 메모리 컨트롤러(1200)가 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)에서 제1 리드 커맨드에 대응하는 제1 데이터 검색을 성공한 경우, 메모리 컨트롤러(1200)는 컴플리션 큐(7212)에 제1 리드 커맨드에 대한 처리가 완료되었음을 세팅할 수 있다(단계 S709).
단계 S703에서 만일 메모리 컨트롤러(1200)가 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)에서 제1 리드 커맨드에 대응하는 제1 데이터 검색을 실패한 경우, 메모리 컨트롤러(1200)의 프로세서부(710)는 디바이스 메모리 버퍼부(722)에서 제1 리드 커맨드에 대응하는 제1 데이터를 검색하는 단계를 수행할 수 있다(단계 S604). 만일 메모리 컨트롤러(1200)가 디바이스 메모리 버퍼부(722)에서 제1 리드 커맨드에 대응하는 제1 데이터 검색을 성공한 경우, 메모리 컨트롤러(1200)는 디바이스 메모리 버퍼부(722)에 저장된 제1 리드 커맨드에 대응하는 제1 데이터를 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)로 전달하는 단계를 수행할 수 있다(단계 S608). 그리고 나서 메모리 컨트롤러(1200)는 컴플리션 큐(7212)에 제1 리드 커맨드에 대한 처리가 완료되었음을 세팅할 수 있다(단계 S709).
단계 S704에서 만일 메모리 컨트롤러(1200)가 디바이스 메모리 버퍼부(722)에서 제1 리드 커맨드에 대응하는 제1 데이터 검색을 실패한 경우, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 제1 리드 커맨드에 대응하는 제1 데이터 및 제2 데이터를 리드하는 커맨드를 입력하는 단계를 수행할 수 있다(단계 S705). 이때 제2 데이터는 호스트(2000)가 제1 리드 커맨드를 통해 요청한 데이터가 아닌 다른 데이터 일 수 있다. 또한 제2 데이터는 메모리 장치(1100)가 제1 데이터 독출 수행시 함께 독출되는 데이터 일 수 있다. 메모리 장치(1100)는 제1 리드 커맨드에 응답하여 제1 리드 커맨드에 대응하는 제1 데이터 및 제1 리드 커맨드에 대응하지 않는 제2 데이터를 메모리 셀 어레이(100)로부터 함께 독출하는 동작을 수행하고, 독출된 제1 데이터 및 제2 데이터를 출력할 수 있다(단계 706). 또한 메모리 컨트롤러(1200)는 메모리 장치(1100)로부터 출력된 제1 데이터 및 제2 데이터를 디바이스 메모리 버퍼부(722)로 전달하는 단계를 수행할 수 있다(단계 S707). 그리고 나서 메모리 컨트롤러(1200)는 디바이스 메모리 버퍼부(722)에 저장된 제1 데이터를 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)로 전달하는 단계를 수행할 수 있다(단계 S708). 그 후 메모리 컨트롤러(1200)는 제1 리드 커맨드에 대한 처리가 완료되었음을 컴플리션 큐(7212)를 세팅하는 단계를 수행할 수 있다(단계 S709).
그리고 나서 메모리 컨트롤러(1200)는 호스트(2000)로부터 제2 리드 커맨드를 수신할 수 있다. 이때 제2 리드 커맨드에 대응하는 데이터는 제2 데이터 일 수 있다. 이 경우 메모리 컨트롤러(1200)는 컴플리션 큐(7212)에서 제2 데이터 검색 동작을 하지 않고, 바로 디바이스 메모리 버퍼부(722)에 저장된 제2 데이터를 컨트롤러 메모리 버퍼부(721)의 컴플리션 큐(7212)로 전달하는 단계를 수행할 수 있다(단계 S712). 그리고 나서 메모리 컨트롤러(1200)는 컴플리션 큐(7212)에 제2 리드 커맨드에 대한 처리가 완료되었음을 세팅할 수 있다(단계 S713). 이후 호스트(2000)는 컴플리션 큐(7212)로부터 제1 리드 커맨드에 대한 처리가 완료되었음을 확인하고, 컴플리션 큐(7212)에 저장된 제1 리드 커맨드에 대응하는 데이터를 메모리 시스템(1000)으로부터 전달 받을 수 있다(단계 S714). 또한 호스트(2000)는 컴플리션 큐(7212)로부터 제2 리드 커맨드에 대한 처리가 완료되었음을 확인하고, 컴플리션 큐(7212)에 저장된 제2 리드 커맨드에 대응하는 데이터를 메모리 시스템(1000)으로부터 전달 받을 수 있다(단계 S715).
도 8은 도 2에 도시된 메모리 컨트롤러 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 9는 도 2에 도시된 메모리 컨트롤러 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 10은 도 2에 도시된 메모리 컨트롤러 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 11은 도 2에 도시된 메모리 컨트롤러 내지 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 호스트로부터 리드 커맨드를 수신하는 단계;
    컨트롤러 메모리 버퍼부에서 상기 리드 커맨드에 대응하는 데이터를 검색하는 제1 검색 단계; 및
    상기 데이터를 상기 호스트로 전달하는 제1 전달 단계를 포함하고,
    상기 컨트롤러 메모리 버퍼부는 상기 호스트에 의해 접근 가능한 것을 특징으로 하는 메모리 시스템의 동작 방법.
  2. 제1항에 있어서,
    디바이스 메모리 버퍼부에서 상기 데이터를 검색하는 제2 검색 단계를 더 포함하고,
    상기 제2 검색 단계는 상기 제1 검색 단계에서 상기 데이터 검색이 실패한 때 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  3. 제1항에 있어서,
    상기 제1 검색 단계에서 상기 데이터 검색이 성공한 때, 상기 제1 전달 단계는 상기 컨트롤러 메모리 버퍼에서 검색된 상기 데이터를 전달하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  4. 제2항에 있어서,
    상기 디바이스 메모리 버퍼부는 상기 메모리 시스템에 배타적으로 할당된 것을 특징으로 하는 메모리 시스템의 동작 방법.
  5. 제2항에 있어서,
    상기 디바이스 메모리 버퍼부에서 검색된 상기 데이터를 상기 컨트롤러 메모리 버퍼부로 전달하는 제2 전달 단계를 더 포함하고,
    상기 제2 전달 단계는 상기 제2 검색 단계에서 상기 데이터 검색이 성공한 때 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  6. 제2항에 있어서,
    메모리 장치로부터 상기 데이터를 독출하는 독출 단계를 더 포함하고,
    상기 독출 단계는 상기 제2 검색 단계에서 상기 데이터 검색이 실패한 때 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  7. 제6항에 있어서,
    상기 메모리 장치로부터 독출된 상기 데이터를 상기 컨트롤러 메모리 버퍼부로 전달하는 제2 전달 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  8. 제1항에 있어서,
    상기 메모리 시스템은 NVMe (NonVolatile Memory express) 인터페이스를 통해 상기 호스트와 통신하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  9. 호스트로부터 리드 커맨드를 수신하는 단계;
    컨트롤러 메모리 버퍼부에서 상기 리드 커맨드에 대응하는 데이터를 검색하는 제1 검색 단계;
    디바이스 메모리 버퍼부에서 상기 데이터를 검색하는 제2 검색 단계;
    메모리 장치로부터 상기 데이터를 독출하는 독출 단계; 및
    상기 데이터를 상기 호스트로 출력하는 출력 단계를 포함하고,
    상기 컨트롤러 메모리 버퍼부는 상기 호스트에 의해 점유되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  10. 제9항에 있어서,
    상기 제2 검색 단계는 상기 제1 검색 단계에서 상기 데이터 검색이 실패한 때 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 디바이스 메모리 버퍼부는 상기 메모리 시스템에 의해 점유되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  12. 제10항에 있어서,
    상기 독출 단계는 상기 제2 검색 단계에서 상기 데이터 검색이 실패한 때 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  13. 제9항에 있어서,
    상기 메모리 장치로부터 독출된 상기 데이터를 상기 컨트롤러 메모리 버퍼부로 전달하는 전달 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  14. 제9항에 있어서,
    상기 메모리 시스템은 NVMe (NonVolatile Memory express) 인터페이스를 통해 상기 호스트와 통신하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  15. 메모리 장치; 및
    메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    컴플리션 큐와 커맨드 큐를 포함하는 컨트롤러 메모리 버퍼부; 및
    디바이스 메모리 버퍼부를 포함하고,
    상기 메모리 컨트롤러는 호스트로부터 리드 커맨드가 입력된 때 상기 컴플리션 큐에서 상기 리드 커맨드에 대응하는 데이터를 검색하도록 구성되고,
    상기 컨트롤러 메모리 버퍼부는 상기 호스트와 상기 메모리 컨트롤러에 의해 공유되도록 구성된 것을 특징으로 하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 메모리 컨트롤러는 상기 컴플리션 큐에서 상기 데이터 검색이 실패한 때 상기 디바이스 메모리 버퍼부에서 상기 데이터를 검색하도록 구성된 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 메모리 컨트롤러는 상기 디바이스 메모리 버퍼부에서 상기 데이터 검색이 실패한 때 상기 메모리 장치로부터 상기 데이터를 독출하도록 구성된 것을 특징으로 하는 메모리 시스템.
  18. 제16항에 있어서,
    상기 디바이스 메모리 버퍼부는 상기 메모리 시스템에 배타적으로 할당된 것을 특징으로 하는 메모리 시스템.
  19. 제16항에 있어서,
    상기 컨트롤러 메모리 버퍼부는 상기 호스트로부터 입력되는 기입 커맨드에 대응하는 데이터를 저장하도록 구성된 특징으로 하는 메모리 시스템.
  20. 제16항에 있어서,
    상기 커맨드 큐는 상기 리드 커맨드를 큐잉하도록 구성된 것을 특징으로 하는 메모리 시스템.
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