KR20200114086A - 컨트롤러, 메모리 시스템 및 그것의 동작 방법 - Google Patents

컨트롤러, 메모리 시스템 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20200114086A
KR20200114086A KR1020190035205A KR20190035205A KR20200114086A KR 20200114086 A KR20200114086 A KR 20200114086A KR 1020190035205 A KR1020190035205 A KR 1020190035205A KR 20190035205 A KR20190035205 A KR 20190035205A KR 20200114086 A KR20200114086 A KR 20200114086A
Authority
KR
South Korea
Prior art keywords
memory
map data
host
controller
data
Prior art date
Application number
KR1020190035205A
Other languages
English (en)
Inventor
변유준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190035205A priority Critical patent/KR20200114086A/ko
Priority to US16/670,508 priority patent/US20200310981A1/en
Priority to CN201911099951.8A priority patent/CN111752858A/zh
Publication of KR20200114086A publication Critical patent/KR20200114086A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0868—Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/21—Employing a record carrier using a specific recording technology
    • G06F2212/214—Solid state disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/46—Caching storage objects of specific type in disk cache
    • G06F2212/466—Metadata, control data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/608—Details relating to cache mapping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/657—Virtual address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control

Abstract

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 컨트롤러, 메모리 시스템 및 그것의 동작 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 복수의 L2P 맵 데이터를 저장하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하되, 컨트롤러는 복수의 L2P 맵 데이터 중 적어도 하나를 캐싱하는 메모리를 포함하고, 복수의 L2P 맵 데이터 중 메모리에 캐싱된 L2P 맵 데이터와 동일한 논리 주소를 포함하는 L2P 맵 데이터를 호스트에 전송하는 메모리 시스템이 제공된다.

Description

컨트롤러, 메모리 시스템 및 그것의 동작 방법{CONTROLLER, MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 컨트롤러, 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템을 사용한다. 메모리 시스템은 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 메모리 시스템은 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템은 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 일 실시예에 따르면, 호스트의 메모리 자원을 이용하는 메모리 시스템의 성능을 향상 시키는 기술을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 복수의 L2P 맵 데이터를 저장하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하되, 컨트롤러는 복수의 L2P 맵 데이터 중 적어도 하나를 캐싱하는 메모리를 포함하고, 복수의 L2P 맵 데이터 중 메모리에 캐싱된 L2P 맵 데이터와 동일한 논리 주소를 포함하는 L2P 맵 데이터를 호스트에 전송하는 메모리 시스템이 제공된다.
본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치로부터 복수의 L2P 맵 데이터를 수신하는 메모리 인터페이스, 복수의 L2P 맵 데이터 중 적어도 하나를 메모리, 호스트와 통신을 수행하는 호스트 인터페이스 및 복수의 L2P 맵 데이터 중 제1메모리에 캐싱된 L2P 맵 데이터에 대응하는 L2P 맵 데이터를 호스트에 전송하도록, 호스트 인터페이스를 제어하는 프로세서를 포함하는 컨트롤러가 제공된다.
본 발명의 일 실시예에 따르면, 복수의 L2P 맵 데이터를 저장하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템의 동작 방법에 있어, 불휘발성 메모리 장치로부터 복수의 L2P 맵 데이터를 리드하는 단계, 리드된 복수의 L2P 맵 데이터 중 적어도 하나를 캐싱하는 단계 및 리드된 복수의 L2P 맵 데이터 중 캐싱된 L2P 맵 데이터와 동일한 논리 주소를 포함하는 L2P 맵 데이터를 호스트에 전송하는 단계를 포함하는 메모리 시스템 동작 방법이 제공된다.
본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어, 복수의 L2P 맵 데이터를 불휘발성 메모리 장치로부터 수신하는 단계, 수신된 복수의 L2P 맵 데이터 중 적어도 하나를 메모리에 캐싱하는 단계 및 수신된 복수의 L2P 맵 데이터 중 메모리에 캐싱된 L2P 맵 데이터를 호스트에 전송하는 단계를 포함하는 컨트롤러 동작 방법이 제공된다.
본 발명의 일 실시예에 따르면, 효율적인 싱크업 동작을 통한 메모리 시스템의 성능 향상이 가능하게 된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템이 호스트의 메모리 자원을 이용하는 예를 설명하기 위한 도면.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면.
5는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 7은 도 6의 컨트롤러의 구성을 예시적으로 나타낸 도면.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 나타낸 도면.
도 11은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 불휘발성 메모리 장치를 예시적으로 나타낸 블록도.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 메모리 시스템(10)은 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(20)에 의해서 액세스되는 데이터를 저장할 수 있다.
메모리 시스템(10)은 호스트(20)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)은 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(10)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 시스템(10)은 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 메모리 시스템(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 메모리 시스템(10)이 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 메모리 시스템(10)은 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 메모리 시스템(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 멀티 레벨 셀(MLC)은 2 비트의 데이터, 3 비트의 데이터, 4 비트의 데이터 등을 저장할 수 있다. 일반적으로, 2 비트의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC)이라 하고, 3 비트의 데이터를 저장하는 메모리 셀을 트리플 레벨 셀(triple level cell, TLC)이라 하고, 4 비트의 데이터를 저장하는 메모리 셀을 쿼드 레벨 셀(quadruple level cell, QLC)이라 한다. 그러나, 본 실시 예에서는 설명의 편의를 위해 2 비트 내지 4 비트의 데이터를 저장하는 메모리 셀을 통칭하여 멀티 레벨 셀(MLC)이라 할 것이다.
메모리 셀 어레이(110)는 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC) 중 적어도 하나 이상을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다. 컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 메모리 시스템(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다. 도 1에 도시하지는 않았으나, 컨트롤러(200)는 호스트로부터 제공된 쓰기 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성하고, 불휘발성 메모리 장치(100)로부터 독출된 읽기 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩하는 ECC 엔진을 더 포함할 수 있다.
호스트 인터페이스(210)는 호스트(20)의 프로토콜에 대응하여 호스트(20)와 메모리 시스템(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트(20)와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트(20)로부터 전송된 요청을 처리할 수 있다. 호스트(20)로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(240) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트(20)로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리 및 ROM으로 구성될 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
메모리(230)는 호스트(20)로부터 불휘발성 메모리 장치(100)로 전송될 쓰기 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트(20)로 전송될 읽기 데이터를 임시 저장하기 위한 데이터 버퍼(data buffer)를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
또한, 메모리(230)가 쓰기 데이터가 임시 저장되는 쓰기 데이터 버퍼(write data buffer)로 사용되는 영역, 읽기 데이터가 임시 저장되는 읽기 데이터 버퍼(read data buffer)로 사용되는 영역, 및 맵 데이터가 캐싱되는 맵 캐시 버퍼(map cache buffer)로 사용되는 영역 등과 같이 다양한 용도로 사용되는 영역들을 포함할 수 있음은 당업자에게 자명할 것이다.
또한, 메모리(230)는 시스템 데이터 또는 메타 데이터 등을 저장할 수 있다.
불휘발성 메모리 장치(100)가 플래시 메모리 장치로 구성되는 경우, 프로세서(220)는 불휘발성 메모리 장치(100)의 고유 동작을 제어하고, 호스트(20)에 장치 호환성을 제공하기 위해서 플래시 변환 계층(FTL)이라 불리는 소프트웨어를 구동할 수 있다. 이러한 플래시 변환 계층(FTL)의 구동을 통해서, 호스트(20)는 메모리 시스템(10)을 하드 디스크와 같은 일반적인 저장 장치로 인식하고 사용할 수 있다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터 버퍼에 저장된 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 전송된 데이터를 데이터 버퍼에 저장할 수 있다.
또한, 컨트롤러(200)는 프로세서(220)와 직접 연결되는 제1 메모리(미도시)를 포함할 수 있다. 프로세서(220)는 메모리(230)로부터 제1 메모리로 펌웨어를 로딩하고, 제1 메모리에 로딩된 펌웨어를 구동할 수 있다. 또한, 제1 메모리는 컨트롤러(200)의 외부에 존재할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템이 호스트의 메모리 자원을 이용하는 예를 설명하기 위한 도면이다.
도 2를 참조하면, 단계 S210에서 호스트(20)는 메모리 시스템(10)에 저장된 복수의 L2P 맵 데이터 전부 또는 일부를 메모리 시스템(10)에 요청할 수 있다.
일 실시예에서, 호스트(20)는 메모리 시스템(10)의 부팅 동작이 완료되면, 메모리 시스템(10)에 L2P 맵 데이터를 요청할 수 있다. 여기서, L2P(Logical to Physical) 맵 데이터는 불휘발성 메모리 장치(100)에 저장된 데이터에 접근하기 위해, 호스트가 사용하는 주소인 논리 주소(Logical Address)와 컨트롤러(200)가 사용하는 주소인 물리 주소(Physical Address)간의 맵핑 관계를 나타내는 데이터를 의미할 수 있다. 또한, 논리 주소는 페이지 단위로 설정되는 논리 페이지 넘버(Logical Page Number, LPN), 페이지 보다 더 작은 단위인 논리 블록 주소(Logical Block Address, LBA) 등 일 수 있다. 물리 주소는 페이지 단위로 설정되는 물리 페이지 넘버(Physical Page Number, PPN), 페이지 보다 더 작은 단위인 물리 블록 주소(Physical Block Address, PBN) 등일 수 있다.
일 실시예에서, 호스트(20)는 메모리 시스템(10)에 저장된 복수의 L2P 맵 데이터 중 특정 워크로드에 해당하는 L2P 맵 데이터를 요청할 수 있다.
일 실시예에서, 호스트(20)는 불휘발성 메모리 장치(100)에 저장된 복수의 L2P 맵 데이터 전부 또는 일부를 메모리 시스템(10)에 요청할 수 있다.
일 실시예에서, 호스트(20)는 컨트롤러(200)의 메모리(230)에 저장된 복수의 L2P 맵 데이터 전부 또는 일부를 메모리 시스템(10)에 요청할 수 있다.
단계 S220에서, 메모리 시스템(10)은 호스트(20)로부터 요청된 적어도 하나의 L2P 맵 데이터를 호스트(20)에 전송할 수 있다.
일 실시예에서, 컨트롤러(200)의 메모리(230)는 불휘발성 메모리 장치(100)로부터 수신된 복수의 L2P 맵 데이터를 저장하는 DRAM 및 DRAM에 저장된 복수의 L2P 맵 데이터 중 적어도 하나를 캐싱하는 SRAM을 포함할 수 있다.
일 실시예에서, 메모리 시스템(10)은 컨트롤러(200)의 메모리(230)에 저장된 복수의 L2P 맵 데이터 전부 또는 일부를 호스트(20)에 전송할 수 있다.
일 실시예에서, 메모리 시스템(10)은 불휘발성 메모리 장치(100)에 저장된 복수의 L2P 맵 데이터의 전부 또는 일부를 리드하고, 리드된 L2P 맵 데이터들을 호스트(20)에 전송할 수 있다.
또한, 호스트(20)는 메모리 시스템(10)으로부터 적어도 하나의 L2P 맵 데이터를 수신하고, 수신된 적어도 하나의 L2P 맵 데이터를 호스트 메모리(21)에 캐싱할 수 있다.
단계 S230에서, 호스트(20)는 메모리 시스템(10)에 저장된 데이터가 필요한 상황이 발생하면, 호스트 메모리(21)에 캐싱된 적어도 하나의 L2P 맵 데이터 중 필요한 데이터가 저장된 어드레스 정보의 L2P 맵 데이터를 포함하는 리드 커맨드를 생성하고, 생성된 리드 커맨드를 메모리 시스템(10)에 전송할 수 있다.
단계 S240에서, 메모리 시스템(10)은 호스트(20)로부터 리드 커맨드를 수신하고, 수신된 리드 커맨드에 따라 불휘발성 메모리 장치에 저장된 데이터를 리드하는 리드 동작을 수행할 수 있다.
일 실시예에서, 메모리 시스템(10)은 리드 커맨드에 포함된 L2P 맵 데이터를 기반으로 불휘발성 메모리 장치에 저장된 데이터를 리드할 수 있다.
일 실시예에서, 메모리 시스템(10)은 리드 커맨드에 포함된 L2P 맵 데이터를 이용하지 않고, 메모리(230)에 캐싱된 L2P 맵 데이터를 기반으로 데이터를 리드할 수 있다.
즉, 메모리 시스템(10)은 L2P 맵 데이터를 용량이 상대적으로 큰 호스트 메모리(21)에 캐싱하고, 호스트 메모리(21)에 캐싱된 L2P 맵 데이터에 따라 리드 커맨드를 수행함으로써, 메모리 시스템(10)에 L2P 맵 데이터를 캐싱하기 위한 메모리(230)의 용량을 절약할 수 있으며, 리드 커맨드 수행시 메모리 시스템(10)에 캐싱된 L2P 맵 데이터를 참조할 필요가 없어, 메모리 시스템(10)의 성능을 향상 시킬 수 있다.
이상, L2P 맵 데이터를 예로 도 2를 설명하였으나, 복수의 L2P 맵 데이터로 구성되는 L2P 세그먼트 단위로 L2P 맵 데이터를 호스트 메모리에 캐싱할 수 있음은 자명하다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면이다.
이하, 도 2에 따라 호스트 메모리(21)에 L2P 맵 데이터 1이 캐싱된 것을 전제로 이하 설명한다.
도 3 및 도 4를 참조하면, 단계 S310에서 메모리 시스템(10)은 L2P 맵 데이터를 변경할 수 있다. 구체적 예로, 컨트롤러(200)는 가비지 컬렉션, 리드 리클레임, 데이터 업데이트 등 맵 데이터 변경 이벤트가 발생하는 동작을 수행하여, PPN 1에 저장되어 있던 데이터를 PPN 2에 저장할 수 있다. 이 때, 도 4에 도시된 바와 같이, L2P 맵 데이터 1의 LBA 1에 매핑된 PPN1은 PPN 2로 L2P 맵 데이터 1의 매핑 관계는 변경된다(①). 이 경우, 호스트 메모리(21)에 캐싱된 L2P 맵 데이터 1의 LBA 1은 여전히 PPN 1과 매핑 관계를 유지하고 있으므로, 컨트롤러(200)의 변경된 L2P 맵 데이터 1과 동기화시키기 위한 싱크업 동작이 요구된다.
일 실시예에서, 메모리 시스템(10)은 L2P 맵 데이터 1의 변경을 호스트(20)에 알릴 수 있다.
일 실시예에서, 호스트(20)는 호스트 메모리(21)에 캐싱된 L2P 맵 데이터의 싱크업을 메모리 시스템에 요청할 수 있다.
일 실시예에서, 호스트(20)는 메모리 시스템(10)으로부터 L2P 맵 데이터 변경이 알려지면, 싱크업 요청을 메모리 시스템(10)에 전송할 수 있다.
단계 S320에서, 메모리 시스템(10)은 호스트(20)로부터 싱크업 요청이 수신되면, 변경된 L2P 맵 데이터 중 적어도 하나 호스트(20)에 전송할 수 있다. 즉, 도 4에 도시된 바와 같이, 컨트롤러(200)는 메모리(230)에 저장된 L2P 맵 데이터 1을 호스트(10)에 전송할 수 있다(②).
단계 S330에서, 호스트(10)는 컨트롤러(200)로부터 변경된 L2P 맵 데이터 1을 수신할 수 있다. 호스트(10)는 호스트 메모리(21)에 캐싱된 L2P 맵 데이터 1을 변경된 L2P 맵 데이터 1을 기반으로 업데이트할 수 있다(③). 즉, 호스트 메모리(21)에 캐싱된 L2P 맵 데이터 1의 LBA 1에 매핑된 PPN 1이 PPN 2로 매핑 관계가 변경된다.
이상, L2P 맵 데이터를 예로 도 3 및 도 4를 설명하였으나, 복수의 L2P 맵 데이터로 구성되는 L2P 세그먼트 단위로 이루어질 수 있음은 자명하다.
도 5은 본 발명에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
이하, 도 2에 따라 호스트 메모리(21)에 L2P 맵 데이터가 캐싱된 것을 전제로 설명한다.
단계 S510에서, 메모리 시스템(10)은 L2P 맵 데이터를 변경할 수 있다. 구체적 예로, 컨트롤러(200)는 불휘발성 메모리 장치(100)의 유저 데이터 영역에 저장된 데이터의 업데이트, 가비지 컬렉션, 리드 리클레임 동작 등 L2P 맵 데이터의 논리 주소에 매핑된 물리 주소가 변경되는 맵 데이터 변경 이벤트를 수행할 수 있다.
단계 S520에서, 메모리 시스템(10)은 변경된 L2P 맵 데이터가 컨트롤러(200)의 메모리(230)에 캐싱되어 있는지 여부를 판단할 수 있다. 구체적 예로, 컨트롤러(200)는 맵 데이터 변경 이벤트에 따라 맵핑 관계가 변경된 L2P 맵 데이터와 동일한 논리 주소에 대한 맵핑 관계에 대한 L2P 맵 데이터가 메모리에 캐싱되어 있는지 여부를 판단할 수 있다. 이는 컨트롤러(200)의 메모리(230)에 캐싱된 맵 데이터에 대해서만 싱크업 동작을 수행함으로써, 잦은 싱크업 동작에 따른 메모리 시스템(10)의 성능 저하를 방지하기 위함이다.
단계 S530에서, 메모리 시스템(10)은 변경된 L2P 맵 데이터를 호스트(20)에 전송할 수 있다. 구체적 예로, 컨트롤러(200)는 변경된 L2P 맵 데이터가 메모리(230)에 캐싱되어 있으면, 변경된 L2P 맵 데이터를 호스트(20)에 전송할 수 있다. 이때, 호스트(20)는 호스트 메모리(21)에 기 캐싱된 L2P 맵 데이터 중 변경된 L2P 맵 데이터와 동일한 논리 주소를 포함하는 L2P 맵 데이터를 변경된 L2P 맵 데이터를 기반으로 업데이트할 수 있다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 6을 참조하면, 데이터 처리 시스템(2000)은 호스트(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 7은 도 6의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 7을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트(2100)의 프로토콜에 따라서, 호스트(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트(2100)가 SSD(2200)를 범용 메모리 시스템, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트(3100)는 호스트의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 9를 참조하면, 데이터 처리 시스템(4000)은 호스트(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트(4100)는 호스트의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 메모리 시스템(10), 도 7의 메모리 시스템(2200), 도 8의 메모리 시스템(3200) 및 도 9의 메모리 시스템(4200)으로 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 메모리 시스템 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스

Claims (18)

  1. 복수의 L2P 맵 데이터를 저장하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하되,
    상기 컨트롤러는,
    상기 복수의 L2P 맵 데이터 중 적어도 하나를 캐싱하는 메모리를 포함하되,
    상기 복수의 L2P 맵 데이터 중 상기 메모리에 캐싱된 L2P 맵 데이터와 동일한 논리 주소를 포함하는 L2P 맵 데이터를 호스트에 전송하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는,
    상기 복수의 L2P 맵 데이터 중 상기 매모리에 캐싱된 L2P 맵 데이터와 동일하지 않은 L2P 맵 데이터는 호스트에 전송하지 않는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 컨트롤러는,
    상기 호스트로부터 L2P 맵 데이터 요청이 수신되면, 상기 상기 메모리에 캐싱된 L2P 맵 데이터와 동일한 논리 주소를 포함하는 L2P 맵 데이터를 호스트에 전송하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 메모리는,
    상기 불휘발성 메모리 장치로부터 리드된 복수의 L2P 맵 데이터를 저장하는 제1 메모리 및
    상기 제1 메모리에 저장된 복수의 L2P 맵 데이터 중 적어도 하나를 캐싱하는 제2 메모리를 포함하되,
    상기 제2 메모리에 저장된 복수의 L2P 맵 데이터 중 상기 제1 메모리에 캐싱된 L2P 맵 데이터와 동일한 논리 주소를 포함하는 L2P 맵 데이터를 상기 호스트에 전송하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 제1 메모리는 DRAM이고, 상기 제2 메모리는 SRAM인 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 컨트롤러는,
    맵 데이터 변경 이벤트에 따라 변경된 상기 동일한 논리 주소를 포함하는 L2P 맵 데이터를 상기 호스트에 전송하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 맵 데이터 변경 이벤트는, 논리 주소에 맵핑된 물리 주소가 변경되는 것인 메모리 시스템.
  8. 제 6 항에 있어서,
    상기 맵 데이터 변경 이벤트는, 데이터의 업데이트, 가비지 컬렉션 및 리드 리클레임 중 적어도 하나의 동작이 수행되는 것인 메모리 시스템.
  9. 제 6 항에 있어서,
    상기 컨트롤러는,
    상기 맵 데이터 변경 이벤트 발생을 호스트에 알린 후, 호스트로부터 상기 변경된 L2P 맵 데이터 요청이 있으면, 상기 동일한 논리 주소를 포함하는 L2P 맵 데이터를 상기 호스트에 전송하는 메모리 시스템.
  10. 불휘발성 메모리 장치로부터 복수의 L2P 맵 데이터를 수신하는 메모리 인터페이스;
    상기 복수의 L2P 맵 데이터 중 적어도 하나를 메모리;
    호스트와 통신을 수행하는 호스트 인터페이스 및
    상기 복수의 L2P 맵 데이터 중 상기 제1메모리에 캐싱된 L2P 맵 데이터에 대응하는 L2P 맵 데이터를 상기 호스트에 전송하도록 상기 호스트 인터페이스를 제어하는 프로세서를 포함하는 컨트롤러.
  11. 제 10 항에 있어서,
    상기 프로세서는,
    상기 복수의 L2P 맵 데이터 중 상기 매모리에 캐싱된 L2P 맵 데이터와 동일하지 않은 L2P 맵 데이터는 호스트에 전송하지 않도록, 상기 호스트 인터페이스를 제어하는 컨트롤러.
  12. 제 10 항에 있어서,
    상기 프로세서는,
    상기 호스트로부터 L2P 맵 데이터 요청이 수신되면, 상기 상기 메모리에 캐싱된 L2P 맵 데이터와 동일한 논리 주소를 포함하는 L2P 맵 데이터를 호스트에 전송하도록 상기 호스트 인터페이스를 제어하는 컨트롤러.
  13. 제 10 항에 있어서,
    상기 메모리는,
    상기 불휘발성 메모리 장치로부터 리드된 복수의 L2P 맵 데이터를 저장하는 제1 메모리 및
    상기 제1 메모리에 저장된 복수의 L2P 맵 데이터 중 적어도 하나를 캐싱하는 제2 메모리를 포함하되,
    상기 프로세서는,
    상기 제2 메모리에 저장된 복수의 L2P 맵 데이터 중 상기 제1 메모리에 캐싱된 L2P 맵 데이터와 동일한 논리 주소를 포함하는 L2P 맵 데이터를 상기 호스트에 전송하도록, 상기 호스트 인터페이스를 제어하는 컨트롤러.
  14. 제 10 항에 있어서,
    상기 제1 메모리는 DRAM이고, 상기 제2 메모리는 SRAM인 컨트롤러.
  15. 제 10 항에 있어서,
    상기 프로세서는,
    맵 데이터 변경 이벤트에 따라 변경된 상기 동일한 논리 주소를 포함하는 L2P 맵 데이터를 상기 호스트에 전송하도록, 상기 호스트 인터페이스를 제어하는 컨트롤러.
  16. 제 15 항에 있어서,
    상기 맵 데이터 변경 이벤트는, 논리 주소에 맵핑된 물리 주소가 변경되는 것인 컨트롤러.
  17. 제 15 항에 있어서,
    상기 맵 데이터 변경 이벤트는, 데이터의 업데이트, 가비지 컬렉션 및 리드 리클레임 중 적어도 하나의 동작이 수행되는 것인 컨트롤러.
  18. 제 15 항에 있어서,
    상기 프로세서는,
    변경 이벤트 발생을 호스트에 알린 후, 호스트로부터 상기 변경된 L2P 맵 데이터 요청이 있으면, 상기 동일한 논리 주소를 포함하는 L2P 맵 데이터를 상기 호스트에 전송하도록, 상기 호스트 인터페이스를 제어하는 컨트롤러.

KR1020190035205A 2019-03-27 2019-03-27 컨트롤러, 메모리 시스템 및 그것의 동작 방법 KR20200114086A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190035205A KR20200114086A (ko) 2019-03-27 2019-03-27 컨트롤러, 메모리 시스템 및 그것의 동작 방법
US16/670,508 US20200310981A1 (en) 2019-03-27 2019-10-31 Controller, memory system and operating method thereof
CN201911099951.8A CN111752858A (zh) 2019-03-27 2019-11-12 控制器、存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190035205A KR20200114086A (ko) 2019-03-27 2019-03-27 컨트롤러, 메모리 시스템 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20200114086A true KR20200114086A (ko) 2020-10-07

Family

ID=72604331

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190035205A KR20200114086A (ko) 2019-03-27 2019-03-27 컨트롤러, 메모리 시스템 및 그것의 동작 방법

Country Status (3)

Country Link
US (1) US20200310981A1 (ko)
KR (1) KR20200114086A (ko)
CN (1) CN111752858A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11379367B2 (en) * 2020-11-19 2022-07-05 Micron Technology, Inc. Enhancement for activation and deactivation of memory address regions
WO2023092446A1 (zh) * 2021-11-26 2023-06-01 华为技术有限公司 数据同步方法及相关设备
CN114880251B (zh) * 2022-07-12 2023-08-29 荣耀终端有限公司 存储单元的访问方法、访问装置和终端设备

Also Published As

Publication number Publication date
CN111752858A (zh) 2020-10-09
US20200310981A1 (en) 2020-10-01

Similar Documents

Publication Publication Date Title
US10891236B2 (en) Data storage device and operating method thereof
KR102419036B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200095103A (ko) 데이터 저장 장치 및 그 동작 방법
KR20200073017A (ko) 데이터 저장 장치와, 그것의 동작 방법
KR102592803B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
US20200218653A1 (en) Controller, data storage device, and operating method thereof
US11163696B2 (en) Controller, memory system and operating method thereof for controlling a non-volatile memory device during a sync-up operation
KR20200042791A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200025184A (ko) 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그 동작 방법
KR20200139433A (ko) 컨트롤러의 동작 방법 및 메모리 시스템
KR20200020464A (ko) 데이터 저장 장치 및 그 동작 방법
KR20200121645A (ko) 컨트롤러 및 그것의 동작 방법과 메모리 시스템
KR20200114212A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200129863A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20210144249A (ko) 저장 장치 및 이의 동작 방법
KR20200114086A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20210013445A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20190006677A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200115831A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20200089939A (ko) 메모리 시스템 및 그 동작 방법
KR20210156090A (ko) 저장 장치 및 그 동작 방법
KR20210156010A (ko) 저장 장치 및 그 동작 방법
KR20230037255A (ko) 이벤트 로그 관리 방법, 컨트롤러 및 저장 장치
KR20210156061A (ko) 저장 장치 및 그 동작 방법
KR20210001206A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법