KR102516539B1 - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

Info

Publication number
KR102516539B1
KR102516539B1 KR1020180008983A KR20180008983A KR102516539B1 KR 102516539 B1 KR102516539 B1 KR 102516539B1 KR 1020180008983 A KR1020180008983 A KR 1020180008983A KR 20180008983 A KR20180008983 A KR 20180008983A KR 102516539 B1 KR102516539 B1 KR 102516539B1
Authority
KR
South Korea
Prior art keywords
data
memory
memory device
block
memory controller
Prior art date
Application number
KR1020180008983A
Other languages
English (en)
Other versions
KR20190090287A (ko
Inventor
홍성관
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180008983A priority Critical patent/KR102516539B1/ko
Priority to US16/119,687 priority patent/US11029854B2/en
Priority to CN201811107452.4A priority patent/CN110069427B/zh
Publication of KR20190090287A publication Critical patent/KR20190090287A/ko
Application granted granted Critical
Publication of KR102516539B1 publication Critical patent/KR102516539B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1621—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by maintaining request order
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0608—Saving storage space on storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

메모리 장치의 동작을 제어하는 메모리 컨트롤러는 버퍼 메모리 및 프로세서를 포함한다. 상기 버퍼 메모리는 호스트로부터 수신되는 제1 데이터 및 상기 메모리 장치로부터 수신되는 제2 데이터를 저장한다. 상기 프로세서는 상기 메모리 장치에 상기 제1 데이터 및 제2 데이터를 프로그램 하는 기입 커맨드를 생성하도록 상기 메모리 컨트롤러를 제어한다.

Description

메모리 컨트롤러 및 그 동작 방법 {MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 메모리 컨트롤러는 메모리 장치의 동작을 제어할 수 있다.
본 발명의 일 실시 예는 기입 대기 시간(write latency)를 줄일 수 있는 메모리 컨트롤러를 제공한다.
본 발명의 다른 실시 예는 기입 대기 시간(write latency)를 줄일 수 있는 메모리 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따라 메모리 장치의 동작을 제어하는 메모리 컨트롤러는 버퍼 메모리 및 프로세서를 포함한다. 상기 버퍼 메모리는 호스트로부터 수신되는 제1 데이터 및 상기 메모리 장치로부터 수신되는 제2 데이터를 저장한다. 상기 프로세서는 상기 메모리 장치에 상기 제1 데이터 및 제2 데이터를 프로그램 하는 기입 커맨드를 생성하도록 상기 메모리 컨트롤러를 제어한다.
일 실시 예에서, 상기 제2 데이터는 상기 메모리 장치의 희생 블록(victim block)으로부터 판독되는 데이터일 수 있다.
일 실시 예에서, 상기 호스트로부터 기입 요청(write request) 및 상기 제1 데이터를 수신하는 경우, 상기 프로세서는, 상기 제1 데이터를 상기 버퍼 메모리에 저장하고, 상기 메모리 장치의 희생 블록을 선택하며, 상기 희생 블록에 저장된 유효 페이지 데이터를 판독하기 위한 판독 커맨드(read command)를 생성하도록, 상기 메모리 컨트롤러의 동작을 제어한다.
일 실시 예에서, 상기 판독 커맨드에 대응하는 데이터는 상기 제2 데이터이고, 상기 버퍼 메모리는 상기 제2 데이터를 저장할 수 있다.
일 실시 예에서, 상기 프로세서는, 상기 제2 데이터를 상기 버퍼 메모리에 저장한 이후에 상기 제1 데이터 및 제2 데이터를 상기 메모리 장치에 프로그램 하기 위한 기입 커맨드(write command)를 생성하도록 상기 메모리 컨트롤러의 동작을 제어할 수 있다.
일 실시 예에서, 상기 프로세서는 상기 제1 데이터 및 상기 제2 데이터를 비교하여 제3 데이터를 생성하고, 상기 제3 데이터를 상기 메모리 장치에 프로그램 하기 위한 기입 커맨드를 생성하도록 상기 메모리 컨트롤러의 동작을 제어할 수 있다.
일 실시 예에서, 상기 제3 데이터는 상기 제1 데이터에 기초하여 상기 제2 데이터를 갱신한 데이터를 포함할 수 있다.
일 실시 예에서, 상기 제3 데이터는 상기 제1 데이터 및 상기 제2 데이터를 포함하되, 상기 제1 데이터 및 상기 제2 데이터에 공통으로 중복되는 데이터를 삭제한 데이터를 포함할 수 있다.
일 실시 예에서, 상기 프로세서는 주기적으로 상기 메모리 장치를 모니터링하여 상기 메모리 장치에 대한 가비지 컬렉션이 필요한지 여부를 판별하고, 상기 메모리 장치에 대한 가비지 컬렉션이 필요한 경우 상기 희생 블록으로부터 상기 제2 데이터를 판독하여 상기 버퍼 메모리에 저장하도록 상기 메모리 컨트롤러의 동작을 제어할 수 있다.
일 실시 예에서, 상기 제2 데이터가 상기 버퍼 메모리에 저장된 상태에서 상기 호스트로부터 기입 요청(write request) 및 상기 제1 데이터를 수신하는 경우, 상기 프로세서는 상기 제1 데이터 및 상기 제2 데이터를 상기 메모리 장치에 프로그램 하기 위한 기입 커맨드(write command)를 생성하도록 상기 메모리 컨트롤러의 동작을 제어할 수 있다.
일 실시 예에서, 상기 제2 데이터가 상기 버퍼 메모리에 저장된 상태에서 상기 호스트로부터 기입 요청(write request) 및 상기 제1 데이터를 수신하는 경우, 상기 프로세서는 상기 제1 데이터 및 상기 제2 데이터를 비교하여 제3 데이터를 생성하고, 상기 제3 데이터를 상기 메모리 장치에 프로그램 하기 위한 기입 커맨드를 생성하도록 상기 메모리 컨트롤러의 동작을 제어할 수 있다.
본 발명의 다른 실시 예에 따라 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법은, 상기 메모리 장치에 기입될 제1 데이터를 호스트로부터 수신하는 단계, 상기 제1 데이터의 수신에 응답하여, 상기 메모리 장치의 희생 블록에 기입되어 있는 제2 데이터를 판독하도록 상기 메모리 장치를 제어하는 단계 및 상기 제1 및 제2 데이터에 기초하여 생성된 제3 데이터를 상기 메모리 장치의 목표 블록에 기입하도록 상기 메모리 장치를 제어하는 단계를 포함한다.
일 실시 예에서, 상기 동작 방법은, 상기 기입 커맨드를 생성하여 상기 메모리 장치로 전달하는 단계 이후에 상기 희생 블록을 소거하도록 상기 메모리 장치를 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 메모리 장치의 희생 블록에 기입되어 있는 제2 데이터를 판독하도록 상기 메모리 장치를 제어하는 단계는, 상기 메모리 장치의 메모리 블록들에 기입되어 있는 유효 페이지 및 무효 페이지를 참조하여, 무효 페이지의 개수가 미리 결정된 기준값보다 큰 적어도 하나의 메모리 블록을 희생 블록으로 선택하는 단계, 상기 희생 블록에 포함된 유효 페이지 데이터를 판독하기 위한 판독 커맨드를 생성하는 단계, 상기 판독 커맨드를 상기 메모리 장치로 전달하는 단계 및 상기 판독 커맨드에 대응하는 상기 제2 데이터를 수신하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제3 데이터는 상기 제1 및 제2 데이터를 포함할 수 있다.
일 실시 예에서, 상기 제3 데이터는 상기 제1 데이터에 기초하여 상기 제2 데이터를 갱신한 데이터를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따라 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법은 상기 메모리 장치를 모니터링 하여 가비지 컬렉션(garbage collection)이 필요한지 여부를 판단하는 단계, 상기 메모리 장치의 가비지 컬렉션이 필요한 것으로 판단되는 경우, 상기 메모리 장치의 희생 블록을 선택하는 단계, 상기 희생 블록에 저장된 제1 데이터를 판독하도록 상기 메모리 장치를 제어하는 단계, 상기 메모리 장치에 기입될 제2 데이터를 호스트로부터 수신하는 단계 및 상기 제1 및 제2 데이터에 기초하여 생성된 제3 데이터를 상기 메모리 장치의 목표 블록에 기입하도록 상기 메모리 장치를 제어하는 단계를 포함한다.
일 실시 예에서, 상기 메모리 장치의 가비지 컬렉션이 필요한지 여부를 판단하는 단계에서는, 상기 메모리 장치에 포함된 자유 블록(free block)의 개수가 미리 결정된 기준값 이하로 떨어지는지 여부를 판별하고, 상기 자유 블록의 개수가 미리 결정된 기준값 이하로 떨어지는 경우 상기 메모리 장치의 가비지 컬렉션이 필요한 것으로 판단하고, 상기 자유 블록의 개수가 미리 결정된 기준값 이하로 떨어지지 않는 경우 상기 메모리 장치의 가비지 컬렉션이 필요하지 않은 것으로 판단할 수 있다.
일 실시 예에서, 상기 메모리 장치의 희생 블록을 선택하는 단계에서는, 상기 메모리 장치의 메모리 블록들에 기입되어 있는 유효 페이지 및 무효 페이지를 참조하여, 무효 페이지의 개수가 미리 결정된 기준값보다 큰 적어도 하나의 메모리 블록을 희생 블록으로 선택할 수 있다.
본 발명의 일 실시 예에 의하면, 기입 대기 시간(write latency)를 줄일 수 있는 메모리 컨트롤러를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 기입 대기 시간(write latency)를 줄일 수 있는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 3은 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보다 자세히 나타내는 순서도이다.
도 6a 내지 도 6e는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 블록도들이다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보다 자세히 나타내는 순서도이다.
도 9a 내지 도 9f는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 블록도들이다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 11a 내지 도 11f는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 블록도들이다.
도 12는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 13은 메모리 시스템의 또 다른 예시를 보여주는 블록도이다.
도 14는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시 예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다. 메모리 컨트롤러(1200)의 자세한 구성에 대해서는 도 2를 참조하여 예시적으로 설명하기로 한다.
메모리 컨트롤러(1200)는 플래시 변환 계층(1250, Flash Translation Layer, 이하에서 'FTL'이라 칭한다.)을 포함한다. FTL(1250)은 메모리 장치(1100)가 효율적으로 사용되도록 외부 장치 및 메모리 장치(1100) 사이의 인터페이스를 제공한다. 예를 들어, FTL(1250)은 외부 장치, 예를 들어 호스트(2000)로부터 수신된 논리 어드레스를 메모리 장치(1100)에서 사용하는 물리 어드레스로 변환하는 역할을 수행할 수 있다. FTL(1250)은 맵핑 테이블을 통해 상술된 어드레스 변환 동작을 수행할 수 있다. 예시적으로, 논리 어드레스는 호스트(2000)에 의해 관리되는 저장 영역의 논리적 위치를 가리키고, 물리 어드레스는 메모리 컨트롤러(1200)에 의해 관리되는 메모리 장치(1100)의 물리적 위치를 가리킨다.
FTL(1250)은 메모리 장치(1100)가 효율적으로 사용될 수 있도록 마모도 관리(wear-leveling), 가비지 컬렉션(GC; garbage collection) 등과 같은 동작을 수행할 수 있다. 예시적으로, 마모도 관리는 메모리 장치(1100)에 포함된 복수의 메모리 블록들의 프로그램/소거 횟수가 균일해지도록 복수의 메모리 블록들의 프로그램/소거 횟수를 관리하는 동작을 가리킨다. 예시적으로, 가비지 컬렉션(GC)은 메모리 장치(1100)에 포함된 복수의 메모리 블록들 중 일부 메모리 블록들의 유효 페이지들을 다른 메모리 블록으로 이동시킨 후, 일부 메모리 블록들을 소거하는 동작을 가리킨다. 소거된 일부 메모리 블록들은 자유 블록(Free block)들로서 사용될 수 있다. FTL(1250)은 가비지 컬렉션을 수행하여 메모리 장치(1100)의 자유 블록을 확보할 수 있다.
예시적으로, 가비지 컬렉션은 특정 조건 하에서 수행될 수 있다. 예를 들어, 메모리 장치(1100)의 자유 블록의 개수가 기준 값 이하가 되는 경우, FTL(1250)은 가비지 컬렉션 동작을 수행할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 기입 요청(write request)을 수신하고, 수신된 기입 요청에 응답하여 메모리 장치(1100)에 데이터(DATA)를 기입할 수 있다. 기입 동작 중, 메모리 장치(1100)의 자유 블록의 개수가 기준 값 이하가 될 경우, 메모리 컨트롤러(1200)는 자유 블록을 확보하기 위하여 가비지 컬렉션을 수행할 수 있다. 즉, 기입 동작 도중에 메모리 컨트롤러(1200)가 가비지 컬렉션을 수행함에 따라 연속적인 기입 동작이 수행되지 않을 수 있다. 이로 인하여, 메모리 시스템(1000)의 쓰기 성능이 저하될 수 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)의 버퍼 메모리(1220)는 호스트(2000)로부터 수신되는 기입 요청 데이터 및 메모리 장치(1100)의 희생 블록에 저장된 유효 페이지 데이터를 저장한다. 한편, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)의 프로세서(1210)는 버퍼 메모리(1220)에 저장된 상기 기입 요청 데이터 및 상기 유효 페이지 데이터를 메모리 장치(1100)의 목표 블록(Free block)에 일시에 저장한다. 이에 따라, 메모리 장치(1100)의 가비지 컬렉션 동작을 호스트(2000)로부터 수신한 데이터의 기입 동작과 함께 수행할 수 있다. 결과적으로, 메모리 시스템(1000)의 연속적인 기입 동작을 보장할 수 있으며, 호스트로부터 수신한 기입 요청(write request)에 대한 기입 레이턴시(write latency)를 개선할 수 있다.
상술한 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)의 동작에 대해서는 도 4 내지 도 12를 참조하여 더욱 자세히 후술하기로 한다.
한편, 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다. 메모리 장치(1100)의 자세한 구성 및 동작에 대해서는 도 3을 참조하여 예시적으로 설명하기로 한다.
도 2는 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 함께 참조하면, 메모리 컨트롤러(1200)는 프로세서(1210), 버퍼 메모리(1220), ROM(1230), 호스트 인터페이스(1260), 버퍼 관리부(1270) 및 메모리 인터페이스(1280)를 포함한다.
프로세서(1210)는 메모리 컨트롤러(1200)의 제반 동작을 제어할 수 있다. 버퍼 메모리(1220)는 메모리 컨트롤러(1200)의 동작 메모리로서 구성될 수 있으며, 캐시 메모리로도 이용될 수 있다. 예시적인 실시 예에서, 버퍼 메모리(1220)는 SRAM으로 구성될 수 있다.
예시적으로, FTL(1250)은 소프트웨어 형태로 제공될 수 있다. 소프트웨어 형태로 제공되는 FTL(1250)은 버퍼 메모리(1220)에 저장될 수 있다. 버퍼 메모리(1220)에 저장된 FTL(1250)은 프로세서(1210)에 의해 구동될 수 있다.
ROM(1230)은 메모리 컨트롤러(1200)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다. 버퍼 관리부(1270)는 메모리 컨트롤러(1200)의 버퍼 메모리(1220)를 관리할 수 있다. 예를 들어, 메모리 장치(1100)로부터 읽은 데이터는 버퍼 메모리(1220)에 임시 저장될 수 있다. 또는 호스트(2000)로부터 수신된 기입 데이터(즉, 메모리 장치(1100)에 프로그램 될 데이터)는 버퍼 메모리(1220)에 임시 저장될 수 있다.
예시적으로, 외부 장치, 즉 호스트(2000)의 데이터 관리 단위는 메모리 장치(1100)의 데이터 관리 단위와 다를 수 있다. 예를 들어, 호스트(2000)는 섹터(sector) 단위를 기반으로 데이터를 관리할 수 있다. 즉, 호스트(2000)는 섹터 단위를 기반으로 데이터를 기입하고 판독할 수 있다. 반면에, 메모리 장치(1100)는 페이지 단위를 기반으로 데이터를 관리할 수 있다. 즉, 메모리 장치(1100)는 페이지 단위를 기반으로 데이터를 기입하고 판독할 수 있다. 예시적으로, 페이지 단위는 섹터 단위보다 클 수 있다. 버퍼 관리부(1270)는 기입 동작 시 호스트(2000)로부터 수신된 섹터 단위의 데이터가 메모리 장치(1100)에 기입될 수 있도록 수신된 데이터를 페이지 단위로 관리할 수 있다.
메모리 컨트롤러(1200)는 호스트 인터페이스(1260)를 통해 외부 장치(또는 호스트(2000))와 통신할 수 있다. 예시적으로, 호스트 인터페이스(1260)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 인터페이스(1280)를 통해 메모리 장치(1100)와 통신할 수 있다. 예시적으로, 메모리 인터페이스(1280)는 낸드(NAND) 인터페이스를 포함할 수 있다.
예시적으로, 호스트(2000)부터 수신되는 기입 요청 및 판독 요청은 상술된 호스트 인터페이스(1260)에 의해 정의된 커맨드 또는 신호일 수 있다. 메모리 컨트롤러(1200)로부터 메모리 장치(1100)로 제공되는 기입 커맨드 및 판독 커맨드는 상술한 메모리 인터페이스(1280)에 의해 정의된 커맨드 또는 신호일 수 있다.
비록 도 2에 도시되지는 않았으나, 메모리 컨트롤러(1200)는 데이터 랜더마이징(Data Randomizing)을 위한 랜더마이저(미도시), 데이터 에러 정정을 위한 에러 정정 회로(미도시) 등과 같은 구성 요소들을 더 포함할 수 있다.
도 3은 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines, SL)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지(discharge)할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)의 동작 방법을 나타내는 순서도이다. 이하에서는 도 1, 도 2 및 도 4를 함께 참조하여 메모리 컨트롤러(1200)의 동작을 설명하기로 한다.
단계(S110)에서, 메모리 컨트롤러(1200)는 호스트(2000)로부터 제1 데이터를 수신한다. 상기 제1 데이터는 호스트(2000)의 기입 요청(write request)과 함께 수신되는 데이터로서, 메모리 장치(1100)에 기입될 데이터일 수 있다. 수신된 제1 데이터는 버퍼 메모리(1220)에 임시 저장될 수 있다.
단계(S120)에서, 희생 블록의 제2 데이터를 판독한다. 상기 제2 데이터는 메모리 장치(1100)에 이미 기입되어 있는 데이터일 수 있다. 보다 구체적으로, 상기 제2 데이터는 가비지 컬렉션(Garbage Collection) 동작의 대상인 희생 블록(Victim block)에 저장되어 있는 유효 페이지 데이터(valid page data)일 수 있다.
단계(S130)에서, 상기 제1 데이터 및 제2 데이터를 목표 블록(target block)에 기입한다. 상기 목표 블록(target block)은 가비지 컬렉션(Garbage Collection) 동작에서 유효 페이지 데이터의 이주(migration) 목적지가 되는 메모리 블록일 수 있다. 예시적으로, 상기 목표 블록은 메모리 장치(1100)의 메모리 블록들 중 자유 블록(free block) 중에서 선택되는 메모리 블록일 수 있다. "자유 블록"은 소거 동작 이후 아무런 데이터가 저장되지 않은 메모리 블록을 의미할 수 있다. 부수적으로, 메모리 컨트롤러는 유효 페이지 데이터를 목표 블록으로 기입한 이후에 상기 유효 페이지의 물리 데이터를 업데이트 하도록 맵핑 테이블을 수정할 수 있다. 전술한 바와 같이, 상기 맵 테이블은 호스트(2000)로부터 수신된 논리 어드레스를 메모리 장치(1100)에서 사용하는 물리 어드레스로 변환하는 역할을 수행한다. 제2 데이터의 논리 어드레스는 변경되지 않는 반면 물리 어드레스가 변경되었으므로, 메모리 컨트롤러는 이에 대응하여 맵핑 테이블을 수정할 수 있다.
단계(S140)에서, 희생 블록을 소거한다. 희생 블록에 저장되어 있던 유효 페이지 데이터, 즉 제2 데이터가 목표 블록에 기입되었으므로 희생 블록에 더 이상 유효 페이지는 존재하지 않고 무효 페이지만이 존재한다. 이에 따라, 희생 블록을 소거 함으로써 자유 블록을 확보할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)의 동작 방법을 보다 자세히 나타내는 순서도이다.
단계(S210)에서, 호스트(2000)로부터 기입 요청(write request) 및 이에 대응하는 제1 데이터를 수신한다. 전술한 바와 같이, 상기 제1 데이터는 호스트(2000)의 기입 요청(write request)과 함께 수신되는 데이터로서, 메모리 장치(1100)에 기입될 데이터일 수 있다. 수신된 제1 데이터는 버퍼 메모리(1220)에 임시 저장될 수 있다.
단계(S220)에서, 메모리 장치(1100)의 가비지 컬렉션이 필요한지 여부를 판단한다. 예시적인 실시 예에서, 가비지 컬렉션의 필요 여부는 메모리 장치(1100)에 포함된 메모리 블록들 중, 자유 블록의 개수가 일정 수준 이하인지 여부를 기준으로 판단할 수 있다. 자유 블록의 개수가 미리 결정된 기준값 이하인 경우, 추후 기입 동작의 대상이 되는 자유 블록의 개수가 부족해질 우려가 있다. 이에 따라 자유 블록의 개수가 미리 결정된 기준값 이하인 경우, 가비지 컬렉션이 필요한 것으로 판단한다. 한편, 자유 블록의 개수가 미리 결정된 기준값을 초과하는 경우, 아직 가비지 컬렉션이 필요하지 않은 것으로 판단한다.
가비지 컬렉션이 필요한 경우, 단계(S230)로 진행하여 희생 블록을 선택한다. 메모리 장치(1100)에 포함된 전체 메모리 블록들 중, 아직 데이터가 기입되지 않은 자유 블록(free block)을 제외한 나머지 블록들 중에서 희생 블록이 선택된다. 일 실시 예에서, 효율적인 가비지 컬렉션을 위해 메모리 블록들 중 무효 페이지의 개수가 일정 수준 이상인지 여부를 기준으로 희생 블록을 선택할 수 있다. 예를 들어, 메모리 블록 내 무효 페이지의 개수가 적은 경우, 이는 유효 페이지의 개수가 많거나 자유 페이지(free page)의 개수가 많은 경우이므로 희생 블록으로 선택될 필요가 적다. 반면, 유효 페이지의 개수가 적고, 필요없는 데이터를 저장하고 있는 무효 페이지의 개수가 많은 메모리 블록을 희생 블록으로 선택하는 경우, 가비지 컬렉션 결과 자유 페이지로 풀리는 페이지들이 상대적으로 많아지므로 효율이 개선된다. 단계(S230)에서 선택되는 희생 블록의 개수는 1개일 수도 있으며, 복수 개의 희생 블록이 선택될 수도 있다.
단계(S240)에서, 희생 블록의 유효 데이터를 제2 데이터로서 판독한다. 선택된 희생 블록에서 무효 페이지를 제외한 유효 페이지에 저장된 데이터가 유효 데이터이다. 상기 유효 데이터를 제2 데이터로서 판독하며, 판독된 제2 데이터는 제1 데이터와 함께 버퍼 메모리(1220)에 임시 저장될 수 있다.
단계(S250)에서 목표 블록을 선택한다. 전술한 바와 같이, 목표 블록(target block)은 가비지 컬렉션(Garbage Collection) 동작에서 유효 페이지 데이터의 이송(migration) 목적지가 되는 메모리 블록일 수 있다. 예시적으로, 상기 목표 블록은 메모리 장치(1100)의 메모리 블록들 중 자유 블록(free block) 중에서 선택되는 메모리 블록일 수 있다.
단계(S260)에서, 버퍼 메모리(1220)에 저장된 제1 데이터 및 제2 데이터를 선택된 목표 블록에 프로그램 하기 위한 기입 커맨드(write command)가 메모리 컨트롤러(1200)로부터 메모리 장치(1100)로 전달된다. 기입 커맨드와 함께 제1 및 제2 데이터 또한 메모리 장치(1100)로 전달될 것이다. 이에 따라 메모리 장치(1100)는 제1 및 제2 데이터를 희생 블록이 아닌 목표 블록에 기입한다.
단계(S260)가 수행됨에 따라, 호스트(2000)로부터 수신한 제1 데이터를 메모리 장치(1100)에 기입하는 기입 동작과, 메모리 장치(1100)의 희생 블록에 저장된 제2 데이터를 목표 블록으로 이송(migration)하는 가비지 컬렉션 동작이 함께 수행된다. 이에 따라, 메모리 장치(1100)의 가비지 컬렉션 동작이 호스트(2000)로부터 수신한 데이터의 기입 동작과 함께 수행된다. 결과적으로, 메모리 시스템(1000)의 연속적인 기입 동작을 보장할 수 있으며, 호스트로부터 수신한 기입 요청(write request)에 대한 기입 레이턴시(write latency)를 개선할 수 있다.
이후 단계(S270)에서, 희생 블록에 대한 소거 커맨드가 메모리 컨트롤러(1200)로부터 메모리 장치(1100)로 전달된다. 이에 따라 희생 블록이 소거되어 자유 블록으로 전환된다. 단계(S270)의 수행 시점은 호스트(2000)로부터 추가적인 기입 요청이 수신되었는지 여부에 따라 변경될 수 있다. 즉, 단계(S260)을 수행한 이후에 추가적인 기입 요청이 존재하는 경우, 희생 블록을 소거하지 않고 먼저 추가적인 기입 요청을 먼저 처리한다. 단계(S260)을 수행한 이후에 추가적인 기입 요청이 존재하지 않는 경우 희생 블록을 소거한다. 이에 따라 메모리 시스템(1000)의 동작 속도를 향상시킬 수 있다.
한편, 단계(S220)의 판단 결과, 가비지 컬렉션이 필요하지 않은 경우에는 단계(S280)로 진행하여, 호스트로부터 수신한 제1 데이터를 메모리 장치(1100)에 프로그램 하기 위한 기입 커맨드를 출력한다. 따라서, 가비지 컬렉션이 수행되지 않고, 호스트(2000)로부터 수신한 제1 데이터를 바로 메모리 장치(1100)에 기입하도록 한다.
도 6a 내지 도 6e는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 블록도들이다. 도 6a 내지 도 6e를 통해, 도 4 및 도 5에 도시된 방법이 설명된다.
도 6a 내지 도 6e를 참조하면, 메모리 컨트롤러(1200)와 메모리 장치(1100)가 도시되어 있다. 설명의 편의를 위해 호스트(2000)의 도시는 생략되었다. 한편, 메모리 컨트롤러(1200)는 버퍼 메모리(1220)를 포함한다. 메모리 컨트롤러(1200)의 다른 구성 요소들은 편의상 생략되었다. 도 6a 내지 도 6e에서, 편의상 메모리 장치(1100)가 네 개의 메모리 블록들(110a, 110b, 110c, 110d)을 포함하는 것으로 도시되었으나, 메모리 장치(1100)는 더욱 많은 메모리 블록들을 포함할 수 있음을 이해할 수 있을 것이다. 한편, 도 6a 내지 도 6e에서, 설명의 편의를 위해 메모리 블록들(110a, 110b, 110c, 110d) 각각은 다섯 개의 페이지를 포함하는 것으로 도시되었으나, 메모리 블록들(110a, 110b, 110c, 110d) 각각이 보다 많은 개수의 페이지들을 포함할 수 있음을 이해할 수 있을 것이다.
메모리 블록(110a)는 두 개의 유효 페이지와 세 개의 무효 페이지를 포함한다. 메모리 블록(110a)에는 유효 페이지 데이터들(Data 1, Data 2)이 저장되어 있다. 메모리 블록(110b)는 세 개의 유효 페이지와 두 개의 무효 페이지를 포함한다. 메모리 블록(110b)에는 유효 페이지 데이터들(Data 3, Data 4, Data 5)이 저장되어 있다. 메모리 블록(110c)는 하나의 유효 페이지와 네 개의 무효 페이지를 포함한다. 메모리 블록(110c)에는 유효 페이지 데이터(Data 6)가 저장되어 있다. 메모리 블록(110d)에는 데이터가 저장되지 않았으며, 따라서 메모리 블록(110d)은 자유 블록(Free block)이다.
도 6a에서, 데이터(Data 7) 및 이에 대응하는 기입 요청(RQ_W)이 호스트(2000)로부터 메모리 컨트롤러(1200)로 전달된다. 도 5에 도시된 바와 같이, 메모리 컨트롤러(1200)는 가비지 컬렉션이 필요한지 여부를 판단한다(S220). 도 6a에서 자유 블록이 하나인 경우로서, 가비지 컬렉션이 필요한 경우로 가정한다.
도 6b에서, 수신된 데이터(Data 7)는 제1 데이터로서 메모리 컨트롤러(1200)의 버퍼 메모리(1220)에 저장된다. 한편, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 메모리 블록들(110a, 110b, 110c, 110d) 중 희생 블록(Victim Block)을 선택한다. 전술한 바와 같이, 무효 페이지의 개수가 일정한 기준값 이상인 경우 희생 블록으로 선택될 수 있다. 도 6b의 예시에서, 메모리 블록 내 5개의 페이지 중 무효 페이지의 개수가 3개 이상인 경우 희생 블록으로 선택되는 것으로 도시되었다. 이에 따라, 세 개 이상의 무효 페이지를 포함하는 메모리 블록들(110a, 110c)이 희생 블록으로 선택된다. 이에 따라, 희생 블록(110a, 110c)에 기입되어 있는 유효 페이지 데이터(Data 1, Data 2, Data 6)가 도 4 및 도 5에 표시된 "제2 데이터"가 된다.
메모리 컨트롤러(1200)는 희생 블록으로 선택된 메모리 블록들(110a, 110c)에 저장되어 있는 유효 페이지 데이터(Data 1, Data 2, Data 6)인 제2 데이터에 대한 판독 커맨드(RCMD)를 메모리 장치(1100)로 전달한다.
도 6c를 참조하면, 판독 커맨드(RCMD)의 수신에 대응하여, 메모리 장치(1100)에 저장된 제2 데이터, 즉 희생 블록의 유효 페이지 데이터(Data 1, Data 2, Data 6)가 판독되어 메모리 컨트롤러(1200)로 전달된다. 전달된 데이터는 메모리 버퍼(1220)에 저장될 수 있다. 이에 따라, 호스트(2000)로부터 수신된 제1 데이터인 데이터(Data 7) 및 희생 블록으로부터의 제2 데이터인 데이터(Data 1, Data 2, Data 6)가 버퍼 메모리(1220)에 저장된다.
도 6d를 참조하면, 메모리 컨트롤러(1200)는 자유 블록인 메모리 블록(110d)을 목표 블록(target block)으로 선택한다. 또한, 메모리 컨트롤러(1200)는 버퍼 메모리(1220)에 저장된 제1 및 제2 데이터를 목표 블록에 기입하기 위한 기입 커맨드(WCMD)를 생성하여 메모리 장치(1100)로 전달한다. 기입 커맨드(WCMD)와 함께 데이터(Data 7, Data 1, Data 2, Data 6) 또한 메모리 장치(1100)로 전달될 것이다. 이에 따라, 메모리 장치(1100)는 수신한 데이터(Data 7, Data 1, Data 2, Data 6)를 목표 블록인 메모리 블록(110d)에 기입한다. 한편, 제2 데이터인 유효 페이지 데이터(Data 1, Data 2, Data 6)가 목표 블록에 기입됨에 따라, 희생 블록인 메모리 블록(110a, 110c)에 저장되어 있던 데이터가 무효화된다.
도 6e를 참조하면, 메모리 컨트롤러(1200)는 희생 블록인 메모리 블록(110a, 110c)을 소거하기 위한 소거 커맨드(ECMD)를 메모리 장치(1100)로 전달한다. 소거 커맨드(ECMD)를 수신함에 따라, 메모리 장치(1100)는 메모리 블록(110a, 110c)을 소거한다. 이에 따라, 메모리 블록(110a, 110c)이 자유 블록(Free Block)으로 변경된다.
도 6a 내지 도 6e에 도시된 바와 같이, 본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면 메모리 장치(1100)의 가비지 컬렉션 동작이 호스트(2000)로부터 수신한 데이터의 기입 동작과 함께 수행된다. 결과적으로, 메모리 시스템(1000)의 연속적인 기입 동작을 보장할 수 있으며, 호스트로부터 수신한 기입 요청(write request)에 대한 기입 레이턴시(write latency)를 개선할 수 있다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 청크 크기(chunk size)가 작은 데이터들에 적용는 경우 더욱 바람직할 수 있다. 예시적으로, 본 밤령의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 알피엠비(RPMB; Replay Protected Memory Block)에 적용될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다. 이하에서는 도 1, 도 3 및 도 7을 함께 참조하여 메모리 컨트롤러(1200)의 동작을 설명하기로 한다.
단계(S310)에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 희생 블록의 제1 데이터를 판독한다. 상기 제1 데이터는 메모리 장치(1100)에 이미 기입되어 있는 데이터로서 가비지 컬렉션(Garbage Collection) 동작의 대상인 희생 블록(Victim block)에 저장되어 있는 유효 페이지 데이터(valid page data)일 수 있다. 판독된 제1 데이터는 버퍼 메모리(1220)에 임시 저장될 수 있다.
단계(S320)에서, 메모리 컨트롤러(1200)는 호스트(2000)로부터 제2 데이터를 수신한다. 상기 제2 데이터는 호스트(2000)의 기입 요청(write request)과 함께 수신되는 데이터로서, 메모리 장치(1100)에 기입될 데이터일 수 있다. 수신된 제2 데이터는 버퍼 메모리(1220)에 임시 저장될 수 있다.
단계(S330)에서, 상기 제1 데이터 및 제2 데이터를 목표 블록(target block)에 기입한다. 상기 목표 블록(target block)은 가비지 컬렉션(Garbage Collection) 동작에서 유효 페이지 데이터의 이주(migration) 목적지가 되는 메모리 블록일 수 있다. 예시적으로, 상기 목표 블록은 메모리 장치(1100)의 메모리 블록들 중 자유 블록(free block) 중에서 선택되는 메모리 블록일 수 있다.
단계(S340)에서, 희생 블록을 소거한다. 희생 블록에 저장되어 있던 유효 페이지 데이터, 즉 제1 데이터가 목표 블록에 기입되었으므로 희생 블록에 더 이상 유효 페이지는 존재하지 않고 무효 페이지만이 존재한다. 이에 따라, 희생 블록을 소거 함으로써 자유 블록을 확보할 수 있다.
도 4 및 도 7을 비교하면, 도 4의 실시 예에서는 먼저 호스트로부터 제1 데이터를 수신(S110)한 후에 희생 블록의 제2 데이터를 판독(S120)하는 반면, 도 7의 실시 예에서는 먼저 희생 블록의 제1 데이터를 판독(S310)한 후에 호스트로부터 제2 데이터를 수신(S320)한다는 점에서 차이가 있다. 도 7의 실시 예에 따르면, 호스트(2000)로부터 기입 요청 및 기입 데이터를 수신하기 이전에, 가비지 컬렉션의 대상이 되는 희생 블록을 선택하고, 선택된 희생 블록에 저장되어 있는 유효 페이지 데이터를 미리 판독하여 버퍼 메모리(1220)에 저장하여 놓는다는 점에서 차이가 있다. 도 7의 실시 예에 의하면, 호스트(2000)로부터 기입 요청 및 기입 데이터를 수신한 경우에는, 이미 버퍼 메모리에 저장되어 있는 유효 페이지 데이터와 호스트로부터 수신한 기입 데이터를 바로 메모리 장치(1100)의 목표 블록에 기입하면 된다. 이에 따라 호스트(2000)로부터 기입 요청을 받은 시점부터 기입 동작이 완료되기까지의 시간이 단축된다. 결과적으로, 메모리 시스템(1000)의 동작 속도가 향상될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 보다 자세히 나타내는 순서도이다.
단계(S410)에서, 메모리 장치(1100)의 가비지 컬렉션이 필요한지 여부를 판단한다. 특히, 단계(S410)에서 메모리 컨트롤러(1200)는 메모리 장치(1100)를 주기적으로 모니터링하여, 가비지 컬렉션이 필요한지 여부를 반복적으로 판단할 수 있다. 전술한 바와 같이, 가비지 컬렉션의 필요 여부는 메모리 장치(1100)에 포함된 메모리 블록들 중, 자유 블록의 개수가 일정 수준 이하인지 여부를 기준으로 판단할 수 있다.
단계(S410)의 판단 결과 가비지 컬렉션이 필요한 것으로 판단한 경우, 단계(S420)로 진행하여 희생 블록을 선택한다. 예시적으로, 메모리 블록들 중 무효 페이지의 개수가 일정 수준 이상인지 여부를 기준으로 희생 블록을 선택할 수 있다. 단계(S420)에서 선택되는 희생 블록의 개수는 1개일 수도 있으며, 복수 개의 희생 블록이 선택될 수도 있다.
단계(S430)에서, 희생 블록의 유효 데이터를 제1 데이터로서 판독한다. 선택된 희생 블록에서 무효 페이지를 제외한 유효 페이지에 저장된 데이터가 유효 데이터이다. 상기 유효 데이터를 제1 데이터로서 판독하며, 판독된 제1 데이터는 버퍼 메모리(1220)에 임시 저장될 수 있다.
단계(S440)에서, 호스트(2000)로부터 기입 요청(write request) 및 이에 대응하는 제2 데이터를 수신한다. 실제로는 단계(S430)의 수행 이후에 단계(S440)가 바로 수행되기 보다는, 단계(S430)의 수행 이후에 호스트(2000)로부터의 요청을 수신하기 위한 대기 기간이 존재할 것이다.
전술한 바와 같이, 상기 제2 데이터는 호스트(2000)의 기입 요청(write request)과 함께 수신되는 데이터로서, 메모리 장치(1100)에 기입될 데이터일 수 있다. 수신된 제2 데이터는 제1 데이터와 함께 버퍼 메모리(1220)에 임시 저장될 수 있다.
단계(S450)에서 목표 블록을 선택한다. 전술한 바와 같이, 목표 블록(target block)은 가비지 컬렉션(Garbage Collection) 동작에서 유효 페이지 데이터의 이송(migration) 목적지가 되는 메모리 블록일 수 있다. 예시적으로, 상기 목표 블록은 메모리 장치(1100)의 메모리 블록들 중 자유 블록(free block) 중에서 선택되는 메모리 블록일 수 있다.
단계(S460)에서, 버퍼 메모리(1220)에 저장된 제1 데이터 및 제2 데이터를 선택된 목표 블록에 프로그램 하기 위한 기입 커맨드(write command)가 메모리 컨트롤러(1200)로부터 메모리 장치(1100)로 전달된다. 기입 커맨드와 함께 제1 및 제2 데이터 또한 메모리 장치(1100)로 전달될 것이다. 이에 따라 메모리 장치(1100)는 제1 및 제2 데이터를 희생 블록이 아닌 목표 블록에 기입한다.
단계(S460)가 수행됨에 따라, 메모리 장치(1100)의 희생 블록에 저장된 제1 데이터를 목표 블록으로 이송(migration)하는 가비지 컬렉션 동작과, 호스트(2000)로부터 수신한 제2 데이터를 메모리 장치(1100)에 기입하는 기입 동작이 함께 수행된다. 이에 따라, 메모리 장치(1100)의 가비지 컬렉션 동작이 호스트(2000)로부터 수신한 데이터의 기입 동작과 함께 수행된다. 결과적으로, 메모리 시스템(1000)의 연속적인 기입 동작을 보장할 수 있으며, 호스트로부터 수신한 기입 요청(write request)에 대한 기입 레이턴시(write latency)를 개선할 수 있다.
이후 단계(S470)에서, 희생 블록에 대한 소거 커맨드가 메모리 컨트롤러(1200)로부터 메모리 장치(1100)로 전달된다. 이에 따라 희생 블록이 소거되어 자유 블록으로 전환된다. 단계(S470)의 수행 시점은 호스트(2000)로부터 추가적인 기입 요청이 수신되었는지 여부에 따라 변경될 수 있다. 즉, 단계(S460)을 수행한 이후에 추가적인 기입 요청이 존재하는 경우, 희생 블록을 소거하지 않고 먼저 추가적인 기입 요청을 먼저 처리한다. 단계(S460)을 수행한 이후에 추가적인 기입 요청이 존재하지 않는 경우 희생 블록을 소거한다. 이에 따라 메모리 시스템(1000)의 동작 속도를 향상시킬 수 있다.
한편, 단계(S410)의 판단 결과, 가비지 컬렉션이 필요하지 않은 경우에는 단계(S480)로 진행하여, 호스트(2000)로부터 기입 요청(write request) 및 이에 대응하는 제2 데이터를 수신한다. 실제로는 단계(S410)의 수행 이후에 단계(S480)가 바로 수행되기보다는, 단계(S410)의 수행 이후에 호스트(2000)로부터의 요청을 수신하기 위한 대기 기간이 존재할 것이다. 이후 단계(S490)에서 수신한 제2 데이터를 프로그램하기 위한 기입 커맨드가 메모리 컨트롤러(1200)로부터 메모리 장치(1100)로 출력된다. 결과적으로, 단계들(S410, S480, S490)의 진행에 따라, 가비지 컬렉션의 수행 없이 호스트(2000)로부터 수신한 제2 데이터를 메모리 장치(1100)에 기입하게 될 것이다.
전술한 바와 같이, 도 8의 실시 예에 따르면, 호스트(2000)로부터 기입 요청 및 기입 데이터를 수신(S440)하기 이전에, 가비지 컬렉션의 대상이 되는 희생 블록을 선택(S420)하고, 선택된 희생 블록에 저장되어 있는 유효 페이지 데이터를 미리 판독(S430)하여 버퍼 메모리(1220)에 저장하여 놓는다. 이후 호스트(2000)로부터 기입 요청 및 기입 데이터를 수신하면(S440) 이미 버퍼 메모리에 저장되어 있는 유효 페이지 데이터(제1 데이터)와 호스트로부터 수신한 기입 데이터(제2 데이터)를 바로 메모리 장치(1100)의 목표 블록에 기입(S460)하면 된다. 이에 따라 호스트(2000)로부터 기입 요청을 받은 시점부터 기입 동작이 완료되기까지의 시간이 단축된다. 결과적으로, 메모리 시스템(1000)의 동작 속도가 향상될 수 있다.
도 9a 내지 도 9f는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 블록도들이다. 도 9a 내지 도 9f를 통해, 도 7 및 도 8에 도시된 방법이 설명된다.
도 9a 내지 도 9f를 참조하면, 메모리 컨트롤러(1200)와 메모리 장치(1100)가 도시되어 있다. 설명의 편의를 위해 호스트(2000)의 도시는 생략되었다. 한편, 메모리 컨트롤러(1200)는 버퍼 메모리(1220)를 포함한다. 도 6a 내지 도 6e를 통해 설명한 것과 유사하게, 메모리 컨트롤러(1200)의 다른 구성 요소들은 편의상 생략되었다.
한편, 각 메모리 블록들(110a~110d)에 저장된 유효 페이지 및 무효 페이지는 도 6a에서 설명한 것과 동일하다.
도 6a에서, 메모리 컨트롤러(1200)는 가비지 컬렉션이 필요한지 여부를 먼저 판단할 것이다(S410). 도 9a에서 자유 블록이 하나인 경우로서, 가비지 컬렉션이 필요한 경우로 가정한다.
도 9b에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 메모리 블록들(110a, 110b, 110c, 110d) 중 희생 블록(Victim Block)을 선택한다. 도 9b의 예시에서, 메모리 블록 내 5개의 페이지 중 무효 페이지의 개수가 3개 이상인 경우 희생 블록으로 선택되는 것으로 도시되었다. 이에 따라, 세 개 이상의 무효 페이지를 포함하는 메모리 블록들(110a, 110c)이 희생 블록으로 선택된다. 이에 따라, 희생 블록(110a, 110c)에 기입되어 있는 유효 페이지 데이터(Data 1, Data 2, Data 6)가 도 7 및 도 8에 표시된 "제1 데이터"가 된다.
메모리 컨트롤러(1200)는 희생 블록으로 선택된 메모리 블록들(110a, 110c)에 저장되어 있는 유효 페이지 데이터(Data 1, Data 2, Data 6)인 제1 데이터에 대한 판독 커맨드(RCMD)를 메모리 장치(1100)로 전달한다.
도 9c를 참조하면, 판독 커맨드(RCMD)의 수신에 대응하여, 메모리 장치(1100)에 저장된 제1 데이터, 즉 희생 블록의 유효 페이지 데이터(Data 1, Data 2, Data 6)가 판독되어 메모리 컨트롤러(1200)로 전달된다. 전달된 데이터는 메모리 버퍼(1220)에 저장될 수 있다. 이에 따라, 호스트(2000)로부터 수신된 제1 데이터인 데이터(Data 7) 및 희생 블록으로부터의 제2 데이터인 데이터(Data 1, Data 2, Data 6)가 버퍼 메모리(1220)에 저장된다.
한편, 도 9c를 참조하면, 데이터(Data 7) 및 이에 대응하는 기입 요청(RQ_W)이 호스트(2000)로부터 메모리 컨트롤러(1200)로 전달된다. 도 9d를 참조하면, 수신된 데이터(Data 7)는 제2 데이터로서 메모리 컨트롤러(1200)의 버퍼 메모리(1220)에 저장된다.
도 9e를 참조하면, 메모리 컨트롤러(1200)는 자유 블록인 메모리 블록(110d)을 목표 블록(target block)으로 선택한다. 또한, 메모리 컨트롤러(1200)는 버퍼 메모리(1220)에 저장된 제1 및 제2 데이터를 목표 블록에 기입하기 위한 기입 커맨드(WCMD)를 생성하여 메모리 장치(1100)로 전달한다. 기입 커맨드(WCMD)와 함께 데이터(Data 1, Data 2, Data 6, Data 7) 또한 메모리 장치(1100)로 전달될 것이다. 이에 따라, 메모리 장치(1100)는 수신한 데이터(Data 1, Data 2, Data 6, Data 7)를 목표 블록인 메모리 블록(110d)에 기입한다. 한편, 제1 데이터인 유효 페이지 데이터(Data 1, Data 2, Data 6)가 목표 블록에 기입됨에 따라, 희생 블록인 메모리 블록(110a, 110c)에 저장되어 있던 데이터가 무효화된다.
도 9f를 참조하면, 메모리 컨트롤러(1200)는 희생 블록인 메모리 블록(110a, 110c)을 소거하기 위한 소거 커맨드(ECMD)를 메모리 장치(1100)로 전달한다. 소거 커맨드(ECMD)를 수신함에 따라, 메모리 장치(1100)는 메모리 블록(110a, 110c)을 소거한다. 이에 따라, 메모리 블록(110a, 110c)이 자유 블록(Free Block)으로 변경된다.
도 9a 내지 도 9f에 도시된 바와 같이, 본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면 메모리 장치(1100)의 가비지 컬렉션 동작이 호스트(2000)로부터 수신한 데이터의 기입 동작과 함께 수행된다. 결과적으로, 메모리 시스템(1000)의 연속적인 기입 동작을 보장할 수 있으며, 호스트로부터 수신한 기입 요청(write request)에 대한 기입 레이턴시(write latency)를 개선할 수 있다.
또한, 도 9a 내지 도 9f에 도시된 실시 예에 의하면, 호스트(2000)로부터 기입 요청 및 기입 데이터를 수신(S440)하기 이전에, 가비지 컬렉션의 대상이 되는 희생 블록을 선택(S420)하고, 선택된 희생 블록에 저장되어 있는 유효 페이지 데이터를 미리 판독(S430)하여 버퍼 메모리(1220)에 저장하여 놓는다. 이후 호스트(2000)로부터 기입 요청 및 기입 데이터를 수신하면(S440) 이미 버퍼 메모리에 저장되어 있는 유효 페이지 데이터(제1 데이터)와 호스트로부터 수신한 기입 데이터(제2 데이터)를 바로 메모리 장치(1100)의 목표 블록에 기입(S460)하면 된다. 이에 따라 호스트(2000)로부터 기입 요청을 받은 시점부터 기입 동작이 완료되기까지의 시간이 단축된다. 결과적으로, 메모리 시스템(1000)의 동작 속도가 향상될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다. 이하에서는 도 1, 도 2 및 도 10을 함께 참조하여 메모리 컨트롤러(1200)의 동작을 설명하기로 한다.
단계(S510)에서, 메모리 컨트롤러(1200)는 호스트(2000)로부터 제1 데이터를 수신한다. 상기 제1 데이터는 호스트(2000)의 기입 요청(write request)과 함께 수신되는 데이터로서, 메모리 장치(1100)에 기입될 데이터일 수 있다. 수신된 제1 데이터는 버퍼 메모리(1220)에 임시 저장될 수 있다.
단계(S520)에서, 희생 블록의 제2 데이터를 판독한다. 상기 제2 데이터는 메모리 장치(1100)에 이미 기입되어 있는 데이터로서, 희생 블록(Victim block)에 저장되어 있는 유효 페이지 데이터(valid page data)일 수 있다.
단계(S530)에서, 제1 데이터와 제2 데이터에 기초하여 "기입 데이터"를 생성한다. 상기 "기입 데이터"는 단순히 제1 데이터와 제2 데이터를 포함하는 데이터일 수 있다. 상기 "기입 데이터"가 단순히 제1 데이터와 제2 데이터를 포함하는 경우의 예시에 대해서는 도 6a 내지 도 6e 및 도 9a 내지 도 9f를 참조하여 설명한 바 있다.
제1 데이터와 제2 데이터가 일부 중복되는 경우, 또는 제1 데이터의 일부가 제2 데이터의 일부를 갱신하기 위한 데이터인 경우, 기입 데이터는 제1 데이터와 제2 데이터를 변경 또는 수정하여 생성된 데이터일 수 있다. 예를 들어, 제1 데이터와 제2 데이터가 부분적으로 동일한 내용을 포함하는 경우, 상기 기입 데이터는 상기 제1 데이터와 상기 제2 데이터를 포함하되, 중복되는 내용을 삭제한 데이터일 수 있다.
예를 들어, 제1 데이터의 일부가 제2 데이터의 일부를 갱신하기 위한 데이터인 경우, 기입 데이터는 갱신된 제2 데이터를 포함하는 데이터일 수 있다. 제1 데이터 및 제2 데이터에 기초하여 기입 데이터를 생성하는 예시에 대해서는 도 11a 내지 도 11f를 참조하여 자세히 설명하기로 한다.
단계(S540)에서, 생성된 상기 기입 데이터를 목표 블록(target block)에 기입한다. 상기 목표 블록(target block)은 가비지 컬렉션(Garbage Collection) 동작에서 유효 페이지 데이터의 이주(migration) 목적지가 되는 메모리 블록으로서, 자유 블록(Free block)이 상기 목표 블록으로 선택될 수 있다. 부수적으로, 메모리 컨트롤러는 유효 페이지 데이터를 목표 블록으로 기입한 이후에 상기 유효 페이지의 물리 데이터를 업데이트 하도록 맵핑 테이블을 수정할 수 있다.
단계(S550)에서, 희생 블록을 소거한다. 단계들(S510~S540)을 통해 희생 블록에 저장되어 있던 유효 페이지 데이터, 즉 제2 데이터가 목표 블록에 기입되었으므로 희생 블록에 더 이상 유효 페이지는 존재하지 않고 무효 페이지만이 존재한다. 이에 따라, 희생 블록을 소거 함으로써 자유 블록을 확보할 수 있다.
도 11a 내지 도 11f는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 블록도들이다. 도 11a 내지 도 11f를 통해, 도 10에 도시된 방법이 설명된다.
도 11a 내지 도 11f를 참조하면, 메모리 컨트롤러(1200)와 메모리 장치(1100)가 도시되어 있다. 설명의 편의를 위해 호스트(2000)의 도시는 생략되었다. 한편, 메모리 컨트롤러(1200)는 버퍼 메모리(1220)를 포함한다. 도 6a 내지 도 6e를 통해 설명한 것과 유사하게, 메모리 컨트롤러(1200)의 다른 구성 요소들은 편의상 생략되었다.
한편, 각 메모리 블록들(110a~110d)에 저장된 유효 페이지 및 무효 페이지는 도 6a에서 설명한 것과 동일하다.
도 11a에서, 데이터(Data 7) 및 이에 대응하는 기입 요청(RQ_W)이 호스트(2000)로부터 메모리 컨트롤러(1200)로 전달된다. 메모리 컨트롤러(1200)는 가비지 컬렉션이 필요한지 여부를 판단한다(S220). 도 11a에서 자유 블록이 하나인 경우로서, 가비지 컬렉션이 필요한 경우로 가정한다.
도 11b에서, 수신된 데이터(Data 7)는 제1 데이터로서 메모리 컨트롤러(1200)의 버퍼 메모리(1220)에 저장된다. 한편, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 메모리 블록들(110a, 110b, 110c, 110d) 중 희생 블록(Victim Block)으로서 메모리 블록들(110a, 110c)을 선택한다. 이에 따라, 희생 블록(110a, 110c)에 기입되어 있는 유효 페이지 데이터(Data 1, Data 2, Data 6)가 도 10에 표시된 "제2 데이터"가 된다.
메모리 컨트롤러(1200)는 희생 블록으로 선택된 메모리 블록들(110a, 110c)에 저장되어 있는 유효 페이지 데이터(Data 1, Data 2, Data 6)인 제2 데이터에 대한 판독 커맨드(RCMD)를 메모리 장치(1100)로 전달한다.
도 11c를 참조하면, 판독 커맨드(RCMD)의 수신에 대응하여, 메모리 장치(1100)에 저장된 제2 데이터, 즉 희생 블록의 유효 페이지 데이터(Data 1, Data 2, Data 6)가 판독되어 메모리 컨트롤러(1200)로 전달된다. 전달된 데이터는 버퍼 메모리(1220)에 저장될 수 있다. 이에 따라, 호스트(2000)로부터 수신된 제1 데이터인 데이터(Data 7) 및 희생 블록으로부터의 제2 데이터인 데이터(Data 1, Data 2, Data 6)가 버퍼 메모리(1220)에 저장된다.
도 11d를 참조하면, 메모리 컨트롤러(1200)는 제1 데이터인 데이터(Data 7)와, 제2 데이터인 데이터(Data 1, Data 2, Data 6)에 기초하여 제3 데이터(Data 1', Data 2, Data 6)을 생성한다. 예를 들어, 호스트(2000)로부터 수신한 데이터(Data 7)는 제1 데이터에 포함되는 데이터(Data 1)를 갱신하기 위한 데이터일 수 있다. 이 경우, 메모리 컨트롤러(1200)는 데이터(Data 7, Data 1)에 기초하여 갱신된 데이터(Data 1')를 생성할 수 있다. 갱신된 데이터(Data 1')는 상술한 제3 데이터(Data 1', Data 2, Data 6)에 포함된다. 상기 제3 데이터는 도 10을 참조하여 전술한 바 있는 "기입 데이터"를 지칭한다.
도 11e를 참조하면, 메모리 컨트롤러(1200)는 자유 블록인 메모리 블록(110d)을 목표 블록(target block)으로 선택한다. 또한, 메모리 컨트롤러(1200)는 버퍼 메모리(1220)에 저장된 제3 데이터(Data 1', Data 2, Data 6)를 목표 블록에 기입하기 위한 기입 커맨드(WCMD)를 생성하여 메모리 장치(1100)로 전달한다. 기입 커맨드(WCMD)와 함께 데이터(Data 1', Data 2, Data 6) 또한 메모리 장치(1100)로 전달될 것이다. 이에 따라, 메모리 장치(1100)는 수신한 데이터(Data 1', Data 2, Data 6)를 목표 블록인 메모리 블록(110d)에 기입한다. 한편, 갱신된 유효 페이지 데이터(Data 1') 및 다른 유효 페이지 데이터(Data 2, Data 6)가 목표 블록에 기입됨에 따라, 희생 블록인 메모리 블록(110a, 110c)에 저장되어 있던 데이터가 무효화된다.
도 11f를 참조하면, 메모리 컨트롤러(1200)는 희생 블록인 메모리 블록(110a, 110c)을 소거하기 위한 소거 커맨드(ECMD)를 메모리 장치(1100)로 전달한다. 소거 커맨드(ECMD)를 수신함에 따라, 메모리 장치(1100)는 메모리 블록(110a, 110c)을 소거한다. 이에 따라, 메모리 블록(110a, 110c)이 자유 블록(Free Block)으로 변경된다.
도 11a 내지 도 11f에 도시된 바와 같이, 본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면 메모리 장치(1100)의 가비지 컬렉션 동작이 호스트(2000)로부터 수신한 데이터의 기입 동작과 함께 수행된다. 결과적으로, 메모리 시스템(1000)의 연속적인 기입 동작을 보장할 수 있으며, 호스트로부터 수신한 기입 요청(write request)에 대한 기입 레이턴시(write latency)를 개선할 수 있다.
한편, 도 11a 내지 도 11f에 도시된 바에 의하면, 본 발명의 예시적인 실시 예에 따른 메모리 컨트롤러의 동작 방법은 호스트(2000)로부터 수신된 제1 데이터 및 희생 블록에 저장되어 있는 제2 데이터에 기초하여 제3 데이터를 생성한다. 일 실시 예에서, 제3 데이터는 제1 데이터에 기초하여 제2 데이터를 갱신한 데이터일 수 있다. 다른 실시 예에서, 제3 데이터는 제1 데이터와 제2 데이터 중 공통으로 중복되는 데이터를 삭제한 데이터일 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다..
단계(S610)에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 희생 블록의 제1 데이터를 판독한다. 상기 제1 데이터는 메모리 장치(1100)에 이미 기입되어 있는 데이터로서 가비지 컬렉션(Garbage Collection) 동작의 대상인 희생 블록(Victim block)에 저장되어 있는 유효 페이지 데이터(valid page data)일 수 있다. 판독된 제1 데이터는 버퍼 메모리(1220)에 임시 저장될 수 있다.
단계(S620)에서, 메모리 컨트롤러(1200)는 호스트(2000)로부터 제2 데이터를 수신한다. 상기 제2 데이터는 호스트(2000)의 기입 요청(write request)과 함께 수신되는 데이터로서, 메모리 장치(1100)에 기입될 데이터일 수 있다. 수신된 제2 데이터는 버퍼 메모리(1220)에 임시 저장될 수 있다.
단계(S630)에서, 제1 데이터와 제2 데이터에 기초하여 "기입 데이터"를 생성한다. 상기 "기입 데이터"는 단순히 제1 데이터와 제2 데이터를 포함하는 데이터일 수 있다. 상기 "기입 데이터"가 단순히 제1 데이터와 제2 데이터를 포함하는 경우의 예시에 대해서는 도 6a 내지 도 6e 및 도 9a 내지 도 9f를 참조하여 설명한 바 있다.
제1 데이터와 제2 데이터가 일부 중복되는 경우, 또는 제1 데이터의 일부가 제2 데이터의 일부를 갱신하기 위한 데이터인 경우, 기입 데이터는 제1 데이터와 제2 데이터를 변경 또는 수정하여 생성된 데이터일 수 있다. 예를 들어, 제1 데이터와 제2 데이터가 부분적으로 동일한 내용을 포함하는 경우, 상기 기입 데이터는 상기 제1 데이터와 상기 제2 데이터를 포함하되, 중복되는 내용을 삭제한 데이터일 수 있다. 상기 기입 데이터가 제1 데이터 또는 제2 데이터를 변경하여 생성된 데이터인 경우의 예시에 대해서는 도 11d를 참조하여 설명한 바 있다.
단계(S640)에서, 생성된 상기 기입 데이터를 목표 블록(target block)에 기입한다. 상기 목표 블록(target block)은 가비지 컬렉션(Garbage Collection) 동작에서 유효 페이지 데이터의 이주(migration) 목적지가 되는 메모리 블록으로서, 자유 블록(Free block)이 상기 목표 블록으로 선택될 수 있다. 부수적으로, 메모리 컨트롤러는 유효 페이지 데이터를 목표 블록으로 기입한 이후에 상기 유효 페이지의 물리 데이터를 업데이트 하도록 맵핑 테이블을 수정할 수 있다.
단계(S650)에서, 희생 블록을 소거한다. 희생 블록에 저장되어 있던 유효 페이지 데이터, 즉 제1 데이터가 목표 블록에 기입되었으므로 희생 블록에 더 이상 유효 페이지는 존재하지 않고 무효 페이지만이 존재한다. 이에 따라, 희생 블록을 소거 함으로써 자유 블록을 확보할 수 있다.
도 10 및 도 12를 비교하면, 도 10의 실시 예에서는 먼저 호스트로부터 제1 데이터를 수신(S510)한 후에 희생 블록의 제2 데이터를 판독(S520)하는 반면, 도 12의 실시 예에서는 먼저 희생 블록의 제1 데이터를 판독(S610)한 후에 호스트로부터 제2 데이터를 수신(S620)한다는 점에서 차이가 있다. 도 10의 실시 예에 따르면, 호스트(2000)로부터 기입 요청 및 기입 데이터를 수신하기 이전에, 가비지 컬렉션의 대상이 되는 희생 블록을 선택하고, 선택된 희생 블록에 저장되어 있는 유효 페이지 데이터를 미리 판독하여 버퍼 메모리(1220)에 저장하여 놓는다는 점에서 차이가 있다. 도 12의 실시 예에 의하면, 호스트(2000)로부터 기입 요청 및 기입 데이터를 수신한 경우에는, 이미 버퍼 메모리에 저장되어 있는 유효 페이지 데이터와 호스트로부터 수신한 기입 데이터를 바로 메모리 장치(1100)의 목표 블록에 기입하면 된다. 이에 따라 호스트(2000)로부터 기입 요청을 받은 시점부터 기입 동작이 완료되기까지의 시간이 단축된다. 결과적으로, 메모리 시스템(1000)의 동작 속도가 향상될 수 있다.
도 13은 메모리 시스템의 또 다른 예시를 보여주는 블록도이다. 도 13을 참조하면, 메모리 시스템(1001)은 메모리 컨트롤러(1201) 및 제1 내지 제4 메모리 장치들(1101~1104)을 포함한다. 호스트(2001)와 메모리 컨트롤러(1201)는 도 1을 참조하여 설명되었으므로, 이에 대한 반복된 설명은 생략하기로 한다. 한편, FTL(1251) 또한 도 1을 참조하여 설명한 FTL(1250)과 실질적으로 동일할 수 있다.
제1 내지 제4 메모리 장치들(1101~1104) 각각은 도 1 및 도 3을 참조하여 설명된 메모리 장치(1100)일 수 있다. 제1 내지 제4 메모리 장치들(1101~1104) 각각은 제1 내지 제4 채널들(CH1~CH4) 각각을 통해 메모리 컨트롤러(1201)와 연결되고, 메모리 컨트롤러(1201)의 제어에 따라 독립적으로 동작할 수 있다. 예를 들어, 복수의 메모리 장치들(1101~1104)은 각각 서로 다른 데이터를 동시에 프로그램할 수 있다. 예시적으로, 복수의 메모리 장치들(1101~1104) 각각은 별개의 칩으로 구성되고, 복수의 메모리 장치들(1101~1104)은 멀티-칩 패키지(MCP; multi-chip package)로 제공될 수 있다.
예시적으로, 메모리 시스템(1001)은 제1 내지 제4 메모리 장치들(1101~1104) 이외에 다른 메모리 장치들을 더 포함할 수도 있다.
도 13에 도시된 메모리 컨트롤러(1201) 또한 제1 내지 제4 메모리 장치들(1101~1104)의 가비지 컬렉션 동작을 호스트(2001)로부터 수신한 데이터의 기입 동작과 함께 수행하도록, 제1 내지 제4 메모리 장치들(1101~1104)의 동작을 제어할 수 있다. 결과적으로, 메모리 시스템(1001)의 연속적인 기입 동작을 보장할 수 있으며, 호스트(2001)로부터 수신한 기입 요청(write request)에 대한 기입 레이턴시(write latency)를 개선할 수 있다.
도 14는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 3000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(3000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램 할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 15는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 4000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(4000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(4000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 16은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(5000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(5000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(5000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 17은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 7000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(7000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 6000)의 프로토콜에 따라 호스트(6000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(6000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(7000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(6000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 셀 어레이 110: 메모리 블록
200: 주변 회로 210: 전압 생성 회로
220: 로우 디코더 230: 페이지 버퍼 그룹
240: 컬럼 디코더 250: 입출력 회로
260: 센싱 회로 300: 제어 로직
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1210: 프로세서
1220: 버퍼 메모리 1230: ROM
1250: Flash Translation Layer 1260: 호스트 인터페이스
1270: 버퍼 관리부 1280: 메모리 인터페이스

Claims (19)

  1. 메모리 장치의 동작을 제어하는 메모리 컨트롤러로서:
    호스트로부터 수신되는 제1 데이터 및 상기 메모리 장치의 희생 블록(victim block)으로부터 수신되는 제2 데이터를 저장하는 버퍼 메모리; 및
    상기 제1 데이터 및 제2 데이터를 기초로 제3 데이터를 생성하고, 상기 제3 데이터를 프로그램 하는 기입 커맨드(write command)를 생성하는 프로세서를 포함하는, 메모리 컨트롤러.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 프로세서는,
    상기 제1 데이터를 상기 버퍼 메모리에 저장하고, 상기 메모리 장치의 희생 블록을 선택하며, 상기 희생 블록에 저장된 유효 페이지 데이터를 판독하기 위한 판독 커맨드(read command)를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 판독 커맨드에 대응하는 데이터는 상기 제2 데이터인 것을 특징으로 하는, 메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 프로세서는, 상기 제2 데이터를 상기 버퍼 메모리에 저장한 이후에 상기 제3 데이터를 상기 메모리 장치에 프로그램 하기 위한 상기 기입 커맨드(write command)를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 제3 데이터는,
    상기 제1 데이터 및 상기 제2 데이터를 비교함으로써 생성되는 것을 특징으로 하는, 메모리 컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 제3 데이터는 상기 제1 데이터에 기초하여 상기 제2 데이터를 갱신한 데이터를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 제3 데이터는 상기 제1 데이터 및 상기 제2 데이터를 포함하되, 상기 제1 데이터 및 상기 제2 데이터에 공통으로 중복되는 데이터를 삭제한 데이터를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 프로세서는,
    주기적으로 상기 메모리 장치를 모니터링하여 상기 메모리 장치에 대한 가비지 컬렉션이 필요한지 여부를 판별하고, 상기 메모리 장치에 대한 가비지 컬렉션이 필요한 경우 상기 제2 데이터를 상기 버퍼 메모리에 저장하는 것을 특징으로 하는, 메모리 컨트롤러.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서, 상기 제2 데이터가 상기 버퍼 메모리에 저장된 상태에서 상기 호스트로부터 기입 요청(write request) 및 상기 제1 데이터를 수신하는 경우,
    상기 프로세서는 상기 제3 데이터를 상기 메모리 장치에 프로그램 하기 위한 상기 기입 커맨드(write command)를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 프로세서는,
    상기 제1 데이터 및 상기 제2 데이터를 비교함으로써 상기 제3 데이터를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  12. 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서,
    상기 메모리 장치에 기입될 제1 데이터를 호스트로부터 수신하는 단계;
    상기 제1 데이터의 수신에 응답하여, 상기 메모리 장치의 희생 블록에 기입되어 있는 제2 데이터를 판독하도록 상기 메모리 장치를 제어하는 단계; 및
    상기 제1 및 제2 데이터에 기초하여 생성된 제3 데이터를 상기 메모리 장치의 목표 블록에 기입하도록 상기 메모리 장치를 제어하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 희생 블록을 소거하도록 상기 메모리 장치를 제어하는 단계를 더 포함하는, 메모리 컨트롤러의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 메모리 장치의 희생 블록에 기입되어 있는 제2 데이터를 판독하도록 상기 메모리 장치를 제어하는 단계는:
    상기 메모리 장치의 메모리 블록들에 기입되어 있는 유효 페이지 및 무효 페이지를 참조하여, 무효 페이지의 개수가 미리 결정된 기준값보다 큰 적어도 하나의 메모리 블록을 희생 블록으로 선택하는 단계;
    상기 희생 블록에 포함된 유효 페이지 데이터를 판독하기 위한 판독 커맨드를 생성하는 단계;
    상기 판독 커맨드를 상기 메모리 장치로 전달하는 단계; 및
    상기 판독 커맨드에 대응하는 상기 제2 데이터를 수신하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 제3 데이터는 상기 제1 및 제2 데이터를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서, 상기 제3 데이터는 상기 제1 데이터에 기초하여 상기 제2 데이터를 갱신한 데이터를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  17. 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서,
    상기 메모리 장치를 모니터링 하여 가비지 컬렉션(garbage collection)이 필요한지 여부를 판단하는 단계;
    상기 메모리 장치의 가비지 컬렉션이 필요한 것으로 판단되는 경우, 상기 메모리 장치의 희생 블록을 선택하는 단계;
    상기 희생 블록에 저장된 제1 데이터를 판독하도록 상기 메모리 장치를 제어하는 단계;
    상기 메모리 장치에 기입될 제2 데이터를 호스트로부터 수신하는 단계; 및
    상기 제1 및 제2 데이터에 기초하여 생성된 제3 데이터를 상기 메모리 장치의 목표 블록에 기입하도록 상기 메모리 장치를 제어하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 메모리 장치의 가비지 컬렉션이 필요한지 여부를 판단하는 단계에서는,
    상기 메모리 장치에 포함된 자유 블록(free block)의 개수가 미리 결정된 기준값 이하로 떨어지는지 여부를 판별하고, 상기 자유 블록의 개수가 미리 결정된 기준값 이하로 떨어지는 경우 상기 메모리 장치의 가비지 컬렉션이 필요한 것으로 판단하고, 상기 자유 블록의 개수가 미리 결정된 기준값 이하로 떨어지지 않는 경우 상기 메모리 장치의 가비지 컬렉션이 필요하지 않은 것으로 판단하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 메모리 장치의 희생 블록을 선택하는 단계에서는,
    상기 메모리 장치의 메모리 블록들에 기입되어 있는 유효 페이지 및 무효 페이지를 참조하여, 무효 페이지의 개수가 미리 결정된 기준값보다 큰 적어도 하나의 메모리 블록을 희생 블록으로 선택하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
KR1020180008983A 2018-01-24 2018-01-24 메모리 컨트롤러 및 그 동작 방법 KR102516539B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180008983A KR102516539B1 (ko) 2018-01-24 2018-01-24 메모리 컨트롤러 및 그 동작 방법
US16/119,687 US11029854B2 (en) 2018-01-24 2018-08-31 Memory controller for concurrently writing host data and garbage collected data and operating method thereof
CN201811107452.4A CN110069427B (zh) 2018-01-24 2018-09-21 存储器控制器以及存储器控制器的操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180008983A KR102516539B1 (ko) 2018-01-24 2018-01-24 메모리 컨트롤러 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20190090287A KR20190090287A (ko) 2019-08-01
KR102516539B1 true KR102516539B1 (ko) 2023-04-03

Family

ID=67298651

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180008983A KR102516539B1 (ko) 2018-01-24 2018-01-24 메모리 컨트롤러 및 그 동작 방법

Country Status (3)

Country Link
US (1) US11029854B2 (ko)
KR (1) KR102516539B1 (ko)
CN (1) CN110069427B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210103228A (ko) * 2020-02-13 2021-08-23 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR20220082509A (ko) * 2020-12-10 2022-06-17 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8473669B2 (en) 2009-12-07 2013-06-25 Sandisk Technologies Inc. Method and system for concurrent background and foreground operations in a non-volatile memory array
KR101774496B1 (ko) * 2010-12-08 2017-09-05 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 장치들, 및 이의 동작 방법
US9436595B1 (en) * 2013-03-15 2016-09-06 Google Inc. Use of application data and garbage-collected data to improve write efficiency of a data storage device
KR20160078611A (ko) 2014-12-24 2016-07-05 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
US10235057B2 (en) * 2015-09-04 2019-03-19 Western Digital Technologies, Inc. Operating parameters for flash memory devices
KR20170050953A (ko) * 2015-11-02 2017-05-11 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법

Also Published As

Publication number Publication date
US11029854B2 (en) 2021-06-08
CN110069427A (zh) 2019-07-30
KR20190090287A (ko) 2019-08-01
CN110069427B (zh) 2023-05-16
US20190227715A1 (en) 2019-07-25

Similar Documents

Publication Publication Date Title
US11068408B2 (en) Memory system and operating method thereof
CN107179996B (zh) 数据存储装置和其操作方法
US10304539B2 (en) Method of performing a write operation based on an idle time
KR102536637B1 (ko) 메모리 컨트롤러 및 그 동작 방법
US11294814B2 (en) Memory system having a memory controller and a memory device having a page buffer
US20210072922A1 (en) Storage device and operating method thereof
US11543986B2 (en) Electronic system including host, memory controller and memory device and method of operating the same
US11468119B2 (en) Memory system and method of operating the same
KR20190023433A (ko) 메모리 시스템 및 그것의 동작 방법
US11442664B2 (en) Memory system and method of operating the same
KR102537373B1 (ko) 메모리 시스템에서의 데이터 전달 방법 및 장치
KR20190043860A (ko) 메모리 시스템 및 이의 동작 방법
US11288202B2 (en) Memory controller and method of operating the same
US11422739B2 (en) Memory controller and method of operating the same
US20190258593A1 (en) Memory controller and operating method thereof
KR102516539B1 (ko) 메모리 컨트롤러 및 그 동작 방법
KR20190108788A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
US20200201563A1 (en) Data storage device and method of operating the same
EP3955102B1 (en) Storage system performing overwrite, host system controlling storage system, and operating method for storage system
US11593023B2 (en) Memory controller and method of operating the same
US20210232343A1 (en) Memory controller, memory system, and operating method thereof
KR20190112546A (ko) 메모리 시스템 및 그것의 동작 방법
KR20190105869A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20190107504A (ko) 메모리 컨트롤러 및 그 동작 방법
US11941294B2 (en) Memory controller for controlling suspension of operation and method of operating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant