KR102537373B1 - 메모리 시스템에서의 데이터 전달 방법 및 장치 - Google Patents

메모리 시스템에서의 데이터 전달 방법 및 장치 Download PDF

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Abstract

본 기술은 복수의 플래인(plane)을 각각 포함하고 데이터를 저장하는 적어도 하나의 메모리 장치, 및 적어도 하나의 메모리 장치와 복수의 채널(channel)과 복수의 웨이(way)를 통해 연결되어 데이터의 읽기 혹은 쓰기 동작을 수행하는 컨트롤러를 포함하고, 복수의 플래인은 각각 복수의 블록(block)을 포함하고, 복수의 블록은 각각 복수의 멀티레벨(multi-level) 셀(cell)을 포함하며, 컨트롤러는 복수의 채널의 제1순서, 복수의 플래인의 제2순서, 복수의 웨이의 제3순서 및 멀티레벨의 비트의 제4순서에 대응하여 상기 데이터의 전달 순서를 설정하는 맵핑부를 포함하는 메모리 시스템을 제공한다.

Description

메모리 시스템에서의 데이터 전달 방법 및 장치{APPARATUS AND METHOD FOR TRANSFERING DATA IN MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 복수의 채널 또는 복수의 웨이를 가지는 메모리 시스템에서의 데이터 전달 방법 및 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예들은, 메모리 시스템의 복잡도 및 성능 저하를 최소화하며, 메모리 장치의 사용 효율을 최대화하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법을 제공한다.
또한, 본 발명은 대용량의 데이터를 저장할 수 있는 메모리 시스템에 포함된 복수의 채널(channel) 또는 복수의 웨이(way)를 통해, 메모리 시스템 내 컨트롤러 혹은 메모리 시스템과 연동하는 호스트와 메모리 시스템 내 적어도 하나의 메모리 장치 사이의 데이터 전달을 보다 빠르게 하면서 데이터 전달에 따른 노이즈, 간섭을 줄일 수 있는 방법과 장치를 제공할 수 있다.
또한, 본 발명은 메모리 시스템 혹은 호스트에 포함되어, 메모리 시스템 내에서 복수의 데이터 경로를 이용하여 간섭을 줄이며 빠르게 데이터를 전달할 수 있는 방법 및 장치를 제공할 뿐만 아니라 대용량 데이터의 읽고 쓰는 시간을 줄이는 방법 혹은 장치를 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명은 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법 및 동작을 확인하는 방법을 제공한다.
본 발명의 실시 예들에 따른 메모리 시스템은 복수의 플래인(plane)을 각각 포함하고 데이터를 저장하는 적어도 하나의 메모리 장치; 및 상기 적어도 하나의 메모리 장치와 복수의 채널(channel)과 복수의 웨이(way)를 통해 연결되어 상기 데이터의 읽기 혹은 쓰기 동작을 수행하는 컨트롤러를 포함하고, 상기 복수의 플래인은 각각 복수의 블록(block)을 포함하고, 상기 복수의 블록은 각각 복수의 멀티레벨(multi-level) 셀(cell)을 포함하며, 상기 컨트롤러는 상기 복수의 채널의 제1순서, 상기 복수의 플래인의 제2순서, 상기 복수의 웨이의 제3순서 및 상기 멀티레벨의 비트의 제4순서에 대응하여 상기 데이터의 전달 순서를 설정하는 맵핑부를 포함할 수 있다.
또한, 상기 컨트롤러는 상기 복수의 플래인 중 기 설정된 개수를 하나의 논리 단위로 설정하고, 상기 하나의 논리 단위로 상기 읽기 동작 혹은 상기 쓰기 동작이 수행될 수 있다.
또한, 상기 맵핑부는 상기 하나의 논리 단위 내에서 상기 제1순서, 상기 제2순서, 상기 제3순서 및 상기 제4순서에 대응하는 상기 데이터의 전달 순서를 순차적으로 결정할 수 있다.
또한, 상기 적어도 하나의 메모리 장치는 상기 하나의 논리 단위의 크기에 대응하는 데이터를 임시 저장하는 제1버퍼를 포함하고, 상기 컨트롤러는 상기 제1버퍼보다 더 많은 데이터를 임시 저장하는 제2버퍼를 포함할 수 있다.
또한, 상기 맵핑부는 상기 제2순서에 의한 데이터의 전달이 이루어진 후 상기 제1순서를 변경할 수 있다.
또한, 상기 맵핑부는 상기 제1순서에 의한 데이터의 전달이 이루어진 후 상기 제3순서를 변경하고, 상기 제3순서에 의한 데이터의 전달이 이루어진 후 상기 제4순서를 변경할 수 있다.
또한, 상기 맵핑부는 상기 제1순서에 의한 데이터의 전달이 이루어진 후 상기 제4순서를 변경하고, 상기 제4순서에 의한 데이터의 전달이 이루어진 후 상기 제3순서를 변경할 수 있다.
또한, 상기 맵핑부는 상기 제1순서에 의한 데이터의 전달이 이루어진 후 상기 제2순서를 변경할 수 있다.
또한, 상기 맵핑부는 상기 제2순서에 의한 데이터의 전달이 이루어진 후 상기 제3순서를 변경하고, 상기 제3순서에 의한 데이터의 전달이 이루어진 후 상기 제4순서를 변경할 수 있다.
또한, 상기 맵핑부는 상기 제2순서에 의한 데이터의 전달이 이루어진 후 상기 제4순서를 변경하고, 상기 제4순서에 의한 데이터의 전달이 이루어진 후 상기 제3순서를 변경할 수 있다.
또한, 상기 맵핑부는 컨트롤러 인터페이스에 위치할 수 있다.
또한, 상기 맵핑부는 호스트 인터페이스에 위치할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은, 복수의 플래인(plane)을 각각 포함하고 데이터를 저장하는 적어도 하나의 메모리 장치와 상기 적어도 하나의 메모리 장치와 복수의 채널(channel)과 복수의 웨이(way)를 통해 연결되어 상기 데이터의 읽기 혹은 쓰기 동작을 수행하는 컨트롤러를 포함하고, 상기 복수의 플래인은 각각 복수의 블록(block)을 포함하고, 상기 복수의 블록은 각각 복수의 멀티레벨(multi-level) 셀(cell)을 포함하며, 상기 복수의 멀티-레벨 셀에 데이터를 저장하는 메모리 시스템에서, 상기 복수의 채널의 제1순서, 상기 복수의 플래인의 제2순서, 상기 복수의 웨이의 제3순서 및 상기 멀티레벨의 비트의 제4순서에 대응하여, 상기 컨트롤러가 데이터를 전달하는 단계를 포함할 수 있다.
또한, 상기 데이터를 전달하는 단계는 상기 복수의 플래인 중 기 설정된 개수를 하나의 논리 단위로 설정하는 단계; 및 상기 하나의 논리 단위로 상기 읽기 동작 혹은 상기 쓰기 동작을 수행하는 단계를 포함할 수 있다.
또한, 상기 하나의 논리 단위 내에서 상기 제1순서, 상기 제2순서, 상기 제3순서 및 상기 제4순서에 대응하는 상기 데이터의 전달 순서가 순차적으로 결정될 수 있다.
또한, 상기 데이터의 전달 순서는 상기 제2순서에 의한 데이터의 전달이 이루어진 후 상기 제1순서를 변경할 수 있다.
또한, 상기 데이터의 전달 순서는 상기 제1순서에 의한 데이터의 전달이 이루어진 후 상기 제2순서를 변경할 수 있다.
또한, 상기 데이터의 전달 순서는 상기 제2순서에 의한 데이터의 전달이 이루어진 후 상기 제3순서를 변경하고, 상기 제3순서에 의한 데이터의 전달이 이루어진 후 상기 제4순서를 변경할 수 있다.
또한, 상기 데이터의 전달 순서는 상기 제2순서에 의한 데이터의 전달이 이루어진 후 상기 제4순서를 변경하고, 상기 제4순서에 의한 데이터의 전달이 이루어진 후 상기 제3순서를 변경할 수 있다.
또한, 상기 하나의 논리 단위로부터 혹은 상기 하나의 논리 단위로 전달하는 데이터의 크기에 대응하여 상기 제1순서, 상기 제2순서, 상기 제3순서 및 상기 제4순서에 대응하는 상기 데이터의 전달 순서가 변경될 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들에 따른, 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법 및 동작을 확인하는 방법은 메모리 시스템 내 포함된 복수의 채널 또는 복수의 웨이를 통해 메모리 시스템 내 데이터를 병렬 전송하는 방법과 장치를 제공하여, 데이터 전송 효율을 높일 수 있다.
또한, 본 발명은 메모리 시스템 내 데이터 전송을 빠르고 효과적으로 수행할 수 있어, 메모리 장치 내 셀에 데이터를 쓰거나 셀에 저장된 데이터를 읽는 동작을 위한 윈도우를 확보하기에 용이할 수 있고, 메모리 시스템 내 데이터의 전송 과정에 신뢰성을 높일 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한다.
도 5 내지 도 6은 본 발명의 실시 예에 따른 메모리 시스템에서 복수의 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우의 일 예를 개략적으로 설명한다.
도 7은 메모리 시스템의 예를 설명한다.
도 8은 메모리 장치의 일 예를 설명한다.
도 9a 및 도 9b는 맵핑부를 설명한다.
도 10 내지 도14는 컨트롤러에서 메모리 장치로 데이터를 전달하는 제1 내지 제5 방법을 설명한다.
도 15 내지 도 16은 도 10 내지 도 14에서 설명한 제1 내지 제5 방법이 가지는 효과를 비교하여 설명한다.
도 17은 메모리 시스템 내 데이터 전달을 위한 동작 방법을 설명한다.
도 18 내지 도 26은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명하며, 복수의 메모리 블록들(152,154,156)을 각각 포함하는 복수의 플래인들, 복수의 플래인들을 각각 포함하는 복수의 메모리 다이들, 및 복수의 메모리 다이들을 포함하는 메모리 장치(150)에 대해서는, 이하 도 6에서 보다 구체적으로 설명할 것임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
또한, 본 발명의 실시 예에 따른 메모리 시스템에서는, 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 복수의 커맨드 동작들, 예컨대 복수의 라이트 커맨드들에 해당하는 복수의 프로그램 동작들, 복수의 리드 커맨드들에 해당하는 복수의 리드 동작들, 및 복수의 이레이즈 커맨드들에 해당하는 복수의 이레이즈 동작들을 메모리 장치(150)에서 수행할 경우, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널(channel)들(또는 웨이(way)들)에서, 최상(best)의 채널들(또는 웨이들)을 결정한 후, 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 커맨드들 해당하는 메모리 다이들로 전송하며, 또한 커맨드들에 해당하는 커맨드 동작들을 수행한 메모리 다이들로부터 커맨드 동작들의 수행 결과들을, 최상의 채널들(또는 웨이들)을 통해, 수신한 후, 커맨드 동작들의 수행 결과들을 호스트(120)로 제공한다. 특히, 본 발명의 실시 예에 따른 메모리 시스템에서는, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 메모리 장치(150)의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 전송 채널들(또는 전송 웨이들)을 결정하며, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 메모리 다이들로 전송한다. 또한, 본 발명의 실시 예에 따른 메모리 시스템에서는, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 커맨드 동작들을 메모리 장치(150)의 메모리 다이들에서 수행한 후, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 채널들(또는 웨이들)의 상태에 상응한 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들에 대한 수행 결과들을, 메모리 장치(150)의 메모리 다이들로부터 수신하며, 메모리 장치(150)의 메모리 다이들로부터 수신된 수행 결과들을, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답으로, 호스트(102)로 제공한다.
여기서, 컨트롤러(130)는, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인, 예컨대 채널들(또는 웨이들)의 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등을 확인한 후, 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을, 해당하는 메모리 다이들로 전송, 다시 말해 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들의 수행을, 해당하는 메모리 다이들로 요청한다. 또한, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통한 커맨드 동작들의 수행 요청에 상응하여, 해당하는 메모리 다이들로부터 커맨드 동작들의 수행 결과들을 수신하며, 이때 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들), 다시 말해 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들의 수행 결과들을 수신한다. 그리고, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송되는 커맨드들의 디스크립터(descriptor)와, 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신되는 수행 결과들의 디스크립터 간을, 매칭(matching)한 후, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 호스트(102)로 제공한다.
여기서, 커맨드들의 디스크립터에는, 커맨드들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들 또는 리드 커맨드들에 해당하는 데이터의 어드레스(일 예로, 데이터의 논리적 페이지 번호) 또는 데이터가 저장된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 또한, 수행 결과들의 디스크립터에는, 수행 결과들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들에 해당하는 프로그램 동작들의 데이터 또는 리드 커맨드들에 해당하는 리드 동작들의 데이터에 대한 어드레스(일 예로, 데이터에 대한 논리적 페이지 번호) 또는 프로그램 동작들 또는 리드 동작들이 수행된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드 동작들이 요청된 채널들(또는 웨이들), 다시 말해 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 아울러, 커맨드들의 디스크립터 및 수행 결과들의 디스크립터에 포함된 정보들, 예컨대 데이터 정보, 위치 정보, 또는 채널들(또는 웨이들)의 지시 정보는, 컨텍스트(context) 형태 또는 태그(tag) 형태로, 디스크립터에 포함될 수 있다.
즉, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 호스트(102)로부터 수신되는 복수의 커맨드들, 및 커맨드들에 해당하는 복수의 커맨드 동작들의 수행 결과들을, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 최상의 채널들(또는 웨이들)을 통해, 송수신한다. 특히, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)의 상태에 상응하여, 커맨드들이 메모리 장치(150)의 메모리 다이들로 전송되는 전송 채널들(또는 전송 웨이들)과, 커맨드 동작들의 수행 결과들이 메모리 장치(150)의 메모리 다이들로부터 수신되는 수신 채널들(또는 수신 웨이들)을, 각각 독립적으로 관리한다. 예컨대, 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)의 상태에 상응하여, 복수의 채널들(또는 웨이들)에서, 제1커맨드가 전송되는 전송 채널(또는 전송 웨이)과, 제1커맨드에 해당하는 제1커맨드 동작의 수행 결과가 수신되는 수신 채널(또는 수신 웨이)을, 각각 독립적인 최상의 채널들(또는 웨이들)로 결정, 일 예로 전송 채널(또는 전송 웨이)을 제1최상의 채널(또는 웨이)로 결정하고, 수신 채널(또는 수신 웨이)을 제1최상의 채널(또는 웨이)로 결정하거나 제2최상의 채널(또는 웨이)로 결정한 후, 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 제1커맨드의 전송과, 제1커맨드 동작의 수행 결과의 수신을, 각각 수행한다.
그러므로, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)을 보다 효율적으로 사용하며, 특히 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 각각 송수신함으로써, 메모리 시스템(110)의 동작 성능을 보다 향상시킬 수 있다. 여기서, 후술할 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)의 메모리 장치(150)에 포함된 메모리 다이들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 송수신하는 경우를 일 예로 하여 설명하지만, 컨트롤러(130) 및 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들을 각각의 메모리 시스템들에서 수행한 이후의 수행 결과들을, 송수신하는 경우에도 동일하게 적용될 수 있다. 그리고, 본 발명의 실시 예에 따른 메모리 시스템에서 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 복수의 커맨드들의 전송, 복수의 커맨드들에 해당하는 커맨드 동작들의 수행, 및 커맨드 동작들에 대한 수행 결과들의 전송을, 처리함에 대해서는, 이하 도 5 내지 도 9b에서 보다 구체적으로 설명할 것이므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다. 그러면 이하에서는, 도 5 내지 도 9b를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치로의 데이터 처리, 특히 호스트(102)로부터 복수의 커맨드들을 수신하여 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우에 대해서 보다 구체적으로 설명하기로 한다.
도 5 내지 도 8은 본 발명의 실시 예에 따른 메모리 시스템에서 복수의 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우의 일 예를 개략적으로 설명하기 위한 도면이다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 도 1에 도시한 메모리 시스템(110)에서 호스트(102)로부터 복수의 커맨드들을 수신하여 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 복수의 라이트 커맨드(write command)들을 수신하여 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하거나, 호스트(102)로부터 복수의 리드 커맨드(read command)들을 수신하여 리드 커맨드들에 해당하는 리드 동작들을 수행, 호스트(102)로부터 수신된 복수의 이레이즈 커맨드(erase command)들을 수신하여 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행, 또는 호스트(102)로부터 복수의 라이트 커맨드들 및 복수의 리드 커맨드들을 함께 수신하여 라이트 커맨드들 및 리드 커맨드들에 해당하는 프로그램 동작들 및 리드 동작들을 수행할 경우를 일 예로 하여 보다 구체적으로 설명하기로 한다.
여기서, 본 발명의 실시 예에서는, 호스트(102)로부터 복수의 커맨드들을 수신하여, 호스트(102)로부터 수신된 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우, 호스트(102)로부터 수신된 복수의 커맨드들을, 컨트롤러(130)와 메모리 장치(150) 간, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들에 대한 복수의 채널(channel)들(또는 웨이(way)들)을 통해, 메모리 장치(150), 특히 메모리 장치(150)의 해당하는 메모리 다이들로 전송하며, 또한 메모리 장치(150)의 메모리 다이들에서 수행된 커맨드 동작들의 수행 결과들을, 복수의 채널들(또는 웨이들)을 통해 수신한 후, 호스트(102)로부터 수신된 커맨드들의 응답으로, 수행 결과들을 호스트(102)로 제공한다. 여기서, 본 발명의 실시 예에 따른 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)에 대한 상태를 확인한 후, 채널들 또는 웨이들의 상태에 상응하여, 복수의 채널들(또는 웨이들)에서, 각각 독립적으로 최상(best)의 채널들(또는 웨이들)을 결정하며, 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을 송수신한다.
즉, 본 발명의 실시 예에서는, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 복수의 메모리 다이들이 포함된 메모리 장치(150)에서의 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 채널들(또는 웨이들)을, 커맨드들의 전송 채널들(또는 전송 웨이들)로 결정하며, 또한 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들을 메모리 장치(150)의 메모리 다이들에서 수행할 경우, 채널들(또는 웨이들)의 상태에 상응하여 최상의 채널들(또는 웨이들)을, 커맨드 동작들에 대한 수행 결과들의 수신 채널들(또는 수신 웨이들)로 결정한다. 여기서, 본 발명의 실시 예에 따른 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)의 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등을 확인한 후, 채널들(또는 웨이들)의 상태에 따라, 복수의 채널들(또는 웨이들)에서 최상의 채널들(또는 웨이들)을, 커맨드들의 전송 채널들(또는 전송 웨이들)과, 수행 결과들의 수신 채널들(또는 수신 웨이들)로, 각각 독립적으로 결정한다. 예컨대, 컨트롤러(130)는, 복수의 채널들(또는 웨이들)에서 제1최상의 채널들(또는 웨이들)을, 호스트(102)로부터 수신된 제1커맨드들에 대한 전송 채널들(또는 전송 웨이들)로 결정하고, 제1최상의 채널들(또는 웨이들) 또는 제2최상의 채널들(또는 웨이들)을, 제1커맨드들에 해당하는 제1커맨드 동작들의 수행 결과들에 대한 수신 채널들(또는 수신 웨이들)로 결정하며, 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 제1커맨드들의 전송과, 제1커맨드 동작들의 수행 결과들의 수신을, 각각 수행한다.
그리고, 본 발명의 실시 예에 따른 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들과, 메모리 장치(150)로부터 수신되는 커맨드 동작들의 수행 결과들 간을 매칭(matching)한 후, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 호스트(102)로 제공한다. 이때, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송되는 커맨드들의 디스크립터(descriptor)와, 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신되는 수행 결과들의 디스크립터 간을, 매칭한 후, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 커맨드들에 대한 응답으로 호스트(102)로 제공한다. 여기서, 커맨드들의 디스크립터에는, 커맨드들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들 또는 리드 커맨드들에 해당하는 데이터의 어드레스(일 예로, 데이터의 논리적 페이지 번호) 또는 데이터가 저장된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 또한, 수행 결과들의 디스크립터에는, 수행 결과들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들에 해당하는 프로그램 동작들의 데이터 또는 리드 커맨드들에 해당하는 리드 동작들의 데이터에 대한 어드레스(일 예로, 데이터에 대한 논리적 페이지 번호) 또는 프로그램 동작들 또는 리드 동작들이 수행된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드 동작들이 요청된 채널들(또는 웨이들), 다시 말해 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 아울러, 커맨드들의 디스크립터 및 수행 결과들의 디스크립터에 포함된 정보들, 예컨대 데이터 정보, 위치 정보, 또는 채널들(또는 웨이들)의 지시 정보는, 컨텍스트(context) 형태 또는 태그(tag) 형태로, 디스크립터에 포함될 수 있다.
그러므로, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)을 보다 효율적으로 사용하며, 특히 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 각각 송수신함으로써, 메모리 시스템(110)의 동작 성능을 보다 향상시킬 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)의 메모리 장치(150)에 포함된 메모리 다이들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 송수신하는 경우를 일 예로 하여 설명하지만, 컨트롤러(130) 및 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들을 각각의 메모리 시스템들에서 수행한 이후의 수행 결과들을, 송수신하는 경우에도 동일하게 적용될 수 있다.
다시 말해, 본 발명의 실시 예에서는, 컨트롤러(130)와 메모리 장치(150)를 포함한 메모리 시스템(110)이 복수개가 존재하는 데이터 처리 시스템에서, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 복수의 커맨드들에 해당하는 커맨드 동작들이, 컨트롤러(130)와 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서 수행되도록, 호스트(102)로부터 수신된 복수의 커맨드들을, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해 전송하며, 또한 복수의 메모리 시스템들에서의 커맨드 동작들의 수행 결과들을, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해 수신한다. 이때, 본 발명의 실시 예에서는, 복수의 메모리 시스템들에 대한 제어 및 관리 기능을 수행하는 임의의 메모리 시스템, 예컨대 마스터(master) 메모리 시스템이, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)에서, 최상의 전송 채널들(또는 전송 웨이들)과 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한 후, 최상의 전송 채널들(또는 전송 웨이들)과 수신 채널들(또는 수신 웨이들)을 통해, 복수의 커맨드들과 커맨드 동작들의 수행 결과들을, 각각 송수신한다.
여기서, 본 발명의 실시 예에서는, 복수의 메모리 시스템들의 정보에 상응하여, 복수의 메모리 시스템들에서 제1메모리 시스템을 마스터 메모리 시스템으로 결정하거나, 또는 복수의 메모리 시스템들 간 경쟁(contention)을 통해 제1메모리 시스템을 마스터 메모리 시스템으로 결정한 후, 나머지 메모리 시스템들을 슬레이브(slave) 메모리 시스템들로 결정한다. 또한, 본 발명의 실시 예에서는, 마스터 메모리 시스템의 컨트롤러가, 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 채널들(또는 웨이들)을, 각각 독립적으로 전송 채널들(또는 전송 웨이들)과 수신 채널들(또는 수신 웨이들)로 결정한다. 그리고, 본 발명의 실시 예에서는, 마스터 메모리 시스템의 컨트롤러가, 호스트(102)로부터 수신된 복수의 커맨드들을, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 복수의 메모리 시스템들에서 해당하는 메모리 시스템들로 전송하고, 복수의 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 복수의 메모리 시스템들에서 해당하는 메모리 시스템들로부터 수신하며, 커맨드 동작들의 수행 결과들을, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답으로 호스트(102)로 제공한다. 여기서, 본 발명의 실시 예에서는, 마스터 메모리 시스템을, 메모리 시스템들의 정보에 따라 또는 메모리 시스템들 간의 경쟁을 통해, 제1메모리 시스템에서 다른 나머지 메모리 시스템들로 변경, 다시 말해 슬레이브 메모리 시스템들에서의 제2메모리 시스템으로, 동적으로 변경할 수 있으며, 제2메모리 시스템이 마스터 메모리 시스템이 될 경우, 제1메모리 시스템은 슬레이브 메모리 시스템이 된다.
즉, 본 발명의 실시 예에서는, 전술한 바와 같이, 메모리 시스템(110)에 포함된 컨트롤러(130)가, 메모리 시스템(110)의 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들), 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 컨트롤러(130) 간 채널들(또는 웨이들)의 상태를 확인하거나, 또는 복수의 메모리 시스템들에서 임의의 메모리 시스템, 예컨대 마스터 메모리 시스템의 컨트롤러가, 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들), 특히 마스터 메모리 시스템과 나머지 메모리 시스템들, 예컨대 마스터 메모리 시스템과 슬레이브 메모리 시스템들 간 채널들(또는 웨이들)의 상태를 확인한다. 다시 말해, 본 발명의 실시 예에서는, 메모리 장치(150)의 메모리 다이들에 대한 복수의 채널들(또는 웨이들), 또는 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)이, 비지 상태, 레디 상태, 액티브 상태, 아이들 상태, 정상 상태, 비정상 상태 등인 지를 확인한다. 여기서, 본 발명의 실시 예에서는, 정상 상태에서 레디 상태 또는 아이들 상태의 채널들(또는 웨이들)을 최상의 채널들(또는 웨이들)로 결정할 수 있다. 특히, 본 발명의 실시 예에서는, 복수의 채널들(또는 웨이들)에서, 채널(또는 웨이)의 가용 용량이 정상 범위에 존재하거나 또는 채널(또는 웨이)의 동작 레벨이 정상 범위에 존재하는 채널들(또는 웨이들)을, 최상의 채널들로 결정한다. 여기서, 채널(또는 웨이)의 동작 레벨은, 각 채널들(또는 웨이들)에서의 동작 클럭, 파워 레벨, 전류/전압 레벨, 동작 타이밍, 온도 레벨 등에 의해 결정될 수 있다.
아울러, 본 발명의 실시 예에서는, 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 라이트 데이터를, 컨트롤러(130)의 메모리(144)에 포함된 버퍼(buffer)/캐시(cache)에 저장한 후, 버퍼/캐시에 저장된 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 프로그램하여 저장, 다시 말해 프로그램 동작들을 수행하며, 또한 메모리 장치(150)로의 프로그램 동작들에 상응하여 맵 데이터를 업데이트한 후, 업데이트된 맵 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 저장할 경우, 즉 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 프로그램 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 그리고, 본 발명의 실시 예에서는, 메모리 장치(150)에 저장된 데이터에 대해, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 리드 커맨드들에 해당하는 데이터의 맵 데이터를 확인하여, 메모리 장치(150)로부터 리드 커맨드들에 해당하는 데이터를 리드하며, 리드된 데이터를 컨트롤러(130)의 메모리(144)에 포함된 버퍼/캐시에 저장한 후, 버퍼/캐시에 저장된 데이터를 호스트(102)로부터 제공할 경우, 즉 호스트(102)로부터 수신된 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 또한, 본 발명의 실시 예에서는, 메모리 장치(150)에 포함된 메모리 블록들에 대해, 호스트(102)로부터 복수의 이레이즈 커맨드들을 수신할 경우, 이레이즈 커맨드들에 해당하는 메모리 블록들을 확인한 후, 확인한 메모리 블록들에 저장된 데이터를 이레이즈하며, 이레이즈된 데이터에 상응하여 맵 데이터를 업데이트한 후, 업데이트된 맵 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 저장할 경우, 즉 호스트(102)로부터 수신된 복수의 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 아울러, 본 발명의 실시 예에서는, 아울러, 본 발명의 실시 예에서는, 전술한 호스트(102)로부터 복수의 라이트 커맨드들과 복수의 리드 커맨드들 및 복수의 이레이즈 커맨드들을 수신하여, 복수의 프로그램 동작들과 리드 동작들 및 이레이즈 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다.
또한, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)에서의 커맨드 동작들을, 컨트롤러(130)가 수행하는 것을 일 예로 하여 설명하지만, 전술한 바와 같이, 컨트롤러(130)에 포함된 프로세서(134)가, 예컨대 FTL을 통해, 수행할 수도 있다. 예컨대, 본 발명의 실시 예에서는, 컨트롤러(130)가, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터(user data) 및 메타 데이터(meta data)를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들에 프로그램하여 저장하거나, 호스트(102)로부터 수신된 리드 커맨드들에 해당하는 유저 데이터 및 메타 데이터를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들로부터 리드하여 호스트(102)에 제공하거나, 또는 호스트(102)로부터 수신된 이레이즈 커맨드들에 해당하는 유저 데이터 및 메타 데이터를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들에서 이레이즈한다.
여기서, 메타 데이터에는, 프로그램 동작에 상응하여, 메모리 블록들에 저장된 데이터에 대한 논리적/물리적(L2P: Logical to Physical) 정보(이하, '논리적(logical) 정보'라 칭하기로 함)가 포함된 제1맵 데이터, 및 물리적/논리적(P2L: Physical to Logical) 정보(이하, '물리적(physical) 정보'라 칭하기로 함)가 포함된 제2맵 데이터가 포함되며, 또한 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 데이터에 대한 정보, 커맨드에 해당하는 커맨드 동작에 대한 정보, 커맨드 동작이 수행되는 메모리 장치(150)의 메모리 블록들에 대한 정보, 및 커맨드 동작에 상응한 맵 데이터 등에 대한 정보가 포함될 수 있다. 다시 말해, 메타 데이터에는, 호스트(102)로부터 수신된 커맨드에 해당하는 유저 데이터를 제외한 나머지 모든 정보들 및 데이터가 포함될 수 있다.
즉, 본 발명의 실시 예에서는, 컨트롤러(130)가 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 복수의 라이트 커맨드들을 수신할 경우, 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하며, 이때 라이트 커맨드들에 해당하는 유저 데이터를, 메모리 장치(150)의 메모리 블록들, 예컨대 메모리 블록들에서 이레이즈 동작이 수행된 빈(empty) 메모리 블록들, 오픈 메모리 블록(open memory block)들, 또는 프리 메모리 블록(free memory block)들에 라이트하여 저장하고, 또한 메모리 블록들에 저장된 유저 데이터에 대한 논리적 어드레스(logical address)와 물리적 어드레스(physical address) 간 매핑 정보, 즉 논리적 정보가 기록된 L2P 맵 테이블 또는 L2P 맵 리스트를 포함한 제1맵 데이터와, 유저 데이터가 저장된 메모리 블록들에 대한 물리적 어드레스와 논리적 어드레스 간 매핑 정보, 즉 물리적 정보가 기록된 P2L 맵 테이블 또는 P2L 맵 리스트를 포함한 제2맵 데이터를, 메모리 장치(150)의 메모리 블록들에서의 빈 메모리 블록들, 오픈 메모리 블록들, 또는 프리 메모리 블록들에 라이트하여 저장한다.
여기서, 컨트롤러(130)는, 호스트(102)로부터 라이트 커맨드들을 수신할 경우, 라이트 커맨드들에 해당하는 유저 데이터를 메모리 블록들에 라이트하여 저장하고, 메모리 블록들에 저장된 유저 데이터에 대한 제1맵 데이터와 제2맵 데이터 등을 포함하는 메타 데이터를 메모리 블록들에 저장한다. 특히, 컨트롤러(130)는, 유저 데이터의 데이터 세그먼트(data segment)들이 메모리 장치(150)의 메모리 블록들에 저장됨에 상응하여, 메타 데이터의 메타 세그먼트(meta segment)들, 다시 말해 맵 데이터의 맵 세그먼트(map segment)들로 제1맵 데이터의 L2P 세그먼트들과 제2맵 데이터의 P2L 세그먼트들을, 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들에 저장하며, 이때 메모리 장치(150)의 메모리 블록들에 저장된 맵 세그먼트들을, 컨트롤러(130)에 포함된 메모리(144)에 로딩하여, 맵 세그먼트들을 업데이트한다.
특히, 본 발명의 실시 예에서는, 전술한 바와 같이, 호스트(102)로부터 복수의 라이트 커맨드들을 수신할 경우, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 그리고, 본 발명의 실시 예에서는, 라이트 커맨드에 해당하는 유저 데이터 및 메타 데이터를, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로 전송하여 저장, 즉 프로그램 동작들을 수행하며, 또한 메모리 장치(150)의 해당하는 메모리 다이들에서 프로그램 동작들의 수행 결과들을, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로부터 수신하여, 호스트(102)로 제공한다.
아울러, 컨트롤러(130)는, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 리드 커맨드들에 해당하는 리드 데이터를, 메모리 장치(150)로부터 리드하여, 컨트롤러(130)의 메모리(144)에 포함된 버퍼/캐시에 저장한 후, 버퍼/캐시에 저장된 데이터를 호스트(102)로부터 제공하여, 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행한다.
특히, 본 발명의 실시 예에서는, 전술한 바와 같이, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 그리고, 본 발명의 실시 예에서는, 리드 커맨드에 해당하는 유저 데이터 및 메타 데이터의 리드 요청을, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로 전송하여 리드 동작들을 수행하며, 또한 메모리 장치(150)의 해당하는 메모리 다이들에서 리드 동작들의 수행 결과들, 다시 말해 리드 커맨드에 해당하는 유저 데이터 및 메타 데이터를, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로부터 수신하여, 유저 데이터를 호스트(102)로 제공한다.
또한, 컨트롤러(130)는, 호스트(102)로부터 복수의 이레이즈 커맨드들을 수신할 경우, 이레이즈 커맨드들에 해당하는 메모리 장치(150)의 메모리 블록들을 확인한 후, 메모리 블록들에 대한 이레이즈 동작들을 수행한다.
특히, 본 발명의 실시 예에서는, 전술한 바와 같이, 호스트(102)로부터 복수의 이레이즈 커맨드들을 수신할 경우, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 그리고, 본 발명의 실시 예에서는, 이레이즈 커맨드에 해당하는 메모리 장치(150)의 메모리 다이들에서 메모리 블록들에 대한 이레이즈 요청을, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로 전송하여 이레이즈 동작들을 수행하며, 또한 메모리 장치(150)의 해당하는 메모리 다이들에서 이레이즈 동작들의 수행 결과들을, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로부터 수신하여, 호스트(102)로 제공한다.
이렇게 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 호스트(102)로부터 복수의 커맨드들, 다시 말해 복수의 라이트 커맨드들과 복수의 리드 커맨드들 및 복수의 이레이즈 커맨드들을 수신할 경우, 특히 복수의 커맨드들을 순차적으로 동시에 수신할 경우, 전술한 바와 같이, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정하며, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 복수의 커맨드들에 해당하는 커맨드 동작들의 수행을, 메모리 장치(150)로 요청, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들에서 해당하는 커맨드 동작들의 수행을 요청하며, 또한 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들에 대한 수행 결과들을, 메모리 장치(150)의 메모리 다이들로부터 수신한다. 그리고, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송된 커맨드들과 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신된 수행 결과들 간을 매칭하여, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답을, 호스트(102)로 제공한다.
여기서, 본 발명의 실시 예에서는, 전술한 바와 같이, 메모리 시스템(110)에 포함된 컨트롤러(130)가, 메모리 시스템(110)의 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들), 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 컨트롤러(130) 간 채널들(또는 웨이들)의 상태를 확인한 후, 메모리 장치(150)에 대한 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정할 뿐만 아니라, 복수의 메모리 시스템들에서 임의의 메모리 시스템, 예컨대 마스터 메모리 시스템의 컨트롤러가, 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들), 특히 마스터 메모리 시스템과 나머지 메모리 시스템들, 예컨대 마스터 메모리 시스템과 슬레이브 메모리 시스템들 간 채널들(또는 웨이들)의 상태를 확인한 후, 메모리 시스템들에 대한 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 다시 말해, 본 발명의 실시 예에서는, 메모리 장치(150)의 메모리 다이들에 대한 복수의 채널들(또는 웨이들), 또는 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)이, 비지 상태, 레디 상태, 액티브 상태, 아이들 상태, 정상 상태, 비정상 상태 등인 지를 확인하며, 예컨대 정상 상태에서 레디 상태 또는 아이들 상태의 채널들(또는 웨이들)을 최상의 채널들(또는 웨이들)로 결정한다. 특히, 본 발명의 실시 예에서는, 복수의 채널들(또는 웨이들)에서, 채널(또는 웨이)의 가용 용량이 정상 범위에 존재하거나 또는 채널(또는 웨이)의 동작 레벨이 정상 범위에 존재하는 채널들(또는 웨이들)을, 최상의 채널들로 결정한다. 여기서, 채널(또는 웨이)의 동작 레벨은, 각 채널들(또는 웨이들)에서의 동작 클럭, 파워 레벨, 전류/전압 레벨, 동작 타이밍, 온도 레벨 등에 의해 결정될 수 있다. 또한, 본 발명의 실시 예에서는, 각 메모리 시스템들의 정보, 예컨대 각 메모리 시스템들 또는 각 메모리 시스템들에 포함된 컨트롤러(130) 및 메모리 장치(150)에서의 커맨드 동작들에 대한 능력(capability), 일 예로 커맨드 동작들에 대한 수행 능력(performance capability), 처리 능력(process capability), 처리 속도(process speed), 및 처리 레이턴시(process latency) 등에 상응하여, 복수의 메모리 시스템들에서, 마스터 메모리 시스템을 결정한다. 여기서, 마스터 메모리 시스템은, 복수의 메모리 시스템들 간의 경쟁을 통해, 결정될 수도 있으며, 일 예로 호스트(102)와 각 메모리 시스템들 간의 접속 순위에 따른 경쟁을 통해 결정될 수 있다. 그러면 이하에서는, 도 5 내지 도 8을 참조하여 본 발명의 메모리 시스템에서 복수의 커맨드들에 해당하는 커맨드 동작들의 수행에 대해 보다 구체적으로 설명하기로 한다.
우선, 도 5를 참조하면, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하며, 이때 라이트 커맨드들에 해당하는 유저 데이터를, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 프로그램하여 저장하며, 또한 메모리 블록들(552,554,562,564,572,574,582,584)로의 프로그램 동작에 상응하여, 유저 데이터에 대한 메타 데이터를 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 저장한다.
여기서, 컨트롤러(130)는, 유저 데이터가 메모리 장치(150)의 (552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장됨을 지시하는 정보, 예컨대 제1맵 데이터와 제2맵 데이터를 생성 및 업데이트, 다시 말해 제1맵 데이터의 논리적 세그먼트들, 즉 L2P 세그먼트들과, 제2맵 데이터의 물리적 세그먼트들, 즉 P2L 세그먼트들을, 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다.
예컨대, 컨트롤러(130)는, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터를, 컨트롤러(130)의 메모리(144)에 포함된 제1버퍼(510)에 캐싱(caching) 및 버퍼링(buffering), 즉 유저 데이터의 데이터 세그먼트들(512)을 데이터 버퍼/캐시인 제1버퍼(510)에 저장한 후, 제1버퍼(510)에 저장된 데이터 세그먼트들(512)을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다. 그리고, 컨트롤러(130)는, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터의 데이터 세그먼트들(512)이, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 프로그램되어 저장됨에 따라, 제1맵 데이터와 제2맵 데이터를 생성 및 업데이트하여, 컨트롤러(130)의 메모리(144)에 포함된 제2버퍼(520)에 저장, 즉 유저 데이터에 대한 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 맵 버퍼/캐시인 제2버퍼(520)에 저장한다. 여기서, 컨트롤러(130)의 메모리(144)에서 제2버퍼(520)에는, 전술한 바와 같이, 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)이 저장되거나, 제1맵 데이터의 L2P 세그먼트들(522)에 대한 맵 리스트와, 제2맵 데이터의 P2L 세그먼트들(524)에 대한 맵 리스트가 저장될 수 있다. 아울러, 컨트롤러(130)는, 제2버퍼(520)에 저장된 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다.
또한, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행하며, 이때 리드 커맨드들에 해당하는 유저 데이터의 맵 세그먼트들, 예컨대 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 제2버퍼(520)에 로딩하여 확인한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에서 해당하는 메모리 블록들의 페이지에 저장된 유저 데이터를 리드하며, 리드된 유저 데이터의 데이터 세그먼트들(512)을, 제1버퍼(510)에 저장한 후, 호스트(102)로 제공한다.
아울러, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행하며, 이때 이레이즈 커맨드들에 해당하는 메모리 블록들을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에서 확인한 후, 확인된 메모리 블록들에 대해 이레이즈 동작을 수행한다.
또한, 도 6을 참조하면, 메모리 장치(150)는, 복수의 메모리 다이(memory die)들, 예컨대 메모리 다이0(610), 메모리 다이1(630), 메모리 다이2(650), 메모리 다이3(670)을 포함하며, 각각의 메모리 다이들(610,630,650,670)은, 복수의 플래인(plane)들을 포함, 예컨대 메모리 다이0(610)은, 플래인0(612), 플래인1(616), 플래인2(620), 플래인3(624)을 포함하고, 메모리 다이1(630)은, 플래인0(632), 플래인1(636), 플래인2(640), 플래인3(644)을 포함하며, 메모리 다이2(650)는, 플래인0(652), 플래인1(656), 플래인2(660), 플래인3(664)을 포함하고, 메모리 다이3(670)은, 플래인0(672), 플래인1(676), 플래인2(680), 플래인3(684)을 포함한다. 그리고, 메모리 장치(150)에 포함된 메모리 다이들(610,630,650,670)에서의 각 플래인들(612,616,620,624,632,636,640,644,652,656,660,664,672,676,680,684)은, 복수의 메모리 블록들(614,618,622,626,634,638,642,646,654,658,662,666,674,678,682,686)을 포함, 예컨대 앞서 도 2에서 설명한 바와 같이, 복수의 페이지들, 예컨대 2M개의 페이지들(2MPages)을 포함하는 N개의 블록들(Block0, Block1, …, Block N-1)을 포함한다. 아울러, 메모리 장치(150)는, 각각의 메모리 다이들(610,630,650,670)에 대응하는 복수의 버퍼들, 예컨대 메모리 다이0(610)에 대응하는 버퍼0(628), 메모리 다이1(630)에 대응하는 버퍼1(648), 메모리 다이2(650)에 대응하는 버퍼2(668), 및 메모리 다이3(670)에 대응하는 버퍼3(688)을 포함한다.
그리고, 메모리 장치(150)에 포함된 버퍼들(628,648,66,688)에는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행할 경우, 커맨드 동작들에 상응하는 데이터가 저장된다. 예컨대, 프로그램 동작들을 수행할 경우에는, 프로그램 동작들에 상응하는 데이터가 버퍼들(628,648,66,688)에 저장된 후, 메모리 다이들(610,630,650,670)의 메모리 블록들에 포함된 페이지들에 저장되며, 리드 동작들을 수행할 경우에는, 리드 동작들에 상응하는 데이터가 메모리 다이들(610,630,650,670)의 메모리 블록들에 포함된 페이지들에서 리드되어 버퍼들(628,648,66,688)에 저장된 후, 컨트롤러(130)를 통해 호스트(102)로 제공된다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)이 각각 대응하는 메모리 다이들(610,630,650,670)의 외부에 존재하는 것을 일 예로 하여 설명하지만, 각각 대응하는 메모리 다이들(610,630,650,670)의 내부에 존재할 수도 있으며, 또한 버퍼들(628,648,668,688)은, 각 메모리 다이들(610,630,650,670)에서 각 플래인들(612,616,620,624,632,636,640,644,652,656,660,664,672,676,680,684) 또는 각 메모리 블록들(614,618,622,626,634,638,642,646,654,658,662,666,674,678,682,686)에 대응할 수도 있다. 그리고, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)이, 앞서 도 3에서 설명한 바와 같이, 메모리 장치(150)에 포함된 복수의 페이지 버퍼(322,324,326)들인 것을 일 예로 설명하지만, 메모리 장치(150)에 포함된 복수의 캐시들 또는 복수의 레지스터(register)들이 될 수도 있다.
이하에서는 전술한 메모리 시스템, 예를 들어, 컨트롤러(130)와 메모리 장치(150)를 포함한 메모리 시스템(110)에서 데이터를 전달하는 방법과 장치를 보다 구체적으로 설명한다. 메모리 시스템(110)에 저장되는 데이터의 양은 더욱 커지고 있고, 메모리 시스템(110)은 한번에 많은 양의 데이터를 읽거나 저장하기를 요구 받고 있다. 한편, 메모리 시스템(110) 내 메모리 장치(150)에 저장된 데이터를 읽는 시간 또는 메모리 장치(150)에 데이터를 쓰는 시간은 컨트롤러(130)가 데이터를 처리하는 시간 또는 컨트롤러(130)와 메모리 장치(150) 간에 데이터가 전달되는 시간보다 더 길다. 컨트롤러(130) 혹은 호스트가 데이터를 처리하는 속도보다 메모리 장치(150)에 데이터를 읽거나 쓰는 시간이 상대적으로 큰 차이(예, 2배)를 가지기 때문에, 메모리 시스템(110)이 보다 빠르게 동작하기 위해서 데이터를 전달하는 과정을 보다 효율적으로 개선할 필요가 있으며, 이는 메모리 시스템(110)에 포함되는 버퍼의 크기에도 영향을 줄 수 있다.
도 7은 메모리 시스템(20)의 예를 설명한다. 예를 들어, 메모리 시스템(20)은 컴퓨팅 장치 또는 모바일 장치 등에 탑재된 후 호스트(10)와 연동하여 데이터를 송수신할 수 있다.
도 7을 참조하면, 메모리 시스템(20)은 컨트롤러(30)와 메모리 장치(40)를 포함한다. 컨트롤러(30)는 호스트(10)로부터 요구 받은 데이터를 메모리 장치(40)에서 출력하거나, 호스트(10)로부터 전달된 데이터를 메모리 장치(40)에 저장한다. 메모리 장치(40)는 데이터를 저장할 수 있는 복수의 셀을 포함한다. 여기서, 메모리 장치(40)의 내부 구성은 메모리 장치(40)의 특성, 메모리 시스템(20)이 사용되는 목적, 혹은 호스트(10)에서 요구하는 메모리 시스템(20)의 사양 등에 따라 설계 변경될 수 있다. 예를 들어, 도 2 내지 도 6에서 설명하고 있는 메모리 장치(150)와 도 7의 메모리 장치(40)는 동일할 수도 있다.
컨트롤러(30)와 메모리 장치(40)는 n개의 채널(channel)을 통해 데이터를 주고 받을 수 있다. 하지만, 컨트롤러(30)가 메모리 장치(40)에 데이터를 읽거나 쓰기 위해서는 메모리 장치(40)의 내부 구조에 따라 추가되는 제어변수 또는 제어신호가 더 필요할 수 있다.
컨트롤러(30)는 적어도 하나의 프로세서(34), 호스트 인터페이스(36), 버퍼(38), 컨트롤러 인터페이스(32)를 포함할 수 있다. 프로세서(34)는 컨트롤러(30) 내부의 명령어 연산 등을 위한 것으로, 컴퓨팅 장치에서 사용되는 CPU와 유사한 역할을 수행할 수 있다. 호스트 인터페이스(36)는 메모리 시스템(20)과 호스트(10) 사이의 데이터 통신을 위한 것이며, 컨트롤러 인터페이스(32)는 메모리 장치(40)와 컨트롤러(30) 사이의 데이터 통신을 위한 것이다. 버퍼(38)는 프로세서(34), 호스트 인터페이스(36) 및 컨트롤러 인터페이스(32)의 동작 중 요구되는 데이터 및 동작 상태 등을 임시로 저장하거나, 메모리 장치(40)와 호스트(10) 사이에서 전달되는 입출력 데이터 등을 임시로 저장할 수 있다. 전술한 컨트롤러(30)의 내부 구성은 컨트롤러가 처리하는 동작, 업무 등에 따른 기능적 구분일 수 있다.
한편, 컨트롤러(30)의 물리적인 구성은 적어도 하나의 프로세서, 적어도 하나의 메모리, 적어도 하나의 입출력 포트, 및 구성 요소간 전기적 연결을 위한 배선 등으로 구성될 수 있다.
메모리 장치(40)에 데이터를 저장할 수 있는 셀의 수가 증가하면서, 메모리 장치(40)의 내부 구조는 도 6에서 설명한 것과 같이 복잡할 수 있다. 컨트롤러(30)는 메모리 장치(40)의 내부 구성에 따른 접속정보를 데이터와 함께 전달하거나 전달 받을 수 있다. 여기서, 접속 정보는 n개의 채널 외에 k개의 웨이, 셀에 저장되는 멀티 레벨 데이터의 p개의 비트, 기 설정된 논리 단위에 포함된 b개의 플래인에 대한 정보 등이 포함될 수 있다. 즉, 컨트롤러(30)는 메모리 장치(40)에 데이터를 전달하거나 메모리 장치(40)로부터 데이터를 읽어올 때, 데이터가 위치하거나 위치할 곳을 n개의 채널, k개의 웨이, 셀에 저장되는 멀티 레벨 데이터의 p개의 비트, 기 설정된 논리 단위에 포함된 b개의 플래인에 대한 정보를 바탕으로 결정할 수 있다.
도 8은 메모리 장치(40)의 일 예를 설명한다.
도 8을 참조하면, 컨트롤러(30)와 연동하는 메모리 장치(40)는 복수의 논리단위(42_1, 42_2, …, 42_q)와 복수의 버퍼(44_1, 44_2, …, 44_q)를 포함할 수 있다. 여기서, 논리단위(42_1, 42_2, …, 42_q)는 적어도 하나의 플래인(plane)을 포함하는 것으로, 메모리 장치(40)에 데이터를 쓰거나 읽는 동작에서의 데이터를 배치하는 단위에 대응할 수 있다.
메모리 장치(40)는, 도 1 내지 도 4에서 설명한 메모리 장치(150)와 같이, 복수의 메모리 블록을 각각 포함하는 복수의 플래인 및 복수의 플래인을 각각 포함하는 복수의 메모리 다이를 포함할 수 있다. 도 8에서 설명하는 논리 단위는 메모리 장치(150)에 데이터를 읽고 쓰는 동작을 위한 단위로 볼 수 있다. 메모리 장치(150)에는 물리적으로 복수의 플래인을 포함하고 있으며, 본 발명의 일 실시예에서는 논리 단위를 적어도 하나의 플래인을 포함하는 것으로 설정하였으나, 실시예에 따라 블록, 다이, 페이지 등의 단위로 메모리 장치(40) 내 논리 단위를 결정할 수도 있다. 또한, 논리 단위는 메모리 시스템(20, 도 7 참조)에 포함된 컨트롤러(30) 혹은 버퍼의 크기, 채널의 수, 전원 관리 장치 등에 따라 다르게 결정될 수 있다.
도시되지 않았지만, 하나의 논리단위(42_1, 42_2, …, 42_q)에 포함된 복수의 플래인은 각각 채널과 웨이를 통해 구분되는 다이(die)의 일부일 수 있다. 예를 들어, 메모리 장치(40)에 10개의 다이가 있다고 가정하면, 각 다이의 5개의 플래인을 하나로 그룹지어 하나의 논리단위로서 제어할 수 있다. 메모리 장치(40)에 포함된 다이의 수와 각 다이에 포함된 플래인의 수는 실시예마다 다를 수 있다. 따라서, 논리 단위를 설정하기 위한 메모리 장치(40)에 포함된 다이 중 일부를 선택하고 선택된 다이 내 포함된 플래인의 일부를 선택하는 방법은 다양할 수 있다. 특히, 논리 단위는 메모리 시스템(20)에서의 읽기 및 쓰기 동작의 기본 단위로 사용될 수 있고, 메모리 시스템(20)의 단위 셀이 읽기 및 쓰기 동작을 위한 수명이 기 설정된 경우라면, 메모리 시스템(20)의 전체 수명을 증가시키기 위해 논리 단위의 설정을 주기적으로 혹은 기 설정된 조건에 따라서 변경하거나 조정할 수도 있다.
각각의 논리단위(42_1, 42_2, …, 42_q)는 각각의 버퍼(44_1, 44_2, …, 44_q)와 연동할 수 있다. 메모리 장치(40) 내 논리단위 마다 적어도 하나의 버퍼가 배치될 수 있다. 각각의 논리단위(42_1, 42_2, …, 42_q) 내 단위셀로부터 데이터를 읽거나 단위셀에 데이터를 쓰는 데 걸리는 시간(예, 읽기 시간, 프로그램 시간 등)은 컨트롤러(20)와 메모리 장치(40) 사이의 데이터 전달, 이동을 위한 통신 시간 보다 더 길다. 따라서, 메모리 장치(40)와 컨트롤러(30) 사이의 데이터가 이동하는 경로인 채널에서의 데이터 전송 속도는 메모리 장치(40)의 읽기 속도, 프로그램 속도 등보다 빠르기 때문에, 채널의 효율적인 이용을 위해 각 논리단위 마다 버퍼를 배치시킬 수 있다.
또한, 실시예에 다라, 메모리 장치(40)에 배치된 버퍼(44_1, 44_2, …, 44_q)는 논리단위에 일대일 대응하지 않고, 메모리 장치(40)에 포함된 다이(Die) 혹은 플래인(Plane)의 수에 대응하여 배치될 수 있다. 여기서, 버퍼의 수와 크기는 메모리 장치(40)에서 읽기 동작 혹은 프로그램(쓰기) 동작이 어떠한 방식으로 이루어지는 지에 따라 변경될 수 있다.
실시예에 따라, 컨트롤러(30)와 메모리 장치(40) 간의 연결은 시리얼 데이터 통신 방식에 따라 이루어질 수 있다. 예를 들어, 컨트롤러(30)가 마스터(master)로 메모리 장치(40) 내 여러 모듈이 슬래이브(slave)로 연결될 수 있다. 채널을 통해 전달되는 데이터의 형식은 패킷 형태일 수 있으며, 시작 영역, 데이터 영역, 오류점검 영역, 종료 영역 등으로 구성될 수 있다.
한편, 실시예에 따라, 메모리 장치(40) 내 전달되는 데이터가 어느 논리단위에 저장될 것인지 혹은 어느 논리단위에 저장된 데이터를 읽을 것인지는 데이터와 함께 전달되거나, 데이터와는 별개의 신호로서 전달될 수도 있다. 또한, 하나의 논리 단위에는 복수의 플래인이 포함될 수 있고, 복수의 플래인은 복수의 채널, 복수의 웨이를 통해 연결될 수 있다. 또한, 복수의 플래인에 포함된 단위셀은 한 셀 당 1 비트 이상의 정보를 저장할 수 있는 멀티 레벨 셀(Multi-level Cell, MLC)일 수 있다.
예를 들어, 프로그램 혹은 쓰기 동작에서 컨트롤러(30)에서 메모리 장치(40)로 전달되는 데이터가 어느 위치에 저장될 것인가를 정확히 하기 위해서는 컨트롤러(30)가 접속정보인 n개의 채널, k개의 웨이, 셀에 저장되는 멀티 레벨 데이터의 p개의 비트, 기 설정된 논리 단위에 포함된 b개의 플래인에 대한 정보를 전달할 수 있다. 또한, 읽기 동작에서 메모리 장치(40)에서 컨트롤러(30)로 전달되는 데이터는 어느 위치에서 출력되었는가를 정확히 하기 위해, 데이터와 함께 접속 정보가 전달될 수 있다.
한편, 실시예에 따라, 메모리 장치(40)와 컨트롤러(30)가 데이터를 전달하는 방식이 서로 약속되었다면 접속 정보는 어느 논리단위인지를 알려줄 수 있는 수준의 정보만으로 충분할 수 있다. 다만, 이 경우, 논리단위는 물리적인 위치를 의미하지 않기 때문에, 실제로 데이터가 전달되어 저장되는 위치에 대한 정보인 접속 정보를 포함하고 있어야 한다.
도 9a 및 도 9b는 맵핑부(62A, 62B)를 설명한다. 여기서, 맵핑부(62A, 62B)는 메모리 장치(40)와 컨트롤러(30) 사이에 전달되는 데이터가 어느 위치에 저장될 수 있는 지를 결정하는 수단일 수 있다.
도 9a 및 도 9b를 참조하면, 실시예에 따라, 맵핑부(62A, 62B)는 컨트롤러(30) 내에 포함된 컨트롤러 인터페이스(32)에 포함될 수도 있고, 호스트 인터페이스(36)에 포함될 수도 있다. 맵핑부(62A, 62B)의 위치는 실시예에 따라 달라질 수 있으며, 맵핑부(62A, 62B)는 컨트롤러(30)와 연동하여, 논리 단위 내 복수의 채널의 제1순서, 복수의 플래인의 제2순서, 복수의 웨이의 제3순서 및 멀티레벨의 비트의 제4순서에 대응하여 전달되는 데이터의 위치를 결정할 수 있다.
도 9a 및 도 9b에 도시된 맵핑부(62A, 62B)는 다양한 방법으로 대용량의 데이터가 저장되는 위치에 대한 순서를 결정할 수 있다. 도 10 내지 도 14는 맵핑부(62A, 62B)가 데이터를 전달하는 방법을 설명한다. 도 10 내지 도 14에서 하나의 논리 단위는 4개의 채널(Channel 0~3)과 두 개의 웨이(Way 0~1)로 연결되는 8개의 다이(die) 각각에서 4개의 플래인(P0, P1, P2, P3)이 그룹핑된 것을 가정하여 설명한다. 또한, 도 10 내지 도 14는 메모리 장치에 포함된 단위셀은 트리플레벨셀(Triple Level Cell, TLC)로 각 셀당 3비트의 데이터를 저장할 수 있는 경우를 가정하여 설명한다.
도 10 내지 도 14에서 설명하는 데이터 전달 방법에 있어서, 트리플레벨셀(Triple Level Cell, TLC)의 단위셀에는 제1~3비트(most-, center-, and least- significant bits, MSB, CSB, LSB)의 데이터가 저장될 수 있으며, 제3비트, 제2비트, 제1비트 순으로 데이터를 저장할 수 있다. 실시예에 따라, 각 단위셀에는 제1비트, 제2비트, 제3비트의 순으로 데이터를 저장하는 것도 가능하다.
도 10은 컨트롤러(30)에서 메모리 장치(40)로 데이터를 전달하는 제1방법을 설명한다.
도 10을 참조하면, 제1방법은 먼저 선택된 채널(Channel 0)과 웨이(Way 0)를 통해 연결되는 다이(Die 0)에 포함된 복수의 플래인에 데이터를 먼저 채우고, 다음 채널(Channel 1)과 연결된 다이(Die 1)에 포함된 복수의 플래인에 데이터를 이어서 채우는 방식이다. 모든 채널(Channel 0~3)에 연결된 다이(Die 0~3)에 데이터를 채우면 다음 웨이(Way 1)와 연결된 다이(Die 4~7)에 데이터를 채울 수 있다.
각각의 다이(Die 0~7)에서는 플래인의 순서(P0 → P1 → P2 → P3) 및 각 단위셀의 제3비트(LSB, L), 제2비트(CSB, C), 제3비트(MSB, M)의 순서(L → C → M)로 데이터가 저장될 수 있다. 먼저 제1 다이(Die 0)에서는 데이터가 제3비트(L)에 대응하는 플래인 순서(P0 → P1 → P2 → P3)으로 전달된 후(①), 제2비트(C)에 대응하는 플래인 순서(P0 → P1 → P2 → P3)으로 전달된다(②). 이후, 제1비트(M)에 대응하는 플래인 순서(P0 → P1 → P2 → P3)로 데이터가 전달될 수 있다(③).
제1 다이(Die 0)에 데이터가 모두 전달되면, 채널을 변경(Channel 0에서 Channel 1으로)하여 제2 다이(Die 1)에 데이터를 전달할 수 있다. 제2 다이(Die 1) 내부에서는 제1 다이(Die 0)와 마찬가지로 플래인의 순서(P0 → P1 → P2 → P3) 및 단위셀에 저장되는 데이터의 비트 순서(L → C → M)에 따라 데이터가 전달될 수 있다(④, ⑤, ⑥).
제2 다이(Die 1)에 데이터가 모두 전달되면, 채널을 변경(Channel 1에서 Channel 2로)하여 제3 다이(Die 2)에 데이터를 전달할 수 있다. 제3 다이(Die 2) 내부에서는 제1 및 제2 다이(Die 0~1)와 마찬가지로 플래인의 순서(P0 → P1 → P2 → P3) 및 단위셀에 저장되는 데이터의 비트 순서(L → C → M)에 따라 데이터가 전달될 수 있다(⑦, ⑧, ⑨).
동일한 방식으로 제4 다이(Die 3)에도 데이터가 전달되면, 웨이를 변경(Way 0에서 Way 1으로)하고 채널(Channel 0)에 연결된 제5 다이(Die 4)부터 데이터를 전달할 수 있다.
전술한 제1방법은 컨트롤러(30)의 버퍼(38)의 크기가 크지 않아도 되는 장점이 있다. 컨트롤러(30)와 메모리 장치(40) 사이에 복수의 채널이 있으나, 제1방법은 하나의 채널을 통해 기 설정된 크기의 데이터를 전송한 후, 다음 채널로 동일한 크기의 데이터를 전송하는 방법이다. 따라서, 버퍼(38)는 하나의 채널을 통해 전달되는 데이터의 최대크기에 대응하는 크기를 최소로 가질 수 있다. 또한, 제1방법에서는 데이터가 모든 다이(Die 0~7)에 전달되지 않는 크기인 경우에도 데이터가 다 채워지지 않은 마지막 다이에 한하여 더미 데이터를 전달하면, 쓰기 동작이 이루어질 수 있으므로, 전달되는 더미 데이터가 양이 적은 장점이 있다.
하지만, 복수의 채널 중 하나의 채널만이 사용되고 있어 사용 중인 채널 이외에 다른 채널이 유휴(idle) 상태에 있으므로, 데이터 전송 측면에서 비효율적일 수 있다. 데이터 전송에서의 비효율은 대용량의 데이터를 읽고 쓰는 경우, 메모리 시스템에서 데이터의 입출력 속도가 낮아질 수 있다.
도 11은 컨트롤러(30)에서 메모리 장치(40)로 데이터를 전달하는 제2방법을 설명한다.
도 11을 참조하면, 제2방법은 먼저 선택된 채널(Channel 0)과 웨이(Way 0)를 통해 연결되는 다이(Die 0)에 포함된 복수의 플래인에 한 비트(LSB, L)의 데이터를 먼저 채우고, 다음 채널(Channel 1)과 연결된 다이(Die 1)에 포함된 복수의 플래인에 한 비트(L)의 데이터를 이어서 채우는 방식이다. 모든 채널(Channel 0~3)에 연결된 다이(Die 0~3)에 한 비트의 데이터를 채우면 다음 웨이(Way 1)와 연결된 다이(Die 4~7)에 한 비트(L)의 데이터를 채울 수 있다. 이후, 채널(Channel 0)과 웨이(Way 0)를 통해 연결되는 다이(Die 0)에 포함된 복수의 플래인에 다음 비트(CSB, C)에 데이터를 채울 수 있다.
각각의 다이(Die 0~7)에서 플래인의 순서(P0 → P1 → P2 → P3)에 따라 각 단위셀에 한 비트의 데이터씩 전달한다. 먼저, 각 단위셀에 제3비트(LSB, L)에 대응하는 데이터가 다이 순서(Die 0~7)대로 각 다이에 포함된 플래인(P0, P1, P2, P3)에 모두 전달되면(①→②→③→④→⑤→⑥→⑦→⑧), 제2비트(CSB, C)에 대응하는 데이터를 전달하기 시작한다(⑨). 이후, 제2비트(C)에 대응하는 데이터가 모든 다이(Die 0~7)에 전달되면 제3비트(MSB, M)에 대응하는 데이터를 전달할 수 있다. 다이 순서(Die 0~7)는 채널을 이동(Channel 0 → Channel 1 → Channel 2 → Channel 3)시킨 후, 웨이를 이동(Way 0→ Way 1)하는 방식으로 결정할 수 있다.
전술한 제2방법은 컨트롤러(30)의 버퍼(38)의 크기가 채널의 수(예, 4개)에 비례하여 커질 수 있다. 채널의 순서와 웨이의 순서를 이용하여 각 다이마다 데이터를 전송하고 있어, 각 다이마다 데이터를 모두 전송한 뒤 다음 다이로 이동하는 전술한 제1방법에 비하여 복수의 채널을 이용하는 효과가 있어 데이터 전송이 보다 빨라질 수 있다. 하지만, 채널에서 특정 다이에 포함된 플래인에 한 비트의 데이터씩을 전달한 후, 다음 채널로 이동하여 데이터를 전달하기 때문에, 채널간 오버랩은 일어나지 않는다. 즉, 제1방법에 비해 복수의 채널을 통해 데이터를 전달하므로, 컨트롤러(30)에서 메모리 장치(40)로 전체 데이터를 전달하는 데 소요되는 시간은 줄일 수는 있으나, 복수의 채널을 순차적으로 이용하는데 그친다.
도 12는 컨트롤러(30)에서 메모리 장치(40)로 데이터를 전달하는 제3방법을 설명한다.
도 12를 참조하면, 제3방법은 도 11에서 설명한 제3방법과 유사하지만, 모든 다이(Die 0~7)에 한 비트에 대응하는 데이터를 전달한 뒤 다음 비트에 대응하는 데이터를 전달하는 것이 아니라, 전체 다이(Die 0~7) 중 웨이를 변경하지 않고 복수의 채널을 이용하여 데이터를 전달한 후, 전체 다이(Die 0~7) 중 일부 다이(예, Die 0~3)가 다 채워지면 웨이를 변경하여 나머지 다이(예, Die 4~7)에 데이터를 전달하는 차이가 있다.
구체적으로, 각각의 다이(Die 0~7)에서는 플래인의 순서(P0 → P1 → P2 → P3) 및 각 단위셀의 제3비트(LSB, L), 제2비트(CSB, C), 제3비트(MSB, M)의 순서(L → C → M)로 데이터가 저장될 수 있다. 먼저 데이터는 제1 채널(Channel 0)을 통해 제1 다이(Die 0) 내에 제3비트(L)에 대응하는 플래인 순서(P0 → P1 → P2 → P3)로 전달된 후(①), 제2 채널(Channel 2)를 통해 제2 다이(Die 2) 내에 제3비트(L)에 대응하는 플래인 순서(P0 → P1 → P2 → P3)로 전달된다(②). 이후, 제3 채널(Channel 2)을 통해 제3 다이(Die 2) 내에 제3비트(L)에 대응하는 플래인 순서(P0 → P1 → P2 → P3)로 데이터가 전달될 수 있고(③), 제4 채널(Channel 3)을 통해 제4 다이(Die 3) 내에 제3비트(L)에 대응하는 플래인 순서(P0 → P1 → P2 → P3)로 데이터가 전달된다.
이후 도 11의 제2방법에서는 웨이 순서를 변경하여 제5 다이(Die 4)에 데이터를 전달하였으나, 도3방법에서는 웨이 순서를 고정시키고 채널을 변경하여, 제1 채널(Channel 0)을 통해 제1 다이(Die 0) 내에 제2비트(C)에 대응하는 플래인 순서(P0 → P1 → P2 → P3)로 데이터가 전달될 수 있다. 제2비트(C)에 대응하는 데이터 및 제3비트(M)에 대응하는 데이터가 제1~4 다이(Die 0~3)에 모두 전달되면, 웨이를 변경(Way 0 → Way 1)하여 제5~8 다이(Die 4~7)에 데이터를 전달한다.
전술한 제3방법은 제2방법과 마찬가지로 컨트롤러(30)의 버퍼(38)의 크기가 채널의 수(예, 4개)에 비례하여 커질 수 있다. 채널의 순서를 이용하여 각 다이마다 데이터를 전송하고 있어, 각 다이마다 데이터를 모두 전송한 뒤 다음 다이로 이동하는 전술한 제1방법에 비하여 복수의 채널을 이용하는 효과가 있어 데이터 전송이 보다 빨라질 수 있다. 하지만, 채널에서 특정 다이에 포함된 플래인에 한 비트의 데이터씩을 전달한 후, 다음 채널로 이동하여 데이터를 전달하기 때문에, 채널간 오버랩은 일어나지 않는다. 또한, 제3방법에서는 제2방법과 같이 데이터가 모든 다이 (Die 0~7)에 순차적으로 전달하는 것이 아니라 일부 다이에 먼저 데이터를 전달하고 다 채워지면 다음 그룹의 다이에 데이터를 전달하기 때문에, 데이터가 다 채워지지 경우 제2방법에 비하여 전달되는 더미 데이터가 양이 적은 장점이 있다.
도 13은 컨트롤러(30)에서 메모리 장치(40)로 데이터를 전달하는 제4방법을 설명한다.
도 13를 참조하면, 제4방법은 전술한 제1 내지 제3방법과 달리 하나의 채널을 통해 연결된 다이에 포함된 모든 플래인에 데이터를 전달하지 않고, 하나의 플래인에 데이터를 전달하되면 다음 채널을 통해 데이터를 다른 다이에 플래인에 전달하는 방식이다. 제4방법은 전체 다이(Die 0~7) 중 웨이를 변경하지 않고 복수의 채널을 이용하여 데이터를 전달한 후, 전체 다이(Die 0~7) 중 일부 다이(예, Die 0~3)가 다 채워지면 웨이를 변경하여 나머지 다이(예, Die 4~7)에 데이터를 전달한다.
각각의 다이(Die 0~7)에서는 플래인의 순서(P0 → P1 → P2 → P3) 및 각 단위셀의 제3비트(LSB, L), 제2비트(CSB, C), 제3비트(MSB, M)의 순서(L → C → M)로 데이터가 저장될 수 있다.
구체적으로, 제1 채널(Channel 0)에 연결된 제1 다이(Die 0) 내 제1 플래인(P0)에 데이터를 전달한 후, 채널의 순서에 따라 다음 채널로 변경하여 제2 채널(Channel 1)에 연결된 제2 다이(Die 1) 내 제1 플래인(P0)에 데이터를 전달한다(①). 제1 내지 제3 방법에서 제안한 방식과 달리 제1 다이(Die 0)에 포함된 제1 내지 제4 플래인(P0~P3)에 데이터가 모두 전달되기 전에 채널을 변경하는 것이 특징이다. 제2 채널(Channel 1)에 연결된 제2 다이(Die 1) 내 제1 플래인(P0)에 데이터를 전달한 후, 채널의 순서에 따라 다음 채널로 변경하여 제3 채널(Channel 2)에 연결된 제3 다이(Die 2) 내 제1 플래인(P0)에 데이터를 전달한다(②). 제3 채널(Channel 2)에 연결된 제3 다이(Die 2) 내 제1 플래인(P0)에 데이터를 전달한 후, 채널의 순서에 따라 다음 채널로 변경하여 제4 채널(Channel 3)에 연결된 제4 다이(Die 3) 내 제1 플래인(P0)에 데이터를 전달한다(③).
제4 채널(Channel 3)에 연결된 제4 다이(Die 3) 내 제1 플래인(P0)에 데이터를 전달된 후, 채널의 순서에 따라 제1 채널(Channel 0)에 연결된 제1 다이(Die 0) 내 제2 플래인(P1)에 데이터를 전달한다(④). 채널 순서에 따라 제4 다이(Die3) 내 제2 플래인(P1)에 데이터가 전달되면 제1 다이(Die 0) 내 제3 플래인(P2)에 데이터를 전달한다.
제1 내지 제4 다이(Die 0~3)에 포함된 모든 플래인에서는 제3비트(LSB, L), 제2비트(CSB, C), 제3비트(MSB, M)의 순서(L → C → M)로 데이터가 저장될 수 있다. 제1 내지 제4 다이(Die 0~3)에 포함된 모든 플래인에 제3비트(L)에 대응하는 데이터가 전달되면 제2비트(C)에 대응하는 데이터를 전달할 수 있다. 제2비트(C)에 대응하는 데이터 및 제3비트(M)에 대응하는 데이터가 제1~4 다이(Die 0~3)에 모두 전달되면, 웨이를 변경(Way 0 → Way 1)하여 제5~8 다이(Die 4~7)에 데이터를 전달한다.
전술한 제4방법은 제2방법과 마찬가지로 컨트롤러(30)의 버퍼(38)의 크기가 채널의 수(예, 4개)에 비례하여 커질 수 있다. 채널의 순서를 이용하여 각 다이마다 데이터를 전송하고 있어, 각 다이마다 데이터를 모두 전송한 뒤 다음 다이로 이동하는 전술한 제1방법에 비하여 복수의 채널을 이용하는 효과가 있어 데이터 전송이 보다 빨라질 수 있다. 또한, 제2방법 및 제3방법과 비교할 때, 제4방법은 하나의 다이에 포함된 모든 플래인에 데이터가 전달되기 전에 다른 채널에 데이터를 하기 때문에, 복수의 채널 간 오버랩이 발생하고 데이터 전달 속도와 효율은 높아진다.
도 14는 컨트롤러(30)에서 메모리 장치(40)로 데이터를 전달하는 제5방법을 설명한다.
도 14를 참조하면, 제5방법은 전술한 제4방법과 유사하게 특정 다이 내 하나의 플래인에 데이터가 전달되면 다음 채널을 통해 데이터를 다른 다이에 플래인에 전달하는 방식이다. 제4방법은 전체 다이(Die 0~7) 중 웨이를 변경하지 않고 복수의 채널을 이용하여 데이터를 전달한 후, 전체 다이(Die 0~7) 중 일부 다이(예, Die 0~3)가 다 채워지면 웨이를 변경하여 나머지 다이(예, Die 4~7)에 데이터를 전달한다. 제4방법과 달리, 제5방법은 일부 다이(예, Die 0~3)에 포함된 플래인에 채워지면 웨이를 변경하며 나머지 다이(예, Die 4~7)에 포함된 플래인에 데이터를 전달한다.
구체적으로, 각각의 다이(Die 0~7)에서는 플래인의 순서(P0 → P1 → P2 → P3) 및 각 단위셀의 제3비트(LSB, L), 제2비트(CSB, C), 제3비트(MSB, M)의 순서(L → C → M)로 데이터가 저장될 수 있다.
구체적으로, 제1 채널(Channel 0)에 연결된 제1 다이(Die 0) 내 제1 플래인(P0)에 데이터를 전달한 후, 채널의 순서에 따라 다음 채널로 변경하여 제2 채널(Channel 1)에 연결된 제2 다이(Die 1) 내 제1 플래인(P0)에 데이터를 전달한다(①). 제1 내지 제3 방법에서 제안한 방식과 달리 제1 다이(Die 0)에 포함된 제1 내지 제4 플래인(P0~P3)에 데이터가 모두 전달되기 전에 채널을 변경하는 것이 특징이다. 제2 채널(Channel 1)에 연결된 제2 다이(Die 1) 내 제1 플래인(P0)에 데이터를 전달한 후, 채널의 순서에 따라 다음 채널로 변경하여 제3 채널(Channel 2)에 연결된 제3 다이(Die 2) 내 제1 플래인(P0)에 데이터를 전달한다(②). 제3 채널(Channel 2)에 연결된 제3 다이(Die 2) 내 제1 플래인(P0)에 데이터를 전달한 후, 채널의 순서에 따라 다음 채널로 변경하여 제4 채널(Channel 3)에 연결된 제4 다이(Die 3) 내 제1 플래인(P0)에 데이터를 전달한다(③).
제4 채널(Channel 3)에 연결된 제4 다이(Die 3) 내 제1 플래인(P0)에 데이터를 전달된 후, 채널의 순서에 따라 제1 채널(Channel 0)에 연결된 제1 다이(Die 0) 내 제2 플래인(P1)에 데이터를 전달한다(④). 채널 순서에 따라 제4 다이(Die3) 내 제2 플래인(P1)에 데이터가 전달되면 제1 다이(Die 0) 내 제3 플래인(P2)에 데이터를 전달한다.
제1 내지 제4 다이(Die 0~3)에 포함된 모든 플래인에서는 제3비트(LSB, L), 제2비트(CSB, C), 제3비트(MSB, M)의 순서(L → C → M)로 데이터가 저장될 수 있다. 제1 내지 제4 다이(Die 0~3)에 포함된 모든 플래인에 제3비트(L)에 대응하는 데이터가 전달되면, 웨이를 변경(Way 0 → Way 1)하여 제5~8 다이(Die 4~7)에 포함된 모든 플래인에 제3비트(L)에 대응하는 데이터가 전달될 수 있다. 모든 다이(Die 0~7)에 모든 플래인에 제3비트(L)에 데이터가 전달되면, 제2비트(C)에 대응하는 데이터가 전달될 수 있다.
전술한 제5방법은 제4방법과 마찬가지로 컨트롤러(30)의 버퍼(38)의 크기가 채널의 수(예, 4개)에 비례하여 커질 수 있다. 채널의 순서를 이용하여 각 다이마다 데이터를 전송하고 있어, 각 다이마다 데이터를 모두 전송한 뒤 다음 다이로 이동하는 전술한 제1방법에 비하여 복수의 채널을 이용하는 효과가 있어 데이터 전송이 보다 빨라질 수 있다. 또한, 제2방법 및 제3방법과 비교할 때, 제5방법은 하나의 다이에 포함된 모든 플래인에 데이터가 전달되기 전에 다른 채널에 데이터를 하기 때문에, 복수의 채널 간 오버랩이 발생하고 데이터 전달 속도와 효율은 높아진다. 다만, 제5방법에서는 제4방법과 달리 데이터가 일부 다이가 아닌 모든 다이 (Die 0~7)에 순차적으로 전달하기 때문에, 데이터가 다 채워지지 않는 경우 제4방법에 비하여 전달되는 더미 데이터가 양이 많아질 수 있다.
도 15 및 도 16은 도 10 내지 도 14에서 설명한 제1 내지 제5 방법이 가지는 효과를 비교하여 설명한다. 구체적으로, 도 15는 제1 내지 제5 방법에 따른 읽기 동작에서의 속도를 비교하고, 도 16은 제1 내지 제5 방법에 다른 쓰기 동작에서의 속도를 비교한다. 도 15 및 도 16은 두 개의 채널과 두 개의 웨이를 통해 4 개의 다이가 포함된 경우를 가정한다. 또한, 메모리 시스템 내에서 컨트롤러와 메모리 장치 사이에서 데이터가 전달되는 데 소요되는 제1시간보다 호스트와 메모리 시스템 간에 데이터가 전달되는 제2시간이 약 2배(예. 2.1배)정도 빠르다고 가정한다.
도 15를 참조하면, 제1 내지 제5 방법에서 메모리 장치에서 데이터를 읽는 데 소요되는 시간(tR), 메모리 장치에서 컨트롤러로 데이터를 전달하는 시간(1s, 2s, 3s, 4s, 5s, 6s, 7s, 8s), 및 메모리 시스템에서 호스트로 데이터를 전달하는 시간(1r, 2r, 3r, 4r, 5r, 6r, 7r, 8r)은 모두 동일하다고 가정한다. 제1 내지 제5 방법에 따라, 메모리 장치에서 데이터를 읽는 데 소요되는 시간(tR), 메모리 장치에서 컨트롤러로 데이터를 전달하는 시간(1s, 2s, 3s, 4s, 5s, 6s, 7s, 8s), 및 메모리 시스템에서 호스트로 데이터를 전달하는 시간(1r, 2r, 3r, 4r, 5r, 6r, 7r, 8r)이 서로 다르게 배치될 수 있다.
메모리 시스템과 호스트에서 특정 동작을 위해 소요되는 시간 단위가 모두 동일하더라도, 제1 내지 제5 방법에 따라 서로 다른 시점에 세부 동작이 수행될 수 있다. 세부 동작의 수행에 차이는 두 개의 채널과 두 개의 웨이를 통해 4 개의 다이로부터 데이터가 출력되는 전체 시간에 차이를 가져올 수 있다.
도 15에서는 두 개의 채널과 두 개의 웨이를 통해 4 개의 다이를 예로 들어 설명하였으나, 채널의 수가 늘어나고 다이의 수가 늘어난 메모리 시스템에서 제1 내지 제5 방법에 따라 더 많은 데이터에 대한 읽기 동작을 수행하는 경우에는 전체 시간에 더 큰 차이가 발생할 수 있다.
도 16을 참조하면, 데이터를 컨트롤러에서 데이터 장치로의 전달하는 제1 내지 제5 방법에 대응하여 데이터를 쓰는 데 소요되는 시간(tPROG)과 메모리 장치에서 컨트롤러로 데이터를 전달하는 시간(tL/C/M, tL, tC, tM)이 서로 다르게 배치된다. 제1 내지 제5 방법에 따라, 두 개의 채널과 두 개의 웨이를 통해 4 개의 다이에 데이터를 전달하는 데 소요되는 전체 시간에 차이가 발생한다. 한편, 도 16에서는 두 개의 채널과 두 개의 웨이를 통해 4 개의 다이를 예로 들어 설명하였으나, 채널의 수가 늘어나고 다이의 수가 늘어난 메모리 시스템에서 제1 내지 제5 방법에 따라 더 많은 데이터에 대한 읽기 동작을 수행하는 경우에는 전체 시간에 더 큰 차이가 발생할 수 있다.
전술한 바와 같이, 메모리 시스템 내에서 컨트롤러와 메모리 장치 사이에서 데이터가 전달되는 속도와 호스트와 메모리 시스템 간에 데이터가 전달되는 속도에 약 2배의 차이가 있을 뿐만 아니라, 메모리 장치로부터 데이터를 읽는 시간(tR)과 메모리 장치에 데이터를 쓰는 시간(tPROG)이 호스트, 컨트롤러, 메모리 장치 사이에 데이터를 전달하는 데 소요되는 시간보다 더 큰 차이가 있다. 이러한 이유로, 호스트, 컨트롤러, 메모리 장치 사이에 데이터를 전달하는 방식에 따라 전체 동작 속도에 변화가 발생한다. 아울러, 빠른 속도로 데이터를 전달하는 과정에서 복수의 채널 간 오버랩을 통하여 데이터 통신에서 간섭 등을 줄여 오류를 감소시킬 수도 있다.
도 17은 메모리 시스템 내 데이터 전달을 위한 동작 방법을 설명한다.
도 17을 참조하면, 데이터 전달을 위한 동작 방법은 복수의 플래인 중 기 설정된 개수를 하나의 논리 단위로 설정하는 단계(82), 하나의 논리 단위 내에서 복수의 채널의 제1순서, 복수의 플래인의 제2순서, 복수의 웨이의 제3순서 및 멀티레벨의 비트의 제4순서에 대응하여 데이터의 전달 순서를 순차적으로 결정하는 단계(84), 및 읽기 동작 혹은 상기 쓰기 동작을 위한 데이터를 전달 순서에 대응하여 전송하는 단계(86)을 포함할 수 있다.
메모리 시스템은 데이터를 저장할 수 있는 적어도 하나의 메모리 장치와 상기 적어도 하나의 메모리 장치에서 읽기 동작 혹은 쓰기 동작을 수행하는 컨트롤러를 포함할 수 있다. 메모리 시스템 내에서 복수의 채널(channel)과 복수의 웨이(way)를 통해 컨트롤러와 연결되는 메모리 장치 내 다이(Die)는 복수의 플래인(plane)을 포함한다. 플래인은 복수의 블록(block)을 포함하며, 블록은 복수의 셀(cell)을 포함할 수 있다. 셀은 멀티-레벨(multi-level)의 셀 데이터를 저장할 수 있다. 예를 들어, 셀은 3비트의 데이터를 저장할 수 있는 트리플레벨셀(Triple Level Cell, TLC), 또는 4비트의 데이터를 저장할 수 있는 쿼드레벨셀(Quad Level Cell, QLC)을 포함할 수 있다.
실시예에 따라, 메모리 시스템 내 컨트롤러는 메모리 장치에 설정된 하나의 논리 단위로 상기 읽기 동작 혹은 상기 쓰기 동작을 수행할 수 있다.
메모리 시스템에 포함된 컨트롤러는 데이터의 전달 순서를 결정할 수 있는 맵핑부와 연동할 수 있다. 데이터의 전달 순서는 복수의 채널의 제1순서, 복수의 플래인의 제2순서, 복수의 웨이의 제3순서 및 멀티레벨의 비트의 제4순서가 서로 다른 우선 순위로 적용되어 결정될 수 있다. 예를 들면, 맵핑부를 통하여, 컨트롤러는 데이터의 전달 순서를 결정하는 데 있어서, 제2순서에 의한 데이터의 전달이 이루어진 후 제1순서를 변경할 수 있다.
실시예에 따라, 데이터의 전달 순서를 결정하는 데 있어서, 컨트롤러는 제1순서에 의한 데이터의 전달이 이루어진 후 제2순서를 변경할 수도 있다. 이후, 컨트롤러는 제2순서에 의한 데이터의 전달이 이루어진 후 제3순서를 변경하는 데이터의 전달 순서를 결정할 수 있다. 이후, 제3순서에 의한 데이터의 전달이 이루어진 후 제4순서를 변경할 수도 있다.
한편, 실시예에 따라, 데이터의 전달 순서를 결정하는 데 있어서, 컨트롤러는 제2순서에 의한 데이터의 전달이 이루어진 후 제4순서를 변경하고, 제4순서에 의한 데이터의 전달이 이루어진 후 제3순서를 변경할 수 있다.
또한, 컨트롤러는 맵핑부를 참조하여 하나의 논리 단위로부터 혹은 상기 하나의 논리 단위로 전달하는 데이터의 크기에 따라, 제1순서, 제2순서, 제3순서 및 제4순서에 대응하는 데이터의 전달 순서를 조정하거나 변경할 수도 있다.
제1순서, 제2순서, 제3순서 및 제4순서에서 우선 순위를 조정하는 것은 도 10 내지 도 14에서 설명한 제1 내지 제5 방법에서 설명한 것과 같이 서로 다른 성능, 효과를 가져올 수 있다.
이하에서는, 도 18 내지 도 26을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 17에서 설명한 메모리 장치 및 컨트롤러 혹은 제어 장치를 포함하는 메모리 시스템이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 18은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 18을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 비휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 19은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 19을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 비휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 11에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 20는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 20는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 20를 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함하는 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들로 구현될 수 있으며, 도 12에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 21은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 21을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 22 내지 도 25는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 22 내지 도 25는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 22 내지 도 25를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 19 내지 도 21에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 18에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다. 한편, UFS 장치들(6520,6620,6720,6820)은 복수의 플래인을 포함할 수 있으며, 도 10 내지 도 17에서 설명한 데이터 전달 방법을 통해, 대용량의 데이터를 전달하는 과정에서 지연을 피하고 데이터 패스의 효율성을 높일 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 22에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태(예, 호스트를 중심으로 복수의 UFS 장치 혹은 카드가 직접 연결된 중앙 집중형 제어를 위한 연결 형태)로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 23에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 24에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 25에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 26은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 26은 도 1 내지 도 25에서 설명한 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 26을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 12 내지 도 20에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 복수의 플래인(plane)을 각각 포함하고 데이터를 저장하는 적어도 하나의 메모리 장치; 및
    상기 적어도 하나의 메모리 장치와 복수의 채널(channel)과 복수의 웨이(way)를 통해 연결되어 읽기 혹은 쓰기 동작을 위해 상기 적어도 하나의 메모리 장치 내 멀티레벨(multi-level) 셀(cell)을 액세스 순서의 복수 계층에 대응하여 선택하는 컨트롤러를 포함하고,
    상기 복수의 플래인은 각각 복수의 블록(block)을 포함하고, 상기 복수의 블록은 각각 복수의 비트를 포함하는 상기 멀티레벨(multi-level) 셀(cell)을 포함하며,
    상기 컨트롤러는 상기 복수의 채널, 상기 복수의 플래인, 상기 복수의 웨이 및 상기 복수의 비트에 대한 액세스 순서의 상기 복수 계층을 결정하는 맵핑부를 포함하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컨트롤러는 상기 복수의 플래인 중 기 설정된 개수를 하나의 논리 단위로 설정하고,
    상기 하나의 논리 단위로 상기 읽기 동작 혹은 상기 쓰기 동작이 수행되는,
    메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 맵핑부는 상기 하나의 논리 단위 내에서 액세스 순서의 상기 복수 계층을 결정하는,
    메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 적어도 하나의 메모리 장치는 상기 하나의 논리 단위의 크기에 대응하는 데이터를 임시 저장하는 제1버퍼를 포함하고,
    상기 컨트롤러는 상기 제1버퍼보다 더 많은 데이터를 임시 저장하는 제2버퍼를 포함하는,
    메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 맵핑부는 액세스 순서의 상기 복수 계층에 기초하여 적어도 하나의 플레인이 액세스된 후 채널을 변경하는,
    메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 맵핑부는
    액세스 순서의 상기 복수 계층에 기초하여,
    채널이 엑세스된 후 웨이를 변경하고,
    웨이가 엑세스된 후 비트를 변경하는,
    메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 맵핑부는
    액세스 순서의 상기 복수 계층에 기초하여,
    채널이 엑세스된 후 비트를 변경하고,
    적어도 하나의 비트가 엑세스된 후 웨이를 변경하는,
    메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 맵핑부는 액세스 순서의 상기 복수 계층에 기초하여 채널이 엑세스된 후 플레인을 변경하는,
    메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 맵핑부는
    액세스 순서의 상기 복수 계층에 기초하여,
    적어도 하나의 플레인이 액세스된 후 웨이를 변경하고,
    웨이가 액세스된 후 비트를 변경하는,
    메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 맵핑부는
    액세스 순서의 상기 복수 계층에 기초하여,
    적어도 하나의 플레인이 액세스된 후 비트를 변경하고,
    적어도 하나의 비트가 액세스된 후 웨이를 변경하는,
    메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 맵핑부는 상기 적어도 하나의 메모리 장치와 연동하는 메모리 인터페이스에 위치하는,
    메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 맵핑부는 호스트 혹은 외부 장치와 연동하는 호스트 인터페이스에 위치하는,
    메모리 시스템.
  13. 복수의 플래인(plane)을 각각 포함하고 데이터를 저장하는 적어도 하나의 메모리 장치와 상기 적어도 하나의 메모리 장치와 복수의 채널(channel)과 복수의 웨이(way)를 통해 연결되어 상기 데이터의 읽기 혹은 쓰기 동작을 수행하는 컨트롤러를 포함하고, 상기 복수의 플래인은 각각 복수의 블록(block)을 포함하고, 상기 복수의 블록은 각각 복수의 비트를 포함하는 멀티레벨(multi-level) 셀(cell)을 포함하며, 상기 멀티-레벨 셀에 데이터를 저장하는 메모리 시스템에서,
    상기 복수의 채널, 상기 복수의 플래인, 상기 복수의 웨이 및 상기 복수의 비트에 대한 액세스 순서의 복수 계층을 결정하는 단계; 및
    액세스 순서의 상기 복수 계층에 대응하여 상기 적어도 하나의 메모리 장치 내 상기 복수의 비트를 접근하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 데이터를 전달하는 단계는
    상기 복수의 플래인 중 기 설정된 개수를 하나의 논리 단위로 설정하는 단계; 및
    상기 하나의 논리 단위로 상기 읽기 동작 혹은 상기 쓰기 동작을 수행하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    액세스 순서의 상기 복수 계층은 각 논리 단위에서 순차적으로 순차적으로 결정되는,
    메모리 시스템의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    액세스 순서의 상기 복수 계층에 기초하여, 적어도 하나의 플레인이 엑세스된 후 채널이 변경되는,
    메모리 시스템의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    액세스 순서의 상기 복수 계층에 기초하여, 채널이 액세스된 후 플레인이 변경되는,
    메모리 시스템의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    액세스 순서의 상기 복수 계층에 기초하여,
    적어도 하나의 플레인이 액세스된 후 웨이를 변경되고,
    웨이가 액세스된 후 비트를 변경되는,
    메모리 시스템의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    액세스 순서의 상기 복수 계층에 기초하여,
    적어도 하나의 플레인이 액세스된 후 비트를 변경되고,
    적어도 하나의 비트가 액세스된 후 웨이를 변경되는,
    메모리 시스템의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    액세스 순서의 상기 복수 계층은 상기 적어도 하나의 메모리 장치로부터, 혹은 상기 적어도 하나의 메모리 장치에, 전달되는 데이터의 크기에 대응하여 변경되는,
    메모리 시스템의 동작 방법.
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