KR102529679B1 - 메모리 시스템 - Google Patents

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KR102529679B1
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Abstract

본 기술은 다수의 메모리 장치를 포함하는 메모리 시스템에 관한 것으로서, 제1 채널(channel)에 연결되며, 각각 다수의 제1 메모리 블록들을 포함하는 다수의 제1 메모리 장치들; 제2 채널에 연결되며, 각각 다수의 제2 메모리 블록들을 포함하는 다수의 제2 메모리 장치들; 상기 제1 및 제2 메모리 블록들 각각에 대해 논리-물리 주소변환을 수행하여 제1 및 제2 물리주소들을 각각 출력하는 변환부; 상기 제1 메모리 블록들에 대한 액세스 동작을 제어하는 제1 액세스 제어부, 및 상기 제2 메모리 블록들에 대한 액세스 동작을 제어하는 제2 액세스 제어부; 및 상기 제1 및 제2 메모리 장치들 각각에 포함된 배드블록들에 대응하는 배드물리주소들과 상기 제1 및 제2 물리주소들의 비교결과에 따라 상기 제1 및 제2 액세스 제어부 중 어느 하나를 선택하여 상기 제1 및 제2 물리주소들과 상기 배드물리주소들을 대체하는 대체물리주소들 중 어느 하나를 전달하는 배드블록 관리부를 포함한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 다수의 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 배드 메모리 블록을 효율적으로 관리할 수 있는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 제1 채널(channel)에 연결되며, 각각 다수의 제1 메모리 블록들을 포함하는 다수의 제1 메모리 장치들; 제2 채널에 연결되며, 각각 다수의 제2 메모리 블록들을 포함하는 다수의 제2 메모리 장치들; 상기 제1 및 제2 메모리 블록들 각각에 대해 논리-물리 주소변환을 수행하여 제1 및 제2 물리주소들을 각각 출력하는 변환부; 상기 제1 메모리 블록들에 대한 액세스 동작을 제어하는 제1 액세스 제어부, 및 상기 제2 메모리 블록들에 대한 액세스 동작을 제어하는 제2 액세스 제어부; 및 상기 제1 및 제2 메모리 장치들 각각에 포함된 배드블록들에 대응하는 배드물리주소들과 상기 제1 및 제2 물리주소들의 비교결과에 따라 상기 제1 및 제2 액세스 제어부 중 어느 하나를 선택하여 상기 제1 및 제2 물리주소들과 상기 배드물리주소들을 대체하는 대체물리주소들 중 어느 하나를 전달하는 배드블록 관리부를 포함할 수 있다.
또한, 상기 배드블록 관리부는, 상기 배드물리주소들 중 설정된 배드물리주소들을 상기 제1 메모리 블록들에 대응하는 제1 대체물리주소들에 매핑시키기 위한 제1 배드블록 테이블; 상기 배드물리주소들 중 상기 설정된 배드물리주소들을 제외한 나머지 배드물리주소들을 상기 제2 메모리 블록들에 대응하는 제2 대체물리주소들에 매핑시키기 위한 제2 배드블록 테이블; 및 상기 제1 및 제2 물리주소들이, 상기 설정된 배드물리주소들에 포함된 경우 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 나머지 배드물리주소들에 포함된 경우 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 배드물리주소들에 포함되지 않는 경우 상기 제1 액세스 제어부를 선택하여 상기 제1 물리주소들을 전달하거나 또는 상기 제2 액세스 제어부를 선택하여 상기 제2 물리주소들을 전달하는 경로제어부를 포함할 수 있다.
또한, 상기 경로제어부는, 상기 제1 물리주소들이, 상기 설정된 배드물리주소들에 포함된 경우 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 나머지 배드물리주소들에 포함된 경우 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 배드물리주소들에 포함되지 않는 경우 상기 제1 액세스 제어부를 선택하여 상기 제1 물리주소들을 전달하는 제1 상세경로제어부; 및 상기 제2 물리주소들이, 상기 나머지 배드물리주소들에 포함된 경우 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하고, 상기 설정된 배드물리주소들에 포함된 경우 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하며, 상기 배드물리주소들에 포함되지 않는 경우 상기 제2 액세스 제어부를 선택하여 상기 제2 물리주소들을 전달하는 제2 상세경로제어부를 포함할 수 있다.
또한, 상기 배드블록 관리부는, 설정된 동작구간에서 상기 제1 및 제2 메모리 장치들에 저장된 상기 배드물리주소들 및 상기 대체물리주소들의 정보를 로딩한 뒤, 로딩된 상기 배드물리주소들을 개수를 기준으로 상기 배드물리주소들에 어떤 상기 대체물리주소들이 매핑될 것인지를 결정하여 상기 제1 및 제2 배드블록 테이블을 생성하기 위한 배드정보 로딩부를 더 포함할 수 있다.
또한, 상기 배드정보 로딩부는, 상기 제1 및 제2 메모리 장치들에 저장된 상기 배드물리주소들의 전체 개수를 확인한 뒤, 상기 설정된 배드물리주소들의 개수와 상기 나머지 배드물리주소들의 개수가 예정된 개수 차이를 넘어서지 않도록 상기 배드물리주소들을 분산시켜 상기 제1 및 제2 배드블록 테이블을 생성할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템은, 제1 채널(channel)의 제1 경로(way)에 연결되며 각각 다수의 제1 메모리 블록들을 포함하는 다수의 제1 메모리 장치들과, 상기 제1 채널의 제2 경로에 연결되며 각각 다수의 제2 메모리 블록들을 포함하는 다수의 제2 메모리 장치들과, 제2 채널의 제1 경로에 연결되며 각각 다수의 제3 메모리 블록들을 포함하는 다수의 제3 메모리 장치들, 및 상기 제2 채널의 제2 경로에 연결되며 각각 다수의 제4 메모리 블록들을 포함하는 다수의 제4 메모리 장치들; 상기 제1 내지 제4 메모리 블록들에 각각에 대해 논리-물리 주소변환을 수행하여 제1 내지 제4 물리주소들을 각각 출력하는 변환부; 상기 제1 메모리 블록들에 대한 액세스 동작을 제어하는 제1 액세스 제어부와, 상기 제2 메모리 블록들에 대한 액세스 동작을 제어하는 제2 액세스 제어부와, 상기 제3 메모리 블록들에 대한 액세스 동작을 제어하는 제3 액세스 제어부와, 및 상기 제4 메모리 블록들에 대한 액세스 동작을 제어하는 제4 액세스 제어부; 상기 제1 및 제2 액세스 제어부에 대한 액세스 동작을 제어하는 제1 채널 제어부, 및 상기 제3 및 제4 액세스 제어부에 대한 액세스 동작을 제어하는 제2 채널 제어부; 상기 제1 및 제2 메모리 장치들 각각에 포함된 배드블록들에 대응하는 제1 채널배드물리주소들과 상기 제1 및 제2 물리주소들의 비교결과에 따라 상기 제1 채널 제어부의 선택과 함께 상기 제1 및 제2 액세스 제어부 중 어느 하나를 선택하여 상기 제1 및 제2 물리주소들과 상기 제1 채널배드물리주소들을 대체하는 대체물리주소들 중 어느 하나를 전달하는 제1 배드블록 관리부; 및 상기 제3 및 제4 메모리 장치들 각각에 포함된 배드블록들에 대응하는 제2 채널배드물리주소들과 상기 제3 및 제4 물리주소들의 비교결과에 따라 상기 제2 채널 제어부의 선택과 함께 상기 제3 및 제4 액세스 제어부 중 어느 하나를 선택하여 상기 제3 및 제4 물리주소들과 상기 제2 채널배드물리주소들을 대체하는 대체물리주소들 중 어느 하나를 전달하는 제2 배드블록 관리부를 포함할 수 있다.
또한, 상기 제1 배드블록 관리부는, 상기 제1 채널배드물리주소들 중 설정된 제1 배드물리주소들을 상기 제1 메모리 블록들에 대응하는 제1 대체물리주소들에 매핑시키기 위한 제1 배드블록 테이블; 상기 제1 채널배드물리주소들 중 설정된 제2 배드물리주소들을 상기 제2 메모리 블록들에 대응하는 제2 대체물리주소들에 매핑시키기 위한 제2 배드블록 테이블; 및 상기 제1 및 제2 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제1 채널배드물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 물리주소들을 전달하거나 또는 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 물리주소들을 전달하는 제1 경로제어부를 포함할 수 있다.
또한, 상기 제2 배드블록 관리부는, 상기 제2 채널배드물리주소들 중 설정된 제3 배드물리주소들을 상기 제3 메모리 블록들에 대응하는 제3 대체물리주소들에 매핑시키기 위한 제3 배드블록 테이블; 상기 제2 채널배드물리주소들 중 설정된 제4 배드물리주소들을 상기 제4 메모리 블록들에 대응하는 제4 대체물리주소들에 매핑시키기 위한 제4 배드블록 테이블; 상기 제3 및 제4 물리주소들이, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 제2 채널배드물리주소들에 포함되지 않는 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 물리주소들을 전달하거나 또는 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 물리주소들을 전달하는 제2 경로제어부를 포함할 수 있다.
또한, 상기 제1 경로제어부는, 상기 제1 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제1 채널배드물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 물리주소들을 전달하는 제1 상세경로제어부; 및 상기 제2 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제1 채널배드물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 물리주소들을 전달하는 제2 상세경로제어부를 포함할 수 있다.
또한, 상기 제2 경로제어부는, 상기 제3 물리주소들이, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 제2 채널배드물리주소들에 포함되지 않는 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 물리주소들을 전달하는 제3 상세경로제어부; 및 상기 제4 물리주소들이, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 제2 채널배드물리주소들에 포함되지 않는 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 물리주소들을 전달하는 제4 상세경로제어부를 포함할 수 있다.
또한, 상기 제1 배드블록 관리부는, 상기 제1 및 제2 메모리 장치들에 저장된 상기 제1 채널배드물리주소들 및 상기 제1 및 제2 대체물리주소들의 정보를 로딩한 뒤, 로딩된 상기 제1 채널배드물리주소들의 개수를 기준으로 상기 제1 채널배드물리주소들에 어떤 상기 제1 및 제2 대체물리주소들이 매핑될 것인지를 결정하여 상기 제1 및 제2 배드블록 테이블을 생성하기 위한 제1 배드정보 로딩부를 더 포함할 수 있다.
또한, 상기 제1 배드정보 로딩부는, 상기 제1 및 제2 메모리 장치들에 저장된 상기 제1 채널배드물리주소들의 전체 개수를 확인한 뒤, 상기 제1 및 제2 배드물리주소들의 개수가 예정된 개수 차이를 넘어서지 않도록 상기 제1 채널배드물리주소들을 분산시켜 상기 제1 및 제2 배드블록 테이블을 생성할 수 있다.
또한, 상기 제2 배드블록 관리부는, 상기 제3 및 제4 메모리 장치들에 저장된 상기 제2 채널배드물리주소들 및 상기 제3 및 제4 대체물리주소들의 정보를 로딩한 뒤, 로딩된 상기 제2 채널배드물리주소들의 개수를 기준으로 상기 제2 채널배드물리주소들에 어떤 상기 제3 및 제4 대체물리주소들이 매핑될 것인지를 결정하여 상기 제3 및 제4 배드블록 테이블을 생성하기 위한 제2 배드정보 로딩부를 더 포함할 수 있다.
또한, 상기 제2 배드정보 로딩부는, 상기 제3 및 제4 메모리 장치들에 저장된 상기 제2 채널배드물리주소들의 전체 개수를 확인한 뒤, 상기 제3 및 제4 배드물리주소들의 개수가 예정된 개수 차이를 넘어서지 않도록 상기 제2 채널배드물리주소들을 분산시켜 상기 제3 및 제4 배드블록 테이블을 생성할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템은, 제1 채널(channel)의 제1 경로(way)에 연결되며 각각 다수의 제1 메모리 블록들을 포함하는 다수의 제1 메모리 장치들과, 상기 제1 채널의 제2 경로에 연결되며 각각 다수의 제2 메모리 블록들을 포함하는 다수의 제2 메모리 장치들과, 제2 채널의 제1 경로에 연결되며 각각 다수의 제3 메모리 블록들을 포함하는 다수의 제3 메모리 장치들, 및 상기 제2 채널의 제2 경로에 연결되며 각각 다수의 제4 메모리 블록들을 포함하는 다수의 제4 메모리 장치들; 상기 제1 내지 제4 메모리 블록들에 각각에 대해 논리-물리 주소변환을 수행하여 제1 내지 제4 물리주소들을 각각 출력하는 변환부; 상기 제1 메모리 블록들에 대한 액세스 동작을 제어하는 제1 액세스 제어부와, 상기 제2 메모리 블록들에 대한 액세스 동작을 제어하는 제2 액세스 제어부와, 상기 제3 메모리 블록들에 대한 액세스 동작을 제어하는 제3 액세스 제어부와, 및 상기 제4 메모리 블록들에 대한 액세스 동작을 제어하는 제4 액세스 제어부; 상기 제1 및 제2 액세스 제어부에 대한 액세스 동작을 제어하는 제1 채널 제어부, 및 상기 제3 및 제4 액세스 제어부에 대한 액세스 동작을 제어하는 제2 채널 제어부; 및 상기 제1 내지 제4 메모리 장치들 각각에 포함된 배드블록들에 대응하는 배드물리주소들과 상기 제1 내지 제4 물리주소들의 비교결과에 따라 상기 제1 채널 제어부의 선택과 함께하는 상기 제1 및 제2 액세스 제어부 및 상기 제2 채널 제어부의 선택과 함께하는 상기 제3 및 제4 액세스 제어부 중 어느 하나의 액세스 제어부를 선택하여 상기 제1 내지 제4 물리주소들과 상기 배드물리주소들을 대체하는 대체물리주소들 중 어느 하나를 전달하는 배드블록 관리부를 포함할 수 있다.
또한, 상기 배드블록 관리부는, 상기 배드물리주소들 중 설정된 제1 배드물리주소들을 상기 제1 메모리 블록들에 대응하는 제1 대체물리주소들에 매핑시키기 위한 제1 배드블록 테이블; 상기 배드물리주소들 중 설정된 제2 배드물리주소들을 상기 제2 메모리 블록들에 대응하는 제2 대체물리주소들에 매핑시키기 위한 제2 배드블록 테이블; 상기 배드물리주소들 중 설정된 제3 배드물리주소들을 상기 제3 메모리 블록들에 대응하는 제3 대체물리주소들에 매핑시키기 위한 제3 배드블록 테이블; 상기 배드물리주소들 중 설정된 제4 배드물리주소들을 상기 제4 메모리 블록들에 대응하는 제4 대체물리주소들에 매핑시키기 위한 제4 배드블록 테이블; 및 상기 제1 내지 제4 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 배드물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 물리주소들을 전달하거나 또는 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 물리주소들을 전달하거나 또는 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 물리주소들을 전달하거나 또는 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 물리주소들을 전달하는 경로제어부를 포함할 수 있다.
또한, 상기 경로제어부는, 상기 제1 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 배드물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 물리주소들을 전달하는 제1 상세경로제어부; 상기 제2 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 배드물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 물리주소들을 전달하는 제2 상세경로제어부; 상기 제3 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 배드물리주소들에 포함되지 않는 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 물리주소들을 전달하는 제3 상세경로제어부; 및 상기 제4 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 배드물리주소들에 포함되지 않는 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 물리주소들을 전달하는 제4 상세경로제어부를 포함할 수 있다.
또한, 상기 배드블록 관리부는, 상기 제1 내지 제4 메모리 장치들에 저장된 상기 배드물리주소들 및 상기 제1 내지 제4 대체물리주소들의 정보를 로딩한 뒤, 로딩된 상기 배드물리주소들의 개수를 기준으로 상기 배드물리주소들에 어떤 상기 제1 내지 제4 대체물리주소들이 매핑될 것인지를 결정하여 상기 제1 내지 제4 배드블록 테이블을 생성하기 위한 배드정보 로딩부를 더 포함할 수 있다.
또한, 상기 배드정보 로딩부는, 상기 제1 내지 제4 메모리 장치들에 저장된 상기 배드물리주소들의 전체 개수를 확인한 뒤, 상기 제1 내지 제4 배드물리주소들 각각의 개수가 서로 간에 예정된 개수 차이를 넘어서지 않도록 상기 배드물리주소들을 분산시켜 상기 제1 내지 제4 배드블록 테이블을 생성할 수 있다.
본 기술은 서로 다른 채널(channel) 또는 서로 다른 경로(way)에 연결된 다수의 메모리 장치들을 포함하는 메모리 시스템에서, 서로 다른 채널 또는 서로 다른 경로임에도 메모리 장치들 각각에 포함된 배드 메모리 블록들을 통합하여 관리한다. 이를 통해, 배드 메모리 블록을 효율적으로 관리할 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5는 본 발명의 제1 실시예에 따른 메모리 시스템의 구성을 도시한 블록 다이어그램.
도 6은 도 5에 도시된 본 발명의 제1 실시예에 따른 메모리 시스템의 구성에서 본 발명의 특징적인 구성을 상세히 설명하기 위해 도시한 도면.
도 7는 본 발명의 제2 실시예에 따른 메모리 시스템의 구성을 도시한 블록 다이어그램.
도 8은 도 7에 도시된 본 발명의 제3 실시예에 따른 메모리 시스템의 구성에서 본 발명의 특징적인 구성을 상세히 설명하기 위해 도시한 도면.
도 9는 본 발명의 제3 실시예에 따른 메모리 시스템의 구성을 도시한 블록 다이어그램.
도 10은 도 9에 도시된 본 발명의 제3 실시예에 따른 메모리 시스템의 구성에서 본 발명의 특징적인 구성을 상세히 설명하기 위해 도시한 도면.
도 11 내지 도 19은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명하며, 복수의 메모리 블록들(152,154,156)을 각각 포함하는 복수의 플래인들, 복수의 플래인들을 각각 포함하는 복수의 메모리 다이들, 및 복수의 메모리 다이들을 포함하는 메모리 장치(150)에 대해서는, 이하 도 5에서 보다 구체적으로 설명할 것임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스로서, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 여기서, NFC(142)는, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 낸드 플래시 인터페이스의 동작을 수행하며 수행하며, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
특히, 본 발명의 실시 예에 따른 메모리 시스템에서는, 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작, 예컨대 라이트 커맨드에 해당하는 프로그램 동작 또는 리드 커맨드에 리드 동작을, 메모리 장치(150)와 수행하며, 아울러 메모리 장치(150)의 동작 상태, 다시 말해 메모리 장치(150)에서 커맨드 동작의 수행 완료 여부를 확인할 수 있다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록 뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
<제1 실시예>
도 5는 본 발명의 제1 실시예에 따른 메모리 시스템의 구성을 도시한 블록 다이어그램이다.
도 6은 도 5에 도시된 본 발명의 제1 실시예에 따른 메모리 시스템의 구성에서 본 발명의 특징적인 구성을 상세히 설명하기 위해 도시한 도면이다.
먼저, 도 5를 참조하면, 도 1에 도시된 메모리 시스템(110)의 구성을 참조하여 컨트롤러(130) 및 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>)이 포함된 메모리 시스템(110)의 구성이 도시된 것을 알 수 있다.
여기서, 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>)은, 제1 채널(CH1)에 연결되며 각각 다수의 제1 메모리 블록들(미도시)을 포함하는 다수의 제1 메모리 장치들(NAND1<1:4>), 및 제2 채널(CH2)에 연결되며 다수의 제2 메모리 블록들(미도시)을 포함하는 다수의 제2 메모리 장치들(NAND2<1:4>)을 포함한다. 참고로, 도면에서는 제1 채널(CH1)에 연결된 제1 메모리 장치들(NAND1<1:4>)과 제2 채널(CH2)에 연결된 제2 메모리 장치들(NAND2<1:4>)이 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>)로서 포함되는 구성이 개시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 채널 및 더 많은 개수의 채널에 각각 연결된 더 많은 개수의 메모리 장치들이 다수의 메모리 장치들로서 포함될 수 있다. 또한, 도면에서는 제1 메모리 장치들(NAND1<1:4>)로서 4개의 메모리 장치들(NAND1<1:4>)이 포함되고, 제2 메모리 장치들(NAND2<1:4>)로서 4개의 메모리 장치들(NAND2<1:4>)이 포함되는 구성이 개시되어 있는데, 이는 어디까지나 설명의 편의를 위한 구성일 뿐이며, 실제로는 제1 메모리 장치들로서 4개보다 더 많거나 더 적은 개수의 메모리 장치들이 포함되고, 제2 메모리 장치들로서 4개보다 더 많거나 더 적은 개수의 메모리 장치들이 포함되는 것도 얼마든지 가능하다. 또한, 도 5에는 직접적으로 도시되진 않았지만, 도 1에서 설명했던 것과 같이 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>) 각각에는 다수의 메모리 블록들이 포함될 수 있으며, 설명의 편의를 위해 본 발명의 제1 실시예에서는 제1 메모리 장치들(NAND1<1:4>) 각각에 포함된 다수의 메모리 블록들을 제1 메모리 블록들이라 명명하고, 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 다수의 메모리 블록들을 제2 메모리 블록들이라 명명하도록 하겠다.
그리고, 컨트롤러(130)는, 프로세서(134)와 메모리(144) 및 낸드 플래시 컨트롤러(142)를 포함한다.
이때, 프로세서(134)는, 도 1에서 설명한 것과 같이 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히, 도 5 및 도 6에 도시된 것과 같이 제1 메모리 장치들(NAND1<1:4>) 각각에 포함된 제1 메모리 블록들 각각에 대한 논리주소(logical address)들(LA)를 물리주소(physical address)들로 변환시켜 제1 물리주소들(PA1)로서 출력하고, 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 제2 메모리 블록들 각각에 대한 논리주소들(LA)을 물리주소들로 변환시켜 제2 물리주소들(PA2)로서 출력하기 위한 변환부(1342)를 포함한다.
또한, 낸드 플래시 컨트롤러(142)는, 도 1에서 설명한 것과 같이 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>)의 동작을 제어하기 위한 구성요소이며, 특히, 도 5에 도시된 것과 같이 제1 메모리 장치들(NAND1<1:4>)에 대한 액세스 동작을 제어하는 제1 액세스 제어부(1421)와, 제2 메모리 장치들(NAND2<1:4>)에 대한 액세스 동작을 제어하는 제2 액세스 제어부(1422), 및 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 배드 메모리 블록들을 통합하여 관리하기 위한 배드블록 관리부(500)를 포함한다.
또한, 메모리(144)는, 도 1에서 설명한 것과 같이 메모리 시스템(110)의 동작과정에서 필요한 데이터를 저장하기 위한 구성요소이며, 특히, 앞서 설명한 프로세서(134)와 낸드 플래시 컨트롤러(142)의 동작 과정에서 임시로 저장되는 데이터를 저장하기 위한 용도로 사용된다.
참고로, 도 1에서는 컨트롤러(130)에 포함된 것으로 도시되었던, 호스트 인터페이스(HOST I/F, 132)와, ECC 유닛(138), 및 파워 관리 유닛(140)이 도 5에서는 컨트롤러(130)에 포함되지 않은 것으로 도시되어 있는데, 이는, 어디까지나 설명의 편의를 위해 도면에서 생략된 것일 뿐, 실제로는 컨트롤러(130)에 포함되어 있을 것이다.
도 6을 참조하면, 낸드 플래시 컨트롤러(142)에 포함된 배드블록 관리부(500)의 상세한 구성이 개시된 것을 알 수 있다.
먼저, 배드블록 관리부(500)는, 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 배드블록들에 대응하는 배드물리주소들(BAD_PA1, BAD_PA2)을 변환부(1342)에서 출력되는 제1 물리주소들(PA1) 및 제2 물리주소들(PA2)과 비교한 결과에 따라 제1 액세스 제어부(1421)와 제2 액세스 제어부(1422) 중 어느 하나를 선택하고, 선택된 어느 하나의 액세스 제어부(1421 or 1422)로 제1 물리주소들(PA1)과 제2 물리주소들(PA2) 및 배드물리주소들(BAD_PA1, BAD_PA2)에 대응하는 대체물리주소들(SUB_PA1, SUB_PA2) 중 어느 하나의 물리주소(PA1 or PA2 or SUB_PA1 or SUB_PA2)를 전달한다.
구체적으로, 배드블록 관리부(500)는, 배드물리주소들(BAD_PA1, BAD_PA2) 중 설정된 배드물리주소들(BAD_PA1)을 제1 메모리 블록들에 대응하는 제1 대체물리주소들(SUB_PA1)에 매핑시키기 위한 제1 배드블록 테이블(501)과, 배드물리주소들(BAD_PA1, BAD_PA2) 중 설정된 배드물리주소들(BAD_PA1)을 제외한 나머지 배드물리주소들(BAD_PA2)을 제2 메모리 블록들에 대응하는 제2 대체물리주소들(SUB_PA2)에 매핑시키기 위한 제2 배드블록 테이블(502), 및 제1 물리주소들(PA1) 및 제2 물리주소들(PA2)이, 설정된 배드물리주소들(BAD_PA1)에 포함된 경우 제1 액세스 제어부(1421)를 선택하여 제1 대체물리주소들(SUB_PA1)을 전달하고, 나머지 배드물리주소들(BAD_PA2)에 포함된 경우 제2 액세스 제어부(1422)를 선택하여 제2 대체물리주소들(SUB_PA2)을 전달하며, 배드물리주소들(BAD_PA1, BAD_PA2)에 포함되지 않는 경우 제1 액세스 제어부(1421)를 선택하여 제1 물리주소들(PA1)을 전달하거나 또는 제2 액세스 제어부(1422)를 선택하여 제2 물리주소들(PA2)을 전달하는 경로제어부(520)를 포함한다.
여기서, 경로제어부(520)는, 제1 물리주소들(PA1)이, 설정된 배드물리주소들(BAD_PA1)에 포함된 경우 제1 액세스 제어부(1421)를 선택하여 제1 대체물리주소들(SUB_PA1)을 전달하고, 나머지 배드물리주소들(BAD_PA2)에 포함된 경우 제2 액세스 제어부(1422)를 선택하여 제2 대체물리주소들(SUB_PA2)을 전달하며, 배드물리주소들(BAD_PA1, BAD_PA2)에 포함되지 않는 경우 제1 액세스 제어부(1421)를 선택하여 제1 물리주소들(PA1)을 전달하는 제1 상세경로제어부(521), 및 제2 물리주소들(PA2)이, 나머지 배드물리주소들(BAD_PA2)에 포함된 경우 제2 액세스 제어부(1422)를 선택하여 제2 대체물리주소들(SUB_PA2)을 전달하고, 설정된 배드물리주소들(BAD_PA1)에 포함된 경우 제1 액세스 제어부(1421)를 선택하여 제1 대체물리주소들(SUB_PA1)을 전달하며, 배드물리주소들(BAD_PA1, BAD_PA2)에 포함되지 않는 경우 제2 액세스 제어부(1422)를 선택하여 제2 물리주소들(PA2)을 전달하는 제2 상세경로제어부(522)를 포함한다.
그리고, 배드 블록 관리부(500)는, 전술한 제1 배드블록 테이블(501)과 제2 배드블록 테이블(502) 및 경로제어부(520)를 포함할 뿐만 아니라 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>)에 저장된 배드블록 물리주소들(CH_BPA1, CH_BPA2) 및 대체물리주소들(SUB_PA1, SUB_PA2)의 정보를 로딩한 뒤, 로딩된 배드블록 물리주소들(CH_BPA1, CH_BPA2)의 개수를 기준으로 배드블록 물리주소들(CH_BPA1, CH_BPA2)에 어떤 대체물리주소들(SUB_PA1, SUB_PA2)이 매핑될 것인지를 결정하여 제1 배드블록 테이블(501) 및 제2 배드블록 테이블(502)을 생성하기 위한 배드정보 로딩부(540)를 더 포함한다.
이때, 배드정보 로딩부(540)는, 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>)에 저장된 배드블록 물리주소들(CH_BPA1, CH_BPA2)의 전체 개수를 확인한 뒤, 설정된 배드물리주소들(BAD_PA1)의 개수와 나머지 배드물리주소들(BAD_PA2)의 개수가 예정된 개수 차이를 넘어서지 않도록 배드블록 물리주소들(CH_BPA1, CH_BPA2)을 분산시켜 설정된 배드물리주소들(BAD_PA1)을 포함하는 제1 배드블록 테이블(501) 및 나머지 배드물리주소들(BAD_PA2)을 포함하는 제2 배드블록 테이블(502)을 생성한다.
한편, 호스트(102)로부터 논리주소들(LA)이 인가되는 것에 응답하여 변환부(1342)는 논리-물리 주소변환을 수행하여 물리주소들(PA1, PA2)을 출력한다. 참고로, 변환부(1342)는, 메모리(144)에 저장된 논리-물리 매핑정보(미도시)를 참조하여 논리주소들(LA)을 물리주소들(PA1, PA2)로 변환할 것이며, 논리-물리 주소변환 동작은 이미 공지된 기술이기 때문에 여기에서는 더 자세히 설명하지 않도록 하겠다. 또한, 논리-물리 주소변환을 통해서는 페이지 단위까지 가리킬 수 있는 물리주소를 출력하는 것이 일반적인데, 본 발명에서는 페이지 단위까지 가리키는 물리주소를 사용하는 구성을 설명하는 것이 아니므로, 변환부(1342)를 통해 출력되는 물리주소들(PA1, PA2)이 메모리 블록들을 가리키는 물리주소임을 가정한다. 즉, 변환부(1342)에서 출력되는 물리주소들(PA1, PA2) 중 제1 물리주소들(PA1)은 제1 메모리 장치들(NAND1<1:4>) 각각에 포함된 제1 메모리 블록들(미도시)을 가리키기 위한 정보이고, 제2 물리주소들(PA2)은 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 제2 메모리 블록들(미도시)을 가리키기 위한 정보이다.
그리고, 배드블록 관리부(500)에 포함된 제1 배드블록 테이블(501)과 제2 배드블록 테이블(502)은, 도 6에 도시된 것처럼 배드블록 관리부(500)에 포함된 특정 저장공간에 저장되어 있을 수도 있고, 컨트롤러(130)에 포함된 메모리(144)에 저장되어 있을 수도 있다. 만약, 도 6에 도시된 것과 다르게 컨트롤러(130)에 포함된 메모리(144)에 저장되어 있는 경우, 배드블록 관리부(500)는, 제1 배드블록 테이블(501)과 제2 배드블록 테이블(502)에 접근할 때마다 메모리(144)로부터 그 값을 리드하여 사용하는 형태가 될 것이다.
그리고, 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>)에 저장된 배드블록 물리주소들(CH_BPA1, CH_BPA2)은, 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>)을 생산하는 과정에서 테스트를 통해 그 값이 미리 정해져 있을 수 있다. 물론, 제1 메모리 장치(150<1>) 및 제2 메모리 장치들(NAND2<1:4>)의 동작과정에서 내부의 배드 메모리 블록을 검출하여 배드블록 물리주소들(CH_BPA1, CH_BPA2)의 값을 결정할 수도 있다.
그리고, 제1 메모리 장치들(NAND1<1:4>)에 포함된 제1 메모리 블록들 중에서 제1 대체 메모리 블록들을 선택하는 방법은, 제1 메모리 블록들 중 제1 대체 메모리 블록들로 사용용도가 정해진 제1 메모리 블록들이 존재하는 형태가 될 수도 있고, 또는 제1 메모리 블록들 중 프리(free) 상태인 임의의 메모리 블록들을 제1 대체 메모리 블록들로 선택하는 형태가 될 수도 있다. 마찬가지로, 제2 메모리 장치들(NAND2<1:4>)에 포함된 제2 메모리 블록들 중에서 제2 대체 메모리 블록들을 선택하는 방법은, 제2 메모리 블록들 중 제2 대체 메모리 블록들로 사용용도가 정해진 제2 메모리 블록들이 존재하는 형태가 될 수도 있고, 또는 제2 메모리 블록들 중 프리(free) 상태인 임의의 메모리 블록들을 제2 대체 메모리 블록들로 선택하는 형태가 될 수도 있다. 이렇게, 제1 대체 메모리 블록들 및 제2 대체 메모리 블록들을 선택하는 방법은 설계자에 의해 얼마든지 선택가능하며, 선택된 제1 대체 메모리 블록들에 대응하는 물리주소 값 및 선택된 제2 대체 메모리 블록들에 대응하는 물리주소 값을 배드정보 로딩부(540)에서 제1 대체물리주소들(SUB_PA1) 및 제2 대체물리주소들(SUB_PA2)로서 사용하게 된다.
이하의 설명에서는 도 6에 그 값이 상세하게 예시된 제1 배드블록 테이블(501)과 제2 배드블록 테이블(502)을 참조하여 전술한 경로제어부(520)의 상세한 동작을 설명하도록 하겠다.
먼저, 제1 배드블록 테이블(501) 및 제2 배드블록 테이블(502)을 함께 참조하면, 제1 메모리 장치들(NAND1<1:4>)에 포함된 배드블록들에 대응하는 배드블록 물리주소들(CH_BPA1)로서 6개의 물리주소 값(1<1>_700, 1<4>_800, 1<3>_900, 1<2>_400, 1<1>_950, 1<2>_750)이 포함되고, 제2 메모리 장치들(NAND2<1:4>)에 포함된 배드블록들에 대응하는 배드블록 물리주소들(CH_BPA2)로서 2개의 물리주소 값(2<1>_350, 2<2>_550)이 포함된다. 또한, 제1 메모리 장치들(NAND1<1:4>)에 포함된 대체 메모리 블록들에 대응하는 대체물리주소들(SUB_PA1)로서 4개의 물리주소 값(1<1>_900, 1<2>_830, 1<3>_520, 1<3>_620)이 포함되고, 제2 메모리 장치들(NAND2<1:4>)에 포함된 대체 메모리 블록들에 대응하는 대체물리주소들(SUB_PA2)로서 4개의 물리주소 값(2<1>_700, 2<2>_530, 2<3>_820, 2<4>_480)이 포함된다.
이렇게, 제1 메모리 장치들(NAND1<1:4>)에 포함된 제1 메모리 블록들 중 배드블록들의 개수가 6개이고, 제2 메모리 장치들(NAND2<1:4>)에 포함된 제2 메모리 블록들 중 배드블록들의 개수가 2개로서, 4개의 차이가 나는 것을 알 수 있다. 그럼에도 불구하고, 본 발명의 실시예에 따른 배드블록 관리부(500)는, 제1 메모리 블록들 중 4개의 제1 메모리 블록들만 대체 메모리 블록으로 사용하고, 제2 메모리 블록들 중 4개의 제2 메모리 블록들만 대체 메모리 블록으로 사용한다. 즉, 제1 메모리 블록들에 포함된 6개의 배드블록들 중 4개의 배드블록들은 제1 메모리 블록들에 포함된 4개의 대체 메모리 블록들로 대체하지만, 나머지 2개의 배드블록들은 제2 메모리 블록들에 포함된 2개의 대체 메모리 블록들로 대체한다.
이와 같은 동작이 가능한 것은, 본 발명의 실시예에 따른 배드블록 관리부(500)의 배드정보 로딩부(540)에서 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>)에 저장된 배드블록 물리주소들(CH_BPA1, CH_BPA2)의 전체 개수를 확인한 뒤, 설정된 배드물리주소들(BAD_PA1)의 개수와 나머지 배드물리주소들(BAD_PA2)의 개수가 예정된 개수 차이를 넘어서지 않도록 배드블록 물리주소들(CH_BPA1, CH_BPA2)을 분산시켜 설정된 배드물리주소들(BAD_PA1)을 포함하는 제1 배드블록 테이블(501) 및 나머지 배드물리주소들(BAD_PA2)을 포함하는 제2 배드블록 테이블(502)을 생성하기 때문이다.
예컨대, 제1 메모리 블록들 중 배드블록들의 개수가 6개이고, 제2 메모리 블록들 중 배드블록들의 개수가 2개이기 때문에, 배드블록 물리주소들(CH_BPA1, CH_BPA2)의 전체 개수는 8개가 되고, 이를 절반으로 나누면 4개가 된다. 따라서, 배드정보 로딩부(540)는, 배드블록 물리주소들(CH_BPA1, CH_BPA2) 중 4개의 배드블록 물리주소를 설정된 배드물리주소들(BAD_PA1)로 설정하고, 나머지 4개의 배드블록 물리주소를 나머지 배드물리주소들(BAD_PA2)로 설정한다. 따라서, 도 6에서 예시한 것과 같이 제1 메모리 장치들(NAND1<1:4>)에 포함된 배드블록들에 대응하는 6개의 물리주소 값(1<1>_700, 1<4>_800, 1<3>_900, 1<2>_400, 1<1>_950, 1<2>_750) 중 4개의 물리주소 값(1<1>_700, 1<4>_800, 1<3>_900, 1<2>_400)이 설정된 배드물리주소들(BAD_PA1)로서 설정되어 제1 배드블록 테이블(501)에 포함되고, 나머지 2개의 물리주소 값(1<1>_950, 1<2>_750)은 제2 메모리 장치들(NAND2<1:4>)에 포함된 배드블록들에 대응하는 2개의 물리주소 값(2<1>_350, 2<2>_550)과 함께 나머지 배드물리주소들(BAD_PA2)로서 설정되어 제2 배드블록 테이블(502)에 포함된다.
그리고, 제1 배드블록 테이블(501)은, 설정된 배드물리주소들(BAD_PA1)을 제1 메모리 블록들에 대응하는 제1 대체물리주소들(SUB_PA1)에 매핑시키는 형태이기 때문에, 설정된 배드물리주소들(BAD_PA1)로 설정된 4개의 물리주소 값(1<1>_700, 1<4>_800, 1<3>_900, 1<2>_400)은 제1 메모리 장치들(NAND1<1:4>)에 포함된 대체 메모리 블록들에 대응하는 4개의 물리주소 값(1<1>_900, 1<2>_830, 1<3>_520, 1<3>_620)에 매핑된 형태로 제1 배드블록 테이블(501)에 포함된다.
또한, 제2 배드블록 테이블(502)은, 나머지 배드물리주소들(BAD_PA2)을 제2 메모리 블록들에 대응한느 제2 대체물리주소들(SUB_PA2)에 매핑시키는 형태이기 때문에, 나머지 배드물리주소들(BAD_PA2)로 설정된 4개의 물리주소 값(1<1>_950, 1<2>_750), 2<1>_350, 2<2>_550)은 제2 메모리 장치들(NAND2<1:4>)에 포함된 대체 메모리 블록들에 대응하는 4개의 물리주소 값(2<1>_700, 2<2>_530, 2<3>_820, 2<4>_480)에 매핑된 형태로 제2 배드블록 테이블(502)에 포함된다.
전술한 형태로 제1 배드블록 테이블(501)과 제2 배드블록 테이블(502)이 생성된 상태이기 때문에, 본 발명의 실시예에 따른 경로제어부(520)가 제1 물리주소들(PA1) 및 제2 물리주소들(PA2)이, 설정된 배드물리주소들(BAD_PA1)에 포함된 경우 제1 액세스 제어부(1421)를 선택하여 제1 대체물리주소들(SUB_PA1)을 전달하고, 나머지 배드물리주소들(BAD_PA2)에 포함된 경우 제2 액세스 제어부(1422)를 선택하여 제2 대체물리주소들(SUB_PA2)을 전달하며, 배드물리주소들(BAD_PA1, BAD_PA2)에 포함되지 않는 경우 제1 액세스 제어부(1421)를 선택하여 제1 물리주소들(PA1)을 전달하거나 또는 제2 액세스 제어부(1422)를 선택하여 제2 물리주소들(PA2)을 전달할 수 있다.
예컨대, 변환부(1342)에서 출력된 제1 물리주소(PA1)가 '1<2>_400'값을 갖는다고 가정하면, 제1 상세경로제어부(521)는, 제1 물리주소(PA1)를 제1 배드블록 테이블(501)에 포함된 설정된 배드물리주소들(BAD_PA1) 및 제2 배드블록 테이블(502)에 포함된 나머지 배드물리주소들(BAD_PA2) 각각의 값들과 비교하는 동작을 먼저 수행한다. 비교하는 동작의 수행결과, 제1 상세경로제어부(521)는, 제1 배드블록 테이블(501)에 포함된 설정된 배드물리주소들(BAD_PA1) 중 하나의 값이 제1 물리주소(PA1)와 동일한 값을 갖는 상태라는 것을 확인할 수 있다. 따라서, 제1 상세경로제어부(521)는, 제1 액세스 제어부(1421)를 선택하여 제1 배드블록 테이블(501)에 포함된 설정된 배드물리주소들(BAD_PA1) 중 제1 물리주소(PA1)와 동일한 값을 갖는 설정된 배드물리주소에 매핑된 대체물리주소(SUB_PA1)의 값(1<3>_620)을 전달한다. 이를 통해, 제1 물리주소(PA1)의 값이 제1 메모리 블록들에 포함된 배드블록들 중 어느 하나를 가리키는 갖는 경우, 제1 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있게 된다.
또 다른 예를 들면, 변환부(1342)에서 출력된 제1 물리주소(PA1)가 '1<2>_750'값을 갖는다고 가정하면, 제1 상세경로제어부(521)는, 제1 물리주소(PA1)를 제1 배드블록 테이블(501)에 포함된 설정된 배드물리주소들(BAD_PA1) 및 제2 배드블록 테이블(502)에 포함된 나머지 배드물리주소들(BAD_PA2) 각각의 값들과 비교하는 동작을 먼저 수행한다. 비교하는 동작의 수행결과, 제1 상세경로제어부(521)는, 제2 배드블록 테이블(502)에 포함된 나머지 배드물리주소들(BAD_PA2) 중 하나의 값이 제1 물리주소(PA1)와 동일한 값을 갖는 상태라는 것을 확인할 수 있다. 따라서, 제1 상세경로제어부(521)는, 제2 액세스 제어부(1422)를 선택하여 제2 배드블록 테이블(502)에 포함된 나머지 배드물리주소들(BAD_PA2) 중 제1 물리주소(PA1)와 동일한 값을 갖는 나머지 배드물리주소에 매핑된 대체물리주소(SUB_PA2)의 값(2<2>_530)을 전달한다. 이를 통해, 제1 물리주소(PA1)의 값이 제1 메모리 블록들에 포함된 배드블록들 중 어느 하나를 가리키는 갖는 경우, 제2 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있게 된다.
또 다른 예를 들면, 변환부(1342)에서 출력된 제1 물리주소(PA1)가 '1<1>_600'값을 갖는다고 가정하면, 제1 상세경로제어부(521)는, 제1 물리주소(PA1)를 제1 배드블록 테이블(501)에 포함된 설정된 배드물리주소들(BAD_PA1) 및 제2 배드블록 테이블(502)에 포함된 나머지 배드물리주소들(BAD_PA2) 각각의 값들과 비교하는 동작을 먼저 수행한다. 비교하는 동작의 수행결과, 제1 상세경로제어부(521)는, 제1 물리주소(PA1)의 값이 설정된 배드물리주소들(BAD_PA1) 및 나머지 배드물리주소들(BAD_PA2)에 포함되지 않은 상태라는 것을 확인할 수 있다. 따라서, 제1 상세경로제어부(521)는, 제1 액세스 제어부(1421)를 선택하여 제1 물리주소(PA1)를 전달한다. 이를 통해, 제1 물리주소(PA1)의 값이 제1 메모리 블록들에 포함된 배드블록들을 가리키지 않는 갖는 경우, 제1 물리주소(PA1)를 그대로 사용하여 제1 메모리 블록들 중 어느 하나를 선택할 수 있게 된다.
참고로, 제1 메모리 장치들(NAND1<1:4>)에 포함된 배드블록들에 대응하는 6개의 배드물리주소 값(1<1>_700, 1<4>_800, 1<3>_900, 1<2>_400, 1<1>_950, 1<2>_750) 및 제1 메모리 장치들(NAND1<1:4>)에 포함된 대체 메모리 블록들에 대응하는 4개의 물리주소 값(1<1>_900, 1<2>_830, 1<3>_520, 1<3>_620) 각각에서 가장 앞에 '1'은 제1 메모리 블록들 중 하나라는 것을 의미하고, '<x>'는 제1 메모리 장치들(NAND1<1:4>) 중 'x'번째 제1 메모리 장치에 포함되었다는 것을 의미하며, '_yyy'은 'x'번째 제1 메모리 장치에 포함된 제1 메모리 블록들 중 'yyy'번째 제1 메모리 블록임을 의미한다. 또한, 제2 메모리 장치들(NAND2<1:4>)에 포함된 배드블록들에 대응하는 2개의 배드물리주소 값(2<1>_350, 2<2>_550) 및 제2 메모리 장치들(NAND2<1:4>)에 포함된 대체 메모리 블록들에 대응하는 4개의 물리주소 값(2<1>_700, 2<2>_530, 2<3>_820, 2<4>_480) 각각에서 가장 앞에 '2'는 제2 메모리 블록들 중 하나라는 것을 의미하고, '<x>'는 제2 메모리 장치들(NAND2<1:4>) 중 'x'번째 제2 메모리 장치에 포함되었다는 것을 의미하며, '_yyy'은 'x'번째 제2 메모리 장치에 포함된 제2 메모리 블록들 중 'yyy'번째 제2 메모리 블록임을 의미한다. 물론, 이와 같은 물리주소 값의 형식은 설명의 편의를 위해 본 발명의 실시예에서만 사용되는 형태이며, 실제로는 얼마든지 다른 형태의 값이 사용될 수 있다.
그리고, 도 6에서는 제1 메모리 장치들(NAND1<1:4>)에 포함된 배드블록들의 개수가 제2 메모리 장치들(NAND2<1:4>)에 포함된 배드블록들의 개수보다 많은 경우를 예시하였기 때문에, 제1 물리주소들(PA1)이 제1 메모리 블록들에 포함된 배드블록들을 선택하는 값을 갖는 경우에서 제2 메모리 블록들에 포함된 대체 메모리 블록을 사용하는 동작이 예시되었다. 하지만, 이는 어디까지나 하나의 실시예일 뿐이며, 도 6에 도시된 것과는 반대로 제2 메모리 장치들(NAND2<1:4>)에 포함된 배드블록들의 개수가 제1 메모리 장치들(NAND1<1:4>)에 포함된 배드블록들의 개수보다 많은 경우에는, 제2 물리주소들(PA2)이 제2 메모리 블록들에 포함된 배드블록들을 선택하는 값을 갖는 경우에서 제1 메모리 블록들에 포함된 대체 메모리 블록을 사용하는 동작이 수행되는 것도 얼마든지 가능하다.
그리고, 전술한 도 6에서는 제1 메모리 장치들(NAND1<1:4>)에 포함된 제1 메모리 블록들 중 배드블록들의 개수가 6개이고, 제2 메모리 장치들(NAND2<1:4>)에 포함된 제2 메모리 블록들 중 배드블록들의 개수가 2개인 것을 예시하였는데, 이는 설명의 편의를 위해 예시한 것일 뿐이며, 실제로는 그 개수가 상이할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 제1 실시예를 적용하면, 서로 다른 채널(channel)에 연결된 다수의 메모리 장치들을 포함하는 메모리 시스템에서, 서로 다른 채널임에도 메모리 장치들 각각에 포함된 배드 메모리 블록들을 통합하여 관리할 수 있다.
<제2 실시예>
도 7은 본 발명의 제2 실시예에 따른 메모리 시스템의 구성을 도시한 블록 다이어그램이다.
도 8은 도 7에 도시된 본 발명의 제2 실시예에 따른 메모리 시스템의 구성에서 본 발명의 특징적인 구성을 상세히 설명하기 위해 도시한 도면이다.
먼저, 도 7을 참조하면, 도 1에 도시된 메모리 시스템(110)의 구성을 참조하여 컨트롤러(130) 및 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>, NAND3<1:4>, NAND4<1:4>)이 포함된 메모리 시스템(110)의 구성이 도시된 것을 알 수 있다.
여기서, 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>, NAND3<1:4>, NAND4<1:4>)은, 제1 채널(CH1)의 제1 경로(WAY1)에 연결되며 각각 다수의 제1 메모리 블록들(미도시)을 포함하는 다수의 제1 메모리 장치들(NAND1<1:4>)과, 제1 채널(CH1)의 제2 경로(WAY2)에 연결되며 다수의 제2 메모리 블록들(미도시)을 포함하는 다수의 제2 메모리 장치들(NAND2<1:4>)과, 제2 채널(CH2)의 제1 경로(WAY3)에 연결되며 다수의 제3 메모리 블록들(미도시)을 포함하는 다수의 제3 메모리 장치들(NAND3<1:4>), 및 제2 채널(CH2)의 제2 경로(WAY4)에 연결되며 다수의 제4 메모리 블록들(미도시)을 포함하는 다수의 제4 메모리 장치들(NAND4<1:4>)을 포함한다.
참고로, 도면에서는 제1 채널(CH1)의 제1 경로(WAY1)에 연결된 제1 메모리 장치들(NAND1<1:4>)과 제1 채널(CH1)의 제2 경로(WAY2)에 연결된 제2 메모리 장치들(NAND2<1:4>)과 제2 채널(CH2)의 제1 경로(WAY3)에 연결된 제3 메모리 장치들(NAND3<1:4>) 및 제2 채널(CH2)의 제2 경로(WAY4)에 연결된 제4 메모리 장치들(NAND4<1:4>)이 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>, NAND3<1:4>, NAND4<1:4>)로서 포함되는 구성이 개시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 채널의 더 많은 개수의 경로 및 그에 각각 연결된 더 많은 개수의 메모리 장치들이 다수의 메모리 장치들로서 포함될 수 있다. 또한, 도면에서는 제1 메모리 장치들(NAND1<1:4>)로서 4개의 메모리 장치들(NAND1<1:4>)이 포함되고, 제2 메모리 장치들(NAND2<1:4>)로서 4개의 메모리 장치들(NAND2<1:4>)이 포함되며, 제3 메모리 장치들(NAND3<1:4>)로서 4개의 메모리 장치들(NAND3<1:4>)이 포함되고, 제4 메모리 장치들(NAND4<1:4>)로서 4개의 메모리 장치들(NAND4<1:4>)이 포함되는 구성이 개시되어 있는데, 이는 어디까지나 설명의 편의를 위한 구성일 뿐이며, 실제로는 제1 메모리 장치들로서 4개보다 더 많거나 더 적은 개수의 메모리 장치들이 포함되고, 제2 메모리 장치들로서 4개보다 더 많거나 더 적은 개수의 메모리 장치들이 포함되는 것도 얼마든지 가능하다. 또한, 도 7에는 직접적으로 도시되진 않았지만, 도 1에서 설명했던 것과 같이 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>) 각각에는 다수의 메모리 블록들이 포함될 수 있으며, 설명의 편의를 위해 본 발명의 제2 실시예에서는 제1 메모리 장치들(NAND1<1:4>) 각각에 포함된 다수의 메모리 블록들을 제1 메모리 블록들이라 명명하고, 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 다수의 메모리 블록들을 제2 메모리 블록들이라 명명하며, 제3 메모리 장치들(NAND3<1:4>) 각각에 포함된 다수의 메모리 블록들을 제3 메모리 블록들이라 명명하고, 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 다수의 메모리 블록들을 제4 메모리 블록들이라 명명하도록 하겠다.
그리고, 컨트롤러(130)는, 프로세서(134)와 메모리(144) 및 낸드 플래시 컨트롤러(142)를 포함한다.
이때, 프로세서(134)는, 도 1에서 설명한 것과 같이 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히, 도 7 및 도 8에 도시된 것과 같이 제1 메모리 장치들(NAND1<1:4>) 각각에 포함된 제1 메모리 블록들 각각에 대한 논리주소(logical address)들(LA)를 물리주소(physical address)들로 변환시켜 제1 물리주소들(PA1)로서 출력하고, 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 제2 메모리 블록들 각각에 대한 논리주소들(LA)을 물리주소들로 변환시켜 제2 물리주소들(PA2)로서 출력하며, 제3 메모리 장치들(NAND3<1:4>) 각각에 포함된 제3 메모리 블록들 각각에 대한 논리주소들(LA)을 물리주소들로 변환시켜 제3 물리주소들(PA3)로서 출력하고, 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 제4 메모리 블록들 각각에 대한 논리주소들(LA)을 물리주소들로 변환시켜 제4 물리주소들(PA4)로서 출력하기 위한 변환부(1342)를 포함한다.
또한, 낸드 플래시 컨트롤러(142)는, 도 1에서 설명한 것과 같이 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>, NAND3<1:4>, NAND4<1:4>)의 동작을 제어하기 위한 구성요소이며, 특히, 도 7에 도시된 것과 같이 제1 메모리 장치들(NAND1<1:4>)에 대한 액세스 동작을 제어하는 제1 액세스 제어부(1426)와, 제2 메모리 장치들(NAND2<1:4>)에 대한 액세스 동작을 제어하는 제2 액세스 제어부(1427)와, 제3 메모리 장치들(NAND3<1:4>)에 대한 액세스 동작을 제어하는 제3 액세스 제어부(1428), 및 제4 메모리 장치들(NAND4<1:4>)에 대한 액세스 동작을 제어하는 제4 액세스 제어부(1429)를 포함하고, 제1 액세스 제어부(1426) 및 제2 액세스 제어부(1427)에 대한 액세스 동작을 제어하는 제1 채널 제어부(1421), 및 제3 액세스 제어부(1428) 및 제4 액세스 제어부(1429)에 대한 액세스 동작을 제어하는 제2 채널 제어부(1422)를 포함하며, 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 배드 메모리 블록들을 통합하여 관리하기 위한 제1 배드블록 관리부(700), 및 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 배드 메모리 블록들을 통합하여 관리하기 위한 제2 배드블록 관리부(800)를 포함한다.
또한, 메모리(144)는, 도 1에서 설명한 것과 같이 메모리 시스템(110)의 동작과정에서 필요한 데이터를 저장하기 위한 구성요소이며, 특히, 앞서 설명한 프로세서(134)와 낸드 플래시 컨트롤러(142)의 동작 과정에서 임시로 저장되는 데이터를 저장하기 위한 용도로 사용된다.
참고로, 도 1에서는 컨트롤러(130)에 포함된 것으로 도시되었던, 호스트 인터페이스(HOST I/F, 132)와, ECC 유닛(138), 및 파워 관리 유닛(140)이 도 7에서는 컨트롤러(130)에 포함되지 않은 것으로 도시되어 있는데, 이는, 어디까지나 설명의 편의를 위해 도면에서 생략된 것일 뿐, 실제로는 컨트롤러(130)에 포함되어 있을 것이다.
도 8을 참조하면, 낸드 플래시 컨트롤러(142)에 포함된 제1 배드블록 관리부(700) 및 제2 배드블록 관리부(800)의 상세한 구성이 개시된 것을 알 수 있다.
먼저, 제1 배드블록 관리부(700)는, 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 배드블록들에 대응하는 제1 채널배드물리주소들(WBAD_PA1, WBAD_PA2)을 변환부(1342)에서 출력되는 제1 물리주소들(PA1) 및 제2 물리주소들(PA2)과 비교한 결과에 따라 제1 채널 제어부(1421)의 선택과 함께 제1 액세스 제어부(1426)와 제2 액세스 제어부(1427) 중 어느 하나를 선택하고, 선택된 어느 하나의 액세스 제어부(1426 or 1427)로 제1 물리주소들(PA1)과 제2 물리주소들(PA2) 및 제1 채널배드물리주소들(WBAD_PA1, WBAD_PA2)에 대응하는 대체물리주소들(WSUB_PA1, WSUB_PA2) 중 어느 하나의 물리주소(PA1 or PA2 or WSUB_PA1 or WSUB_PA2)를 전달한다.
그리고, 제2 배드블록 관리부(800)는, 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 배드블록들에 대응하는 제2 채널배드물리주소들(WBAD_PA3, WBAD_PA4)을 변환부(1342)에서 출력되는 제3 물리주소들(PA3) 및 제4 물리주소들(PA4)과 비교한 결과에 따라 제2 채널 제어부(1422)의 선택과 함께 제3 액세스 제어부(1428)와 제4 액세스 제어부(1429) 중 어느 하나를 선택하고, 선택된 어느 하나의 액세스 제어부(1428 or 1429)로 제3 물리주소들(PA3)과 제4 물리주소들(PA4) 및 제2 채널배드물리주소들(WBAD_PA3, WBAD_PA4)에 대응하는 대체물리주소들(WSUB_PA3, WSUB_PA4) 중 어느 하나의 물리주소(PA3 or PA4 or WSUB_PA3 or WSUB_PA4)를 전달한다.
구체적으로, 제1 배드블록 관리부(700)는, 제1 채널배드물리주소들(WBAD_PA1, WBAD_PA2) 중 설정된 제1 배드물리주소들(WBAD_PA1)을 제1 메모리 블록들에 대응하는 제1 대체물리주소들(WSUB_PA1)에 매핑시키기 위한 제1 배드블록 테이블(701)과, 제1 채널배드물리주소들(WBAD_PA1, WBAD_PA2) 중 설정된 제2 배드물리주소들(WBAD_PA2)를 제2 메모리 블록들에 대응하는 제2 대체물리주소들(WSUB_PA2)에 매핑시키기 위한 제2 배드블록 테이블(702), 및 제1 물리주소들(PA1) 및 제2 물리주소들(PA2)이, 제1 배드물리주소들(WBAD_PA1)에 포함된 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)을 선택하여 제1 대체물리주소들(WSUB_PA1)을 전달하고, 제2 배드물리주소들(WBAD_PA2)에 포함된 경우 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 대체물리주소들(WSUB_PA2)를 전달하며, 제1 채널배드물리주소들(WBAD_PA1, WBAD_PA2)에 포함되지 않는 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)를 선택하여 제1 물리주소들(PA1)을 전달하거나 또는 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 물리주소들(PA2)을 전달하는 제1 경로제어부(720)를 포함한다.
그리고, 제2 배드블록 관리부(800)는, 제2 채널배드물리주소들(WBAD_PA3, WBAD_PA4) 중 설정된 제3 배드물리주소들(WBAD_PA3)을 제3 메모리 블록들에 대응하는 제3 대체물리주소들(WSUB_PA3)에 매핑시키기 위한 제3 배드블록 테이블(803)과, 제2 채널배드물리주소들(WBAD_PA3, WBAD_PA4) 중 설정된 제4 배드물리주소들(WBAD_PA4)을 제4 메모리 블록들에 대응하는 제4 대체물리주소들(WSUB_PA4)에 매핑시키기 위한 제4 배드블록 테이블(804), 및 제3 물리주소들(PA3) 및 제4 물리주소들(PA4)이, 제3 배드물리주소들(WBAD_PA3)에 포함된 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)을 선택하여 제3 대체물리주소들(WSUB_PA3)을 전달하고, 제4 배드물리주소들(WBAD_PA4)에 포함된 경우 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)를 선택하여 제4 대체물리주소들(WSUB_PA4)을 전달하며, 제2 채널배드물리주소들(WBAD_PA3, WBAD_PA4)에 포함되지 않는 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)를 선택하여 제3 물리주소들(PA3)을 전달하거나 또는 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)을 선택하여 제4 물리주소들(PA4)을 전달하는 제2 경로제어부(820)를 포함한다.
여기서, 제1 경로제어부(720)는, 제1 물리주소들(PA1)이, 제1 배드물리주소들(WBAD_PA1)에 포함된 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)을 선택하여 제1 대체물리주소들(WSUB_PA1)을 전달하고, 제2 배드물리주소들(WBAD_PA2)에 포함된 경우 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 대체물리주소들(WSUB_PA2)을 전달하며, 제1 채널배드물리주소들(WBAD_PA1, WBAD_PA2)에 포함되지 않는 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)를 선택하여 제1 물리주소들(PA1)을 전달하는 제1 상세경로제어부(721), 및 제2 물리주소들(PA2)이, 제2 배드물리주소들(WBAD_PA2)에 포함된 경우 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 대체물리주소들(WSUB_PA2)를 전달하고, 제1 배드물리주소들(WBAD_PA1)에 포함된 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)을 선택하여 제1 대체물리주소들(WSUB_PA1)을 전달하며, 제1 채널배드물리주소들(WBAD_PA1, WBAD_PA2)에 포함되지 않는 경우 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 물리주소들(PA2)을 전달하는 제2 상세경로제어부(722)를 포함한다.
또한, 제2 경로제어부(820)는, 제3 물리주소들(PA3)이, 제3 배드물리주소들(WBAD_PA3)에 포함된 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)을 선택하여 제3 대체물리주소들(WSUB_PA3)을 전달하고, 제4 배드물리주소들(WBAD_PA4)에 포함된 경우 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)을 선택하여 제4 대체물리주소들(WSUB_PA4)을 전달하며, 제2 채널배드물리주소들(WBAD_PA3, WBAD_PA4)에 포함되지 않는 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)를 선택하여 제3 물리주소들(PA3)을 전달하는 제3 상세경로제어부(821), 및 제4 물리주소들(PA4)이, 제4 배드물리주소들(WBAD_PA4)에 포함된 경우 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)을 선택하여 제4 대체물리주소들(WSUB_PA4)를 전달하고, 제3 배드물리주소들(WBAD_PA3)에 포함된 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)을 선택하여 제3 대체물리주소들(WSUB_PA3)을 전달하며, 제2 채널배드물리주소들(WBAD_PA3, WBAD_PA4)에 포함되지 않는 경우 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)을 선택하여 제4 물리주소들(PA4)을 전달하는 제4 상세경로제어부(822)를 포함한다.
그리고, 제1 배드 블록 관리부(700)는, 전술한 제1 배드블록 테이블(701)과 제2 배드블록 테이블(702) 및 제1 경로제어부(720)를 포함할 뿐만 아니라 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>)에 저장된 배드블록 물리주소들(WBPA<1:2>)와 제1 및 제2 대체물리주소들(WSUB_PA1, WSUB_PA2)의 정보를 로딩한 뒤, 로딩된 배드블록 물리주소들(WBPA<1:2>)의 개수를 기준으로 배드블록 물리주소들(WBPA<1:2>)에 어떤 제1 및 제2 대체물리주소들(WSUB_PA1, WSUB_PA2)이 매핑될 것인지를 결정하여 제1 배드블록 테이블(701) 및 제2 배드블록 테이블(702)을 생성하기 위한 제1 배드정보 로딩부(740)를 더 포함한다.
이때, 제1 배드정보 로딩부(740)는, 제1 메모리 장치들(NAND1<1:4>) 및 제2 메모리 장치들(NAND2<1:4>)에 저장된 배드블록 물리주소들(WBPA<1:2>)의 전체 개수를 확인한 뒤, 제1 배드물리주소들(WBAD_PA1)의 개수와 제2 배드물리주소들(WBAD_PA2)의 개수가 예정된 개수 차이를 넘어서지 않도록 배드블록 물리주소들(WBPA<1:2>)을 분산시켜 제1 배드물리주소들(WBAD_PA1)을 포함하는 제1 배드블록 테이블(701) 및 제2 배드물리주소들(WBAD_PA2)을 포함하는 제2 배드블록 테이블(702)을 생성한다.
그리고, 제2 배드 블록 관리부(800)는, 전술한 제3 배드블록 테이블(803)과 제4 배드블록 테이블(804) 및 제2 경로제어부(820)를 포함할 뿐만 아니라 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>)에 저장된 배드블록 물리주소들(WBPA<3:4>)와 제3 및 제4 대체물리주소들(WSUB_PA3, WSUB_PA4)의 정보를 로딩한 뒤, 로딩된 배드블록 물리주소들(WBPA<3:4>)의 개수를 기준으로 배드블록 물리주소들(WBPA<3:4>)에 어떤 제3 및 제4 대체물리주소들(WSUB_PA3, WSUB_PA4)이 매핑될 것인지를 결정하여 제3 배드블록 테이블(803) 및 제4 배드블록 테이블(804)을 생성하기 위한 제2 배드정보 로딩부(840)를 더 포함한다.
이때, 제2 배드정보 로딩부(840)는, 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>)에 저장된 배드블록 물리주소들(WBPA<3:4>)의 전체 개수를 확인한 뒤, 제3 배드물리주소들(WBAD_PA3)의 개수와 제4 배드물리주소들(WBAD_PA4)의 개수가 예정된 개수 차이를 넘어서지 않도록 배드블록 물리주소들(WBPA<3:4>)을 분산시켜 제3 배드물리주소들(WBAD_PA3)을 포함하는 제3 배드블록 테이블(803) 및 제4 배드물리주소들(WBAD_PA4)을 포함하는 제4 배드블록 테이블(804)을 생성한다.
한편, 호스트(102)로부터 논리주소들(LA)이 인가되는 것에 응답하여 변환부(1342)는 논리-물리 주소변환을 수행하여 물리주소들(PA1, PA2, PA3, PA4)을 출력한다. 참고로, 변환부(1342)는, 메모리(144)에 저장된 논리-물리 매핑정보(미도시)를 참조하여 논리주소들(LA)을 물리주소들(PA1, PA2, PA3, PA4)로 변환할 것이며, 논리-물리 주소변환 동작은 이미 공지된 기술이기 때문에 여기에서는 더 자세히 설명하지 않도록 하겠다. 또한, 논리-물리 주소변환을 통해서는 페이지 단위까지 가리킬 수 있는 물리주소를 출력하는 것이 일반적인데, 본 발명에서는 페이지 단위까지 가리키는 물리주소를 사용하는 구성을 설명하는 것이 아니므로, 변환부(1342)를 통해 출력되는 물리주소들(PA1, PA2, PA3, PA4)이 메모리 블록들을 가리키는 물리주소임을 가정한다. 즉, 변환부(1342)에서 출력되는 물리주소들(PA1, PA2, PA3, PA4) 중 제1 물리주소들(PA1)은 제1 메모리 장치들(NAND1<1:4>) 각각에 포함된 제1 메모리 블록들(미도시)을 가리키기 위한 정보이고, 제2 물리주소들(PA2)은 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 제2 메모리 블록들(미도시)을 가리키기 위한 정보이며, 제3 물리주소들(PA3)은 제3 메모리 장치들(NAND3<1:4>) 각각에 포함된 제3 메모리 블록들(미도시)을 가리키기 위한 정보이고, 제4 물리주소들(PA4)은 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 제4 메모리 블록들(미도시)을 가리키기 위한 정보이다.
그리고, 제1 배드블록 관리부(700)에 포함된 제1 배드블록 테이블(701)과 제2 배드블록 테이블(702) 및 제2 배드블록 관리부(800)에 포함된 제3 배드블록 테이블(803)과 제4 배드블록 테이블(804)은, 도 8에 도시된 것처럼 제1 배드블록 관리부(700) 및 제2 배드블록 관리부(800)에 포함된 특정 저장공간에 저장되어 있을 수도 있고, 컨트롤러(130)에 포함된 메모리(144)에 저장되어 있을 수도 있다. 만약, 도 8에 도시된 것과 다르게 컨트롤러(130)에 포함된 메모리(144)에 저장되어 있는 경우, 제1 배드블록 관리부(700) 및 제2 배드블록 관리부(800)는, 제1 배드블록 테이블(701)과 제2 배드블록 테이블(702)과 제3 배드블록 테이블(803) 및 제4 배드블록 테이블(804)에 접근할 때마다 메모리(144)로부터 그 값을 리드하여 사용하는 형태가 될 것이다.
그리고, 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>)에 저장된 배드블록 물리주소들(WBPA<1:4>)은, 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>)을 생산하는 과정에서 테스트를 통해 그 값이 미리 정해져 있을 수 있다. 물론, 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>)의 동작과정에서 내부의 배드 메모리 블록을 검출하여 배드블록 물리주소들(WBPA<1:4>)의 값을 결정할 수도 있다.
그리고, 제1 메모리 장치들(NAND1<1:4>)에 포함된 제1 메모리 블록들 중에서 제1 대체 메모리 블록들을 선택하는 방법은, 제1 메모리 블록들 중 제1 대체 메모리 블록들로 사용용도가 정해진 제1 메모리 블록들이 존재하는 형태가 될 수도 있고, 또는 제1 메모리 블록들 중 프리(free) 상태인 임의의 메모리 블록들을 제1 대체 메모리 블록들로 선택하는 형태가 될 수도 있다. 마찬가지로, 제2 메모리 장치들(NAND2<1:4>)에 포함된 제2 메모리 블록들 중에서 제2 대체 메모리 블록들을 선택하는 방법은, 제2 메모리 블록들 중 제2 대체 메모리 블록들로 사용용도가 정해진 제2 메모리 블록들이 존재하는 형태가 될 수도 있고, 또는 제2 메모리 블록들 중 프리(free) 상태인 임의의 메모리 블록들을 제2 대체 메모리 블록들로 선택하는 형태가 될 수도 있다. 또한, 제3 메모리 장치들(NAND3<1:4>)에 포함된 제3 메모리 블록들 중에서 제3 대체 메모리 블록들을 선택하는 방법은, 제3 메모리 블록들 중 제3 대체 메모리 블록들로 사용용도가 정해진 제3 메모리 블록들이 존재하는 형태가 될 수도 있고, 또는 제3 메모리 블록들 중 프리(free) 상태인 임의의 메모리 블록들을 제3 대체 메모리 블록들로 선택하는 형태가 될 수도 있다. 마찬가지로, 제4 메모리 장치들(NAND4<1:4>)에 포함된 제4 메모리 블록들 중에서 제4 대체 메모리 블록들을 선택하는 방법은, 제4 메모리 블록들 중 제4 대체 메모리 블록들로 사용용도가 정해진 제4 메모리 블록들이 존재하는 형태가 될 수도 있고, 또는 제4 메모리 블록들 중 프리(free) 상태인 임의의 메모리 블록들을 제4 대체 메모리 블록들로 선택하는 형태가 될 수도 있다. 이렇게, 제1 대체 메모리 블록들과 제2 대체 메모리 블록들과 제3 대체 메모리 블록들 및 제4 대체 메모리 블록들을 선택하는 방법은 설계자에 의해 얼마든지 선택가능하며, 선택된 제1 대체 메모리 블록들에 대응하는 물리주소 값과 선택된 제2 대체 메모리 블록들에 대응하는 물리주소 값과 선택된 제3 대체 메모리 블록들에 대응하는 물리주소 값 및 선택된 제4 대체 메모리 블록들에 대응하는 물리주소 값을 제1 배드정보 로딩부(740) 및 제2 배드정보 로딩부(840)에서 제1 대체물리주소들(WSUB_PA1)과 제2 대체물리주소들(WSUB_PA2)과 제3 대체물리주소들(WSUB_PA3) 및 제4 대체물리주소들(WSUB_PA4)로서 사용하게 된다.
전술한 제1 배드블록 관리부(700)는, 제1 물리주소(PA1)의 값이 제1 메모리 블록들에 포함된 배드블록들 중 어느 하나를 가리키는 갖는 경우, 제1 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제2 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있도록 한다. 마찬가지로, 전술한 제1 배드블록 관리부(700)는, 제2 물리주소(PA2)의 값이 제2 메모리 블록들에 포함된 배드블록들 중 어느 하나를 가리키는 갖는 경우, 제2 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제1 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있도록 한다.
그리고, 전술한 제2 배드블록 관리부(800)는, 제3 물리주소(PA3)의 값이 제3 메모리 블록들에 포함된 배드블록들 중 어느 하나를 가리키는 갖는 경우, 제3 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제4 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있도록 한다. 마찬가지로, 전술한 제2 배드블록 관리부(800)는, 제4 물리주소(PA4)의 값이 제4 메모리 블록들에 포함된 배드블록들 중 어느 하나를 가리키는 갖는 경우, 제4 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제3 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있도록 한다.
정리하면, 전술한 제1 배드블록 관리부(700)의 상세한 동작은, 도 6에서 설명된 배드블록 관리부(500)의 동작과 유사한 것을 알 수 있다. 동시에 전술한 제2 배드블록 관리부(800)의 상세한 동작도, 도 6에서 설명된 배드블록 관리부(500)의 동작과 유사한 것을 알 수 있다. 즉, 도 6에서 설명된 배드블록 관리부(500)는, 서로 다른 채널(CH1, CH2)에 연결된 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 배드 메모리 블록들을 통합하여 관리하는 구성을 개시한 바 있다. 이는, 도 8에서 설명되는 제1 배드블록 관리부(700)에서, 서로 다른 경로(WAY1, WAY2)에 연결된 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 배드 메모리 블록들을 통합하여 관리하는 구성과 유사한 것을 알 수 있다. 마찬가지로, 도 8에서 설명되는 제2 배드블록 관리부(800)에서, 서로 다른 경로(WAY3, WAY4)에 연결된 제3 메모리 장치들(NAND3<1:4>)과 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 배드 메모리 블록들을 통합하여 관리하는 구성과 유사한 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 제2 실시예를 적용하면, 서로 다른 경로(way)에 연결된 다수의 메모리 장치들을 포함하는 메모리 시스템에서, 서로 다른 경로임에도 메모리 장치들 각각에 포함된 배드 메모리 블록들을 통합하여 관리할 수 있다.
<제3 실시예>
도 9은 본 발명의 제3 실시예에 따른 메모리 시스템의 구성을 도시한 블록 다이어그램이다.
도 10은 도 9에 도시된 본 발명의 제3 실시예에 따른 메모리 시스템의 구성에서 본 발명의 특징적인 구성을 상세히 설명하기 위해 도시한 도면이다.
먼저, 도 9을 참조하면, 도 1에 도시된 메모리 시스템(110)의 구성을 참조하여 컨트롤러(130) 및 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>, NAND3<1:4>, NAND4<1:4>)이 포함된 메모리 시스템(110)의 구성이 도시된 것을 알 수 있다.
여기서, 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>, NAND3<1:4>, NAND4<1:4>)은, 제1 채널(CH1)의 제1 경로(WAY1)에 연결되며 각각 다수의 제1 메모리 블록들(미도시)을 포함하는 다수의 제1 메모리 장치들(NAND1<1:4>)과, 제1 채널(CH1)의 제2 경로(WAY2)에 연결되며 다수의 제2 메모리 블록들(미도시)을 포함하는 다수의 제2 메모리 장치들(NAND2<1:4>)과, 제2 채널(CH2)의 제1 경로(WAY3)에 연결되며 다수의 제3 메모리 블록들(미도시)을 포함하는 다수의 제3 메모리 장치들(NAND3<1:4>), 및 제2 채널(CH2)의 제2 경로(WAY4)에 연결되며 다수의 제4 메모리 블록들(미도시)을 포함하는 다수의 제4 메모리 장치들(NAND4<1:4>)을 포함한다.
참고로, 도면에서는 제1 채널(CH1)의 제1 경로(WAY1)에 연결된 제1 메모리 장치들(NAND1<1:4>)과 제1 채널(CH1)의 제2 경로(WAY2)에 연결된 제2 메모리 장치들(NAND2<1:4>)과 제2 채널(CH2)의 제1 경로(WAY3)에 연결된 제3 메모리 장치들(NAND3<1:4>) 및 제2 채널(CH2)의 제2 경로(WAY4)에 연결된 제4 메모리 장치들(NAND4<1:4>)이 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>, NAND3<1:4>, NAND4<1:4>)로서 포함되는 구성이 개시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 채널의 더 많은 개수의 경로 및 그에 각각 연결된 더 많은 개수의 메모리 장치들이 다수의 메모리 장치들로서 포함될 수 있다. 또한, 도면에서는 제1 메모리 장치들(NAND1<1:4>)로서 4개의 메모리 장치들(NAND1<1:4>)이 포함되고, 제2 메모리 장치들(NAND2<1:4>)로서 4개의 메모리 장치들(NAND2<1:4>)이 포함되며, 제3 메모리 장치들(NAND3<1:4>)로서 4개의 메모리 장치들(NAND3<1:4>)이 포함되고, 제4 메모리 장치들(NAND4<1:4>)로서 4개의 메모리 장치들(NAND4<1:4>)이 포함되는 구성이 개시되어 있는데, 이는 어디까지나 설명의 편의를 위한 구성일 뿐이며, 실제로는 제1 메모리 장치들로서 4개보다 더 많거나 더 적은 개수의 메모리 장치들이 포함되고, 제2 메모리 장치들로서 4개보다 더 많거나 더 적은 개수의 메모리 장치들이 포함되는 것도 얼마든지 가능하다. 또한, 도 9에는 직접적으로 도시되진 않았지만, 도 1에서 설명했던 것과 같이 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>) 각각에는 다수의 메모리 블록들이 포함될 수 있으며, 설명의 편의를 위해 본 발명의 제3 실시예에서는 제1 메모리 장치들(NAND1<1:4>) 각각에 포함된 다수의 메모리 블록들을 제1 메모리 블록들이라 명명하고, 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 다수의 메모리 블록들을 제2 메모리 블록들이라 명명하며, 제3 메모리 장치들(NAND3<1:4>) 각각에 포함된 다수의 메모리 블록들을 제3 메모리 블록들이라 명명하고, 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 다수의 메모리 블록들을 제4 메모리 블록들이라 명명하도록 하겠다.
그리고, 컨트롤러(130)는, 프로세서(134)와 메모리(144) 및 낸드 플래시 컨트롤러(142)를 포함한다.
이때, 프로세서(134)는, 도 1에서 설명한 것과 같이 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히, 도 9 및 도 10에 도시된 것과 같이 제1 메모리 장치들(NAND1<1:4>) 각각에 포함된 제1 메모리 블록들 각각에 대한 논리주소(logical address)들(LA)를 물리주소(physical address)들로 변환시켜 제1 물리주소들(PA1)로서 출력하고, 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 제2 메모리 블록들 각각에 대한 논리주소들(LA)을 물리주소들로 변환시켜 제2 물리주소들(PA2)로서 출력하며, 제3 메모리 장치들(NAND3<1:4>) 각각에 포함된 제3 메모리 블록들 각각에 대한 논리주소들(LA)을 물리주소들로 변환시켜 제3 물리주소들(PA3)로서 출력하고, 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 제4 메모리 블록들 각각에 대한 논리주소들(LA)을 물리주소들로 변환시켜 제4 물리주소들(PA4)로서 출력하기 위한 변환부(1342)를 포함한다.
또한, 낸드 플래시 컨트롤러(142)는, 도 1에서 설명한 것과 같이 다수의 메모리 장치들(NAND1<1:4>, NAND2<1:4>, NAND3<1:4>, NAND4<1:4>)의 동작을 제어하기 위한 구성요소이며, 특히, 도 9에 도시된 것과 같이 제1 메모리 장치들(NAND1<1:4>)에 대한 액세스 동작을 제어하는 제1 액세스 제어부(1426)와, 제2 메모리 장치들(NAND2<1:4>)에 대한 액세스 동작을 제어하는 제2 액세스 제어부(1427)와, 제3 메모리 장치들(NAND3<1:4>)에 대한 액세스 동작을 제어하는 제3 액세스 제어부(1428), 및 제4 메모리 장치들(NAND4<1:4>)에 대한 액세스 동작을 제어하는 제4 액세스 제어부(1429)를 포함하고, 제1 액세스 제어부(1426) 및 제2 액세스 제어부(1427)에 대한 액세스 동작을 제어하는 제1 채널 제어부(1421), 및 제3 액세스 제어부(1428) 및 제4 액세스 제어부(1429)에 대한 액세스 동작을 제어하는 제2 채널 제어부(1422)를 포함하며, 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 배드 메모리 블록들을 통합하여 관리하기 위한 배드블록 관리부(900)를 포함한다.
또한, 메모리(144)는, 도 1에서 설명한 것과 같이 메모리 시스템(110)의 동작과정에서 필요한 데이터를 저장하기 위한 구성요소이며, 특히, 앞서 설명한 프로세서(134)와 낸드 플래시 컨트롤러(142)의 동작 과정에서 임시로 저장되는 데이터를 저장하기 위한 용도로 사용된다.
참고로, 도 1에서는 컨트롤러(130)에 포함된 것으로 도시되었던, 호스트 인터페이스(HOST I/F, 132)와, ECC 유닛(138), 및 파워 관리 유닛(140)이 도 9에서는 컨트롤러(130)에 포함되지 않은 것으로 도시되어 있는데, 이는, 어디까지나 설명의 편의를 위해 도면에서 생략된 것일 뿐, 실제로는 컨트롤러(130)에 포함되어 있을 것이다.
도 10을 참조하면, 낸드 플래시 컨트롤러(142)에 포함된 배드블록 관리부(900)의 상세한 구성이 개시된 것을 알 수 있다.
먼저, 배드블록 관리부(900)는, 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 배드블록들에 대응하는 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4)을 변환부(1342)에서 출력되는 제1 물리주소들(PA1)과 제2 물리주소들(PA2)과 제3 물리주소들(PA3) 및 제4 물리주소들(PA4)에 비교한 결과에 따라 제1 채널 제어부(1421)의 선택과 함께하는 제1 액세스 제어부(1426)와 제2 액세스 제어부(1427) 및 제2 채널 제어부(1422)의 선택과 함께하는 제3 액세스 제어부(1428) 및 제4 액세스 제어부(1429) 중 어느 하나의 액세스 제어부를 선택하고, 선택된 어느 하나의 액세스 제어부(1426 or 1427 or 1428 or 1429)로 제1 물리주소들(PA1)과 제2 물리주소들(PA2)과 제3 물리주소들(PA3)과 제4 물리주소들(PA4) 및 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4)에 대응하는 대체물리주소들(WSUB_PA1, WSUB_PA2, WSUB_PA3, WSUB_PA4) 중 어느 하나의 물리주소(PA1 or PA2 or WSUB_PA1 or WSUB_PA2 or WSUB_PA3 or WSUB_PA4)를 전달한다.
구체적으로, 배드블록 관리부(900)는, 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4) 중 설정된 제1 배드물리주소들(WBAD_PA1)을 제1 메모리 블록들에 대응하는 제1 대체물리주소들(WSUB_PA1)에 매핑시키기 위한 제1 배드블록 테이블(901)과, 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4) 중 설정된 제2 배드물리주소들(WBAD_PA2)를 제2 메모리 블록들에 대응하는 제2 대체물리주소들(WSUB_PA2)에 매핑시키기 위한 제2 배드블록 테이블(902), 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4) 중 설정된 제3 배드물리주소들(WBAD_PA3)을 제3 메모리 블록들에 대응하는 제3 대체물리주소들(WSUB_PA3)에 매핑시키기 위한 제3 배드블록 테이블(903)과, 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4) 중 설정된 제4 배드물리주소들(WBAD_PA4)을 제4 메모리 블록들에 대응하는 제4 대체물리주소들(WSUB_PA4)에 매핑시키기 위한 제4 배드블록 테이블(904), 및 제1 물리주소들(PA1)과 제2 물리주소들(PA2)과 제3 물리주소들(PA3) 및 제4 물리주소들(PA4)이, 제1 배드물리주소들(WBAD_PA1)에 포함된 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)을 선택하여 제1 대체물리주소들(WSUB_PA1)을 전달하고, 제2 배드물리주소들(WBAD_PA2)에 포함된 경우 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 대체물리주소들(WSUB_PA2)를 전달하며, 제3 배드물리주소들(WBAD_PA3)에 포함된 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)을 선택하여 제3 대체물리주소들(WSUB_PA3)을 전달하고, 제4 배드물리주소들(WBAD_PA4)에 포함된 경우 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)를 선택하여 제4 대체물리주소들(WSUB_PA4)을 전달하며, 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4)에 포함되지 않는 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)를 선택하여 제1 물리주소들(PA1)을 전달하거나 또는 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 물리주소들(PA2)을 전달하거나 또는 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)를 선택하여 제3 물리주소들(PA3)을 전달하거나 또는 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)을 선택하여 제4 물리주소들(PA4)을 전달하는 경로제어부(920)를 포함한다.
여기서, 경로제어부(920)는, 제1 물리주소들(PA1)이, 제1 배드물리주소들(WBAD_PA1)에 포함된 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)을 선택하여 제1 대체물리주소들(WSUB_PA1)을 전달하고, 제2 배드물리주소들(WBAD_PA2)에 포함된 경우 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 대체물리주소들(WSUB_PA2)을 전달하며, 제3 배드물리주소들(WBAD_PA3)에 포함된 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)을 선택하여 제3 대체물리주소들(WSUB_PA3)을 전달하고, 제4 배드물리주소들(WBAD_PA4)에 포함된 경우 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)를 선택하여 제4 대체물리주소들(WSUB_PA4)을 전달하며, 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4)에 포함되지 않는 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)를 선택하여 제1 물리주소들(PA1)을 전달하는 제1 상세경로제어부(921)와, 제2 물리주소들(PA2)이, 제1 배드물리주소들(WBAD_PA1)에 포함된 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)을 선택하여 제1 대체물리주소들(WSUB_PA1)을 전달하고, 제2 배드물리주소들(WBAD_PA2)에 포함된 경우 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 대체물리주소들(WSUB_PA2)을 전달하며, 제3 배드물리주소들(WBAD_PA3)에 포함된 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)을 선택하여 제3 대체물리주소들(WSUB_PA3)을 전달하고, 제4 배드물리주소들(WBAD_PA4)에 포함된 경우 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)를 선택하여 제4 대체물리주소들(WSUB_PA4)을 전달하며, 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4)에 포함되지 않는 경우 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 물리주소들(PA2)을 전달하는 제2 상세경로제어부(922)와, 제3 물리주소들(PA3)이, 제1 배드물리주소들(WBAD_PA1)에 포함된 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)을 선택하여 제1 대체물리주소들(WSUB_PA1)을 전달하고, 제2 배드물리주소들(WBAD_PA2)에 포함된 경우 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 대체물리주소들(WSUB_PA2)을 전달하며, 제3 배드물리주소들(WBAD_PA3)에 포함된 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)을 선택하여 제3 대체물리주소들(WSUB_PA3)을 전달하고, 제4 배드물리주소들(WBAD_PA4)에 포함된 경우 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)를 선택하여 제4 대체물리주소들(WSUB_PA4)을 전달하며, 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4)에 포함되지 않는 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)를 선택하여 제3 물리주소들(PA3)을 전달하는 제3 상세경로제어부(923), 및 제4 물리주소들(PA4)이, 제1 배드물리주소들(WBAD_PA1)에 포함된 경우 제1 채널 제어부(1421) 및 제1 액세스 제어부(1426)을 선택하여 제1 대체물리주소들(WSUB_PA1)을 전달하고, 제2 배드물리주소들(WBAD_PA2)에 포함된 경우 제1 채널 제어부(1421) 및 제2 액세스 제어부(1427)을 선택하여 제2 대체물리주소들(WSUB_PA2)을 전달하며, 제3 배드물리주소들(WBAD_PA3)에 포함된 경우 제2 채널 제어부(1422) 및 제3 액세스 제어부(1428)을 선택하여 제3 대체물리주소들(WSUB_PA3)을 전달하고, 제4 배드물리주소들(WBAD_PA4)에 포함된 경우 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)를 선택하여 제4 대체물리주소들(WSUB_PA4)을 전달하며, 배드물리주소들(WBAD_PA1, WBAD_PA2, WBAD_PA3, WBAD_PA4)에 포함되지 않는 경우 제2 채널 제어부(1422) 및 제4 액세스 제어부(1429)을 선택하여 제4 물리주소들(PA4)을 전달하는 제4 상세경로제어부(924)를 포함한다.
그리고, 배드 블록 관리부(900)는, 전술한 제1 배드블록 테이블(901)과 제2 배드블록 테이블(902)과 제3 배드블록 테이블(903)과 제4 배드블록 테이블(904) 및 경로제어부(920)를 포함할 뿐만 아니라 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>)에 저장된 배드블록 물리주소들(WBPA<1:2>, WBPA<3:4>)과 제1 내지 제4 대체물리주소들(WSUB_PA<1:2>, WSUB_PA<3:4>)의 정보를 로딩한 뒤, 로딩된 배드블록 물리주소들(WBPA<1:2>, WBPA<3:4>)의 개수를 기준으로 배드블록 물리주소들(WBPA<1:2>, WBPA<3:4>)에 어떤 제1 내지 제4 대체물리주소들(WSUB_PA<1:2>, WSUB_PA<3:4>)이 매핑될 것인지를 결정하여 제1 배드블록 테이블(901)과 제2 배드블록 테이블(902)과 제3 배드블록 테이블(903) 및 제4 배드블록 테이블(904)을 생성하기 위한 배드정보 로딩부(940)를 더 포함한다.
이때, 배드정보 로딩부(940)는, 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>)에 저장된 배드블록 물리주소들(WBPA<1:2>, WBPA<3:4>)의 전체 개수를 확인한 뒤, 제1 배드물리주소들(WBAD_PA1)의 개수와 제2 배드물리주소들(WBAD_PA2)의 개수와 제3 배드물리주소들(WBAD_PA3) 및 제4 배드물리주소들(WBAD_PA4) 각각의 개수가 예정된 개수 차이를 넘어서지 않도록 배드블록 물리주소들(WBPA<1:4>)을 분산시켜 제1 배드물리주소들(WBAD_PA1)을 포함하는 제1 배드블록 테이블(901)과 제2 배드물리주소들(WBAD_PA2)을 포함하는 제2 배드블록 테이블(902)과 제3 배드물리주소들(WBAD_PA3)을 포함하는 제3 배드블록 테이블(903) 및 제4 배드물리주소들(WBAD_PA4)을 포함하는 제4 배드블록 테이블(904)을 생성한다.
한편, 호스트(102)로부터 논리주소들(LA)이 인가되는 것에 응답하여 변환부(1342)는 논리-물리 주소변환을 수행하여 물리주소들(PA1, PA2, PA3, PA4)을 출력한다. 참고로, 변환부(1342)는, 메모리(144)에 저장된 논리-물리 매핑정보(미도시)를 참조하여 논리주소들(LA)을 물리주소들(PA1, PA2, PA3, PA4)로 변환할 것이며, 논리-물리 주소변환 동작은 이미 공지된 기술이기 때문에 여기에서는 더 자세히 설명하지 않도록 하겠다. 또한, 논리-물리 주소변환을 통해서는 페이지 단위까지 가리킬 수 있는 물리주소를 출력하는 것이 일반적인데, 본 발명에서는 페이지 단위까지 가리키는 물리주소를 사용하는 구성을 설명하는 것이 아니므로, 변환부(1342)를 통해 출력되는 물리주소들(PA1, PA2, PA3, PA4)이 메모리 블록들을 가리키는 물리주소임을 가정한다. 즉, 변환부(1342)에서 출력되는 물리주소들(PA1, PA2, PA3, PA4) 중 제1 물리주소들(PA1)은 제1 메모리 장치들(NAND1<1:4>) 각각에 포함된 제1 메모리 블록들(미도시)을 가리키기 위한 정보이고, 제2 물리주소들(PA2)은 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 제2 메모리 블록들(미도시)을 가리키기 위한 정보이며, 제3 물리주소들(PA3)은 제3 메모리 장치들(NAND3<1:4>) 각각에 포함된 제3 메모리 블록들(미도시)을 가리키기 위한 정보이고, 제4 물리주소들(PA4)은 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 제4 메모리 블록들(미도시)을 가리키기 위한 정보이다.
그리고, 배드블록 관리부(900)에 포함된 제1 배드블록 테이블(901)과 제2 배드블록 테이블(902)과 제3 배드블록 테이블(903) 및 제4 배드블록 테이블(904)은, 도 10에 도시된 것처럼 배드블록 관리부(900)에 포함된 특정 저장공간에 저장되어 있을 수도 있고, 컨트롤러(130)에 포함된 메모리(144)에 저장되어 있을 수도 있다. 만약, 도 10에 도시된 것과 다르게 컨트롤러(130)에 포함된 메모리(144)에 저장되어 있는 경우, 배드블록 관리부(900)는, 제1 배드블록 테이블(901)과 제2 배드블록 테이블(902)과 제3 배드블록 테이블(903) 및 제4 배드블록 테이블(904)에 접근할 때마다 메모리(144)로부터 그 값을 리드하여 사용하는 형태가 될 것이다.
그리고, 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>)에 저장된 배드블록 물리주소들(WBPA<1:4>)은, 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>)을 생산하는 과정에서 테스트를 통해 그 값이 미리 정해져 있을 수 있다. 물론, 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>)의 동작과정에서 내부의 배드 메모리 블록을 검출하여 배드블록 물리주소들(WBPA<1:4>)의 값을 결정할 수도 있다.
그리고, 제1 메모리 장치들(NAND1<1:4>)에 포함된 제1 메모리 블록들 중에서 제1 대체 메모리 블록들을 선택하는 방법은, 제1 메모리 블록들 중 제1 대체 메모리 블록들로 사용용도가 정해진 제1 메모리 블록들이 존재하는 형태가 될 수도 있고, 또는 제1 메모리 블록들 중 프리(free) 상태인 임의의 메모리 블록들을 제1 대체 메모리 블록들로 선택하는 형태가 될 수도 있다. 마찬가지로, 제2 메모리 장치들(NAND2<1:4>)에 포함된 제2 메모리 블록들 중에서 제2 대체 메모리 블록들을 선택하는 방법은, 제2 메모리 블록들 중 제2 대체 메모리 블록들로 사용용도가 정해진 제2 메모리 블록들이 존재하는 형태가 될 수도 있고, 또는 제2 메모리 블록들 중 프리(free) 상태인 임의의 메모리 블록들을 제2 대체 메모리 블록들로 선택하는 형태가 될 수도 있다. 또한, 제3 메모리 장치들(NAND3<1:4>)에 포함된 제3 메모리 블록들 중에서 제3 대체 메모리 블록들을 선택하는 방법은, 제3 메모리 블록들 중 제3 대체 메모리 블록들로 사용용도가 정해진 제3 메모리 블록들이 존재하는 형태가 될 수도 있고, 또는 제3 메모리 블록들 중 프리(free) 상태인 임의의 메모리 블록들을 제3 대체 메모리 블록들로 선택하는 형태가 될 수도 있다. 마찬가지로, 제4 메모리 장치들(NAND4<1:4>)에 포함된 제4 메모리 블록들 중에서 제4 대체 메모리 블록들을 선택하는 방법은, 제4 메모리 블록들 중 제4 대체 메모리 블록들로 사용용도가 정해진 제4 메모리 블록들이 존재하는 형태가 될 수도 있고, 또는 제4 메모리 블록들 중 프리(free) 상태인 임의의 메모리 블록들을 제4 대체 메모리 블록들로 선택하는 형태가 될 수도 있다. 이렇게, 제1 대체 메모리 블록들과 제2 대체 메모리 블록들과 제3 대체 메모리 블록들 및 제4 대체 메모리 블록들을 선택하는 방법은 설계자에 의해 얼마든지 선택가능하며, 선택된 제1 대체 메모리 블록들에 대응하는 물리주소 값과 선택된 제2 대체 메모리 블록들에 대응하는 물리주소 값과 선택된 제3 대체 메모리 블록들에 대응하는 물리주소 값 및 선택된 제4 대체 메모리 블록들에 대응하는 물리주소 값을 배드정보 로딩부(940)에서 제1 대체물리주소들(WSUB_PA1)과 제2 대체물리주소들(WSUB_PA2)과 제3 대체물리주소들(WSUB_PA3) 및 제4 대체물리주소들(WSUB_PA4)로서 사용하게 된다.
전술한 배드블록 관리부(900)는, 제1 물리주소(PA1)의 값이 제1 메모리 블록들에 포함된 배드블록들 중 어느 하나를 가리키는 갖는 경우, 제1 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제2 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제3 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제4 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있도록 한다. 마찬가지로, 전술한 배드블록 관리부(900)는, 제2 물리주소(PA2)의 값이 제2 메모리 블록들에 포함된 배드블록들 중 어느 하나를 가리키는 갖는 경우, 제1 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제2 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제3 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제4 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있도록 한다. 마찬가지로, 전술한 배드블록 관리부(900)는, 제3 물리주소(PA3)의 값이 제3 메모리 블록들에 포함된 배드블록들 중 어느 하나를 가리키는 갖는 경우, 제1 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제2 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제3 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제4 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있도록 한다. 마찬가지로, 전술한 배드블록 관리부(900)는, 제4 물리주소(PA4)의 값이 제4 메모리 블록들에 포함된 배드블록들 중 어느 하나를 가리키는 갖는 경우, 제1 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제2 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제3 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있거나 또는 제4 메모리 블록들에 포함된 대체 메모리 블록들 중 어느 하나를 사용할 수 있도록 한다.
정리하면, 전술한 배드블록 관리부(900)의 상세한 동작은, 도 6에서 설명된 배드블록 관리부(500)의 동작과 유사한 것을 알 수 있다. 즉, 도 6에서 설명된 배드블록 관리부(500)는, 서로 다른 채널(CH1, CH2)에 연결된 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>) 각각에 포함된 배드 메모리 블록들을 통합하여 관리하는 구성을 개시한 바 있다. 이는, 도 10에서 설명되는 배드블록 관리부(900)에서, 서로 다른 채널(CH1, CH2) 및 서로 다른 경로(WAY1, WAY2, WAY3, WAY4)에 연결된 제1 메모리 장치들(NAND1<1:4>)과 제2 메모리 장치들(NAND2<1:4>)과 제3 메모리 장치들(NAND3<1:4>) 및 제4 메모리 장치들(NAND4<1:4>) 각각에 포함된 배드 메모리 블록들을 통합하여 관리하는 구성과 유사한 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 제3 실시예를 적용하면, 서로 다른 채널(channel) 및 서로 다른 경로(way)에 연결된 다수의 메모리 장치들을 포함하는 메모리 시스템에서, 서로 다른 채널 및 서로 다른 경로임에도 메모리 장치들 각각에 포함된 배드 메모리 블록들을 통합하여 관리할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 11을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 12를 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 12에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 13을 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 13에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 14를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 15 내지 도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15 내지 도 18은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 15 내지 도 18을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 12 내지 도 14에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 11에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 15에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 16에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 17에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 18에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 19는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 19를 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 13 내지 도 18에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
500 : 배드블록 관리부 501 : 제1 배드블록 테이블
502 : 제2 배드블록 테이블 520 : 경로제어부
540 : 배드정보 로딩부
700 : 제1 배드블록 관리부 800 : 제2 배드블록 관리부 701 : 제1 배드블록 테이블 702 : 제2 배드블록 테이블 803 : 제3 배드블록 테이블 804 : 제4 배드블록 테이블 720 : 제1 경로제어부 820 : 제2 경로제어부
740 : 제1 배드정보 로딩부 840 : 제2 배드정보 로딩부
900 : 배드블록 관리부 901 : 제1 배드블록 테이블 902 : 제2 배드블록 테이블 903 : 제3 배드블록 테이블 904 : 제4 배드블록 테이블 920 : 경로제어부
940 : 배드정보 로딩부

Claims (14)

  1. 제1 채널(channel)의 제1 경로(way)에 연결되며 각각 다수의 제1 메모리 블록들을 포함하는 다수의 제1 메모리 장치들과, 상기 제1 채널의 제2 경로에 연결되며 각각 다수의 제2 메모리 블록들을 포함하는 다수의 제2 메모리 장치들과, 제2 채널의 제1 경로에 연결되며 각각 다수의 제3 메모리 블록들을 포함하는 다수의 제3 메모리 장치들, 및 상기 제2 채널의 제2 경로에 연결되며 각각 다수의 제4 메모리 블록들을 포함하는 다수의 제4 메모리 장치들;
    상기 제1 내지 제4 메모리 블록들에 각각에 대해 논리-물리 주소변환을 수행하여 제1 내지 제4 물리주소들을 각각 출력하는 변환부;
    상기 제1 메모리 블록들에 대한 액세스 동작을 제어하는 제1 액세스 제어부와, 상기 제2 메모리 블록들에 대한 액세스 동작을 제어하는 제2 액세스 제어부와, 상기 제3 메모리 블록들에 대한 액세스 동작을 제어하는 제3 액세스 제어부와, 및 상기 제4 메모리 블록들에 대한 액세스 동작을 제어하는 제4 액세스 제어부;
    상기 제1 및 제2 액세스 제어부에 대한 액세스 동작을 제어하는 제1 채널 제어부, 및 상기 제3 및 제4 액세스 제어부에 대한 액세스 동작을 제어하는 제2 채널 제어부;
    상기 제1 메모리 장치들에 포함된 배드블록들에 대응하는 제1배드블록물리주소들과 상기 제2메모리 장치들에 포함된 배드블록들에 대응하는 제2배드블록물리주소들을 통합한 제1채널배드물리주소들 중 설정된 제1배드물리주소들을 상기 제1 메모리 블록들에 대응하는 제1 대체물리주소들에 매핑시키기 위한 제1 배드블록 테이블;
    상기 제1채널배드물리주소들 중 상기 설정된 제1배드물리주소들을 제외한 나머지 제2배드물리주소들을 상기 제2 메모리 블록들에 대응하는 제2 대체물리주소들에 매핑시키기 위한 제2 배드블록 테이블;
    상기 제1 및 제2 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하는 제1 경로제어부; 및
    상기 제1 및 제2 메모리 장치들에 저장된 상기 제1 채널배드물리주소들 및 상기 제1 및 제2 대체물리주소들의 정보를 로딩한 뒤, 로딩된 상기 제1 채널배드물리주소들의 개수를 기준으로 상기 제1 채널배드물리주소들에 어떤 상기 제1 및 제2 대체물리주소들이 매핑될 것인지를 결정하여 상기 제1 및 제2 배드블록 테이블을 생성하기 위한 제1 배드정보 로딩부
    를 포함하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제3 메모리 장치들에 포함된 배드블록들에 대응하는 제3배드블록물리주소들과 상기 제4메모리 장치들에 포함된 배드블록들에 대응하는 제4배드블록물리주소들을 통합한 제2 채널배드물리주소들 중 설정된 제3 배드물리주소들을 상기 제3 메모리 블록들에 대응하는 제3 대체물리주소들에 매핑시키기 위한 제3 배드블록 테이블;
    상기 제2 채널배드물리주소들 중 상기 설정된 제3배드물리주소들을 제외한 나머지 제4 배드물리주소들을 상기 제4 메모리 블록들에 대응하는 제4 대체물리주소들에 매핑시키기 위한 제4 배드블록 테이블;
    상기 제3 및 제4 물리주소들이, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하는 제2 경로제어부; 및
    상기 제3 및 제4 메모리 장치들에 저장된 상기 제2 채널배드물리주소들 및 상기 제3 및 제4 대체물리주소들의 정보를 로딩한 뒤, 로딩된 상기 제2 채널배드물리주소들의 개수를 기준으로 상기 제2 채널배드물리주소들에 어떤 상기 제3 및 제4 대체물리주소들이 매핑될 것인지를 결정하여 상기 제3 및 제4 배드블록 테이블을 생성하기 위한 제2 배드정보 로딩부
    를 더 포함하는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1경로 제어부는, 상기 제1 및 제2 물리주소들이 상기 제1 채널배드물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 물리주소들을 전달하거나 또는 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 물리주소들을 전달하며,
    상기 제2경로 제어부는, 상기 제3 및 제4 물리주소들이 상기 제2 채널배드물리주소들에 포함되지 않는 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 물리주소들을 전달하거나 또는 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 물리주소들을 전달하는 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1 경로제어부는,
    상기 제1 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제1 채널배드물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 물리주소들을 전달하는 제1 상세경로제어부; 및
    상기 제2 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제1 채널배드물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 물리주소들을 전달하는 제2 상세경로제어부를 포함하는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제2 경로제어부는,
    상기 제3 물리주소들이, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 제2 채널배드물리주소들에 포함되지 않는 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 물리주소들을 전달하는 제3 상세경로제어부; 및
    상기 제4 물리주소들이, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 제2 채널배드물리주소들에 포함되지 않는 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 물리주소들을 전달하는 제4 상세경로제어부를 포함하는 메모리 시스템.
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 배드정보 로딩부는,
    상기 제1 및 제2 메모리 장치들에 저장된 상기 제1 채널배드물리주소들의 전체 개수를 확인한 뒤, 상기 제1 및 제2 배드물리주소들의 개수가 예정된 개수 차이를 넘어서지 않도록 상기 제1 채널배드물리주소들을 분산시켜 상기 제1 및 제2 배드블록 테이블을 생성하는 메모리 시스템.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제2 배드정보 로딩부는,
    상기 제3 및 제4 메모리 장치들에 저장된 상기 제2 채널배드물리주소들의 전체 개수를 확인한 뒤, 상기 제3 및 제4 배드물리주소들의 개수가 예정된 개수 차이를 넘어서지 않도록 상기 제2 채널배드물리주소들을 분산시켜 상기 제3 및 제4 배드블록 테이블을 생성하는 메모리 시스템.
  10. 제1 채널(channel)의 제1 경로(way)에 연결되며 각각 다수의 제1 메모리 블록들을 포함하는 다수의 제1 메모리 장치들과, 상기 제1 채널의 제2 경로에 연결되며 각각 다수의 제2 메모리 블록들을 포함하는 다수의 제2 메모리 장치들과, 제2 채널의 제1 경로에 연결되며 각각 다수의 제3 메모리 블록들을 포함하는 다수의 제3 메모리 장치들, 및 상기 제2 채널의 제2 경로에 연결되며 각각 다수의 제4 메모리 블록들을 포함하는 다수의 제4 메모리 장치들;
    상기 제1 내지 제4 메모리 블록들에 각각에 대해 논리-물리 주소변환을 수행하여 제1 내지 제4 물리주소들을 각각 출력하는 변환부;
    상기 제1 메모리 블록들에 대한 액세스 동작을 제어하는 제1 액세스 제어부와, 상기 제2 메모리 블록들에 대한 액세스 동작을 제어하는 제2 액세스 제어부와, 상기 제3 메모리 블록들에 대한 액세스 동작을 제어하는 제3 액세스 제어부와, 및 상기 제4 메모리 블록들에 대한 액세스 동작을 제어하는 제4 액세스 제어부;
    상기 제1 및 제2 액세스 제어부에 대한 액세스 동작을 제어하는 제1 채널 제어부, 및 상기 제3 및 제4 액세스 제어부에 대한 액세스 동작을 제어하는 제2 채널 제어부;
    상기 제1 메모리 장치들에 포함된 배드블록들에 대응하는 제1배드블록물리주소들과 상기 제2메모리 장치들에 포함된 배드블록들에 대응하는 제2배드블록물리주소들과 상기 제3메모리 장치들에 포함된 배드블록들에 대응하는 제3배드블록물리주소들 및 상기 제4메모리 장치들에 포함된 배드블록들에 대응하는 제4배드블록물리주소들을 통합한 전체 배드블록물리주소들 중 설정된 제1 배드물리주소들을 상기 제1 메모리 블록들에 대응하는 제1 대체물리주소들에 매핑시키기 위한 제1 배드블록 테이블;
    상기 전체 배드블록물리주소들 중 상기 제1배드물리주소와 겹치지 않는 설정된 제2 배드물리주소들을 상기 제2 메모리 블록들에 대응하는 제2 대체물리주소들에 매핑시키기 위한 제2 배드블록 테이블;
    상기 전체 배드블록물리주소들 중 상기 제1 및 제2배드물리주소와 겹치지 않는 설정된 제3 배드물리주소들을 상기 제3 메모리 블록들에 대응하는 제3 대체물리주소들에 매핑시키기 위한 제3 배드블록 테이블;
    상기 전체 배드블록물리주소들 중 상기 제1 내지 제3배드물리주소와 겹치지 않는 설정된 제4 배드물리주소들을 상기 제4 메모리 블록들에 대응하는 제4 대체물리주소들에 매핑시키기 위한 제4 배드블록 테이블;
    상기 제1 내지 제4 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하는 경로제어부; 및
    상기 제1 내지 제4 메모리 장치들에 저장된 상기 전체 배드블록물리주소들 및 상기 제1 내지 제4 대체물리주소들의 정보를 로딩한 뒤, 로딩된 상기 전체 배드블록물리주소들의 개수를 기준으로 상기 전체 배드블록물리주소들에 어떤 상기 제1 내지 제4 대체물리주소들이 매핑될 것인지를 결정하여 상기 제1 내지 제4 배드블록 테이블을 생성하기 위한 배드정보 로딩부
    를 포함하는 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 경로제어부는,
    상기 제1 내지 제4 물리주소들이 상기 전체 배드블록물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 물리주소들을 전달하거나 또는 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 물리주소들을 전달하거나 또는 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 물리주소들을 전달하거나 또는 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 물리주소들을 전달하는 메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 경로제어부는,
    상기 제1 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 전체 배드블록물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 물리주소들을 전달하는 제1 상세경로제어부;
    상기 제2 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 전체 배드블록물리주소들에 포함되지 않는 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 물리주소들을 전달하는 제2 상세경로제어부;
    상기 제3 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 전체 배드블록물리주소들에 포함되지 않는 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 물리주소들을 전달하는 제3 상세경로제어부; 및
    상기 제4 물리주소들이, 상기 제1 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제1 액세스 제어부를 선택하여 상기 제1 대체물리주소들을 전달하고, 상기 제2 배드물리주소들에 포함된 경우 상기 제1 채널 제어부 및 상기 제2 액세스 제어부를 선택하여 상기 제2 대체물리주소들을 전달하며, 상기 제3 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제3 액세스 제어부를 선택하여 상기 제3 대체물리주소들을 전달하고, 상기 제4 배드물리주소들에 포함된 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 대체물리주소들을 전달하며, 상기 전체 배드블록물리주소들에 포함되지 않는 경우 상기 제2 채널 제어부 및 상기 제4 액세스 제어부를 선택하여 상기 제4 물리주소들을 전달하는 제4 상세경로제어부를 포함하는 메모리 시스템.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 배드정보 로딩부는,
    상기 제1 내지 제4 메모리 장치들에 저장된 상기 전체 배드블록물리주소들의 전체 개수를 확인한 뒤, 상기 제1 내지 제4 배드물리주소들 각각의 개수가 서로 간에 예정된 개수 차이를 넘어서지 않도록 상기 전체 배드블록물리주소들을 분산시켜 상기 제1 내지 제4 배드블록 테이블을 생성하는 메모리 시스템.
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