CN108628755B - 存储器系统 - Google Patents

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Abstract

本发明涉及一种存储器系统，其包括：多个第一存储器装置，其每一个联接到第一通道并包括多个第一存储块；多个第二存储器装置，其每一个联接到第二通道并包括多个第二存储块；第一访问控制器，其适于控制对第一存储块的访问；第二访问控制器，其适于控制对第二存储块的访问；以及坏块控制器，其适于：通过将对应于包括在第一存储器装置和第二存储器装置的每一个中的坏块的坏物理地址与分别对应于第一存储块和第二存储块的第一物理地址和第二物理地址进行比较来选择第一访问控制器和第二访问控制器之间的一个，并且传输第一物理地址和第二物理地址与代替坏物理地址的替代物理地址中的一个。

Description

存储器系统
相关申请的交叉引用
本申请要求于2017年3月17日提交的申请号为10-2017-0033544的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本发明的示例性实施例涉及一种包括多个存储器装置的存储器系统。
背景技术
计算机环境范例已经变为可在任何时间和任何地点使用的普适计算系统。由于这个事实，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。存储器系统可用作便携式电子装置的主存储器装置或辅助存储器装置。
因为存储器系统没有移动部件，所以它们提供优良的稳定性、耐用性、高的信息存取速度以及低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态硬盘(SSD)。
发明内容
本发明的各个实施例涉及一种能够有效地管理坏存储块的存储器系统。
根据本发明的实施例，存储器系统可包括：多个第一存储器装置，其每一个联接到第一通道并包括多个第一存储块；多个第二存储器装置，其每一个联接到第二通道并包括多个第二存储块；第一访问控制器，其适于控制对第一存储块的访问；第二访问控制器，其适于控制对第二存储块的访问；以及坏块控制器，其适于：通过将对应于包括在第一存储器装置和第二存储器装置的每一个中的坏块的坏物理地址与分别对应于第一存储块和第二存储块的第一物理地址和第二物理地址进行比较来选择第一访问控制器和第二访问控制器之间的一个，并且传输第一物理地址和第二物理地址与代替坏物理地址的替代物理地址中的一个。
坏块控制器可包括：第一坏块表，其包括坏物理地址的部分条目与对应于第一存储块的第一替代物理地址之间的映射关系信息；第二坏块表，其包括坏物理地址的剩余部分条目与对应于第二存储块的第二替代物理地址之间的映射关系信息；以及路径控制元件，其适于：当第一物理地址和第二物理地址与坏物理地址的部分条目相同时，选择第一访问控制器并传输第一替代物理地址；当第一物理地址和第二物理地址与坏物理地址的剩余部分条目相同时，选择第二访问控制器并传输第二替代物理地址；并且当第一物理地址和第二物理地址与坏物理地址不同时，选择第一访问控制器并传输第一物理地址或选择第二访问控制器并传输第二物理地址。
路径控制元件可包括：第一特定路径控制元件，其适于：当第一物理地址与坏物理地址的部分条目相同时，选择第一访问控制器并传输第一替代物理地址，当第一物理地址与坏物理地址的剩余部分条目相同时，选择第二访问控制器并传输第二替代物理地址，并且当第一物理地址与坏物理地址不同时，选择第一访问控制器并传输第一物理地址；以及第二特定路径控制元件，其适于：当第二物理地址与坏物理地址的剩余部分条目相同时，选择第二访问控制器并传输第二替代物理地址，当第二物理地址与坏物理地址的部分条目相同时，选择第一访问控制器并传输第一替代物理地址，并且当第二物理地址与坏物理地址不同时，选择第二访问控制器并传输第二物理地址。
坏块控制器可进一步包括坏信息加载元件，其适于：加载来自第一存储器装置和第二存储器装置的坏物理地址和替代物理地址的信息，基于加载的坏物理地址的数量决定哪些替代物理地址将被映射到坏物理地址，并生成第一坏块表和第二坏块表。
坏信息加载元件可通过检查存储在第一存储器装置和第二存储器装置中的坏物理地址的总数量，并且以坏物理地址的部分条目的数量和坏物理地址的剩余部分条目的数量不超过预定差数的方式分配坏物理地址，来生成第一坏块表和第二坏块表。
根据本发明的另一个实施例，存储器系统可包括：多个第一存储器装置，其每一个联接到第一通道的第一路并包括多个第一存储块；多个第二存储器装置，其每一个联接到第一通道的第二路并包括多个第二存储块；多个第三存储器装置，其每一个联接到第二通道的第一路并包括多个第三存储块；多个第四存储器装置，其每一个联接到第二通道的第二路并包括多个第四存储块；第一访问控制器，其适于控制对第一存储块的访问；第二访问控制器，其适于控制对第二存储块的访问；第三访问控制器，其适于控制对第三存储块的访问；第四访问控制器，其适于控制对第四存储块的访问；第一通道控制器，其适于控制对第一访问控制器和第二访问控制器的访问；第二通道控制器，其适于控制对第三访问控制器和第四访问控制器的访问；第一坏块控制器，其适于：通过将对应于包括在第一存储器装置和第二存储器装置的每一个中的坏块的第一通道坏物理地址与分别对应于第一存储块和第二存储块的第一物理地址和第二物理地址进行比较来选择第一访问控制器和第二访问控制器之间的一个，并传输第一物理地址和第二物理地址与代替第一通道坏物理地址的替代物理地址中的一个；以及第二坏块控制器，其适于：通过将对应于包括在第三存储器装置和第四存储器装置的每一个中的坏块的第二通道坏物理地址与分别对应于第三存储块和第四存储块的第三物理地址和第四物理地址进行比较来选择第三访问控制器和第四访问控制器之间的一个，并传输第三物理地址和第四物理地址与代替第二通道坏物理地址的替代物理地址中的一个。
第一坏块控制器可包括：第一坏块表，其包括第一坏物理地址的部分条目与对应于第一存储块的第一替代物理地址之间的映射关系信息；第二坏块表，其包括第二坏物理地址的部分条目与对应于第二存储块的第二替代物理地址之间的映射关系信息；以及第一路径控制元件，其适于：当第一物理地址和第二物理地址与第一坏物理地址相同时，选择第一通道控制器和第一访问控制器并传输第一替代物理地址，当第一物理地址和第二物理地址与第二坏物理地址相同时，选择第一通道控制器和第二访问控制器并传输第二替代物理地址，并且当第一物理地址和第二物理地址与第一通道坏物理地址不同时，选择第一通道控制器和第一访问控制器并传输第一物理地址，或者选择第一通道控制器和第二访问控制器并传输第二物理地址。
第二坏块控制器可包括：第三坏块表，其包括第三坏物理地址的部分条目与对应于第三存储块的第三替代物理地址之间的映射关系信息；第四坏块表，其包括第四坏物理地址的部分条目与对应于第四存储块的第四替代物理地址之间的映射关系信息；以及第二路径控制元件，其适于：当第三物理地址和第四物理地址与第三坏物理地址相同时，选择第二通道控制器和第三访问控制器并传输第三替代物理地址，当第三物理地址和第四物理地址与第四坏物理地址相同时，选择第二通道控制器和第四访问控制器并传输第四替代物理地址，并且当第三物理地址和第四物理地址与第二通道坏物理地址不同时，选择第二通道控制器和第三访问控制器并传输第三物理地址，或者选择第二通道控制器和第四访问控制器并传输第四物理地址。
第一路径控制元件可包括：第一特定路径控制元件，其适于：当第一物理地址与第一坏物理地址相同时，选择第一通道控制器和第一访问控制器并传输第一替代物理地址，当第一物理地址与第二坏物理地址相同时，选择第一通道控制器和第二访问控制器并传输第二替代物理地址，并且当第一物理地址与第一通道坏物理地址不同时，选择第一通道控制器和第一访问控制器并传输第一物理地址；以及第二特定路径控制元件，其适于：当第二物理地址与第一坏物理地址相同时，选择第一通道控制器和第一访问控制器并传输第一替代物理地址，当第二物理地址与第二坏物理地址相同时，选择第一通道控制器和第二访问控制器并传输第二替代物理地址，并且当第二物理地址与第一通道坏物理地址不同时，选择第一通道控制器和第二访问控制器并传输第二物理地址。
第二路径控制元件可包括：第三特定路径控制元件，其适于：当第三物理地址与第三坏物理地址相同时，选择第二通道控制器和第三访问控制器并传输第三替代物理地址，当第三物理地址与第四坏物理地址相同时，选择第二通道控制器和第四访问控制器并传输第四替代物理地址，并且当第三物理地址与第二通道坏物理地址不同时，选择第二通道控制器和第三访问控制器并传输第三物理地址；以及第四特定路径控制元件，其适于：当第四物理地址与第三坏物理地址相同时，选择第二通道控制器和第三访问控制器并传输第三替代物理地址；当第四物理地址与第四坏物理地址相同时，选择第二通道控制器和第四访问控制器并传输第四替代物理地址；并且当第四物理地址与第二通道坏物理地址不同时，选择第二通道控制器和第四访问控制器并传输第四物理地址。
第一坏块控制器可进一步包括第一坏信息加载元件，其适于：加载来自第一存储器装置和第二存储器装置的第一通道坏物理地址与第一替代物理地址和第二替代物理地址的信息，基于加载的第一通道坏物理地址的数量确定第一替代物理地址和第二替代物理地址中的哪些将被映射到第一通道坏物理地址，并生成第一坏块表和第二坏块表。
第一坏信息加载元件可通过检查存储在第一存储器装置和第二存储器装置中的第一通道坏物理地址的总数量，并且以第一坏物理地址的数量和第二坏物理地址的数量不超过预定差数的方式分配第一通道坏物理地址，来生成第一坏块表和第二坏块表。
第二坏块控制器可进一步包括第二坏信息加载元件，其适于：加载存储在第三存储器装置和第四存储器装置中的第二通道坏物理地址与第三替代物理地址和第四替代物理地址的信息，基于加载的第二通道坏物理地址的数量决定第三替代物理地址和第四替代物理地址中的哪些将被映射到第二通道坏物理地址，并生成第三坏块表和第四坏块表。
第二坏信息加载元件可通过检查存储在第三存储器装置和第四存储器装置中的第二通道坏物理地址的总数量，并且以第三坏物理地址的数量和第四坏物理地址的数量不超过预定差数的方式分配第二通道坏物理地址，来生成第三坏块表和第四坏块表。
根据本发明的另一个实施例，存储器系统可包括：多个第一存储器装置，其每一个联接到第一通道的第一路并包括多个第一存储块；多个第二存储器装置，其每一个联接到第一通道的第二路并包括多个第二存储块；多个第三存储器装置，其每一个联接到第二通道的第一路并包括多个第三存储块；多个第四存储器装置，其每一个联接到第二通道的第二路并包括多个第四存储块；第一访问控制器，其适于控制对第一存储块的访问；第二访问控制器，其适于控制对第二存储块的访问；第三访问控制器，其适于控制对第三存储块的访问；第四访问控制器，其适于控制对第四存储块的访问；第一通道控制器，其适于控制对第一访问控制器和第二访问控制器的访问；第二通道控制器，其适于控制对第三访问控制器和第四访问控制器的访问；坏块控制器，其适于选择第一通道控制器和第二通道控制器之间的一个，然后通过将对应于包括在第一存储器装置至第四存储器装置的每一个中的坏块的坏物理地址与第一物理地址至第四物理地址进行比较来选择第一至第四路控制器之中与在第一通道控制器和第二通道控制器之间所选择的一个相关的一个，并传输第一物理地址至第四物理地址与代替坏物理地址的替代物理地址中的一个。
坏块控制器可包括：第一坏块表，其包括第一坏物理地址的部分条目与对应于第一存储块的第一替代物理地址之间的映射关系信息；第二坏块表，其包括第二坏物理地址的部分条目与对应于第二存储块的第二替代物理地址之间的映射关系信息；第三坏块表，其包括第三坏物理地址的部分条目与对应于第三存储块的第三替代物理地址之间的映射关系信息；第四坏块表，其包括第四坏物理地址的部分条目与对应于第四存储块的第四替代物理地址之间的映射关系信息；以及路径控制元件，其适于：当第一物理地址至第四物理地址与第一坏物理地址相同时，选择第一通道控制器和第一访问控制器并传输第一替代物理地址；当第一物理地址至第四物理地址与第二坏物理地址相同时，选择第一通道控制器和第二访问控制器并传输第二替代物理地址；当第一物理地址至第四物理地址与第三坏物理地址相同时，选择第二通道控制器和第三访问控制器并传输第三替代物理地址；当第一物理地址至第四物理地址与第四坏物理地址相同时，选择第二通道控制器和第四访问控制器并传输第四替代物理地址；并且当第一物理地址至第四物理地址与坏物理地址不同时，选择第一通道控制器和第一访问控制器并传输第一物理地址，或选择第一通道控制器和第二访问控制器并传输第二物理地址，或选择第二通道控制器和第三访问控制器并传输第三物理地址，或选择第二通道控制器和第四访问控制器并传输第四物理地址。
路径控制元件可包括：第一特定路径控制元件，其适于：当第一物理地址与第一坏物理地址相同时，选择第一通道控制器和第一访问控制器并传输第一替代物理地址，当第一物理地址与第二坏物理地址相同时，选择第一通道控制器和第二访问控制器并传输第二替代物理地址，当第一物理地址与第三坏物理地址相同时，选择第二通道控制器和第三访问控制器并传输第三替代物理地址，当第一物理地址与第四坏物理地址相同时，选择第二通道控制器和第四访问控制器并传输第四替代物理地址，并且当第一物理地址与坏物理地址不同时，选择第一通道控制器和第一访问控制器并传输第一物理地址；第二特定路径控制元件，其适于：当第二物理地址与第一坏物理地址相同时，选择第一通道控制器和第一访问控制器并传输第一替代物理地址，当第二物理地址与第二坏物理地址相同时，选择第一通道控制器和第二访问控制器并传输第二替代物理地址，当第二物理地址与第三坏物理地址相同时，选择第二通道控制器和第三访问控制器并传输第三替代物理地址，当第二物理地址与第四坏物理地址相同时，选择第二通道控制器和第四访问控制器并传输第四替代物理地址，并且当第二物理地址与坏物理地址不同时，选择第一通道控制器和第二访问控制器并传输第二物理地址；第三特定路径控制元件，其适于：当第三物理地址与第一坏物理地址相同时，选择第一通道控制器和第一访问控制器并传输第一替代物理地址，当第三物理地址与第二坏物理地址相同时，选择第一通道控制器和第二访问控制器并传输第二替代物理地址，当第三物理地址与第三坏物理地址相同时，选择第二通道控制器和第三访问控制器并传输第三替代物理地址，当第三物理地址与第四坏物理地址相同时，选择第二通道控制器和第四访问控制器并传输第四替代物理地址，并且当第三物理地址与坏物理地址不同时，选择第二通道控制器和第三访问控制器并传输第三物理地址；以及第四特定路径控制元件，其适于：当第四物理地址与第一坏物理地址相同时，选择第一通道控制器和第一访问控制器并传输第一替代物理地址，当第四物理地址与第二坏物理地址相同时，选择第一通道控制器和第二访问控制器并传输第二替代物理地址，当第四物理地址与第三坏物理地址相同时，选择第二通道控制器和第三访问控制器并传输第三替代物理地址，当第四物理地址与第四坏物理地址相同时，选择第二通道控制器和第四访问控制器并传输第四替代物理地址，并且当第四物理地址与坏物理地址不同时，选择第二通道控制器和第四访问控制器并传输第四物理地址。
坏块控制器可进一步包括坏信息加载元件，其适于：加载来自第一存储器装置至第四存储器装置的坏物理地址与第一替代物理地址至第四替代物理地址的信息，基于加载的坏物理地址的数量决定第一替代物理地址至第四替代物理地址中的哪些将被映射到坏物理地址，并生成第一坏块表至第四坏块表。
坏信息加载元件可通过检查存储在第一存储器装置至第四存储器装置中的坏物理地址的总数量，并且以第一坏物理地址的数量、第二坏物理地址的数量、第三坏物理地址的数量和第四坏物理地址的数量不超过预定差数的方式分配坏物理地址，来生成第一坏块表至第四坏块表。
附图说明
图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的框图。
图2是示出图1所示的存储器系统中采用的存储器装置的示例性配置的示意图。
图3是示出图2所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是示出图2所示的存储器装置的示例性三维结构的示意图。
图5是示出根据本发明的第一实施例的存储器系统的框图。
图6是示出图5所示的NFC的示例性配置的框图。
图7是示出根据本发明的第二实施例的存储器系统的框图。
图8是示出图7所示的NFC的示例性配置的框图。
图9是示出根据本发明的第三实施例的存储器系统的框图。
图10是示出图9所示的NFC的示例性配置的框图。
图11至图19是示意性示出图1的数据处理系统的应用示例的简图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而，应注意到，本发明可以不同的实施例、形式及其变型实施，并不应被解释为受限于本文所阐述的实施例。相反，提供所描述的实施例使得本公开将是彻底的且完整的，并将本发明全面地传达给本发明所属领域的技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语限制。这些术语用于区分一个元件与另一个元件。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地说明实施例的特征，比例可能已经被夸大。
将进一步理解的是，当元件被称为“连接到”或“联接到”另一元件时，其可直接在其它元件上、连接到或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之中的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语仅是为了描述特定实施例，并不旨在限制本发明。如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，但不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量的具体细节。可在没有一些或全部这些具体细节的情况下实施本发明。在其它情况下，没有详细地描述公知的进程结构和/或进程以避免不必要地模糊本发明。
还应注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用，除非另有特别说明。
在下文中，将参照附图详细描述本发明的各个实施例。
图1是示出根据本发明的实施例的包括存储器系统110的数据处理系统100的框图。
参照图1，数据处理系统100可包括被可操作地联接至存储器系统110的主机102。
主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、TV和投影仪的非便携式电子装置。
主机102可包括至少一个OS(操作系统)，并且OS可管理和控制主机102的全部功能和操作，并使用数据处理系统100或存储器系统110提供主机102和用户之间的操作。OS可支持对应于用户的使用目的和用途的功能和操作。例如，OS可根据主机102的移动性被划分为普通OS和移动OS。通用OS可根据用户的环境被分为个人OS和企业OS。例如，被配置为支持向一般用户提供服务的功能的个人OS可包括Windows和Chrome，被配置为保护和支持高性能的企业OS可包括Windows服务器、Linux和Unix。此外，被配置为支持向用户提供移动服务功能和系统省电功能的移动OS可包括Android、iOS和Windows Mobile。主机102可包括多个OS，并且可执行OS以对存储器系统110执行对应于用户的请求的操作。
存储器系统110可响应于主机102的请求来为主机102存储数据。存储器系统110的非限制示例可包括固态硬盘(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型-MMC。SD卡可包括迷你-SD卡和微型-SD卡。
存储器系统110可包括各种类型的存储装置。包括在存储器系统110中的非限制性存储装置的示例可包括诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器的非易失性存储器装置。在实施例中，存储器系统可采用具有三维(3D)堆叠结构的一个或多个闪速存储器。
存储器系统110可包括存储器装置150和控制器130。存储器装置150可为主机120存储数据，并且控制器130可控制到储器装置150中的数据存储。
控制器130和存储器装置150可集成到单个半导体装置中，单个半导体装置可被包括在如上所例示的各种类型的存储器系统中。例如，控制器130和存储器装置150可集成为一个半导体装置来构成SSD。当存储器系统110用作SSD时，可提高连接到存储器系统110的主机102的操作速度。在另一示例中，控制器130和存储器装置150可集成为一个半导体装置来构成存储卡。例如，控制器130和存储器装置150可构成诸如以下的存储卡：PCMCIA(个人计算机存储卡国际协会)卡，CF卡，SMC(智能媒体卡)，记忆棒，包括RS-MMC和微型-MMC的MMC，包括迷你-SD、微型-SD和SDHC的SD卡，或UFS装置。
存储器系统110的非限制性应用示例可包括计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码照相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储器、能够在无线环境下传输/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、无线射频识别(RFID)装置或构成计算系统的各种部件之一。
存储器装置150可以是非易失性存储器装置，并且即使不提供电力，也可保留其中存储的数据。存储器装置150可通过写入操作存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供给主机102。在实施例中，存储器装置150可包括多个存储器管芯(未示出)，每个存储器管芯可包括多个平面(未示出)，每个平面可包括多个存储块152至156，存储块152至156中的每一个可包括多个页面，并且每个页面可包括联接到字线的多个存储器单元。在实施例中，存储器装置150可以是具有三维(3D)堆叠结构的闪速存储器。
控制器130可响应于来自主机102的请求来控制存储器装置150。更具体地，控制器可控制存储器装置150的读取操作、写入操作(也称为编程操作)和擦除操作。例如，控制器130可将从存储器装置150读取的数据提供给主机102，并将由主机102提供的数据存储到存储器装置150中。
控制器130可包括主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、NAND闪速控制器(NFC)142以及存储器144，其全部通过内部总线可操作地联接。
主机接口单元132可被配置成处理主机102的命令和数据，并可通过诸如以下的各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC单元138可检测并校正包括在从存储器装置150读取的数据中的错误。换言之，ECC单元138可通过在ECC编码处理期间使用的ECC代码对从存储器装置150读取的数据执行错误校正解码处理。根据错误校正解码处理的结果，ECC单元138可输出信号，例如错误校正成功/失败信号。当错误位的数量大于可校正错误位的阈值时，ECC单元138不会校正错误位，并且可输出错误校正失败信号。
ECC单元138可通过诸如以下的编码调制执行错误校正：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、turbo码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)。然而，ECC单元138不限于此。ECC单元138可包括用于错误校正的所有的电路、模块、系统或装置。
PMU 140可提供和管理控制器130的电力。
NFC 142可用作用于接口连接控制器130和存储器装置150使得控制器130响应于来自主机102的请求来控制存储器装置150的存储器/存储接口。当存储器装置150是闪速存储器或具体地是NAND闪速存储器时，NFC 142可在处理器134的控制下生成用于存储器装置150的控制信号并处理待被提供给存储器装置150的数据。NFC 142可用作处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，NFC 142可支持控制器130和存储器装置150之间的数据传输。
存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据提供给主机102并可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可通过易失性存储器来实施。例如，存储器144可通过静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可设置在控制器130内部或外部。图1例示了设置在控制器130内部的存储器144。在实施例中，存储器144可通过具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器实施。
处理器134可控制存储器系统110的全部操作。处理器134可驱动固件来控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。
控制器130的处理器134可包括用于执行存储器装置150的坏块管理操作的管理单元(未示出)。管理单元可执行对在存储器装置150中包括的多个存储块152至156中，由于NAND闪速存储器的特性而在编程操作期间发生编程失败的坏块进行检查的坏块管理操作。管理单元可将坏块的编程失败数据写入新的存储块。在具有3D堆叠结构的存储器装置150中，坏块管理操作可能降低存储器装置150的使用效率和存储器系统110的可靠性。因此，需要更可靠地执行坏块管理操作。
图2是示出存储器装置150的示意图。
参照图2，存储器装置150可包括多个存储块0至N-1，并且块0至N-1中的每一个可包括多个页面，例如2M个页面，页面的数量可根据电路设计而变化。包括在各个存储块0至N-1中的存储器单元可以是存储1位数据的单层单元(SLC)和/或存储2位或更多位数据的多层单元(MLC)。因此，存储器装置150可根据在存储块中的存储器单元的每一个中可以表示或存储的位的数量而包括SLC存储块或MLC存储块。SLC存储块可包括由每一个存储1位数据的存储器单元实现的多个页面，并且通常可具有高数据计算性能和高耐久性。MLC存储块可包括由每一个存储多位(例如，2位或更多位)数据的存储器单元实现的多个页面，并且通常可具有比SLC存储块更大的数据存储空间，即，更高的集成密度。在实施例中，存储器装置150可包括多个三层单元(TLC)存储块。在另一个实施例中，存储器装置150可包括多个四层单元(QLC)存储块。TLC存储块可包括由每个能存储3位数据的存储器单元实现的多个页面，QLC存储块可包括由每个能存储4位数据的存储器单元实现的多个页面。
图3是示出存储器装置150中的存储块的存储器单元阵列的示例性配置的电路图。
参照图3，可对应于包括在存储器系统110的存储器装置150中的多个存储块152至156中的任一个的存储块330可包括联接到多个相应位线BL0至BLm-1的多个单元串340。每列的单元串340可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元MC0至MCn-1可串联地被联接在漏极选择晶体管DST和源极选择晶体管SST之间。在实施例中，存储器单元晶体管MC0至MCn-1的每一个可通过能够存储多个位的数据信息的MLC来实施。单元串340中的每一个可被电联接到多个位线BL0至BLm-1中的相应位线。例如，如图3所示，第一单元串被联接到第一位线BL0，最后一个单元串被联接到最后一个位线BLm-1。
虽然图3示出了NAND闪速存储器单元，但是本发明不限于此。应注意的是，存储器单元可以是NOR闪速存储器单元或者包括在其中组合的两种或更多种存储器单元的混合闪速存储器单元。另外，应注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置，或是包括作为电荷存储层的绝缘层的电荷撷取闪存(CTF)存储器装置。
存储器装置150可进一步包括电压供应单元310，其根据操作模式提供包括编程电压、读取电压和通过电压的字线电压以供应给字线。电压供应单元310的电压生成操作可通过控制电路(未示出)控制。在控制电路的控制下，电压供应单元310可选择存储器单元阵列的存储块(或扇区)中的一个，选择被选择的存储块的字线中的一个，并根据需要将字线电压提供给被选择的字线和未被选择的字线。
存储器装置150可包括通过控制电路控制的读取/写入电路320。在验证/正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取数据。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据所接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
存储器装置150可通过2D或3D存储器装置实施。图4是示出存储器装置150的示例性3D结构的示意图。
具体地，如图4所示，存储器装置150可通过具有3D堆叠结构的非易失性存储器装置实施。当存储器装置150具有3D结构时，存储器装置150可包括每一个具有3D结构(或垂直结构)的多个存储块BLK0至BLKN-1。
图5是示出根据本发明的第一实施例的存储器系统的框图。
图6是示出图5所示的NAND闪存控制单元(NFC)142的框图。
参照图5，存储器系统110可包括分别对应于图1的存储器装置150的第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>。
第一存储器装置NAND1<1:4>可联接到第一通道CH1并包括多个第一存储块(未示出)，以及第二存储器装置NAND2<1:4>可联接到第二通道CH2并包括多个第二存储块(未示出)。为便于描述，在本发明的第一实施例中，被包括在第一存储器装置NAND1<1:4>中的存储块可被称为第一存储块，被包括在第二存储器装置NAND2<1:4>中的存储块可被称为第二存储块。
如图5所示，控制器130可包括处理器134、存储器单元144和NAND闪存控制单元142。
此处，处理器134可控制如图1所述的存储器系统110的一般操作。具体地，如图5和图6所示，处理器134可包括地址转换器1342，其将包括在第一存储器装置NAND1<1:4>的每一个中的第一存储块的逻辑地址LA转换为第一物理地址并输出第一物理地址PA1，并且将包括在第二存储器装置NAND2<1:4>的每一个中的第二存储块的逻辑地址LA转换为第二物理地址并输出第二物理地址PA2。
此外，NAND闪存控制单元142可以是用于控制存储器装置NAND1<1:4>和NAND2<1:4>的操作的组成元件，NAND闪存控制单元142也在图1中被描述。具体地，如图5所示，NFC 142可包括用于控制对第一存储器装置NAND1<1:4>的访问的第一通道控制器1421，用于控制对第二存储器装置NAND2<1:4>的访问的第二通道控制器1422，以及用于集成和管理包括在第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>中的坏存储块的坏块控制器500。
此外，如参照图1所述，存储器单元144是用于存储存储器系统110的操作所需的数据的组成元件。具体地，存储器单元144用于在处理器134和NFC 142的操作中缓冲数据(即，临时地存储数据)。
此处，在图5中示出了主机接口(I/F)单元132、错误校正码(ECC)单元138和电源管理单元140未被包括在控制器130中，而在图1中，主机接口单元132、ECC单元138和电源管理单元140被示出为包括在控制器130中。然而，这是为了便于描述，实际上，图5的主机接口单元132、ECC单元138和电源管理单元140可被包括在控制器130中。
参照图6，根据示例性实施例，详细示出了被包括在NAND闪存控制单元142中的坏块控制器500。
坏块控制器500可基于通过将对应于被包括在第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>中的坏块的坏物理地址BAD_PA1和坏物理地址BAD_PA2与从地址转换器1342输出的第一物理地址PA1和第二物理地址PA2进行比较而获得的比较结果，选择第一通道控制器1421和第二通道控制器1422之间的一个。坏块控制器500可将第一物理地址PA1和第二物理地址PA2与替代物理地址SUB_PA1和替代物理地址SUB_PA2中的一个传输到所选择的通道控制器。替代物理地址SUB_PA1和替代物理地址SUB_PA2可分别对应于坏物理地址BAD_PA1和坏物理地址BAD_PA2。
坏块控制器500可包括第一坏块表501、第二坏块表502和路径控制元件520。
第一坏块表501可包括坏物理地址BAD_PA1与第一替代物理地址SUB_PA1之间的映射关系。第二坏块表502可包括坏物理地址BAD_PA2与第二替代物理地址SUB_PA2之间的映射关系。第一替代物理地址SUB_PA1和第二替代物理地址SUB_PA2可分别对应于第一通道CH1的存储块和第二通道CH2的存储块。也就是说，第一替代物理地址SUB_PA1可对应于第一存储块，而第二替代物理地址SUB_PA2可对应于第二存储块。然而，坏物理地址BAD_PA1可对应于第一存储块或第二存储块，并且坏物理地址BAD_PA2可对应于第一存储块或第二存储块。
当第一物理地址PA1和第二物理地址PA2与坏物理地址BAD_PA1相同时，路径控制元件520可将第一替代物理地址SUB_PA1输出到第一通道控制器1421。当第一物理地址PA1和第二物理地址PA2与坏物理地址BAD_PA2相同时，路径控制元件520可将第二替代物理地址SUB_PA2输出到第二通道控制器1422。
当第一物理地址PA1与坏物理地址BAD_PA1和坏物理地址BAD_PA2不同时，路径控制元件520可将第一物理地址PA1输出到第一通道控制器1421。当第二物理地址PA2与坏物理地址BAD_PA1和坏物理地址BAD_PA2不同时，路径控制元件520可将第二物理地址PA2输出到第二通道控制器1422。
此处，路径控制元件520可包括第一特定路径控制元件521和第二特定路径控制元件522。
当第一物理地址PA1与任何坏物理地址BAD_PA1相同时，第一特定路径控制元件521可将第一替代物理地址SUB_PA1输出到第一通道控制器1421。当第一物理地址PA1与任何坏物理地址BAD_PA1和坏物理地址BAD_PA2不同时，第一特定路径控制元件521可将第一物理地址PA1输出到第一通道控制器1421。当第一物理地址PA1与任何坏物理地址BAD_PA2相同时，第一特定路径控制元件521可将第二替代物理地址SUB_PA2输出到第二通道控制器1422。
当第二物理地址PA2与任何坏物理地址BAD_PA2相同时，第二特定路径控制元件522可将第二替代物理地址SUB_PA2输出到第二通道控制器1422。当第二物理地址PA2与坏物理地址BAD_PA1和坏物理地址BAD_PA2不同时，第二特定路径控制元件522可将第二物理地址PA2输出到第二通道控制器1422。当第二物理地址PA2与任何坏物理地址BAD_PA1相同时，第二特定路径控制元件522可将第一替代物理地址SUB_PA1输出到第一通道控制器1421。
坏块控制器500可进一步包括坏信息加载元件540。坏信息加载元件540可从第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>接收第一坏块物理地址CH_BPA1和第二坏块物理地址CH_BPA2以及替代物理地址SUB_PA1和替代物理地址SUB_PA2的加载信息。第一坏块物理地址CH_BPA1和第二坏块物理地址CH_BPA2可分别对应于第一存储块和第二存储块。坏信息加载元件540可针对第一替代物理地址SUB_PA1和第二替代物理地址SUB_PA2生成第一坏块表501和第二坏块表502。第一坏块表501可对应于第一替代物理地址SUB_PA1，而第二坏块表502可对应于第二替代物理地址SUB_PA2。然而，第一坏块物理地址CH_BPA1和第二坏块物理地址CH_BPA2不需要分别对应于第一坏块表501和第二坏块表502。坏信息加载元件540可从第一坏块物理地址CH_BPA1和第二坏块物理地址CH_BPA2中选择坏物理地址BAD_PA1和坏物理地址BAD_PA2，使得坏物理地址BAD_PA1和坏物理地址BAD_PA2分别对应于第一坏块表501和第二坏块表502。坏信息加载元件540可根据第一替代物理地址SUB_PA1和第二替代物理地址SUB_PA2的数量从第一坏块物理地址CH_BPA1和第二坏块物理地址CH_BPA2中选择坏物理地址BAD_PA1和坏物理地址BAD_PA2。
同时，地址转换器1342可响应于从主机102施加的逻辑地址LA而执行逻辑到物理地址转换操作，并且输出第一物理地址PA1和第二物理地址PA2。此处，地址转换器1342可通过参考被存储在存储器单元144中的逻辑到物理映射信息(未示出)将逻辑地址LA转换成第一物理地址PA1和第二物理地址PA2。假设第一物理地址PA1和第二物理地址PA2分别指示第一存储块和第二存储块。
被包括在坏块控制器500中的第一坏块表501和第二坏块表502可被存储在坏块控制器500的特定存储空间中，如图6所示，或被存储在包括在控制器130中的存储器单元144中。如果被包括在坏块控制器500中的第一坏块表501和第二坏块表502被存储在包括在控制器130中的存储器单元144中，并且其是与图6所示的不同的配置，则每当访问第一坏块表501和第二坏块表502时，坏块控制器500可读取和使用来自存储器单元144的值。
第一坏块物理地址CH_BPA1和第二坏块物理地址CH_BPA2可通过在制造第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>的过程中或在第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>的操作期间执行的测试获得。
在实施例中，可采用包括第一坏块表501和第二坏块表502两者的集成坏块表，而不是分开的第一坏块表501和第二坏块表502。
对分别对应于第一替代物理地址SUB_PA1和第二替代物理地址SUB_PA2的第一替代存储块和第二替代存储块的选择可根据电路设计而变化。
图6示例性地示出了对应于被包括在第一存储器装置NAND1<1:4>中的坏块的第一坏块物理地址CH_BPA1的六个物理地址值1<1>_700、1<4>_800、1<3>_900、1<2>_400、1<1>_950和1<2>_750，以及对应于被包括在第二存储器装置NAND2<1:4>中的坏块的第二坏块物理地址CH_BPA2的两个物理地址值2<1>_350和2<2>_550。此外，图6示例性地示出了对应于被包括在第一存储器装置NAND1<1:4>中的替代存储块的第一替代物理地址SUB_PA1的四个物理地址值1<1>_900、1<2>_830、1<3>_520和1<3>_620，以及对应于被包括在第二存储器装置NAND2<1:4>中的替代存储块的第二替代物理地址SUB_PA2的四个物理地址值2<1>_700、2<2>_530、2<3>_820和2<4>_480。
坏信息加载元件540可根据对应于第一坏块表501的第一替代物理地址SUB_PA1的4个值选择第一坏块物理地址CH_BPA1的4个物理地址值作为坏物理地址BAD_PA1。坏信息加载元件540可根据对应于第二坏块表502的第二替代物理地址SUB_PA2的4个值选择第一坏块物理地址CH_BPA1的剩余的2个物理地址值和第二坏块物理地址CH_BPA2的2个物理地址值作为坏物理地址BAD_PA2。
例如，当第一物理地址PA1具有值“1<2>_400”时，第一特定路径控制元件521可将第一物理地址PA1的值“1<2>_400”与第一坏块表501的坏物理地址BAD_PA1和第二坏块表502的坏物理地址BAD_PA2的值进行比较。
当第一物理地址PA1的值“1<2>_400”与第一坏块表501的坏物理地址BAD_PA1的值“1<2>_400”相同时，第一特定路径控制元件521可将第一坏块表501中映射到坏物理地址BAD_PA1的值“1<2>_400”的第一替代物理地址SUB_PA1的值“1<3>_620”输出到第一通道控制器1421。以这种方式，当第一物理地址PA1的值指示被包括在第一存储块中的坏块之中的一个时，可使用被包括在第一存储块中的替代存储块之中的一个替代存储块。
对于另一个示例，当第一物理地址PA1具有值“1<2>_750”时，第一特定路径控制元件521可将第一物理地址PA1的值“1<2>_750”与第一坏块表501的坏物理地址BAD_PA1的值和第二坏块表502的坏物理地址BAD_PA2的值进行比较。
当第一物理地址PA1的值“1<2>_750”与第二坏块表502的坏物理地址BAD_PA2的值“1<2>_750”相同时，第一特定路径控制元件521可将第二坏块表502中映射到坏物理地址BAD_PA2的值“1<2>_750”的第二替代物理地址SUB_PA2的值“2<2>_530”输出到第二通道控制器1422。
对于另一个示例，当第一物理地址PA1具有值“1<1>_600”时，因为第一物理地址PA1的值与第一坏块表501的坏物理地址BAD_PA1和第二坏块表502的坏物理地址BAD_PA2中的任一个不同，所以第一特定路径控制元件521可将第一物理地址PA1的值“1<1>_600”输出到第一通道控制器1421。
根据上述的本发明的第一实施例，包括多个存储器装置的存储器系统联接到不同的通道，并且即使存储器装置联接到不同的通道，被包括在存储器装置的每一个中的坏存储块可进行集成并一起管理。
在一些实施例中，各个通道可被分成多个路。在这种情况下，如参照图5和图6所描述的，类似的方案可应用于多个路。也就是说，在各个通道中，多个路可被认为是参照图5和图6描述的通道。
多个路控制器可分别控制被包括在各个通道中的多个路。通道控制器可将地址信号分配给各个通道的多个路控制器。
在本发明的以下实施例中，存储器系统可针对坏存储块使用联接到其的路与联接到该坏存储块的路彼此不同的替代存储块。然而，在本发明的以下实施例中，存储器系统可能不针对坏存储块使用联接到其的通道与联接到该坏存储块的通道彼此不同的替代存储块。也就是说，存储器系统可针对坏存储块使用相同通道中的替代存储块。
图7是示出根据本发明的第二实施例的存储器系统的框图。
图8是示出图7所示的NAND闪存控制单元(NFC)142的示例性配置的框图。
参照图7，存储器系统110可包括分别对应于图1的存储器装置150的多个存储器装置NAND1<1:4>至NAND4<1:4>。
存储器装置NAND1<1:4>至NAND4<1:4>可包括：多个第一存储器装置NAND1<1:4>，其联接到第一通道CH1的第一路WAY1并包括多个第一存储块(未示出)；多个第二存储器装置NAND2<1:4>，其联接到第一通道CH1的第二路WAY2并包括多个第二存储块(未示出)；多个第三存储器装置NAND3<1:4>，其联接到第二通道CH2的第一路WAY3并包括多个第三存储块(未示出)；以及多个第四存储器装置NAND4<1:4>，其联接到第二通道CH2的第二路WAY4并包括多个第四存储块(未示出)。
此处，图7示出了将联接到第一通道CH1的第一路WAY1的第一存储器装置NAND1<1:4>、联接到第一通道CH1的第二路WAY2的第二存储器装置NAND2<1:4>、联接到第二通道CH2的第一路WAY3的第三存储器装置NAND3<1:4>和联接到第二通道CH2的第二路WAY4的第四存储器装置NAND4<1:4>用作存储器装置NAND1<1:4>至NAND4<1:4>。然而，这仅仅是本发明的示例性实施例，并且实际上更多路、更多通道和分别联接到通道的路的更多存储器装置可适于存储器装置。此外，在附图中，第一存储器装置NAND1<1:4>包括四个存储器装置NAND1<1:4>，第二存储器装置NAND2<1:4>包括四个存储器装置NAND2<1:4>，第三存储器装置NAND3<1:4>包括四个存储器装置NAND3<1:4>，并且第四存储器装置NAND4<1:4>包括四个存储器装置NAND4<1:4>。这仅是为便于说明而提出的，并且第一存储器装置NAND1<1:4>可包括多于或少于四个存储器装置，第二存储器装置NAND2<1:4>也可包括多于或少于四个存储器装置。此外，第三存储器装置NAND3<1:4>可包括多于或少于四个存储器装置，并且第四存储器装置NAND4<1:4>也可包括多于或少于四个存储器装置。此外，尽管未在图7中直接示出，但如图1所示，第一存储器装置NAND1<1:4>、第二存储器装置NAND2<1:4>、第三存储器装置NAND3<1:4>和第四存储器装置NAND4<1:4>中的每一个可包括多个存储块。为便于描述，在本发明的第二实施例中，被包括在第一存储器装置NAND1<1:4>的每一个中的存储块可被称为第一存储块，被包括在第二存储器装置NAND2<1:4>的每一个中的存储块可被称为第二存储块，被包括在第三存储器装置NAND3<1:4>的每一个中的存储块可被称为第三存储块，并且被包括在第四存储器装置NAND4<1:4>的每一个中的存储块可被称为第四存储块。
如图7和图8所示，处理器134可包括地址转换器1342，其将第一存储块的逻辑地址LA转换成物理地址并输出第一物理地址PA1；将第二存储块的逻辑地址LA转换为物理地址并输出第二物理地址PA2；将被包括在第三存储器装置NAND3<1:4>的每一个中的第三存储块的逻辑地址LA转换为物理地址，并输出第三物理地址PA3；并且将被包括在第四存储器装置NAND4<1:4>的每一个中的第四存储块的逻辑地址LA转换为物理地址，并输出第四物理地址PA4。
如图7所示，NFC 142可包括第一路控制器1426至第四路控制器1429、第一通道控制器1421和第二通道控制器1422、第一坏块控制器700和第二坏块控制器800。
第一路控制器1426可控制对第一存储器装置NAND1<1:4>的访问。第二路控制器1427可控制对第二存储器装置NAND2<1:4>的访问。第三路控制器1428可控制对第三存储器装置NAND3<1:4>的访问。第四路控制器1429可控制对第四存储器装置NAND4<1:4>的访问。
第一通道控制器1421可控制对第一路控制器1426和第二路控制器1427的访问。第二通道控制器1422可控制对第三路控制器1428和第四路控制器1429的访问。
第一坏块控制器700可集成和管理被包括在第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>中的坏存储块。第二坏块控制器800可集成和管理被包括在第三存储器装置NAND3<1:4>和第四存储器装置NAND4<1:4>中的坏存储块。
存储器单元144可在处理器134和NFC 142的操作期间缓冲数据。
此处，在图7中示出了主机接口(I/F)单元132、错误校正码(ECC)单元138和电源管理单元140未被包括在控制器130中，而在图1中，主机接口单元132、ECC单元138和电源管理单元140被示出为被包括在控制器130中。然而，这是为了便于描述，实际上，图7的主机接口单元132、ECC单元138和电源管理单元140可被包括在控制器130中。
参照图8，详细示出了第一坏块控制器700和第二坏块控制器800。
第一坏块控制器700可选择第一通道控制器1421并通过将对应于被包括在第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>中的坏块的第一通道坏物理地址WBAD_PA1和WBAD_PA2与从地址转换器1342输出的第一物理地址PA1和第二物理地址PA2进行比较来选择第一路控制器1426和第二路控制器1427之间的一个，并将第一物理地址PA1和第二物理地址PA2与对应于第一通道坏物理地址WBAD_PA1和WBAD_PA2的替代物理地址WSUB_PA1和WSUB_PA2之中的一个传输到所选择的一个路控制器1426或1427。
此外，第二坏块控制器800可通过将对应于被包括在第三存储器装置NAND3<1:4>和第四存储器装置NAND4<1:4>中的坏块的第二通道坏物理地址WBAD_PA3和WBAD_PA4与从地址转换器1342输出的第三物理地址PA3和第四物理地址PA4进行比较来选择第三路控制器1428和第四路控制器1429之间的一个，并将第三物理地址PA3和第四物理地址PA4与对应于第二通道坏物理地址WBAD_PA3和WBAD_PA4的替代物理地址WSUB_PA3和WSUB_PA4之中的一个传输到所选择的一个路控制器1428或1429。
第一坏块控制器700可包括第一坏块表701、第二坏块表702和第一路径控制元件720。
第一坏块表701可将预定的第一坏物理地址WBAD_PA1映射到对应于第一存储块的第一替代物理地址WSUB_PA1。
第二坏块表702可将预定的第二坏物理地址WBAD_PA2映射到对应于第二存储块的第二替代物理地址WSUB_PA2。
第一路径控制元件720可当第一物理地址PA1和第二物理地址PA2被包括在第一坏物理地址WBAD_PA1中时，选择第一通道控制器1421和第一路控制器1426，并传输第一替代物理地址WSUB_PA1；当第一物理地址PA1和第二物理地址PA2被包括在剩余的第二坏物理地址WBAD_PA2中时，选择第一通道控制器1421和第二路控制器1427，并传输第二替代物理地址WSUB_PA2；并且当第一物理地址PA1和第二物理地址PA2未被包括在第一通道的坏物理地址WBAD_PA1和WBAD_PA2中时，选择第一通道控制器1421和第一路控制器1426并传输第一物理地址PA1，或选择第一通道控制器1421和第二路控制器1427并传输第二物理地址PA2。
此外，第二坏块控制器800可包括第三坏块表803、第四坏块表804和第二路径控制元件820。
第三坏块表803可将预定的第三坏物理地址WBAD_PA3映射到对应于第三存储块的第三替代物理地址WSUB_PA3。
第四坏块表804可将预定的第四坏物理地址WBAD_PA4映射到对应于第四存储块的第四替代物理地址WSUB_PA4。
第二路径控制元件820可当第三物理地址PA3和第四物理地址PA4被包括在第三坏物理地址WBAD_PA3中时，选择第二通道控制器1422和第三路控制器1428，并传输第三替代物理地址WSUB_PA3；当第三物理地址PA3和第四物理地址PA4被包括在第四坏物理地址WBAD_PA4中时，选择第二通道控制器1422和第四路控制器1429，并传输第四替代物理地址WSUB_PA4；并且当第三物理地址PA3和第四物理地址PA4未被包括在第二通道的坏物理地址WBAD_PA3和WBAD_PA4中时，选择第二通道控制器1422和第三路控制器1428并传输第三物理地址PA3，或选择第二通道控制器1422和第四路控制器1429并传输第四物理地址PA4。
此处，第一路径控制元件720可包括第一特定路径控制元件721和第二特定路径控制元件722。
第一特定路径控制元件721可当第一物理地址PA1被包括在第一坏物理地址WBAD_PA1中时，选择第一通道控制器1421和第一路控制器1426，并传输第一替代物理地址WSUB_PA1；当第一物理地址PA1被包括在第二坏物理地址WBAD_PA2中时，选择第一通道控制器1421和第二路控制器1427，并传输第二替代物理地址WSUB_PA2；并且当第一物理地址PA1未被包括在第一通道的坏物理地址WBAD_PA1和WBAD_PA2中时，选择第一通道控制器1421和第一路控制器1426，并传输第一物理地址PA1。
第二特定路径控制元件722可当第二物理地址PA2被包括在第二坏物理地址WBAD_PA2中时，选择第一通道控制器1421和第二路控制器1427，并传输第二替代物理地址WSUB_PA2；当第二物理地址PA2被包括在第一坏物理地址WBAD_PA1中时，选择第一通道控制器1421和第一路控制器1426，并传输第一替代物理地址WSUB_PA1；并且当第二物理地址PA2未被包括在第一通道的坏物理地址WBAD_PA1和WBAD_PA2中时，选择第一通道控制器1421和第二路控制器1427，并传输第二物理地址PA2。
此外，第二路径控制元件820可包括第三特定路径控制元件821和第四特定路径控制元件822。
第三特定路径控制元件821可当第三物理地址PA3被包括在第三坏物理地址WBAD_PA3中时，选择第二通道控制器1422和第三路控制器1428，并传输第三替代物理地址WSUB_PA3；当第三物理地址PA3被包括在第四坏物理地址WBAD_PA4中时，选择第二通道控制器1422和第四路控制器1429，并传输第四替代物理地址WSUB_PA4；并且当第三物理地址PA3未被包括在第二通道的坏物理地址WBAD_PA3和WBAD_PA4中时，选择第二通道控制器1422和第三路控制器1428，并传输第三物理地址PA3。
第四特定路径控制元件822可当第四物理地址PA4被包括在第四坏物理地址WBAD_PA4中时，选择第二通道控制器1422和第四路控制器1429，并传输第四替代物理地址WSUB_PA4；当第四物理地址PA4被包括在第三坏物理地址WBAD_PA3中时，选择第二通道控制器1422和第三路控制器1428，并传输第三替代物理地址WSUB_PA3；并且当第四物理地址PA4未被包括在第二通道的坏物理地址WBAD_PA3和WBAD_PA4中时，选择第二通道控制器1422和第四路控制器1429，并传输第四物理地址PA4。
第一坏块控制器700可进一步包括第一坏信息加载元件740，其可加载被存储在第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>中的坏块物理地址WBPA<1:2>与第一替代物理地址WSUB_PA1和第二替代物理地址WSUB_PA2的信息，基于所加载的坏块物理地址WBPA<1:2>的数量，决定第一替代物理地址WSUB_PA1和第二替代物理地址WSUB_PA2中的哪些将被映射到坏块物理地址WBPA<1:2>，并生成第一坏块表701和第二坏块表702。
此处，第一坏信息加载元件740可通过检查被存储在第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>中的坏块物理地址WBPA<1:2>的总数量并以第一坏物理地址WBAD_PA1的数量和第二坏物理地址WBAD_PA2的数量不超过预定差数的方式分配坏块物理地址WBPA<1:2>来生成包括第一坏物理地址WBAD_PA1的第一坏块表701和包括第二坏物理地址WBAD_PA2的第二坏块表702。
第二坏块控制器800可进一步包括第二坏信息加载元件840，其可加载被存储在第三存储器装置NAND3<1:4>和第四存储器装置NAND4<1:4>中的坏块物理地址WBPA<3:4>与第三替代物理地址WSUB_PA3和第四替代物理地址WSUB_PA4的信息，基于所加载的坏块物理地址WBPA<3:4>的数量，决定第三替代物理地址WSUB_PA3和第四替代物理地址WSUB_PA4中的哪些将被映射到坏块物理地址WBPA<3:4>，并生成第三坏块表803和第四坏块表804。
此处，第二坏信息加载元件840可通过检查存储在第三存储器装置NAND3<1:4>和第四存储器装置NAND4<1:4>中的坏块物理地址WBPA<3:4>的总数量并以第三坏物理地址WBAD_PA3的数量和第四坏物理地址WBAD_PA4的数量不超过预定差数的方式分配坏块物理地址WBPA<3:4>来生成包括第三坏物理地址WBAD_PA3的第三坏块表803和包括第四坏物理地址WBAD_PA4的第四坏块表804。
同时，地址转换器1342可响应于从主机102施加的逻辑地址LA而执行逻辑到物理地址转换操作，并且输出物理地址PA1至PA4。此处，地址转换器1342可通过参考存储在存储器单元144中的逻辑到物理映射信息(未示出)将逻辑地址LA转换成物理地址PA1至PA4。因为逻辑到物理地址转换是已知的技术，因此在此不再赘述。此外，通常通过逻辑到物理地址转换来输出能够指示页面单元的物理地址。然而，因为本发明的实施例没有描述使用指示页面单元的物理地址的结构，所以假设通过地址转换器1342输出的物理地址PA1至PA4是指示存储块的物理地址。换言之，从地址转换器1342输出的物理地址PA1至PA4之中的第一物理地址PA1可以是指示第一存储块(未示出)的信息，并且第二物理地址PA2可以是指示第二存储块(未示出)的信息。从地址转换器1342输出的物理地址PA1至PA4之中的第三物理地址PA3可以是指示被包括在第三存储器装置NAND3<1:4>的每一个中的第三存储块(未示出)的信息，并且第四物理地址PA4可以是指示被包括在第四存储器装置NAND4<1:4>的每一个中的第四存储块(未示出)的信息。
被包括在第一坏块控制器700中的第一坏块表701和第二坏块表702与被包括在第二坏块控制器800中的第三坏块表803和第四坏块表804可被存储在第一坏块控制器700和第二坏块控制器800的特定存储空间中，如图8所示，或被存储在包括在控制器130中的存储器单元144中。如果被包括在第一坏块控制器700中的第一坏块表701和第二坏块表702与被包括在第二坏块控制器800中的第三坏块表803和第四坏块表804被存储在包括在控制器130中的存储器单元144中，其与图8所示的不同，则每当访问第一坏块表701、第二坏块表702、第三坏块表803和第四坏块表804时，第一坏块控制器700和第二坏块控制器800可读取和使用来自存储器单元144的值。
被存储在第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>中的坏块物理地址WBPA<1:4>可通过在产生第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>的过程中执行的测试而具有预定值。此外，可以在第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>的操作过程中检测内部坏存储块，并且决定坏块物理地址WBPA<1:4>的值。
可在被包括在第一存储器装置NAND1<1:4>中的第一存储块之中选择第一替代存储块。此处，在第一存储块之中可存在用途被决定为第一替代存储块的一些第一存储块。此外，在第一存储块之中处于空闲状态的一些任意存储块可被选择为第一替代存储块。类似地，可在被包括在第二存储器装置NAND2<1:4>中的第二存储块之中选择第二替代存储块。此处，在第二存储块之中可存在用途被决定为第二替代存储块的一些第二存储块。此外，在第二存储块之中处于空闲状态的一些任意存储块可被选择为第二替代存储块。可在被包括在第三存储器装置NAND3<1:4>中的第三存储块之中选择第三替代存储块。此处，在第三存储块之中可存在用途被决定为第三替代存储块的一些第三存储块。此外，在第三存储块之中处于空闲状态的一些任意存储块可被选择为第三替代存储块。类似地，可在被包括在第四存储器装置NAND4<1:4>中的第四存储块之中选择第四替代存储块。此处，在第四存储块之中可存在用途被决定为第四替代存储块的一些第四存储块。此外，在第四存储块之中处于空闲状态的一些任意存储块可被选择为第四替代存储块。选择第一替代存储块、第二替代存储块、第三替代存储块和第四替代存储块的方法可由设计者选择，并且对应于所选择的第一替代存储块的物理地址值、对应于所选择的第二替代存储块的物理地址值、对应于所选择的第三替代存储块的物理地址值以及对应于所选择的第四替代存储块的物理地址值可被用作第一坏信息加载元件740和第二坏信息加载元件840中的第一替代物理地址WSUB_PA1、第二替代物理地址WSUB_PA2、第三替代物理地址WSUB_PA3以及第四替代物理地址WSUB_PA4。
当第一物理地址PA1的值表示被包括在第一存储块中的坏块中的一个坏块时，第一坏块控制器700可允许使用被包括在第一存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第二存储块中的替代存储块之中的一个替代存储块。类似地，当第二物理地址PA2的值表示被包括在第二存储块中的坏块中的一个坏块时，第一坏块控制器700可允许使用被包括在第二存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第一存储块中的替代存储块之中的一个替代存储块。
当第三物理地址PA3的值表示被包括在第三存储块中的坏块中的一个坏块时，第二坏块控制器800可允许使用被包括在第三存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第四存储块中的替代存储块之中的一个替代存储块。类似地，当第四物理地址PA4的值表示被包括在第四存储块中的坏块中的一个坏块时，第二坏块控制器800可允许使用被包括在第四存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第三存储块中的替代存储块之中的一个替代存储块。
综上所述，可以看出的是，上述第一坏块控制器700的操作类似于参照图6描述的坏块控制器500的操作。此外，可以看出的是，上述第二坏块控制器800的操作类似于参照图6描述的坏块控制器500的操作。简而言之，参照图6描述的坏块控制器500具有集成和管理包括在联接到不同的通道CH1和CH2的第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>中的坏存储块的结构。此处，可以看出的是，图6的坏块控制器500的结构类似于参照图8描述的第一坏块控制器700的结构，即被包括在联接到不同路WAY1和WAY2的第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>中的坏存储块被集成并一起管理。类似的，图6的坏块控制器500的结构类似于参照图8描述的第二坏块控制器800的结构，即被包括在联接到不同路WAY3和WAY4的第三存储器装置NAND3<1:4>和第四存储器装置NAND4<1:4>中的坏存储块被集成并一起管理。
如上所述，根据本发明的第二实施例，对被包括在联接到不同路的存储器装置中的坏存储块的管理可被结合在包括联接到不同路的多个存储器装置的存储器系统中。
图9是示出根据本发明的第三实施例的存储器系统的框图。
图10是示出图9所示的NAND闪存控制单元(NFC)142的示例性配置的框图。
参照图9，存储器系统110可包括分别对应于图1的存储器装置150的多个存储器装置NAND1<1:4>至NAND4<1:4>。
存储器装置NAND1<1:4>至NAND4<1:4>可包括多个第一存储器装置NAND1<1:4>，其联接到第一通道CH1的第一路WAY1并包括多个第一存储块(未示出)；多个第二存储器装置NAND2<1:4>，其联接到第一通道CH1的第二路WAY2并包括多个第二存储块(未示出)；多个第三存储器装置NAND3<1:4>，其联接到第二通道CH2的第一路WAY3并包括多个第三存储块(未示出)；以及多个第四存储器装置NAND4<1:4>，其联接到第二通道CH2的第二路WAY4并包括多个第四存储块(未示出)。
此处，图9示出了将联接到第一通道CH1的第一路WAY1的第一存储器装置NAND1<1:4>、联接到第一通道CH1的第二路WAY2的第二存储器装置NAND2<1:4>、联接到第二通道CH2的第一路WAY3的第三存储器装置NAND3<1:4>和联接到第二通道CH2的第二路WAY4的第四存储器装置NAND4<1:4>用作存储器装置NAND1<1:4>至NAND4<1:4>。为便于描述，在本发明的第二实施例中，被包括在第一存储器装置NAND1<1:4>的每一个中的存储块可被称为第一存储块，被包括在第二存储器装置NAND2<1:4>的每一个中的存储块可被称为第二存储块，被包括在第三存储器装置NAND3<1:4>的每一个中的存储块可被称为第三存储块，并且被包括在第四存储器装置NAND4<1:4>的每一个中的存储块可被称为第四存储块。
如图9和图10所示，处理器134可包括地址转换器1342，其将第一存储块的逻辑地址LA转换成物理地址并输出第一物理地址PA1；将第二存储块的逻辑地址LA转换成物理地址并输出第二物理地址PA2；将被包括在第三存储器装置NAND3<1:4>的每一个中的第三存储块的逻辑地址LA转换成物理地址，并输出第三物理地址PA3；并且将被包括在第四存储器装置NAND4<1:4>的每一个中的第四存储块的逻辑地址LA转换成物理地址，并输出第四物理地址PA4。
如图9所示，NFC142可包括第一路控制器1426至第四路控制器1429、第一通道控制器1421和第二通道控制器1422以及坏块控制器900。
第一路控制器1426可控制对第一存储器装置NAND1<1:4>的访问，第二路控制器1427可控制对第二存储器装置NAND2<1:4>的访问，第三路控制器1428可控制对第三存储器装置NAND3<1:4>的访问，并且第四路控制器1429可控制对第四存储器装置NAND4<1:4>的访问。
第一通道控制器1421可控制对第一路控制器1426和第二路控制器1427的访问，并且第二通道控制器1422可控制对第三路控制器1428和第四路控制器1429的访问。
坏块控制器900可集成和管理被包括在第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>中的坏存储块。
存储器单元144可在处理器134和NFC 142的操作期间缓冲数据。
此处，在图9中示出了主机接口(I/F)单元132、错误校正码(ECC)单元138和电源管理单元140未被包括在控制器130中，而在图1中，主机接口单元132、ECC单元138和电源管理单元140被示出为包括在控制器130中。然而，这是为了便于描述，实际上，图9的主机接口单元132、ECC单元138和电源管理单元140可被包括在控制器130中。
参照图10，详细示出了坏块控制器900的示例性配置。
坏块控制器900可在第一通道控制器1421和第二通道控制器1422之间选择一个，然后通过将与被包括在第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>中的坏块相对应的坏物理地址WBAD_PA1、WBAD_PA2、WBAD_PA3和WBAD_PA4与从地址转换器1342输出的第一物理地址PA1至第四物理地址PA4进行比较，来在第一路控制器1426至第四路控制器1429之中，选择与在第一通道控制器1421和第二通道控制器1422之间所选择的一个相关的一个，并且将第一物理地址PA1至第四物理地址PA4与对应于坏物理地址WBAD_PA1、WBAD_PA2、WBAD_PA3和WBAD_PA4的替代物理地址WSUB_PA1、WSUB_PA2、WSUB_PA3和WSUB_PA4之中的一个传输至所选择的一个路控制器1426或1427或1428或1429。
坏块控制器900可包括第一坏块表至第四坏块表901、902、903和904以及路径控制元件920。
第一坏块表901可将预定的第一坏物理地址WBAD_PA1映射到对应于第一存储块的第一替代物理地址WSUB_PA1。
第二坏块表902可将预定的第二坏物理地址WBAD_PA2映射到对应于第二存储块的第二替代物理地址WSUB_PA2。
第三坏块表903可将预定的第三坏物理地址WBAD_PA3映射到对应于第三存储块的第三替代物理地址WSUB_PA3。
第四坏块表904可将预定的第四坏物理地址WBAD_PA4映射到对应于第四存储块的第四替代物理地址WSUB_PA4。
路径控制元件920可当第一物理地址PA1至第四物理地址PA4被包括在第一坏物理地址WBAD_PA1中时，选择第一通道控制器1421和第一路控制器1426，并传输第一替代物理地址WSUB_PA1；当第一物理地址PA1至第四物理地址PA4被包括在第二坏物理地址WBAD_PA2中时，选择第一通道控制器1421和第二路控制器1427，并传输第二替代物理地址WSUB_PA2；当第一物理地址PA1至第四物理地址PA4被包括在第三坏物理地址WBAD_PA3中时，选择第二通道控制器1422和第三路控制器1428，并传输第三替代物理地址WSUB_PA3；当第一物理地址PA1至第四物理地址PA4被包括在第四坏物理地址WBAD_PA4中时，选择第二通道控制器1422和第四路控制器1429，并传输第四替代物理地址WSUB_PA4；以及当第一物理地址PA1至第四物理地址PA4未被包括在坏物理地址WBAD_PA1、WBAD_PA2、WBAD_PA3和WBAD_PA4中时，选择第一通道控制器1421和第一路控制器1426并传输第一物理地址PA1，或选择第一通道控制器1421和第二路控制器1427并传输第二物理地址PA2，或选择第二通道控制器1422和第三路控制器1428并传输第三物理地址PA3，或选择第二通道控制器1422和第四路控制器1429并传输第四物理地址PA4。
此处，路径控制元件920可包括第一至第四特定路径控制元件921、922、923和924。
第一特定路径控制元件921可当第一物理地址PA1被包括在第一坏物理地址WBAD_PA1中时，选择第一通道控制器1421和第一路控制器1426，并传输第一替代物理地址WSUB_PA1；当第一物理地址PA1被包括在第二坏物理地址WBAD_PA2中时，选择第一通道控制器1421和第二路控制器1427，并传输第二替代物理地址WSUB_PA2；当第一物理地址PA1被包括在第三坏物理地址WBAD_PA3中时，选择第二通道控制器1422和第三路控制器1428，并传输第三替代物理地址WSUB_PA3；当第一物理地址PA1被包括在第四坏物理地址WBAD_PA4中时，选择第二通道控制器1422和第四路控制器1429，并传输第四替代物理地址WSUB_PA4；以及当第一物理地址PA1未被包括在坏物理地址WBAD_PA1、WBAD_PA2、WBAD_PA3和WBAD_PA4中时，选择第一通道控制器1421和第一路控制器1426，并传输第一物理地址PA1。
第二特定路径控制元件922可当第二物理地址PA2被包括在第一坏物理地址WBAD_PA1中时，选择第一通道控制器1421和第一路控制器1426，并传输第一替代物理地址WSUB_PA1；当第二物理地址PA2被包括在第二坏物理地址WBAD_PA2中时，选择第一通道控制器1421和第二路控制器1427，并传输第二替代物理地址WSUB_PA2；当第二物理地址PA2被包括在第三坏物理地址WBAD_PA3中时，选择第二通道控制器1422和第三路控制器1428，并传输第三替代物理地址WSUB_PA3；当第二物理地址PA2被包括在第四坏物理地址WBAD_PA4中时，选择第二通道控制器1422和第四路控制器1429，并传输第四替代物理地址WSUB_PA4；以及当第二物理地址PA2未被包括在坏物理地址WBAD_PA1、WBAD_PA2、WBAD_PA3和WBAD_PA4中时，选择第一通道控制器1421和第二路控制器1427，并传输第二物理地址PA2。
第三特定路径控制元件923可当第三物理地址PA3被包括在第一坏物理地址WBAD_PA1中时，选择第一通道控制器1421和第一路控制器1426，并传输第一替代物理地址WSUB_PA1；当第三物理地址PA3被包括在第二坏物理地址WBAD_PA2中时，选择第一通道控制器1421和第二路控制器1427，并传输第二替代物理地址WSUB_PA2；当第三物理地址PA3被包括在第三坏物理地址WBAD_PA3中时，选择第二通道控制器1422和第三路控制器1428，并传输第三替代物理地址WSUB_PA3；当第三物理地址PA3被包括在第四坏物理地址WBAD_PA4中时，选择第二通道控制器1422和第四路控制器1429，并传输第四替代物理地址WSUB_PA4；以及当第三物理地址PA3未被包括在坏物理地址WBAD_PA1、WBAD_PA2、WBAD_PA3和WBAD_PA4中时，选择第二通道控制器1422和第三路控制器1428，并传输第三物理地址PA3。
第四特定路径控制元件924可当第四物理地址PA4被包括在第一坏物理地址WBAD_PA1中时，选择第一通道控制器1421和第一路控制器1426，并传输第一替代物理地址WSUB_PA1；当第四物理地址PA4被包括在第二坏物理地址WBAD_PA2中时，选择第一通道控制器1421和第二路控制器1427，并传输第二替代物理地址WSUB_PA2；当第四物理地址PA4被包括在第三坏物理地址WBAD_PA3中时，选择第二通道控制器1422和第三路控制器1428，并传输第三替代物理地址WSUB_PA3；当第四物理地址PA4被包括在第四坏物理地址WBAD_PA4中时，选择第二通道控制器1422和第四路控制器1429，并传输第四替代物理地址WSUB_PA4；以及当第四物理地址PA4未被包括在坏物理地址WBAD_PA1、WBAD_PA2、WBAD_PA3和WBAD_PA4中时，选择第二通道控制器1422和第四路控制器1429，并传输第四物理地址PA4。
坏块控制器900可进一步包括坏信息加载元件940，其可加载被存储在第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>中的坏块物理地址WBPA<1:2>和WBPA<3:4>与第一替代物理地址至第四替代物理地址WSUB_PA<1:2>和WSUB_PA<3:4>的信息，基于所加载的坏块物理地址WBPA<1:2>和WBPA<3:4>的数量，决定第一替代物理地址至第四替代物理地址WSUB_PA<1:2>和WSUB_PA<3:4>中的哪些将被映射到坏块物理地址WBPA<1:2>和WBPA<3:4>，并生成第一坏块表901至第四坏块表904。
此处，坏信息加载元件940可通过检查被存储在第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>中的坏块物理地址WBPA<1:2>和WBPA<3:4>的总数量，并以第一坏物理地址WBAD_PA1的数量、第二坏物理地址WBAD_PA2的数量、第三坏物理地址WBAD_PA3的数量和第四坏物理地址WBAD_PA4的数量不超过预定差数的方式分配坏块物理地址WBPA<1:4>来生成包括第一坏物理地址WBAD_PA1的第一坏块表901、包括第二坏物理地址WBAD_PA2的第二坏块表902、包括第三坏物理地址WBAD_PA3的第三坏块表903以及包括第四坏物理地址WBAD_PA4的第四坏块表904。
同时，地址转换器1342可响应于从主机102施加的逻辑地址LA而执行逻辑到物理地址转换操作，并且输出物理地址PA1至PA4。此处，地址转换器1342可通过参考存储在存储器单元144中的逻辑到物理映射信息(未示出)将逻辑地址LA转换成物理地址PA1至PA4。因为逻辑到物理地址转换是已知的技术，因此在此不再赘述。此外，通常通过逻辑到物理地址转换来输出能够指示页面单元的物理地址。然而，因为本发明的实施例没有描述使用指示页面单元的物理地址的结构，所以假设通过地址转换器1342输出的物理地址PA1至PA4是指示存储块的物理地址。换言之，从地址转换器1342输出的物理地址PA1至PA4中的第一物理地址PA1可以是指示第一存储块(未示出)的信息，第二物理地址PA2可以是指示第二存储块(未示出)的信息，并且从地址转换器1342输出的物理地址PA1至PA4中的第三物理地址PA3可以是指示被包括在第三存储器装置NAND3<1:4>的每一个中的第三存储块(未示出)的信息，并且第四物理地址PA4可以是指示被包括在第四存储器装置NAND4<1:4>的每一个中的第四存储块(未示出)的信息。
被包括在坏块控制器900中的第一坏块表901至第四坏块表904可被存储在坏块控制器900的特定存储空间中，如图10所示，或被存储在包括在控制器130中的存储器单元144中。如果被包括在坏块控制器900中的第一坏块表901至第四坏块表904被存储在包括在控制器130中的存储器单元144中，其与图10所示不同，则每当访问第一坏块表901至第四坏块表904时，坏块控制器900可以读取和使用来自存储器单元144的值。
被存储在第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>中的坏块物理地址WBPA<1:4>可通过在产生第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>的过程中的测试而具有预定值。此外，可以在第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>的操作过程中检测内部坏存储块，并且决定坏块物理地址WBPA<1:4>的值。
可在被包括在第一存储器装置NAND1<1:4>中的第一存储块之中选择第一替代存储块。此处，在第一存储块之中可存在用途被决定为第一替代存储块的一些第一存储块。此外，在第一存储块之中处于空闲状态的一些任意存储块可被选择为第一替代存储块。类似地，可在被包括在第二存储器装置NAND2<1:4>中的第二存储块之中选择第二替代存储块。此处，在第二存储块之中可存在用途被决定为第二替代存储块的一些第二存储块。此外，在第二存储块之中处于空闲状态的一些任意存储块可被选择为第二替代存储块。可在被包括在第三存储器装置NAND3<1:4>中的第三存储块之中选择第三替代存储块。此处，在第三存储块之中可存在用途被决定为第三替代存储块的一些第三存储块。此外，在第三存储块之中处于空闲状态的一些任意存储块可被选择为第三替代存储块。类似地，可在被包括在第四存储器装置NAND4<1:4>中的第四存储块之中选择第四替代存储块。此处，在第四存储块之中可存在用途被决定为第四替代存储块的一些第四存储块。此外，在第四存储块之中处于空闲状态的一些任意存储块可被选择为第四替代存储块。选择第一替代存储块、第二替代存储块、第三替代存储块和第四替代存储块的方法可由设计者选择，并且对应于所选择的第一替代存储块的物理地址值、对应于所选择的第二替代存储块的物理地址值、对应于所选择的第三替代存储块的物理地址值以及对应于所选择的第四替代存储块的物理地址值可被用作坏信息加载元件940中的第一替代物理地址WSUB_PA1、第二替代物理地址WSUB_PA2、第三替代物理地址WSUB_PA3以及第四替代物理地址WSUB_PA4。
当第一物理地址PA1的值表示被包括在第一存储块中的坏块之中的一个坏块时，坏块控制器900可允许使用被包括在第一存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第二存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第三存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第四存储块中的替代存储块之中的一个替代存储块。类似地，当第二物理地址PA2的值表示被包括在第二存储块中的坏块之中的一个坏块时，坏块控制器900可允许使用被包括在第一存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第二存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第三存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第四存储块中的替代存储块之中的一个替代存储块。
类似地，当第三物理地址PA3的值表示被包括在第三存储块中的坏块之中的一个坏块时，坏块控制器900可允许使用被包括在第一存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第二存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第三存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第四存储块中的替代存储块之中的一个替代存储块。
类似地，当第四物理地址PA4的值表示被包括在第四存储块中的坏块之中的一个坏块时，坏块控制器900可允许使用被包括在第一存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第二存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第三存储块中的替代存储块之中的一个替代存储块，或允许使用被包括在第四存储块中的替代存储块之中的一个替代存储块。
综上所述，可以看出的是，上述坏块控制器900的操作类似于参照图6描述的坏块控制器500的操作。简而言之，参照图6描述的坏块控制器500具有集成和管理被包括在联接到不同的通道CH1和CH2的第一存储器装置NAND1<1:4>和第二存储器装置NAND2<1:4>中的坏存储块的结构。此处，可以看出的是，图6的坏块控制器500的结构类似于参照图10描述的坏块控制器900的结构，即包括在联接到不同通道CH1和CH2以及不同路WAY1、WAY2、WAY3和WAY4的第一存储器装置NAND1<1:4>至第四存储器装置NAND4<1:4>中的坏存储块被集成和一起管理。
如上所述，根据本发明的第三实施例，对被包括在联接到不同路的存储器装置中的坏存储块的管理可被结合在包括联接到不同路的多个存储器装置的存储器系统中。
图11至图19是示意性示出图1的数据处理系统的应用示例的简图。
图11是示意性示出包括根据本实施例的存储器系统的数据处理系统的另一示例的简图。图11示意性示出应用了根据本实施例的存储器系统的存储卡系统。
参照图11，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，存储器控制器6120可被连接到通过非易失性存储器实施的存储器装置6130，并被配置为访问存储器装置6130。例如，存储器控制器6120可被配置为控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置为提供存储器装置6130和主机之间的接口并驱动用于控制存储器装置6130的固件。也就是说，存储器控制器6120可对应于参照图1至图10描述的存储器系统110的控制器130，并且存储器装置6130可对应于参照图1至图10描述的存储器系统110的存储器装置150。
因此，存储器控制器6120可包括RAM、处理单元、主机接口、存储器接口和错误校正单元。存储器控制器6120可进一步包括图5、图7或图9中所示的元件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置为通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA，并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WI-FI以及蓝牙等。因此，根据本实施例的存储器系统和数据处理系统可应用于有线/无线电子装置，或者特别是应用于移动电子装置。
存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可通过诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。存储器装置6130可包括如图5、图7或图9中的存储器装置150中的多个管芯。
存储器控制器6120和存储器装置6130可集成到单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过集成到单个半导体装置中来构造固态硬盘(SSD)。此外，存储器控制器6120和存储器装置6130可构成存储卡，诸如PC卡(PCMCIA：个人计算机存储卡国际协会)、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪速存储(UFS)。
图12是示意性示出包括根据本实施例的存储器系统的数据处理系统的另一示例的简图。
参照图12，数据处理系统6200可包括具有一个或多个非易失性存储器的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。如图12所示的数据处理系统6200可作为如参照图1所描述的诸如存储卡(CF、SD、微型-SD等)或USB装置的存储介质。存储器装置6230可对应于图1和图5所示的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1和图5所示的存储器系统110中的控制器130。
存储器控制器6220可响应于主机6210的请求来控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个CPU 6221、诸如RAM6222的缓冲存储器、ECC电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件系统管理和坏页面管理操作。RAM 6222可根据CPU6221的控制来操作且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，通过CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输到存储器装置6230的数据或从存储器装置6230传输到主机6210的数据。当RAM 6222用作高速缓冲存储器时，RAM6222可辅助低速存储器装置6230以高速运行。
ECC电路6223可对应于图1所示的控制器130的ECC单元138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的ECC(错误校正码)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，从而形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用LDPC码、BCH码、turbo码、里德-所罗门(RS)码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。
存储器控制器6220可通过主机接口6224向主机6210传输数据/从主机6210接收数据，并通过NVM接口6225向存储器装置6230传输数据/从存储器装置6230接收数据。主机接口6224可通过PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口连接到主机6210。存储器控制器6220可具有使用诸如WiFi或长期演进(LTE)的移动通信协议的无线通信功能。存储器控制器6220可连接到外部装置，例如主机6210或另一个外部装置，然后向外部装置传输数据/从外部装置接收数据。特别地，由于存储器控制器6220被配置为通过各种通信协议中的一种或多种与外部装置进行通信，因此根据本实施例的存储器系统和数据处理系统可应用于有线/无线电子装置或特别是移动电子装置。
图13是示意性示出包括根据本实施例的存储器系统的数据处理系统的另一示例的简图。图13示意性示出应用了根据本实施例的存储器系统的SSD。
参照图13，SSD 6300可包括控制器6320和包括多个非易失性存储器的存储器装置6340。控制器6320可对应于图1至图10的存储器系统110中的控制器130，并且存储器装置6340可对应于图1至图10的存储器系统中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接到存储器装置6340。控制器6320可包括一个或多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324以及例如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可通过诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器来实施。为便于描述，图12示出了缓冲存储器6325存在于控制器6320内部。然而，缓冲存储器6325可存在于控制器6320外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用了图1至图10的存储器系统110的多个SSD 6300来实施数据处理系统，例如，RAID(独立磁盘冗余阵列)系统。此时，RAID系统可包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从SSD 6300中的主机6310提供的写入命令的RAID级别信息，来选择一个或多个存储器系统或SSD 6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取命令时，RAID控制器可根据多个RAID级别，即，从SSD 6300中的主机6310提供的读取命令的RAID级别信息，来选择一个或多个存储器系统或SSD6300，并将从所选择的SSD 6300读取的数据提供给主机6310。
图14是示意性示出包括根据本实施例的存储器系统的数据处理系统的另一示例的简图。图14示意性示出应用根据本实施例的存储器系统的嵌入式多媒体卡(eMMC)。
参照图14，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1至图10的存储器系统110中的控制器130，并且存储器装置6440可对应于图1至图10的存储器系统110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接到存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC6400的全部操作，主机接口6431可提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可作为并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可作为串行接口，例如UHS((超高速)-I/UHS-II)接口。
图15至图18是示意性示出包括根据本实施例的存储器系统的数据处理系统的其它示例的简图。图15至图18示意性示出应用根据本实施例的存储器系统的UFS(通用闪速存储)系统。
参照图15至图18，UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线/无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移动UFS卡。
在各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与例如有线/无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过图1至图10所示的存储器系统110实施。例如，在UFS系统6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以参照图12至图14描述的数据处理系统6200、SSD6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图7描述的存储卡系统6100的形式来实施。
而且，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS接口，例如，MIPI(移动工业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)来彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过UFS协议以外的各种协议，例如，UFD、MMC、SD、迷你-SD和微型-SD彼此通信。
在图15所示的UFS系统6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以便与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过诸如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。此时，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6520和一个UFS卡6530连接到主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接到主机6410，并且多个UFS卡可并联或以星型形式连接到UFS装置6520，或者串联或以链型形式连接到UFS装置6520。
在图16所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如，通过在UniPro处执行链路层交换(例如L3交换)的交换模块6640，来与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过在UniPro处的交换模块6640的链路层交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6620和一个UFS卡6630连接到交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接到交换模块6640，并且多个UFS卡可串联或以链型形式连接到UFS装置6620。
在图17所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro，并且主机6710可通过执行交换操作的交换模块6740，例如，通过在UniPro处执行链路层交换(例如L3交换)的交换模块6740，来与UFS装置6720或UFS卡6730通信。此时，UFS装置6720和UFS卡6730可通过在UniPro处的交换模块6740的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在本实施例中，为便于描述，已经例示了其中一个UFS装置6720和一个UFS卡6730连接到交换模块6740的配置。然而，每一个包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接到主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接到UFS装置6720。
在图18所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块之间的交换操作和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标ID(标识符)交换操作，来与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之中的目标ID交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6820连接到主机6810，一个UFS卡6830连接到UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接到主机6810或串联或以链型形式连接到主机6810，并且多个UFS卡可并联或以星型形式连接到UFS装置6820或串联或以链型形式连接到UFS装置6820。
图19是示意性示出包括根据实施例的存储器系统的数据处理系统的另一示例的简图。图19是示意性示出应用根据本实施例的存储器系统的用户系统的简图。
参照图19，用户系统6900可包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950和用户接口6910。
更具体地，应用处理器6930可驱动包括在用户系统6900中的诸如OS的部件，并且包括控制包括在用户系统6900中的部件的控制器、接口和图形引擎。应用处理器6930可作为片上系统(SoC)被提供。
存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR3SDRAM或LPDDR3SDRAM的易失性RAM，或诸如PRAM、ReRAM、MRAM或FRAM的非易失性RAM。例如，可基于POP(堆叠封装)来封装并安装应用处理器6930和存储器模块6920。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且可支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示器(WI-DI)等，因此与有线/无线电子装置或特别是移动电子装置通信。因此，根据本发明的实施例的存储器系统和数据处理系统可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930接收的数据，然后可将所存储的数据传输到应用处理器6930。存储模块6950可通过诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存的非易失性半导体存储器装置来实施，并且可被提供为诸如用户系统6900的存储卡或外部驱动器的可移动存储介质。存储模块6950可对应于参照图1至图10描述的存储器系统110。此外，存储模块6950可被实施为如上参照图13至图18所述的SSD、eMMC和UFS。
用户接口6910可包括用于向应用处理器6930输入数据或命令或者用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和马达的用户输出接口。
此外，当图1至图10的存储器系统110被应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的全部操作，并且网络模块6940可用作用于控制与外部装置的有线/无线通信的通信模块。用户接口6910可在移动电子装置的显示/触摸模块上显示通过处理器6930处理的数据，或支持从触摸面板接收数据的功能。
根据本发明的实施例，提供了一种包括联接到不同的通道或不同的路的多个存储器装置的存储器系统，并且即使存储器装置联接到不同的通道或不同的路，但存储器装置的坏存储块可以集成方法进行管理。因此，可有效地管理坏存储块。
虽然已经关于具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (12)

1.一种存储器系统，其包括：
多个第一存储器装置，其每一个联接到第一通道的第一路并包括多个第一存储块；
多个第二存储器装置，其每一个联接到所述第一通道的第二路并包括多个第二存储块；
多个第三存储器装置，其每一个联接到第二通道的第一路并包括多个第三存储块；
多个第四存储器装置，其每一个联接到所述第二通道的第二路并包括多个第四存储块；
第一访问控制器，其适于控制对所述第一存储块的访问；
第二访问控制器，其适于控制对所述第二存储块的访问；
第三访问控制器，其适于控制对所述第三存储块的访问；
第四访问控制器，其适于控制对所述第四存储块的访问；
第一通道控制器，其适于控制对所述第一访问控制器和所述第二访问控制器的访问；
第二通道控制器，其适于控制对所述第三访问控制器和所述第四访问控制器的访问；
第一坏块控制器，其适于：
将指示所述多个第一存储器装置中的位置的输入的第一物理地址与指示经由所述第一通道联接的坏块的第一通道坏物理地址进行比较，
当所述输入的第一物理地址包括在所述第一通道坏物理地址之中的第二坏物理地址中时，输出用所述输入的第一物理地址代替的第二替代物理地址，其中所述第二替代物理地址指示所述多个第二存储器装置中的位置；
将指示所述多个第二存储器装置中的位置的输入的第二物理地址与指示经由所述第一通道联接的坏块的第一通道坏物理地址进行比较，并且
当所述输入的第二物理地址包括在所述第一通道坏物理地址之中的第一坏物理地址中时，输出用所述输入的第二物理地址代替的第一替代物理地址，其中所述第一替代物理地址指示所述多个第一存储器装置中的位置；以及
第二坏块控制器，其适于：
将指示所述多个第三存储器装置中的位置的输入的第三物理地址与指示经由所述第二通道联接的坏块的第二通道坏物理地址进行比较，
当所述输入的第三物理地址包括在所述第二通道坏物理地址之中的第四坏物理地址中时，输出用所述输入的第三物理地址代替的第四替代物理地址，其中所述第四替代物理地址指示所述多个第四存储器装置中的位置；
将指示所述多个第四存储器装置中的位置的输入的第四物理地址与指示经由所述第二通道联接的坏块的第二通道坏物理地址进行比较，并且
当所述输入的第四物理地址包括在所述第二通道坏物理地址之中的第三坏物理地址中时，输出用所述输入的第四物理地址代替的第三替代物理地址，其中所述第三替代物理地址指示所述多个第三存储器装置中的位置，
其中所述第一坏块控制器包括：
第一坏块表，其包括所述第一坏物理地址的部分条目与所述第一替代物理地址之间的映射关系信息；
第二坏块表，其包括所述第二坏物理地址与对应于所述第二替代物理地址之间的映射关系信息；以及
第一坏信息加载元件，其适于：
加载来自所述第一存储器装置和所述第二存储器装置的所述第一通道坏物理地址与所述第一替代物理地址和所述第二替代物理地址的信息，
基于加载的所述第一通道坏物理地址的数量决定所述第一替代物理地址和所述第二替代物理地址中的哪些将被映射到所述第一通道坏物理地址，并且
生成所述第一坏块表和所述第二坏块表。
2.根据权利要求1所述的存储器系统，其中所述第一坏块控制器进一步包括：
第一路径控制元件，其适于：
当所述输入的第二物理地址与所述第一坏物理地址相同时，选择所述第一通道控制器和所述第一访问控制器，并传输所述第一替代物理地址，
当所述输入的第一物理地址与所述第二坏物理地址相同时，选择所述第一通道控制器和所述第二访问控制器，并传输所述第二替代物理地址，并且
当所述输入的第一物理地址和所述输入的第二物理地址与所述第一通道坏物理地址不同时，选择所述第一通道控制器和所述第一访问控制器并传输所述输入的第一物理地址，或者选择所述第一通道控制器和所述第二访问控制器并传输所述输入的第二物理地址。
3.根据权利要求2所述的存储器系统，其中所述第二坏块控制器包括：
第三坏块表，其包括所述第三坏物理地址与所述第三替代物理地址之间的映射关系信息；
第四坏块表，其包括所述第四坏物理地址与所述第四替代物理地址之间的映射关系信息；以及
第二路径控制元件，其适于：
当所述输入的第四物理地址与所述第三坏物理地址相同时，选择所述第二通道控制器和所述第三访问控制器并传输所述第三替代物理地址，
当所述输入的第三物理地址与所述第四坏物理地址相同时，选择所述第二通道控制器和所述第四访问控制器并传输所述第四替代物理地址，并且
当所述输入的第三物理地址和所述输入的第四物理地址与所述第二通道坏物理地址不同时，选择所述第二通道控制器和所述第三访问控制器并传输所述输入的第三物理地址，或者选择所述第二通道控制器和所述第四访问控制器并传输所述输入的第四物理地址。
4.根据权利要求3所述的存储器系统，其中所述第一路径控制元件包括：
第一特定路径控制元件，其适于：
当所述输入的第一物理地址与所述第二坏物理地址相同时，选择所述第一通道控制器和所述第二访问控制器，并传输所述第二替代物理地址，并且
当所述输入的第一物理地址与所述第一通道坏物理地址不同时，选择所述第一通道控制器和所述第一访问控制器，并传输所述输入的第一物理地址；以及
第二特定路径控制元件，其适于：
当所述输入的第二物理地址与所述第一坏物理地址相同时，选择所述第一通道控制器和所述第一访问控制器，并传输所述第一替代物理地址，并且
当所述输入的第二物理地址与所述第一通道坏物理地址不同时，选择所述第一通道控制器和所述第二访问控制器，并传输所述输入的第二物理地址。
5.根据权利要求4所述的存储器系统，其中所述第二路径控制元件包括：
第三特定路径控制元件，其适于：
当所述输入的第三物理地址与所述第四坏物理地址相同时，选择所述第二通道控制器和所述第四访问控制器并传输所述第四替代物理地址，并且
当所述输入的第三物理地址与所述第二通道坏物理地址不同时，选择所述第二通道控制器和所述第三访问控制器，并传输所述输入的第三物理地址；以及
第四特定路径控制元件，其适于：
当所述输入的第四物理地址与所述第三坏物理地址相同时，选择所述第二通道控制器和所述第三访问控制器，并传输所述第三替代物理地址；并且
当所述输入的第四物理地址与所述第二通道坏物理地址不同时，选择所述第二通道控制器和所述第四访问控制器，并传输所述输入的第四物理地址。
6.根据权利要求3所述的存储器系统，其中所述第一坏信息加载元件通过检查存储在所述第一存储器装置和所述第二存储器装置中的所述第一通道坏物理地址的总数量，并且以所述第一坏物理地址的数量和所述第二坏物理地址的数量不超过预定差数的方式分配所述第一通道坏物理地址，来生成所述第一坏块表和所述第二坏块表。
7.根据权利要求3所述的存储器系统，其中所述第二坏块控制器进一步包括第二坏信息加载元件，其适于：
加载存储在所述第三存储器装置和所述第四存储器装置中的所述第二通道坏物理地址与所述第三替代物理地址和所述第四替代物理地址的信息，
基于加载的所述第二通道坏物理地址的数量决定所述第三替代物理地址和所述第四替代物理地址中的哪些将被映射到所述第二通道坏物理地址，并且
生成所述第三坏块表和所述第四坏块表。
8.根据权利要求7所述的存储器系统，其中所述第二坏信息加载元件通过检查存储在所述第三存储器装置和所述第四存储器装置中的所述第二通道坏物理地址的总数量，并且以所述第三坏物理地址的数量和所述第四坏物理地址的数量不超过预定差数的方式分配所述第二通道坏物理地址，来生成所述第三坏块表和所述第四坏块表。
9.一种存储器系统，其包括：
多个第一存储器装置，其每一个联接到第一通道的第一路并包括多个第一存储块；
多个第二存储器装置，其每一个联接到所述第一通道的第二路并包括多个第二存储块；
多个第三存储器装置，其每一个联接到第二通道的第一路并包括多个第三存储块；
多个第四存储器装置，其每一个联接到所述第二通道的第二路并包括多个第四存储块；
第一访问控制器，其适于控制对所述第一存储块的访问；
第二访问控制器，其适于控制对所述第二存储块的访问；
第三访问控制器，其适于控制对所述第三存储块的访问；
第四访问控制器，其适于控制对所述第四存储块的访问；
第一通道控制器，其适于控制对所述第一访问控制器和所述第二访问控制器的访问；
第二通道控制器，其适于控制对所述第三访问控制器和所述第四访问控制器的访问；
坏块控制器，其适于：
将指示第一存储器装置至第四存储器装置中的每一个中的位置的输入的第一物理地址至输入的第四物理地址中的每一个与经由所述第一通道和所述第二通道联接的坏块的坏物理地址进行比较；
当所述输入的第一物理地址包括在所述坏物理地址之中的第二坏物理地址至第四坏物理地址中的每一个中时，输出用所述输入的第一物理地址替换的第二替代物理地址至第四替代物理地址中的每一个，其中所述第二替代物理地址至所述第四替代物理地址中的每一个指示第二存储器装置至第四存储器装置中的每一个中的位置；
当所述输入的第二物理地址包括在所述坏物理地址之中的第一坏物理地址以及第三坏物理地址至第四坏物理地址中的每一个中时，输出用所述输入的第二物理地址替换的第一替代物理地址以及第三替代物理地址至第四替代物理地址中的每一个，其中第一替代物理地址以及第三替代物理地址至第四替代物理地址中的每一个指示第一存储器装置以及第三存储器装置至第四存储器装置中的每一个中的位置；
当所述输入的第三物理地址包括在所述坏物理地址之中的第一坏物理地址至第二坏物理地址以及第四坏物理地址中的每一个中时，输出用所述输入的第三物理地址替换的第一替代物理地址至第二替代物理地址以及第四替代物理地址中的每一个，其中第一替代物理地址至第二替代物理地址以及第四替代物理地址中的每一个指示第一存储器装置至第二存储器装置以及第四存储器装置中的每一个中的位置；
当所述输入的第四物理地址包括在所述坏物理地址之中的第一坏物理地址至第三坏物理地址中的每一个中时，输出用所述输入的第四物理地址替换的第一替代物理地址至第三替代物理地址中的每一个，其中所述第一替代物理地址至所述第三替代物理地址中的每一个指示第一存储器装置至第三存储器装置中的每一个中的位置，
其中所述坏块控制器包括：
第一坏块表，其包括所述第一坏物理地址与所述第一替代物理地址之间的映射关系信息；
第二坏块表，其包括所述第二坏物理地址与所述第二替代物理地址之间的映射关系信息；
第三坏块表，其包括所述第三坏物理地址与所述第三替代物理地址之间的映射关系信息；
第四坏块表，其包括所述第四坏物理地址与所述第四替代物理地址之间的映射关系信息；以及
坏信息加载元件，其适于：
加载所述坏物理地址与来自所述第一存储器装置至所述第四存储器装置的所述第一替代物理地址至所述第四替代物理地址的信息，
基于加载的坏物理地址的数量决定所述第一替代物理地址至所述第四替代物理地址中的哪些将被映射到所述坏物理地址，并且
生成所述第一坏块表至所述第四坏块表。
10.根据权利要求9所述的存储器系统，其中所述坏块控制器进一步包括：
路径控制元件，其适于：
当输入的第二物理地址至输入的第四物理地址与所述第一坏物理地址相同时，选择所述第一通道控制器和所述第一访问控制器，并传输所述第一替代物理地址；
当输入的第一物理地址以及输入的第三物理地址至第四物理地址与所述第二坏物理地址相同时，选择所述第一通道控制器和所述第二访问控制器，并传输所述第二替代物理地址；
当输入的第一物理地址至输入的第二物理地址以及输入的第四物理地址与所述第三坏物理地址相同时，选择所述第二通道控制器和所述第三访问控制器，并传输所述第三替代物理地址，
当输入的第一物理地址至输入的第三物理地址与所述第四坏物理地址相同时，选择所述第二通道控制器和所述第四访问控制器并传输所述第四替代物理地址；并且
当输入的第一物理地址至输入的第四物理地址与所述坏物理地址不同时，选择所述第一通道控制器和所述第一访问控制器并传输所述输入的第一物理地址，或选择所述第一通道控制器和所述第二访问控制器并传输所述输入的第二物理地址，或选择所述第二通道控制器和所述第三访问控制器并传输所述输入的第三物理地址，或选择所述第二通道控制器和所述第四访问控制器并传输所述输入的第四物理地址。
11.根据权利要求10所述的存储器系统，其中所述路径控制元件包括：
第一特定路径控制元件，其适于：
当所述输入的第一物理地址与所述第二坏物理地址相同时，选择所述第一通道控制器和所述第二访问控制器，并传输所述第二替代物理地址，
当所述输入的第一物理地址与所述第三坏物理地址相同时，选择所述第二通道控制器和所述第三访问控制器，并传输所述第三替代物理地址，
当所述输入的第一物理地址与所述第四坏物理地址相同时，选择所述第二通道控制器和所述第四访问控制器，并传输所述第四替代物理地址，并且
当所述输入的第一物理地址与所述坏物理地址不同时，选择所述第一通道控制器和所述第一访问控制器，并传输所述输入的第一物理地址；
第二特定路径控制元件，其适于：
当所述输入的第二物理地址与所述第一坏物理地址相同时，选择所述第一通道控制器和所述第一访问控制器，并传输所述第一替代物理地址，
当所述输入的第二物理地址与所述第三坏物理地址相同时，选择所述第二通道控制器和所述第三访问控制器，并传输所述第三替代物理地址，
当所述输入的第二物理地址与所述第四坏物理地址相同时，选择所述第二通道控制器和所述第四访问控制器，并传输所述第四替代物理地址，并且
当所述输入的第二物理地址与所述坏物理地址不同时，选择所述第一通道控制器和所述第二访问控制器，并传输所述输入的第二物理地址；
第三特定路径控制元件，其适于：
当所述输入的第三物理地址与所述第一坏物理地址相同时，选择所述第一通道控制器和所述第一访问控制器，并传输所述第一替代物理地址，
当所述输入的第三物理地址与所述第二坏物理地址相同时，选择所述第一通道控制器和所述第二访问控制器，并传输所述第二替代物理地址，
当所述输入的第三物理地址与所述第四坏物理地址相同时，选择所述第二通道控制器和所述第四访问控制器，并传输所述第四替代物理地址，并且
当所述输入的第三物理地址与所述坏物理地址不同时，选择所述第二通道控制器和所述第三访问控制器，并传输所述输入的第三物理地址；以及
第四特定路径控制元件，其适于：
当所述输入的第四物理地址与所述第一坏物理地址相同时，选择所述第一通道控制器和所述第一访问控制器，并传输所述第一替代物理地址，
当所述输入的第四物理地址与所述第二坏物理地址相同时，选择所述第一通道控制器和所述第二访问控制器，并传输所述第二替代物理地址，
当所述输入的第四物理地址与所述第三坏物理地址相同时，选择所述第二通道控制器和所述第三访问控制器，并传输所述第三替代物理地址，并且
当所述输入的第四物理地址与所述坏物理地址不同时，选择所述第二通道控制器和所述第四访问控制器，并传输所述输入的第四物理地址。
12.根据权利要求10所述的存储器系统，其中所述坏信息加载元件通过检查存储在所述第一存储器装置至所述第四存储器装置中的所述坏物理地址的总数量，并且以所述第一坏物理地址的数量、所述第二坏物理地址的数量、所述第三坏物理地址的数量和所述第四坏物理地址的数量不超过预定差数的方式分配所述坏物理地址，来生成所述第一坏块表至所述第四坏块表。
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