CN103493002A - 存储器系统 - Google Patents

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Abstract

根据一个实施例，一种存储器系统包括多个非易失性存储器、地址转换器、多个通道控制器以及控制器。所述多个非易失性存储器连接到对应的通道。所述地址转换器把读取请求的逻辑地址转换成所述非易失性存储器的物理地址。每一个通道控制器被提供给每一条通道。每一个通道控制器具有多个队列，每一个队列存储至少两个读取请求。所述控制器选择未存储读取请求的队列，并且把读取请求传送到所选队列。

Description

存储器系统
相关申请的交叉引用
本申请是基于2011年4月5日提交的在先日本专利申请号2011-083671并且要求其优先权，其全部内容被合并在此以作参考。
技术领域
这里所描述的实施例总体上涉及一种存储器系统。
背景技术
SSD包括多个存储体（bank），每一个存储体例如由多个NAND闪存构成。各个存储体分别连接到各条通道。通过利用多个存储体和多条通道从对应的存储体并行地读取数据或者在对应的存储体中并行地写入数据来确保必要的带宽。
NAND闪存对于每一页执行数据读取和写入。使用动态存储器（DRAM），从而使得低速NAND闪存可以高效地向高速度主机接口传送数据。对应于所述DRAM的工作区需要几百MB的容量。这就使得难以降低SSD的制造成本。
附图说明
图1是示出了根据一个实施例的存储器系统的读取系统的方框图；
图2是示意性地示出了图1中的系统的一部分的图示；以及
图3是用于解释图1和2中的操作的流程图。
具体实施方式
总体来说，根据一个实施例，一种存储器系统包括：多个非易失性存储器、地址转换器、多个通道控制器以及控制器。所述多个非易失性存储器连接到对应的通道。所述地址转换器把读取请求的逻辑地址转换成所述非易失性存储器的物理地址。每一个通道控制器被提供给每一条通道。每一个通道控制器具有多个队列，每一个队列存储至少两个读取请求。所述控制器选择未存储读取请求的队列，并且把读取请求传送到所选队列。
下面将参照附图来描述一个实施例。
所述实施例的特征在于，在不使用DRAM的情况下从多个存储体读取数据。举例来说，当在对于多个存储体的存取过程中有一个存储体被密集存取时，会发生等待并且无法获得所需性能。所述实施例可以避免存储体存取的集中并且利用小容量工作区实施高速数据读取。因此可以在没有DRAM的情况下配置SSD，从而实现第三代SATA（6Gbps=600MB/s）。
图1示出了根据所述实施例的存储器系统的读取系统的布置。其中没有示出写入系统的布置。
参照图1，充当存储器系统的SSD10包括由多个NAND闪存构成的NAND存储器11以及驱动控制电路12。
NAND存储器11例如包括八个存储体组11-0和11-1到11-7，其执行八个并行操作。所述八个存储体组11-0和11-1到11-7通过八条通道CH0和CH1到CH7连接到驱动控制电路12。每一个存储体组11-0和11-1到11-7例如由能够交织存储体的四个存储体BK0到BK3构成。每一个存储体BK0到BK3由一个NAND闪存构成。
驱动控制电路12例如包括主机接口13、地址转换器14、读取缓冲器控制器15、通道控制器16-0和16-1到16-7以及读取缓冲器17。
主机接口13与主机装置18对接。更具体来说，主机接口13接收从主机装置18发出的读取命令，并且将其提供到地址转换器14。此外，主机接口13还把从读取缓冲器17提供的读取数据传送到主机装置18。
地址转换器14把添加到从主机接口13提供的命令中的逻辑地址转换成NAND存储器11的物理地址。地址转换器14仅仅转换具有大数据长度的读取命令当中的NAND存储器11的第一个簇的逻辑块地址，正如后面将描述的那样。紧接在把读取命令传送到通道控制器16-0到16-7之前，地址转换器14转换后续地址。
簇是将逻辑地址转换成物理地址的单位。一个簇通常包括具有相继逻辑地址的多个扇区。扇区是把逻辑地址添加到数据中的单位。页通常是NAND闪存的读取/写入单位，并且由多个簇构成。
读取缓冲器控制器15顺序地接收由地址转换器14转换的物理地址和读取命令，并且根据所述物理地址和所述队列的自由空间把所述物理地址和读取命令提供到其中一个通道控制器16-0到16-7（将在后面描述）。也就是说，读取缓冲器控制器15可以保存多个物理地址和多个读取命令。
基于物理地址和读取命令，读取缓冲器控制器15在例如由静态RAM（SRAM）构成的读取缓冲器17中分配一个区域，以便保存读取自NAND存储器11的数据。为之分配所述区域的物理地址和读取命令充当将被传送到通道控制器16-0到16-7的候选。
通道控制器16-0和16-1到16-7分别经由通道CH0和CH1到CH7连接到存储体组11-0和11-1到11-7。通道控制器16-0和16-1到16-7具有通道CH0到CH7以及分别为存储体BK0到BK3分段的队列。附图标记Q0到Q3标示对应于存储体BK0到BK3的队列。对应于存储体BK0到BK3的每一个队列Q0到Q3具有接收命令的两个条目。
读取缓冲器17是保存读取自NAND存储器11的数据的存储器。读取缓冲器17例如由静态RAM（SRAM）构成。读取缓冲器17具有几乎为可从NAND存储器11同时读取的数据尺寸的两倍的存储容量，正如后面将描述的那样。
图2示意性地示出了通道CH0到CH7与对应于存储体BK0到BK3的队列Q0到Q3之间的关系。更具体来说，每一个通道控制器16-0和16-1到16-7具有队列Q0到Q3。每一个队列Q0到Q3的两个条目可以保存从读取缓冲器控制器15提供的命令。在图2中，实心圆表示该条目中的命令的数目。没有实心圆的空白意味着没有保存命令并且该队列为空。
每当连接到相应的其中一条通道CH0和CH1到CH7的存储体BK0到BK3的处理结束时，依次执行保存在队列Q0到Q3中的至少一个命令。举例来说，对应于通道CH0的队列Q1保存两个读取命令。在连接到通道CH0的存储体BK1的读取操作结束之后，执行所保存命令当中的首先保存的命令。由存储体BK1的读取操作读取的数据经由通道CH0和通道控制器16-0被提供到读取缓冲器17，并且被保存在已经由读取缓冲器控制器15根据该命令分配的区域中。随后执行保存在队列Q1的条目中的剩余的读取命令。
通道控制器16-0到16-7和存储体组11-0和11-1到11-7可以并行地操作。读取缓冲器控制器15可以通过八条通道CH0到CH7和八个通道控制器16-0到16-7同时接收从八个存储体组读取的数据。
所述实施例可以通过向图2中示出的通道控制器16-0到16-7的队列Q0到Q3适当地指派命令来优化带宽。读取缓冲器控制器15优选地基于物理地址向空队列指派命令。
下面将参照图2和3来解释对于队列Q0到Q3的命令指派操作。
图3示出了驱动控制电路12的操作。如前所述，驱动控制电路12通过主机接口13向地址转换器14提供来自主机装置18的读取命令。地址转换器14把添加到所述命令中的逻辑地址转换成NAND存储器11的物理地址（S11）。对于具有大数据长度的读取命令，仅仅转换NAND存储器11的第一个簇的逻辑块地址，并且紧接在完成命令选择时传送到所述队列之前转换后续地址。具有大数据长度的数据常常被分布并存储在连接到邻近通道的存储体中。因此读取处理非常有可能被自然地并行化并且被高效地控制，而无需考虑步骤S12和后续步骤中的选择处理中的地址。为此，在步骤S11中可以不转换后续地址。
在地址翻译之后，通过步骤S12和后续步骤中的处理从读取缓冲器控制器15中的读取命令当中选择一个读取命令。
首先，从对应于每一条通道CH0到CH7的队列Q0到Q3确定用于保存地址和读取命令（其将被简单地称作命令）的存储体候选（S12和S13）。更具体来说，确定队列Q0到Q3当中的命令数目为“0”（零）的队列候选。
在图2所示的实例中，CH0的队列Q3、CH3的队列Q0和Q2、CH4的队列Q1、CH5的队列Q3、CH6的队列Q1、Q2和Q3以及CH7的队列Q0为空。具有对应于这些队列的地址的命令被确定为候选。
在步骤S13之后，从对应于各个命令候选的各条通道当中选择具有已经保存在队列中的最小命令总数的通道（S14）。
在图2所示的实例中，CH0中的命令总数是四个，CH3中的命令总数是两个，CH4中的命令总数是三个，CH5中的命令总数是三个，CH6中的命令总数是一个，并且CH7中的命令总数是三个。如果有对应于CH6的命令候选，则选择具有最小命令数目的CH6。
如果有多条通道具有最小命令数目，则通过为例如紧跟在先前选择的通道之后的通道给出最高优先级来选择一条通道。
在通过前述方式选择了具有最小命令数目的通道之后，选择所选通道中的一个队列（S15）。在此情况下，通过为紧跟在先前选择的队列之后的队列给出最高优先级来选择一个队列。在图2所示的实例中，选择CH6。由于CH6中的先前选择的队列是已经保存有一个命令的Q0，因此通过为Q0之后的Q1给出最高优先级来选择一个队列。
随后从读取缓冲器控制器15中的其余候选当中选择最早的读取命令，并且将其传送到所选择的Q1（S16）。
如果在步骤S13中确定不存在其中命令数目为0的队列候选，则确定其中命令数目为1的队列候选（S17和S18）。在图2所示的实例中，CH0的队列Q0和Q2、CH1的队列Q1、Q2和Q3、CH2的队列Q0、Q1和Q3、CH4的队列Q0、Q2和Q3、CH5的队列Q0、Q1和Q2、CH6的队列Q0以及CH7的队列Q1、Q2和Q3当中的每一个保存一个命令。随后按照前述方式执行步骤S14到S16中的处理。
如果在步骤S18中确定不存在保存一个命令的队列候选，则确定不需要向该队列传送读取缓冲器控制器15中的任何命令。如果从主机装置传送新的读取命令或者保存在所述队列中任何命令的处理结束，则再次执行图3中的处理。
如前所述，每一个通道控制器16-0到16-7的队列Q0到Q3保存读取命令。每当相应的NAND存储器11的存储体的读取操作结束时，保存在队列Q0到Q3中的读取命令被顺序地执行。
读取自对应的存储体的数据通过相应的通道CH0到CH7和通道控制器16-0到16-7被传送到已经根据命令在读取缓冲器17中被分配的区域。传送到读取缓冲器17的对应区域的数据根据地址被重新排列，并且通过主机接口13被提供到主机装置18。
根据所述实施例，用于根据存储体BK0到BK3来保存命令的队列Q0到Q3被布置在连接到通道CH0到CH7的每一个通道控制器16-0到16-7中，其中每一条通道CH0到CH7根据分别由NAND存储器11构成的多个存储体而被布置。优选地把命令提供到队列Q0到Q3当中的具有最小保存命令数目的队列。从而可以减少排队的命令并且可以快速地执行命令。这样还可以缩短读取自存储体并且被传送到读取缓冲器17的数据停留在读取缓冲器17中的时间。
数据在读取缓冲器17中的长停留时间需要大容量的读取缓冲器来保存读取自存储体的数据。因此，由DRAM构成读取缓冲器需要具有几个到几十MB的容量的DRAM。
但是所述实施例可以缩短数据在读取缓冲器17中的停留时间，并且把读取缓冲器17的容量压缩到大约1MB或更小。从而可以由嵌入在构成驱动控制电路12的逻辑电路中的SRAM构成读取缓冲器17。这样就可以不再需要使用例如由与逻辑电路分开的芯片构成的昂贵的DRAM。相应地可以在不使用DRAM的情况下配置SSD10，从而降低制造成本。
更具体来说，当通道数目为八条时，存储体数目为四个，并且一页具有16KB，可同时读取的数据大小是8条通道×4个存储体×16KB=512KB。只要读取缓冲器17具有两倍于该尺寸的容量（即1MB的容量），就可以在从NAND存储器11读取数据并且传送到读取缓冲器17的同时把保存在读取缓冲器17中的数据传送到主机装置18。因此可以连续地从NAND存储器11读取数据并且传送到主机装置18。
此外，根据所述实施例，优选地把命令指派给具有自由空间的队列，从而缩短在将命令指派给该队列之后直到NAND存储器的读取操作开始为止的时间。这样可以缩短在分配了读取缓冲器17中的一个区域之后直到将其释放为止的时间，并且还可以缩短直到下一次在读取缓冲器17中分配一个区域为止的时间。
读取缓冲器控制器15只向通道控制器16-0到16-7提供已经在读取缓冲器17中为之分配了区域的读取命令。因此可以缩短NAND存储器11中的读取操作等待时间，从而实现高速读取。
虽然前面描述了某些实施例，但是这些实施例仅仅是作为实例而给出的，而不意图限制本发明的范围。实际上，可以通过许多其他方式来具体实现这里所描述的新颖实施例；此外，在不背离本发明的精神的情况下可以对于这里所描述的实施例的形式作出许多省略、替换和改变。所附权利要求书及其等效表述意图把这样的形式或修改涵盖在本发明的范围和精神之内。

Claims (12)

1.一种存储器系统，其包括：
连接到对应的通道的多个非易失性存储器；
被配置成把读取请求的逻辑地址转换成非易失性存储器的物理地址的地址转换器；
分别被提供给每一条通道的多个通道控制器，其中每一个通道控制器具有多个队列，每一个队列存储至少两个读取请求；以及
被配置成选择未存储读取请求的队列并且把所述读取请求传送到所选队列的控制器。
2.根据权利要求1所述的系统，其中，当不存在未存储读取请求的队列时，所述控制器选择具有一个读取请求的队列。
3.根据权利要求2所述的系统，其中，当存在多个未存储读取请求的队列时，所述控制器选择具有最小读取请求总数的通道控制器，并且选择所选通道控制器的队列。
4.根据权利要求3所述的系统，其中，当存在多个具有相同读取请求总数的通道控制器时，所述控制器选择跟在先前选择的通道控制器之后的通道控制器，并且选择所选通道的队列。
5.根据权利要求4所述的系统，其中，
在选择所选通道中的队列时，所述控制器选择跟在先前选择的队列之后的队列。
6.根据权利要求5所述的系统，其中，提供在每一个通道控制器中的队列的数目对应于连接到每一条通道的非易失性存储器的芯片的数目。
7.根据权利要求1所述的系统，其还包括：
被配置成响应于读取请求存储从所述非易失性存储器中读取的数据的缓冲器；
<PN133349>
其中，所述控制器把所述读取请求传送到所述队列，并且确保所述缓冲器中用以存储响应于读取请求而读取的来自非易失性存储器的数据的存储器空间。
8.一种数据读取方法，其包括：
把读取请求的逻辑地址转换成非易失性存储器的物理地址；以及
从对应于所述非易失性存储器的通道的多个队列当中选择存储所述读取请求的队列，其中所述选择是基于存储在每一个队列中的所述读取请求的数目来执行的，
其中，通过选择不具有读取请求的队列来执行所述队列选择；并且
把所述读取请求传送到所选队列。
9.根据权利要求8所述的方法，其中，
当不存在未存储读取请求的队列时，通过选择具有一个读取请求的队列来执行所述队列的选择。
10.根据权利要求9所述的方法，其中，
当存在未存储读取请求的多个队列时，选择具有最小读取请求总数的通道控制器，并且从所选通道控制器当中选择队列。
11.根据权利要求10所述的方法，其中，
当存在多个具有相同读取请求总数的通道控制器时，选择跟在先前选择的通道控制器之后的通道控制器，并且从所选通道控制器当中选择队列。
12.根据权利要求11所述的方法，
把最早的读取请求传送到所选队列。
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