TW201241624A - Memory system - Google Patents

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Description

201241624 六、發明說明： 【發明所屬之技術領域】 本發明所描述之實施例大體上係關於一種記憶體系統。 本申請案係基於並主張2011年4月5曰申請之先前曰本專 利申請案第2011-083671號之優先權的權利，該案之全文 以引用的方式併入本文中》 【先前技術】 SSD包含複數個記憶體庫（bank)，且各記憶體庫例如由 複數個NAND快閃記憶體組成。記憶體庫分別連接至通 道。藉由使用複數個記憐體庫及複數個通道，從各自記憶 體庫並行讀取資料或將資料並行寫入各自記憶體庫中而確 保一必要頻寬。 NAND快閃記憶體執行各頁面之資料讀取與寫入。使用 動態記憶體（DRAM)使得低速NAND快閃記憶體可有效地 傳送資料至咼速主機介面。DRAM之工作區需要數百 的容量。此致使難以降低SSD製造成本。 【發明内容】 整體而言，根據一實施例，一種記憶體系統包含.：複數 個非揮發性記憶體、一位址轉換器、複數個通道控制器及 一控制器。複數個非揮發性記憶體連接至各自通道。位址 轉換器將一讀取請求之一邏輯位址轉換成非揮發性記憶體 之一實體位址。各通道控制器係被提供給各通道。各通道 控制器具有複數個佇列，各佇列儲存至少兩個讀取請求。 控制盜選擇不儲存讀取請求之一佇列並將讀取請求傳送至 158946.doc 201241624 所選擇之佇列。 【貫施方式】 現在將參考附圖描述一實施例。 該實施例具有一特徵，其中從複數個記憶體庫讀取資料 而不使用DRAM。例如，當在存取複數個記憶體庫中密集 地存取一記憶體庫時，發生等待並且無法獲得所需要之效 月&。本貫施例可使用小容量工作區避免集中存取記憶體庫 並且實施高速資料讀取。因此，SSD可不用Dram組態而 達成第三代 SATA(6 Gbps=600 MB/s)。 圖1展示根據實施例之一記憶體系統之讀取系統的配 置。未圖解說明寫入系統的配置。 參考圖1，作為一記憶體系統之一 S SD丨〇包含由複數個 NAND快閃記憶體形成之一 NAND記憶體丨丨，及一驅動控 制電路12。 NAND記憶體11包含例如執行八個並行操作之八個記憶
11-1至11-7經由八個通道CH〇及（：111至(：117連接至驅動控制 電路12。 各δ己憶體庫群組1丨_〇及丨丨_丨至丨丨_7由例如可交錯 記憶體庫之四個記憶體庫刪至BK3形成。各記憶體庫 ΒΚ0至BK3由一 NAND快閃記憶體形成。 一主機介面13、一位址轉 、通道控制器16-0及16-1 驅動控制電路12包含：例如，一 換Is 14、一讀取轉衝器控制器15、 至16-7、及一讀取緩衝器π。‘ 更具體而言，主機介 主機介面13與一主機裝置18介接。 158946.doc 201241624 面13接收從主機裝置18發出之一讀取命令並將該讀取命令 供應給位址轉換器14。此外，主機介面13將自讀取緩衝器 17供應之讀取資料傳送至主機裝置18。 位址轉換器14將添加至自主機介面13供應之命令的一邏 輯位址轉換成NAND記憶體11的實體位址。在具有較大資 料長度之一讀取命令中’位址轉換器14僅轉換NAND記憶 體11之第一叢集的邏輯區塊位址，此將在隨後描述。位址 轉換器14在讀取命令傳送至通道控制器16 〇至16 7之前立 即轉換後續位址。 叢集係一單元，藉其將一邏輯位址轉換成一實體位址。 一叢集一般包含具有連續邏輯位址之複數個區段。區段係 一單元，藉其將一邏輯位址添加至資料。頁面一般係一 NAND快閃圮憶體之讀取/寫入單元並且由複數個叢集構 成。 讀取緩衝器控制器15循序地接收由位址轉換器14轉換之 一實體位址及一讀取命令，並且根據該實體位址及佇列之 自由空間將實體位址及讀取命令供應給通道控制器1至 16-7之一者（隨後描述）。即，讀取緩衝器控制器15可保持 複數個實體位址及複數個讀取命令。 基於實體位址及讀取命令，讀取緩衝器控制器Μ分配由 例如一靜態RAM(SRAM)形成之讀取緩衝器17中的一區 域，以便保持自NAND記憶體U讀取之資料。分配區域之 實體位址及讀取命令作為待傳送至通道控制器i"至Μ 之候選者。 158946.doc 201241624 通道控制器分別經由通道CH〇及cm 至CH7連接至圯憶體庫群組〗丨_〇及〗〗·〗至η _7 ^通道控制 器^及⑹至^具有通道⑽至⑽及各料記憶體庫 ΒΚ0至ΒΚ3而分段之0卜參考符號⑽至⑴標示對應於記 憶體庫ΒΚ0至ΒΚ3之佇列。對應於記憶體庫ΒΚ〇至ΒΚ3之 各仔列Q0至Q3具有接收一命令之兩個項目。 讀取緩衝器17係保持自NAND記憶體丨丨讀取之資料的一 記憶體。讀取緩衝器17由例如一靜態RAM(SRAM)形成。 讀取緩衝器17具有可同時自NAND記憶體u讀取之資料大 小幾乎雙倍的一儲存容量，此將在隨後描述。 圖2示意性展示通道CH0至CH7與對應於記憶體庫bk〇至 ΒΚ3之Q0至Q3之間的關係。更具體而言，通道控制器16〇 及16-1至16-7各具有佇列q〇至q3。各佇列⑼至⑺之兩個 項目可保持自讀取緩衝器控制器15供應之一命令。在圖2 中，一填充圓指示項目中之命令的數目。無填充圓之空白 意指沒有保持命令且彳宁列係空的。 每當連接至通道CH0及CH1至CH7之一對應者之記憶體 庫ΒΚ0至ΒΚ3的處理結束時，依次執行佇列（^〇至如中所保 持之至少一命令。例如，對應於通道CH〇之佇列Qi保持兩 個讀取命令。在連接至通道CH〇之記憶體庫Βκι之讀取操 作結束後執行所保持之命令中最先保持的命令。由記恨體 庫BK1之讀取操作讀取的資料係經由通道CH〇及通道控制 益16-0供應給讀取緩衝器17，並且保持於對應於命令由讀 取緩衝器控制器15分配之一區域中。然後，執行佇列〇丨之
158946.doc S 201241624 項目中所保持之剩餘讀取命令。 通道控制器16-0至16-7及記.憶體庫群組丨丨岣及丨卜丨至u_ 7可並行操作。讀取緩衝器控制器15可經由八個通道cH〇 至CH7及八個通道控制器16_〇至16_7同時接收自八個記憶 體庫讀取之資料。 實施例可藉由適當地指派命令給圖2中所展示之通道控 制器16-0至16-7之佇列Q〇至q3而使頻寬最佳化。讀取緩衝 器控制器15基於實體位址優先指派一命令給一空佇列。 將參考圖2及圖3解釋對佇列q〇至q3之命令指派操作。 圖3展示驅動控制電路12之操作。如上所述，驅動控制 電路12經由主機介面13將來自主機裝置18之一讀取命令供 應給位址轉換器14。位址轉換器14將添加至命令的一邏輯 位址轉換成NAND記憶體ii(S11)的實體位址。對於具有較 大資料長度之一讀取命令，僅轉換NAND記憶體u之第一 叢集的邏輯區塊位址，且在完成命令選擇之後在傳送至佇 列之則立即轉換後續位址。具有較大資料長度之資料通常 分佈並儲存於連接至相鄰通道之記憶體庫中。因此，讀取 程序極可能自然地並行化且經有效地控制而在步驟si2及 後續步驟之選擇處理中不用考慮位址。為此原因，在步驟 S11中可不轉換後續位址。 在位址轉譯之後，藉由步驟S12及後續步驟中之處理， 從讀取緩衝器控制器15中之讀取命令中選擇一讀取命令。 首先，從對應於通道CH0至CH7之各者的佇列q〇至q3判 定用於保存一位址及讀取命令（簡稱為命令）之一記憶體庫 158946.doc 201241624 候選者（S12及S13)。更具體言之，在佇列q〇至q3中判定命 令數目係「0」（零）之佇列候選者。 在圖2中所展示之實例中，ch〇之佇列Q3、CH3之佇列 Q0及Q2、CH4之佇列φ、CH5之佇列Q3、CH6之佇列 Ql、Q2及Q3、及CH7之佇列q〇係空的。具有對應於此等 仵列之位址的命令經判定為候選者。 在步驟S13之後’從對應於命令候選者之通道中選擇具 有已保持於佇列内最少命令總數目的一通道（s 14)。 在圖2中所展示之實例中，CH0中之命令總數目係四 個’ CH3中之命令總數目係二個；〇η4中之命令總數目係 三個；CH5中之命令總數目係三個；CH6中之命令總數目 係一個；且CH7中之命令總數目係三個，若存在對應於 CH6之一命令候選者，則選擇具有最少命令數目的。 右存在複數個具有最少命令數目的通道，則藉由將最高 優先權賦予例如繼先前所選擇之通道之後的一通道而選擇 一通道。 在以上述方式選擇具有最少命令數目的一通道之後，選 擇所選擇之通道中的一佇列（s i 5”在此情況下，藉由將 最南優先權賦予繼先前所選擇之佇列之後的一佇列而選擇 —佇列。在圖2中所展示之實例中，選擇cH6。因為cH6中 先則所選擇之件列係已保持-命令之QG，所以藉由將最高 優先權賦予緊接於Q0之Q1而選擇一佇列。 :、二後從5買取緩衝器控制器15中之剩餘候選者中選擇最 舊讀取命令並且將其傳送至所選擇之Q1(S16)。 15S946.doc 201241624 若在步驟S13中判定不存在命令數目係〇的佇列候選者， 則判定命令數目係1的佇列候選者（S 17及S18)。在圖2中所 展示之實例中，CHQ之佇列q〇及Q2、CH1之佇列qj、Q2 及Q3、CH2之仔列Q〇、q 1及Q3、CH4之狩列q〇、Q〗及 Q3、CH5之佇列QO ' Q1及q2、CH6之佇列Q〇、及CH7之 4丁列Q1、Q2及Q3之各者保持一命令。其後，以上述方式 執行步驟S14至S16中之程序。 若在步驟S18中判定不存在保持一命令之佇列候選者， 則判定讀取緩衝器控制器i 5中之任意命令無需傳送至仔 列。若從主機裝置傳送一新讀取命令或佇列中所保持之任 何〒令的處理結束’則再次執行圖3中之處理。 如上所述，通道控制器16_〇至16_7之各者的佇列（^〇至（^3 保持讀取命令。每當一對應NAND記憶體i i之記憶體庫的 言買取操作結束時’循序地執行佇列Q〇至Q3中所保持之讀 取命令。 從各自5己憶體庫讀取之資料係經由對應通道Ch〇至CH7 及通道控制器16-0至16-7傳送至對應於命令在讀取緩衝器 17中分配之區域。根據位址重新配置傳送至讀取緩衝器i 7 之各自區域的資料，並且經由主機介面13將該資料供應給 主機裝置18。 根據實施例，用於固持命令且對應於記憶體庫Βκο至 BK3的佇列q〇至q3係配置於連接至通道匸1^〇至ch7之通道 桉制态16-0至16-7之各者中，通道CH〇至CH7之各者係對 應於複數個記憶'體庫而配置，該複數個記憶體庫各者由 158946.doc 201241624 NAND記憶體11形成。將一命令優先供應給佇列q〇至中 具有最少數目之保持命令的一佇列。因此，可減少佇列化 命令並且可快速執行命令。此亦可縮短從記憶體庫讀取並 傳送至讀取緩衝器1 7之資料停留在讀取緩衝器丨7中的時 間。 ， 資料在讀取緩衝器丨7中的長停留時間需要一大容量讀取 • 緩衝器以保持從記憶體庫讀取之資料。因此，由—Dram 开）成讀取緩衝器需要具有數MB至數十mb之容量的一 DRAM 〇 然而，實施例可縮短資料在讀取緩衝器17中的停留時間 並將讀取緩衝器1 7之容量抑制在約丨MB或更少。因此，讀 取緩衝器17可由嵌入於形成驅動控制電路12之一邏輯電路 中之一 SRAM形成。此可消除對於使用例如由與一邏輯電 路分離之一晶片形成之一昂貴DRAM的需要。相應地， SSD 10可不使用DRAM組態，從而降低製造成本。 更具體而言，當通道之數目係八個、記憶體庫之數目係 四個且一頁面具有16 KB時，可同時讀取之資料大小係8通 道χ4^憶體庫xi6 KB = 512 KB。只要讀取緩衝器17具有此 . 資料大小之雙倍容量（即1 MB容量），在資料&NAND記憶 體11讀取並且傳送至讀取緩衝器17的同時，讀取緩衝器17 中所保持之資料可傳送至主機裝置丨8。因此，資料可連續 地從NAND記憶體11讀取並且傳送至主機裝置丨8。 另外，根據實施例，優先指派一命令給具有一自由空間 之一佇列，從而縮短在指派一命令給該佇列之後開始 s 158946.doc 201241624 NAND記憶體之讀取操作之前 ^ 呀間。此可縮短在分西？读 取緩衝器17中之一區域之後釋放 B貝 可社w I Μ域之别的時間，且亦 了縮短下次在讀取緩衝器17中分配—區域之前的時門。 讀取緩衝器控制器15僅將讀取緩衝器17中已為其分配區 域的讀取命令供應給通道控制器1"至16_7。因此，^缩 短财仙記憶體η中之讀取操作等待相，從而實速 讀取。 儘管已描述某些實施例，然僅舉實例呈現此等實施例並 且此等實施例不意欲限制本發明之範疇。實際上，本文所 描述之新穎實施例可以各種其他形式體現；此外在不脫離 本發明之精神下，可在本文所描述之實施例的形式上作出 各種省略、替代及改變。隨附申請專利範圍及其等效物意 欲涵蓋此等形式或修改，如同該等形式或修改落在本發明 之範嘴及精神内。 【圖式簡單說明】 圖1係展示根據一實施例之一記憶體系統之讀取系統的 一方塊圖； 圖2係示意性展示圖1中之系統之一部分的一視圖；及 圖3係用於解釋圖1及圖2中之一操作的一流程圖。 【主要元件符號說明】 10 SSD 11 NAND記憶體 11-0 記憶體庫群組 11-1 記憶體庫群組 158946.doc 201241624 11-7 記憶體庫群組 12 驅動控制電路 13 主機介面 14 位址轉換器 15 讀取缓衝器控制器 16-0 通道控制器 16-1 通道控制器 16-7 通道控制器 17 讀取缓衝器 18 主機裝置 BKO 記憶體庫 BK1 記憶體庫 BK2 記憶體庫 BK3 記憶體庫 CHO 通道 CHI 通道 CH2 通道 CH3 通道 CH4 通道 CH5 通道 CH6 通道 CH7 通道 QO 佇列 Ql 佇列 158946.doc -13 - 201241624 Q2 Q3 4宁列 仔列 158946.doc -14

Claims (1)

  1. 201241624 七、申請專利範圍： 1. 一種記憶體系統，其包括： 複數個非揮發性記憶體，其連接至各自通道. -位址轉換器，其經組態以將一讀取請求之—邏輯位 • 址轉換成一非揮發性記憶體之一實體位址； . 纟數個通道控制11 ’該等通道控制器之各者係被提供 .· 給該等通道之各者，其中該等通道控制器之各者且有複 數個仔列’各许列儲存至少兩個讀取請求；及 -控制器’其經組態以選擇不儲存讀取請求之一佇 列，並且將該讀取請求傳輸至該所選擇之佇列。 2. 如請求们之系統，其中當不存在不儲存讀取請求之仵 列時，該控制器選擇具有一讀取請求之_佇列。 3. 如請求項2之系統，其中#存在残存讀取請求之複數 個符列時’該控制器選擇具有最少總讀取請求數目的一 通道控制器，並且選擇該所選擇之通道控制器的一作 列。 4. 如請求項3之系統，其中當存在具有相同之總讀取請求 數目的複數個通道控制器時，該控制器選擇繼—先前所 、 選擇之通道控制器之後的-通道控制器，並且選擇該所 選擇之通道的一仵列。 ' 5.如請求項4之系統，其中 “當選擇該所選擇之通道中的一佇列時，該控制器選擇 繼一先前所選擇之佇列之後的一佇列。 6·如請求項5之系統，其中各通道控制器中所提供之該等 15S946.doc 201241624 仔列的數目對應於連接至各通道之該等非揮發性記憶體 之晶片的數目。 7·如請求項1之系統，其進一步包括： 一緩衝器，其經組態以儲存回應於該讀取請求從該等 非揮發性記憶體讀取之資料； 其中該控制器將該讀取請求傳送至該佇列，並且確保 該緩衝器中之-記㈣空_儲細應於㈣取請求從 該等非揮發性記憶體讀取之該資料。 8.—種資料讀取之方法，其包括： 記憶體 將-讀取請求之-邏輯位址轉換成一非揮發性 之一實體位址；及 從對應於該詩發性記,_之通道之複數㈣ 錯存該讀取請求的—仔列，丨中基於該等㈣之各者1 所儲存之該讀取請求的數目而執行該選擇， 其中藉由選擇不旦有靖七 之選擇；及不山取4求之-仵列而執行物 將該讀取請求傳送至該所選擇之佇列。 9.如請求項8之方法，其中 藉由選擇具有一 志當不存在不儲存讀取請求之佇列時， 讀取請求之-件列而執行該仔列之選擇 1 〇 ·如凊求項9之方法，其中 當存在不料讀取請求之複數㈣料 少總讀取請求數目的-通道控制器，並從^擇具有最 道控制器令選擇一佇列。 Λ斤選擇之通 158946.doc 201241624 11. 12. 如凊求項1〇之方法，其中 存在具有相同之總讀取請求數目的複數個通道控 一先前所選擇之通道控制器之後的-通道 控制5，並從該所選擇之 如請求項U之方法， 、控制-中選擇-仵列。 將最舊讀取請求傳送至該所_之仔列。 158946.doc
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