CN113302697A - 高性能输入缓冲器和具有高性能输入缓冲器的存储设备 - Google Patents

高性能输入缓冲器和具有高性能输入缓冲器的存储设备 Download PDF

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CN113302697A CN202180001211.5A CN202180001211A CN113302697A CN 113302697 A CN113302697 A CN 113302697A CN 202180001211 A CN202180001211 A CN 202180001211A CN 113302697 A CN113302697 A CN 113302697A
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Abstract

一种用于操作存储设备的方法包括：接收包括命令信号、地址信号和数据信号的输入；将命令信号或地址信号传送到低速缓冲器；以及将数据信号传送到高速缓冲器。

Description

高性能输入缓冲器和具有高性能输入缓冲器的存储设备
技术领域
本申请涉及半导体技术领域，并且具体地，涉及三维(3D)存储设备、输入缓冲器结构、以及配置输入缓冲器的方法。
背景技术
非与(NAND)存储器是非易失性类型的存储器，其不需要电力来保持存储的数据。消费电子产品、云计算和大数据的不断增长的需求带来了对更大容量和更好性能的NAND存储器的持续需求。随着常规的二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在起着重要的作用。3D NAND存储器在单个管芯上使用多个堆叠层，以实现更高的密度、更高的容量、更快的性能、更低的功耗和更高的成本效益。
随着NAND设备的输入/输出(I/O)速度增加，在空闲周期期间会消耗更多的静态功率。例如，当I/O速度较高时，总线空闲电流可能变大。在满足NAND设备的功耗要求的同时，加快I/O性能存在挑战。所公开的系统和方法旨在解决以上阐述的一个或多个问题以及其他问题。
发明内容
在本公开的一个方面中，一种用于操作存储设备的方法包括：经由输入/输出(I/O)部件来接收包括命令信号、地址信号和数据信号的输入；将命令信号或地址信号传送到低速缓冲器；以及将数据信号传送到高速缓冲器。
在本公开的另一方面中，一种存储设备包括：I/O部件，其用于接收包括命令信号、地址信号和数据信号的输入；低速缓冲器，其用于缓冲命令信号或地址信号；以及高速缓冲器，其用于缓冲数据信号。I/O部件适于将命令信号或地址信号传送到低速缓冲器，并将数据信号传送到高速缓冲器。
在本公开的另一方面中，一种用于操作存储设备的方法包括：接收包括命令信号、地址信号和数据信号的输入，启用低速缓冲器，执行命令周期以使用低速缓冲器缓冲命令信号或者执行地址周期以使用低速缓冲器缓冲地址信号，启用高速缓冲器，以及执行数据输入周期以使用高速缓冲器缓冲高速信号。
本领域技术人员可以根据本公开的说明书、权利要求书和附图来理解本公开的其他方面。
附图说明
图1示出根据本公开的各种实施例的示例性三维(3D)存储设备的截面图；
图2示出根据本公开的各种实施例的3D存储设备的框图；
图3示出根据本公开的各种实施例的高速路径和低速路径的框图；
图4示出根据本公开的各种实施例的命令周期的时序图；
图5示出根据本公开的各种实施例的地址周期的时序图；
图6示出根据本公开的各种实施例的数据输入周期的时序图；
图7示出根据本公开的各种实施例的缓冲器配置的框图；
图8示出根据本公开的各种实施例的地址周期和数据输入周期的时序图；
图9示出根据本公开的各种实施例的命令/地址周期和数据输入周期的时序图；
图10-图14均示出根据本公开的各种实施例的包括命令、地址和数据输入周期的时序图；并且
图15-图16示出了示意性流程图，其示出根据本公开的各方面的缓冲输入信号的方法。
具体实施方式
下面参考附图描述本公开的实施例中的技术方案。贯穿所有附图，将尽可能使用相同的附图标记指代相同或相似的部分。显然，所描述的实施例仅仅是本公开的一些实施例，而不是全部的实施例。各种实施例中的特征可以被交换和/或组合。本领域技术人员基于本公开的实施例、在不做出创造性劳动的情况下所获得的其他实施例都落在本公开的范围内。
图1示意性地示出了根据本公开的实施例的示例性3D存储设备100的截面图。3D存储设备100可以是单独工作的分立存储设备。3D存储设备100也可以是具有多个存储设备100的存储系统的一部分。在一些实施例中，3D存储设备100可以耦合到或嵌入在主机设备(未示出)中。主机设备可以包括计算设备，例如移动电话、智能电话、智能手表、平板计算机、膝上型计算机、个人计算机、数据服务器和工作站，以及其他主机设备。
可选地，3D存储设备100可以包括存储阵列设备110和外围设备120。存储阵列设备110可以包括形成一个或多个3D阵列的存储单元。外围设备120可以包括电路，该电路包括用于控制3D存储设备100的操作的控制电路。在一些实施例中，存储阵列设备110和外围设备120可以分开制造，然后键合在一起以形成堆叠状结构，如图1所示。替代地，存储阵列设备110和外围设备120可以集成到一个设备中。例如，可以首先制造外围设备120，然后可以在外围设备120之上并使用外围设备120作为基板来制造存储阵列设备110。在一些其他实施例中，存储阵列设备110和外围设备120可以分开制造，然后并排安装在印刷电路板(PCB)上。
图2示出了根据本公开的实施例的3D存储设备200的框图。3D存储设备200可以包括存储阵列210和用作3D存储设备200的控制器的控制电路212。存储阵列210可以包括存储单元的3D阵列(未示出)。存储单元可以包括非与(NAND)存储单元、非或(NOR)存储单元和/或其他类型的存储单元。可选地，存储阵列210还可以包括存储单元(未示出)的二维(2D)阵列，该存储单元包含NAND存储单元、NOR存储单元和/或其他类型的存储单元。3D存储设备200可以还包括输入/输出(I/O)接口214、低速缓冲器216、高速缓冲器218、行解码器220和列解码器222。在一些实施例中，本文使用的术语“低速”可以指示低于100兆赫兹(MHz)的速度，而本文使用的术语“高速”可以指示等于或高于1千兆赫兹(GHz)的速度。可选地，在一些其他情况下，“高速”和“低速”可以相对于彼此定义，并且可以指示“高速”比“低速”快至少一个数量级。即，高速缓冲器可以比低速缓冲器快至少一个量级。控制电路212可以实施3D存储设备200的各种功能。例如，控制电路212可以实施读取操作、写入操作和擦除操作。I/O接口214也可以被称为I/O部件或I/O连接，其可以包含I/O电路以接收命令信号、地址信号和数据信号到3D存储设备200的输入，并将数据和状态信息从3D存储设备200传送到另一个设备(例如，主机设备)。低速缓冲器216也可以被称为低速页面缓冲器，其缓冲或临时存储命令/地址信号，而高速缓冲器218也可以被称为高速页面缓冲器，其缓冲或临时存储数据信号。行解码器220和列解码器222可以分别对行和列地址信号进行解码以访问存储阵列210。行解码器220和列解码器222还可以从电压生成器电路(未示出)接收不同的电压并将接收到的电压传输到选定对象，例如存储阵列210的字线或位线。
I/O接口214可以从输入中检测命令信号、地址信号和数据信号。在一些实施例中，I/O接口214可以将命令和/或地址信号传送到低速缓冲器216，并且将数据信号传送到高速缓冲器218。可选地，I/O接口214可以仅将命令和/或地址信号传送到低速缓冲器216，并且仅将数据信号传送到高速缓冲器218。在某些情况下，控制电路212可以通过向I/O接口214发送指令来将命令、地址和数据信号传送到缓冲器216和218。低速缓冲器216可以包括一个或多个低速缓冲器并且可以被配置为接收和缓冲命令信号、地址信号和/或不需要高速处理的其他信号。当低速缓冲器216包含多个低速缓冲器时，一个低速缓冲器可以用于存储命令信号，而另一个低速缓冲器可以用于存储地址信号。高速缓冲器218可以包括一个或多个高速缓冲器，并且被配置为接收和缓冲数据信号和/或需要高速处理的其他信号。
在某些存储设备中，所有命令信号、地址信号和数据信号都从I/O接口发送到高速缓冲器，以促进高速操作。此后，高速缓冲器将命令/地址信号传递给命令/地址锁存器，并将数据信号传递给反序列化器。命令/地址信号被锁存以接受具有写入启用(WE_n)周期的命令/地址序列。对数据信号进行反序列化以形成并行数据，以与数据选通(DQS)信号(例如DQS_t或DQS_c信号)同步地在高速时钟周期中写入高速缓存数据。但是，高速缓冲器消耗高静态功率，并且需要快速的基准偏置唤醒过程。数据信号需要用于高速操作的高速缓冲器。例如，在某些情况下，发送到缓冲器的数据信号的速度可能至少达到1GHz。但是对于命令/地址信号，低于100MHz的速度可能足够快以支持WE_n周期中的操作。因此，在某些情况下，命令/地址信号可能不需要高速操作。在那些情况下，低速缓冲器可以为命令/地址信号提供足够的效率。
如图2所示，低速缓冲器216被配置用于接收和缓冲命令和/或地址信号，而高速缓冲器218被配置用于接收和缓冲数据信号。在一些实施例中，命令/地址信号可以仅被传递到低速缓冲器216，并且数据信号可以仅被传递到高速缓冲器218。因为命令/地址信号由低速缓冲器216处理，所以与为所有输入信号布置高速缓冲器的情形相比，可以减小空闲模式下的静态功率。同样，因为命令/地址信号由低速缓冲器216处理，所以也可以减小有功功率。此外，在静态功耗得到控制的同时，可以增大高速缓冲器218的操作频率以改善3D存储设备200的高速性能。
图3示出了根据本公开的实施例的被布置用于处理存储设备的输入信号的高速路径和低速路径的框图300。高速路径可以被配置用于传播和处理数据信号，而低速路径可以被配置用于传播和处理命令/地址信号。高速路径可以包括诸如电流模式逻辑(CML)缓冲器310、放大器312和反序列化器314的设备。CML缓冲器基于差分电路。例如，CML缓冲器310可以接收差分输入信号Vinp和Vinn并且生成差分输出信号Vop和Von。虽然CML缓冲器可以在低电源电压下以低信号电压和高速(例如1GHz)操作，但它们受到吸收高静态电流以保持在共模模式的影响。高速路径可以包括多个CML缓冲器(未示出)。放大器312可以是例如差分运算放大器。差分运算放大器放大两个输入信号(例如两个输入电压)之间的差。高速路径可以包括多个放大器，例如，多个放大器312。反序列化器314可以包括将串行数据转换成并行数据的反序列化电路。并行数据可以被发送到写入高速缓存，并且在被写入到存储阵列之前被临时存储在写入高速缓存中。
低速路径可以包括放大器316和命令/地址锁存器318。类似于放大器312，放大器316可以是例如差分运算放大器。低速路径可以包括多个放大器，例如多个放大器316。命令/地址锁存器318可以锁存将被传送到行解码器和列解码器的命令/地址信号。
金属氧化物半导体场效应晶体管(MOSFET)M1可以与CML缓冲器310连接并向CML缓冲器310提供高速启用信号。MOSFET M2可以与放大器312连接并向放大器312提供高速启用信号。MOSFET M3可以与CML缓冲器310连接并向CML缓冲器310提供基准信号。MOSFET M4可以与放大器316连接并向放大器316提供低速启用信号。如本文所用，术语“连接”指示电连接。
因此，在存储设备处接收的输入信号可以被分成两部分。一部分包含数据信号，而另一部分包含命令/地址信号。可以沿着高速路径传送和缓冲数据信号，并且可以沿着低速路径传送和缓冲命令/地址信号。在一些实施例中，可以仅沿着高速路径传送和缓冲数据信号，并且可以仅沿着低速路径传送和缓冲命令/地址信号。因为没有沿着高速路径传递命令/地址信号，所以当在存储设备处执行高速操作时，存储设备的静态功耗可以得到控制。
图4示出了根据本公开的各种实施例的存储设备的命令周期的示意性时序图400。命令周期可以包括命令信号，例如芯片启用(CE_n)信号、命令锁存启用(CLE)信号、地址锁存启用(ALE)信号、WE_n信号、读取启用(RE_t)信号、读取启用补码(RE_c)信号、DQS_t信号、DQS_c信号和DQ[7：0]信号。CE_n信号可以用于选择NAND目标。NAND目标可以包括NAND封装内的共享一个CE_n信号的一组逻辑单元(LUN)。tCS是CE_n的建立时间，并且tCH是CE_n的保持时间。CLE信号可以用于指示总线周期的类型(例如，命令总线周期、地址总线周期或数据总线周期)。ALE信号也可以用于指示总线周期的类型(例如，命令总线周期、地址总线周期或数据总线周期)。tCALS是CLE和ALE的建立时间，并且tCALH是CLE和ALE的保持时间。tCSD是ALE、CLE、WE_n从CE_n高电平开始的保持时间。WE_n信号可以用于控制命令、地址和输入数据的锁存。tWP是WE_n低脉冲宽度。RE_t信号可以用于启用串行数据输出。RE-c信号是RE_t信号的互补信号。DQS_t信号是数据选通信号，并且DQS_c信号是DQS_t信号的互补信号。DQ[7：0]信号是数据I/O信号。tCAS是命令/地址DQ建立时间，并且tCAH是命令/地址DQ保持时间。
参考图4，低速启用信号用于为命令周期启用低速缓冲器。例如，可以在tCS的开始启用低速缓冲器，并在tCH的结束禁用低速缓冲器。如上所述，命令信号可以被传递到低速缓冲器并以低速被缓冲。因此，与使用高速缓冲器来缓冲命令信号的情况相比，可以减小存储设备的静态功耗。
图5示出了根据本公开的各种实施例的存储设备的地址周期的示意性时序图500。地址周期可以具有与参考图4的命令周期的命令信号相似的命令信号，例如CE_n信号、CLE信号、ALE信号、WE_n信号、RE_t信号、RE_c信号、DQS_t信号、DQS_c信号和DQ[7：0]信号。可以使用低速启用信号为地址周期启用低速缓冲器。例如，可以在tCS的开始启用低速缓冲器，并在tCH的结束禁用低速缓冲器。如上所述，地址信号可以被传递到低速缓冲器并以低速被缓冲。因此，与使用高速缓冲器来缓冲地址信号的情形相比，可以减小存储设备的静态功耗。
可选地，可以仅在启用低速缓冲器并且高速缓冲器处于待机模式或关闭模式时，才实施存储设备的空闲模式。在一些实施例中，仅使用低速缓冲器来执行命令周期或地址周期。即，仅使用低速缓冲器来缓冲命令/地址信号。因此，与使用高速缓冲器来缓冲命令/地址信号的情况相比，可以实现更低的有功功率和更低的静态功率。
图6示出了根据本公开的各种实施例的存储设备的数据输入周期的示意性时序图600。数据输入周期可以具有命令信号，例如CE_n信号、CLE信号、ALE信号、WE_n信号、RE_t信号、RE_c信号、DQS_t信号、DQS_c信号和DQ[7：0]信号。tCS1是禁用管芯上端子(ODT)的数据突发的CE_n建立时间，并且tCS2是启用DQS/DQ[7：0]ODT的CE_n建立时间。在tCALS为CLE和ALE建立时间时，当启用ODT时，tCALS2为CLE和ALE建立时间。在CE_n在大于1微秒的时间内为高电平之后，tCD是CE_n到DQS(DQS_t)低电平的建立时间。在数据突发期间，tDBS为DQS(DQS_t)高电平和RE_n(RE_t)高电平到ALE、CLE和CE_n低电平的建立时间。tCDQSS是用于数据输入开始的DQS建立时间。当启用ODT时，tWPRE是DQS写入前同步码，并且tWPRE2是DQS写入前同步码。tDQSH是DQS高电平宽度，而tDQSL是DQS低电平宽度。tDSC是DQS周期时间。tDS是数据建立时间。tDH是数据保持时间。tWPST是DQS写入后同步码。tWPSTH是DQS写入后同步码保持时间。tCDQSH是用于数据输入突发结束的DQS保持时间。D0-DN是要写入到寻址页面的数据字节/字。10h是页面编程命令的第二周期。
参考图6，高速启用信号可以用于为数据输入周期启用高速缓冲器。例如，可以在启用ODT时启用高速缓冲器，并且在禁用ODT时禁用高速缓冲器。如上所述，数据输入信号可以被传递到高速缓冲器并被高速缓冲。在空闲模式下，可以禁用高速缓冲器。因此，与在空闲模式下保持启用高速缓冲器的情况相比，可以减小存储设备在空闲模式下的静态功耗。
图7示出了根据本公开的实施例的存储设备的缓冲器配置的示意性框图700。缓冲器配置可以包括高速缓冲器710、低速缓冲器712、输入缓冲器控制器714、基准偏置716、高速反序列化器718和命令/地址锁存器720。输入缓冲器控制器714可以使用芯片启用信号以选择NAND目标，并使用DDR_DINCYCLE信号分别从输入信号中检测命令信号、地址信号和数据信号。当输入信号是数据信号时，输入缓冲器控制器714可以生成高速启用信号，并将高速启用信号传送到高速缓冲器710。高速启用信号启用高速缓冲器710。当输入信号是命令信号或地址信号时，输入缓冲器控制器714可以生成低速启用信号，并将低速启用信号传送到低速缓冲器712。低速启用信号启用低速缓冲器712。芯片启用信号还可以启用基准偏置716，其在高速缓冲器710被启用时，将基准信号提供给高速缓冲器710。输入信号可以包括命令信号、地址信号和/或数据信号，并且包含差分数据或单端数据。命令/地址信号被传送到低速缓冲器712。数据信号被传送到高速缓冲器710。此外，高速缓冲器710可以将数据信号传递给高速反序列化器718，并且低速缓冲器712可以将命令/地址信号传递给命令/地址锁存器720。在一些实施例中，出于减小存储设备的有功功率和静态功率的目的，仅将命令/地址信号传送到低速缓冲器712。可选地，出于减小存储设备的静态功率的目的，仅当禁用高速缓冲器710时，才可以启用存储设备的空闲模式。这样，可以仅在空闲模式下启用低速缓冲器。
图8示出了根据本公开的各种实施例的存储设备的地址周期和随后的数据输入周期的示意性时序图800。可选地，地址周期可以由命令周期代替。如图8所示，地址周期和数据输入周期可以具有命令信号，例如CE_n信号、CLE信号、ALE信号、WE_n信号、RE_t信号、RE_c信号、DQS_t信号、DQS_c信号和DQ[7：0]信号。低速启用信号可以用于为地址周期启用低速缓冲器。高速启用信号可以用于为数据输入周期启用高速缓冲器。如上所述，地址信号可以被传递到低速缓冲器并利用低速操作进行缓冲，并且数据输入信号可以被传递到高速缓冲器并利用高速操作进行缓冲。例如，可以在tCS的开始启用低速缓冲器，并在tCH的结束禁用低速缓冲器。另一方面，可以在启用ODT时启用高速缓冲器，并在禁用ODT时禁用高速缓冲器。在存储设备的空闲模式下，可以启用低速缓冲器，同时可以禁用高速缓冲器以减小静态功耗。
参考图8，存储设备的控制器可以首先检测例如地址信号。此外，控制器可以启用低速缓冲器。可以将地址信号发送到低速缓冲器，并且可以使用低速缓冲器来实施地址周期。在地址周期完成并且低速缓冲器被禁用之后，控制器可以检测数据信号。此后，当启用ODT时，控制器可以启用高速缓冲器，并且可以将数据信号发送到高速缓冲器。可以使用高速缓冲器来实施数据输入周期。当禁用ODT时，禁用高速缓冲器并且数据输入周期结束。因此，当执行地址周期和/或命令周期时，禁用高速缓冲器。当执行数据输入周期时，或仅当在页面编程操作中执行数据输入周期时，才启用高速缓冲器。因此，与使用高速缓冲器来存储命令/地址数据的情形相比，可以减小存储设备的有功功率和静态功率。
图9示出了根据本公开的各种实施例的存储设备的低速命令/地址周期和高速数据输入周期的示意性时序图900。存储设备包括用于控制某些操作的控制器。如图9所示，操作可以包括命令信号，例如CE_n信号、CLE信号、ALE信号、DQS_t信号、DQ[7：0]信号、WE_n信号、低速启用信号和高速启用信号。在图9中为简单起见而省略了其他命令信号。如上所述，低速启用信号用于启用用于低速命令/地址周期的低速缓冲器，而高速启用信号用于启用用于高速数据输入周期的高速缓冲器。可以将命令/地址信号传送到低速缓冲器并利用低速操作进行缓冲，并且可以将数据输入信号传送到高速缓冲器并利用高速操作进行缓冲。
参考图9，在时间t1之前以及在t1和t2之间的时间段期间，低速启用信号可以为高，并且高速启用信号可以为低。这样，在该时间段期间，控制器可以启用低速缓冲器，并且可以禁用高速缓冲器。控制器可以使用DQ[7：0]信号来获得命令/地址信号，并使用WE_n信号来控制命令/地址信号的锁存。命令/地址信号可以在低速命令/地址周期中被锁存在低速缓冲器处。
在时间t2处，当命令/地址周期完成并且CE_n/CLE/ALE/DQS_t信号(即CE_n信号、CLE信号、ALE信号和DQS_t信号)为低时，控制器可以通过使高速启用信号为高来激活高速模式，并通过使低速启用信号为低来禁用低速模式。即，可以启用高速缓冲器，并且可以禁用低速缓冲器。此后，可以由控制器在高速缓冲器处执行高速数据输入周期。在时间t3处，控制器可以使高速启用信号为低并且使低速启用信号为高。然后，可以禁用高速缓冲器并且可以启用低速缓冲器，并且可以执行另一个命令/地址周期。
图10示出了根据本公开的各种实施例的包括用于存储设备的地址周期、命令周期和数据输入周期的示意性时序图1000。在存储设备的I/O接口接收到输入之后，存储设备的控制器可以使I/O接口将输入的命令/地址信号传递给低速缓冲器，并且将数据信号传递给高速缓冲器。命令信号、地址信号和数据信号可以从I/O接口串行传送。命令周期、地址周期和数据输入周期可以串行地执行。例如，在时间t1处，控制器可以启用低速缓冲器并执行地址周期。在时间t2处，当低速缓冲器被禁用时，地址周期可以结束。然后，控制器可以在时间t3处启用高速缓冲器并执行数据输入周期。在一些实施例中，当CE_n/CLE/ALE/DQS_t信号为低时，激活高速模式并启用高速缓冲器。控制器可以在时间t4处禁用高速缓冲器并终止数据输入周期。在时间t5处，控制器可以再次启用低速缓冲器并实施命令周期，在时间t6处，当低速缓冲器被禁用时，该命令周期可以结束。这样，可以使用低速缓冲器来执行地址和命令周期。此外，当执行地址和命令周期时，可以禁用高速缓冲器以减小活动模式下的功耗。可以仅在执行数据输入周期时才启用高速缓冲器。
图11示出了根据本公开的各种实施例的用于执行用于存储设备的地址周期、命令周期和数据输入周期的示意性时序图1100。存储设备可以包括I/O连接、低速缓冲器、高速缓冲器以及控制存储设备的操作的控制器。在I/O连接接收到输入之后，可以将输入的命令/地址信号发送到低速缓冲器，并且可以将数据信号发送到高速缓冲器。可以从I/O连接串行或并行地传送命令信号、地址信号和数据信号。控制器可以串行或并行地执行命令周期、地址周期和数据输入周期。例如，在时间t1处，控制器可以启用低速缓冲器并执行第一地址周期。在时间t2处，当低速缓冲器被禁用时，第一地址周期可以结束。然后在时间t3处，控制器可以启用高速缓冲器并执行数据输入周期。在一些实施例中，当CE_n/CLE/ALE/DQS_t信号为低时，启用高速缓冲器。在数据输入周期的时段期间，I/O连接可以接收另外的地址信号。控制器可以在时间t4处启用低速缓冲器并执行第二地址周期。第二地址周期和数据输入周期是并行实施的，因为这两个周期在从t4到t5的同一时间段内。在从t4到t5的时间段期间，地址信号和数据信号可以同时从I/O连接传送到低速缓冲器和高速缓冲器。即，在一些方面中，可以从I/O连接并行地传送地址信号(或命令信号)和数据信号。在时间t5处，当低速缓冲器被禁用时，第二地址周期可以结束。在时间t6处，控制器可以禁用高速缓冲器并停止数据输入周期。在时间t7处，控制器可以再次启用低速缓冲器并实施命令周期，在时间t8处，当禁用低速缓冲器时，该命令周期可以结束。因此，可以仅使用低速缓冲器来执行地址和命令周期。此外，可以仅在执行数据输入周期时才启用高速缓冲器。
图12示出了根据本公开的各种实施例的用于执行用于存储设备的地址周期、命令周期和数据输入周期的示意性时序图1200。存储设备可以包括I/O连接、低速缓冲器、高速缓冲器以及控制存储设备的操作的控制器。在I/O连接接收到输入之后，可以将输入的命令/地址信号发送到低速缓冲器，并且可以将数据信号发送到高速缓冲器。在一些实施例中，I/O连接表示可以同时接收命令信号、地址信号和数据信号，并将命令信号、地址信号和数据信号传输到不同目的地(例如，不同的缓冲器)的I/O接口。控制器可以在时间t1处启用低速缓冲器并执行第一地址周期。在时间t2处，当低速缓冲器被禁用时，第一地址周期可以结束。此外，控制器可以在时间t3处启用高速缓冲器并执行数据输入周期。在一些实施例中，当CE_n/CLE/ALE/DQS_t信号为低时，启用高速缓冲器。在数据输入周期的时段期间，I/O连接可以接收地址和/或命令信号。例如，控制器可以在时间t4处启用低速缓冲器并使用低速缓冲器执行第二地址周期。在时间t5处，当低速缓冲器被禁用时，第二地址周期可以结束。在时间t6处，控制器可以再次启用低速缓冲器，并使用低速缓冲器执行命令周期。在时间t7处，低速缓冲器可以被禁用并且命令周期可以结束。控制器可以在时间t8处禁用高速缓冲器并停止数据输入周期。因此，可以仅使用低速缓冲器来执行地址和命令周期。可以仅在执行数据输入周期时才启用高速缓冲器。
图13示出了根据本公开的各种实施例的用于执行用于存储设备的地址周期、命令周期和数据输入周期的示意性时序图1300。存储设备可以包括I/O连接、一个或多个低速缓冲器、高速缓冲器以及控制存储设备的操作的控制器。响应于接收到输入，I/O连接可以分别将输入的命令/地址信号传输到一个或多个低速缓冲器，并且可以将输入的数据信号发送到高速缓冲器。在一些实施例中，I/O连接可以同时接收命令信号、地址信号和数据信号，并将命令信号、地址信号和数据信号传送到不同目的地(例如，不同的缓冲器)。控制器可以在时间t1处启用低速缓冲器并执行地址周期和命令周期。地址和命令周期可以由控制器同时或并行执行。在从t1到t2的时间段期间，地址信号和命令信号可以同时或并行地从I/O连接传送到一个或多个低速缓冲器。例如，可以在从t1到t2的时间段内，将地址信号和命令信号从I/O连接并行传送到第一低速缓冲器和第二低速缓冲器。在时间t2处，当一个或多个低速缓冲器被禁用时，地址和命令周期可以结束。在时间t3处，控制器可以启用高速缓冲器并执行数据输入周期。在时间t4处，控制器可以禁用高速缓冲器并结束数据输入周期。因此，可以使用低速缓冲器来执行地址和命令周期。另外，可以仅在执行数据输入周期时才启用高速缓冲器。
图14示出了根据本公开的各种实施例的用于执行用于存储设备的地址周期、命令周期和数据输入周期的示意性时序图1400。存储设备可以包括I/O连接、一个或多个低速缓冲器、高速缓冲器以及控制存储设备的操作的控制器。响应于接收到输入，I/O连接可以分别将输入的命令/地址信号传输到一个或多个低速缓冲器，并且将输入的数据信号传输到高速缓冲器。在一些实施例中，I/O连接可以同时接收命令信号、地址信号和数据信号，并且可以同时将命令、地址和数据信号传送到不同的目的地。控制器可以在时间t1处启用一个或多个低速缓冲器并执行第一地址周期和命令周期。控制器可以同时实施第一地址周期和命令周期。在时间t2处，当一个或多个低速缓冲器被禁用时，第一地址周期和命令周期可以结束。在时间t3处，控制器可以启用高速缓冲器并执行数据输入周期。在数据输入周期的时段期间，I/O连接可以接收另外的地址信号。在时间t4处，控制器可以启用一个或多个低速缓冲器之一并且执行第二地址周期。类似地，如果I/O连接接收到另外的命令信号，则控制器可以在t3和t6之间执行另外的命令周期。在时间t5处，当一个或多个低速缓冲器之一被禁用时，第二地址周期可以结束。在时间t6处，控制器可以禁用高速缓冲器并结束数据输入周期。因此，可以使用低速缓冲器来执行地址和命令周期。此外，仅可以在执行数据输入周期时才启用高速缓冲器。
图15示出了示意性流程图1500，其用于描述根据本公开的实施例的缓冲存储设备处的输入信号的方法。存储设备可以包括控制器、I/O接口、低速缓冲器和高速缓冲器。控制器控制存储设备的操作。
在1510处，I/O接口接收输入。输入可以包含命令信号、地址信号和数据信号。I/O接口可以串行或并行地接收信号。在1520处，I/O接口从输入中检测命令信号、地址信号和数据信号。
在1530处，I/O接口将命令/地址信号传送到低速缓冲器。替代地，控制器可以提示I/O接口将命令/地址信号传送到低速缓冲器。在一些实施例中，I/O接口可以将命令信号发送到低速缓冲器，并且控制器可以在一个时间段内执行一个或多个命令周期。I/O接口可以将地址信号发送到低速缓冲器，并且控制器可以在另一时间段内执行一个或多个地址周期。在执行命令或地址周期时，低速缓冲器被启用并用于缓冲命令或地址信号。可选地，当执行命令或地址周期时，仅低速缓冲器用于缓冲命令或地址信号。
在1540处，I/O接口将数据信号传送到高速缓冲器。替代地，控制器可以提示I/O接口将数据信号传送到高速缓冲器。在一些实施例中，I/O接口可以将数据信号发送到高速缓冲器，并且控制器可以在一个时间段内执行一个或多个数据输入周期。当执行数据输入周期时，高速缓冲器被启用并用于缓冲数据信号。在一些实施例中，可以仅在执行数据输入周期时，才启用高速缓冲器。
图16示出了示意性流程图1600，其用于描述根据本公开的实施例的缓冲存储设备处的输入信号的方法。存储设备可以包括控制器、I/O接口、低速缓冲器和高速缓冲器。控制器控制存储设备的操作。
在1610处，I/O接口接收输入。输入可以包含命令信号、地址信号和数据信号。I/O接口将命令信号和地址信号传递到低速缓冲器，并将数据信号传递到高速缓冲器。
在1620处，控制器启用低速缓冲器并执行命令周期和地址周期以缓冲命令/地址信号。例如，在启用低速缓冲器之后，控制器可以执行命令周期，随后执行地址周期。即，命令和地址周期可以串行地执行。替代地，命令和地址周期可以并行地执行，即，命令和地址周期可以在同一时间段内实施。在一些实施例中，可以仅在启用低速缓冲器时才开始命令和/或地址周期。可选地，可以仅经由低速缓冲器来执行命令周期和/或地址周期。
在1630处，控制器启用高速缓冲器并执行数据输入周期以缓冲数据信号。在一些实施例中，当CE_n/CLE/ALE/DQS_t信号为低时，控制器激活高速模式并启用高速缓冲器。在启用高速缓冲器后，控制器可以执行一个或多个数据输入周期。命令或地址周期和数据输入周期可以串行地执行。例如，在第一时间段中，可以执行命令周期或地址周期。在第一时间段结束之后的第二时间段中，可以执行数据输入周期。替代地，可以并行地执行命令或地址周期和数据输入周期。例如，在第一时间段中，可以执行命令周期或地址周期。在与第一时间段重叠的第二时间段中，可以执行数据输入周期。在一些实施例中，可以仅在执行数据输入周期时才启用高速缓冲器。
因此，可以使用低速缓冲器和高速缓冲器来缓冲输入信号。命令/地址信号可以被传送到低速缓冲器。数据信号可以被传送到高速缓冲器。与使用高速缓冲器来缓冲命令、地址和数据信号的情况相比，可以减小有功功率和静态功率。
尽管通过使用说明书中的特定实施方式描述了本公开的原理和实施方式，但是实施方式的前述描述仅旨在帮助理解本公开。另外，前述不同实施例的特征可以组合以形成另外的实施例。本领域普通技术人员可以根据本公开的思想对具体的实现方式和应用范围进行修改。因此，说明书的内容不应被解释为对本公开的限制。

Claims (31)

1.一种用于操作存储设备的方法，包括：
经由输入/输出(I/O)部件接收输入，所述输入包括命令信号、地址信号和数据信号；
将所述命令信号或所述地址信号传送到低速缓冲器；以及
将所述数据信号传送到高速缓冲器。
2.根据权利要求1所述的方法，还包括：
仅将所述命令信号或所述地址信号传送到所述低速缓冲器。
3.根据权利要求1所述的方法，还包括：
启用所述低速缓冲器；以及
执行命令周期以使用所述低速缓冲器来缓冲所述命令信号，或者执行地址周期以使用所述低速缓冲器来缓冲所述地址信号。
4.根据权利要求3所述的方法，还包括：
仅使用所述低速缓冲器来执行所述命令周期，或者仅使用所述低速缓冲器来执行所述地址周期。
5.根据权利要求1所述的方法，还包括：
启用所述高速缓冲器；以及
执行数据输入周期以使用所述高速缓冲器来缓冲所述数据信号。
6.根据权利要求5所述的方法，其中：
仅在执行所述数据输入周期时，才启用所述高速缓冲器。
7.根据权利要求1所述的方法，其中：
串行地执行将所述命令信号或所述地址信号传送到所述低速缓冲器、以及将所述数据信号传送到所述高速缓冲器。
8.根据权利要求1所述的方法，其中：
并行地执行将所述命令信号或所述地址信号传送到所述低速缓冲器、以及将所述数据信号传送到所述高速缓冲器。
9.根据权利要求1所述的方法，还包括：
仅在禁用所述高速缓冲器时才开始空闲模式。
10.根据权利要求1所述的方法，还包括：
从所述输入中检测所述命令信号、所述地址信号和/或所述数据信号。
11.根据权利要求1所述的方法，其中：
所述高速缓冲器比所述低速缓冲器快了预定倍数。
12.一种存储设备，包括：
输入/输出(I/O)部件，用于接收输入，所述输入包括命令信号、地址信号和数据信号；
低速缓冲器，用于缓冲所述命令信号或所述地址信号；以及
高速缓冲器，用于缓冲所述数据信号；
其中，所述I/O部件适于将所述命令信号或所述地址信号传送到所述低速缓冲器，并且适于将所述数据信号传送到所述高速缓冲器。
13.根据权利要求12所述的存储设备，还包括：
控制器，用于控制所述存储设备，其中，所述控制器与所述I/O部件耦合并且被配置为：
仅将所述命令信号或所述地址信号传送到所述低速缓冲器；以及
仅将所述数据信号传送到所述高速缓冲器。
14.根据权利要求13所述的存储设备，其中，所述控制器还被配置为：
启用所述低速缓冲器；以及
执行命令周期以使用所述低速缓冲器来缓冲所述命令信号，或者执行地址周期以使用所述低速缓冲器来缓冲所述地址信号。
15.根据权利要求14所述的存储设备，其中，所述控制器还被配置为：
仅使用所述低速缓冲器来执行所述命令周期，或者仅使用所述低速缓冲器来执行所述地址周期。
16.根据权利要求13所述的存储设备，其中，所述控制器还被配置为：
启用所述高速缓冲器；以及
执行数据输入周期以使用所述高速缓冲器来缓冲所述数据信号。
17.根据权利要求16所述的存储设备，其中：
仅在执行所述数据输入周期时，才启用所述高速缓冲器。
18.根据权利要求13所述的存储设备，其中，所述控制器还被配置为：
控制所述存储设备以仅在禁用所述高速缓冲器时才开始空闲模式。
19.根据权利要求12所述的存储设备，还包括：
输入缓冲器控制器，用于从所述输入中检测所述命令信号、所述地址信号和/或所述数据信号。
20.根据权利要求12所述的存储设备，还包括：
三维(3D)NAND存储设备。
21.根据权利要求12所述的存储设备，其中：
所述高速缓冲器比所述低速缓冲器快了预定倍数。
22.一种用于操作存储设备的方法，包括：
接收包括命令信号、地址信号和数据信号的输入；
启用低速缓冲器并执行命令周期以使用所述低速缓冲器来缓冲所述命令信号，或者执行地址周期以使用所述低速缓冲器来缓冲所述地址信号；以及
启用高速缓冲器并执行数据输入周期以使用所述高速缓冲器来缓冲所述数据信号。
23.根据权利要求22所述的方法，还包括：
仅使用所述低速缓冲器来执行所述命令周期或所述地址周期。
24.根据权利要求22所述的方法，还包括：
仅将所述命令信号或所述地址信号传送到所述低速缓冲器。
25.根据权利要求22所述的方法，还包括：
将所述数据信号传送到所述高速缓冲器。
26.根据权利要求22所述的方法，其中：
仅在执行所述数据输入周期时，才启用所述高速缓冲器。
27.根据权利要求22所述的方法，其中：
所述命令周期或所述地址周期与所述数据输入周期是串行执行的。
28.根据权利要求22所述的方法，其中：
所述命令周期或所述地址周期与所述数据输入周期是并行执行的。
29.根据权利要求22所述的方法，还包括：
仅在禁用所述高速缓冲器时才开始空闲模式。
30.根据权利要求22所述的方法，还包括：
从所述输入中检测所述命令信号、所述地址信号和/或所述数据信号。
31.根据权利要求22所述的方法，其中：
所述高速缓冲器比所述低速缓冲器快了预定倍数。
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